JP4044446B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4044446B2 JP4044446B2 JP2003007858A JP2003007858A JP4044446B2 JP 4044446 B2 JP4044446 B2 JP 4044446B2 JP 2003007858 A JP2003007858 A JP 2003007858A JP 2003007858 A JP2003007858 A JP 2003007858A JP 4044446 B2 JP4044446 B2 JP 4044446B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- conductivity type
- mos transistor
- drain
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 146
- 238000004519 manufacturing process Methods 0.000 title claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 181
- 239000012535 impurity Substances 0.000 claims description 121
- 239000010408 film Substances 0.000 claims description 91
- 239000010409 thin film Substances 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 43
- 210000000746 body region Anatomy 0.000 claims description 19
- 239000010410 layer Substances 0.000 description 233
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 63
- 229920002120 photoresistant polymer Polymers 0.000 description 33
- 229910021332 silicide Inorganic materials 0.000 description 24
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 24
- 238000002955 isolation Methods 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 18
- 239000003870 refractory metal Substances 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 14
- 229910052698 phosphorus Inorganic materials 0.000 description 14
- 239000011574 phosphorus Substances 0.000 description 14
- 229910052785 arsenic Inorganic materials 0.000 description 13
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 13
- 230000003071 parasitic effect Effects 0.000 description 13
- 238000000059 patterning Methods 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 13
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 13
- 229910021342 tungsten silicide Inorganic materials 0.000 description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 12
- 230000000694 effects Effects 0.000 description 12
- 238000000151 deposition Methods 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 6
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 6
- 229910021339 platinum silicide Inorganic materials 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000005530 etching Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】
本発明はＳＯＩ(Silicon On Insulator)構造を有するＭＯＳ型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
バルクシリコン基板に対しＳＯＩ基板上に形成したＭＯＳトランジスタは、完全素子分離が可能である、接合容量などの寄生容量を低減できる等の特徴があり、高速動作・低消費電力・高集積が可能であるという利点がある。
【０００３】
このＳＯＩ基板を用いたＭＯＳトランジスタにおいて、図１９に示す様に従来構造は半導体薄膜層１０４のトランジスタ素子形成領域全面にＰウェル拡散層１０５あるいはＮウェル拡散層１０６を形成した後、ゲート絶縁膜およびゲート電極形成工程を経て、イオン注入によってＮ＋あるいはＰ＋のソース領域、ドレイン領域を作成していた。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−２６７６９号公報（第２−３貢、第１図）
【０００５】
【発明が解決しようとする課題】
ＳＯＩ基板を用いたＭＯＳトランジスタの寄生容量のうちで、ソース・ドレイン接合容量の低減を実現するにはソース・ドレイン拡散層底部、あるいはソース・ドレイン拡散層とウェルとのｐｎ接合により形成される空乏層が、埋め込み絶縁膜まで到達している必要がある。これによりソース・ドレイン拡散層底部の空乏層容量が埋め込み絶縁膜容量に置き換わるため接合容量が低減される。
【０００６】
このＳＯＩ基板を用いたＭＯＳトランジスタにおいて、必要とされるデバイスに応じて、ウェル領域の濃度を濃くする構造や半導体薄膜層を厚くする構造をとる場合も生じてくる。例えばＳＯＩ基板を用いたＭＯＳトランジスタにおいて顕著に現れる基板浮遊効果によるキンク・寄生バイポーラや、ＳＯＩ基板特有の支持基板バイアスによるしきい値電圧の変動などといった問題があるが、上記の構造を取ることで改善することができる。
【０００７】
しかしながら、このとき従来では半導体薄膜層の素子形成領域全面にウェルを形成しているため、ウェルの不純物濃度が濃いときや半導体薄膜層が厚いときは、ソース・ドレイン拡散層底部、あるいはソース・ドレイン拡散層とウェルとのｐｎ接合により形成される空乏層が埋め込み絶縁膜まで到達しない可能性がでてくる。その結果、ソース・ドレイン容量の低減が果たせず、ＳＯＩ構造ＭＯＳトランジスタの利点が活かせなくなってしまうという課題が生じてくる。
【０００８】
上記の課題を克服し寄生容量の低減を実現する構造をもつＭＯＳトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【００１０】
（１）半導体支持基板と半導体支持基板上に形成された埋め込み絶縁膜と埋め込み絶縁膜上に形成された半導体薄膜層からなるＳＯＩ(Silicon On Insulator)基板を用いたＭＯＳトランジスタにおいて、半導体薄膜層中でゲート電極下部のボディ領域のみにウェルを有することを特徴とする半導体装置とした。
【００１１】
（２）ＭＯＳトランジスタは、ソースおよびドレインがゲート電極と平面的にオーバーラップする高濃度不純物拡散層からなる、シングルドレイン構造であることを特徴とする半導体装置とした。
【００１２】
（３）ＭＯＳトランジスタは、ソースおよびドレイン両方がゲート電極と平面的にオーバーラップする低濃度不純物拡散層とゲート電極と平面的にオーバーラップしない高濃度不純物拡散層からなることを特徴とする半導体装置とした。
【００１３】
（４）ＭＯＳトランジスタは、ドレインだけがゲート電極と平面的にオーバーラップしているかもしくはソースおよびドレインがゲート電極と平面的にオーバーラップする低濃度不純物拡散層と、ドレインだけがゲート電極と平面的にオーバーラップしないもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高濃度不純物拡散層で構成されていることを特徴とする半導体装置とした。
【００１４】
（５）ＭＯＳトランジスタのゲート電極が、Ｎ型導電型の多結晶シリコン単層からなることを特徴とする半導体装置とした。
【００１５】
（６）ＭＯＳトランジスタのゲート電極が、Ｎ型ＭＯＳトランジスタはＮ型導電型の多結晶シリコンとモリブデンシリサイドもしくはタングステンシリサイドもしくはチタンシリサイドもしくはプラチナシリサイドである高融点金属シリサイドとの積層からなる第一導電型のポリサイド構造からなり、Ｐ型ＭＯＳトランジスタはＰ型導電型の多結晶シリコンと前記モリブデンシリサイドもしくは前記タングステンシリサイドもしくは前記チタンシリサイドもしくは前記プラチナシリサイドである前記高融点金属シリサイドとの積層からなる第二導電型のポリサイド構造からなることを特徴とする。
【００１６】
（７）ＭＯＳトランジスタにおいて、ゲート電極がＷ長方向片端においてソース領域側、ドレイン領域側に伸びたＴ型をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の片端に、ゲート電極下部のボディ領域の電位を固定するボディコンタクト領域を有するＴ型ゲート構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１７】
（８）ＭＯＳトランジスタにおいて、ゲート電極がＷ長方向両端においてソース領域側、およびドレイン領域側に伸びたＨ型をしており、ゲート電極を挟んでＭＯＳトランジスタのＷ長方向の両端にボディコンタクト領域を有するＨ型ゲート構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１８】
（９）ＭＯＳトランジスタにおいて、ソース領域の一部にボディコンタクト領域を形成し、ソースとボディが接合されている、いわゆるソース-ボディタイ構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１９】
（１０）半導体薄膜層の厚さが0.1μmから0.5μmであることを特徴とする半導体装置とした。
【００２０】
（１１）半導体支持基板上に形成される埋め込み絶縁膜の厚さが0.1μmから0.5μmであることを特徴とする半導体装置とした。
【００２１】
（１２）半導体基板上に形成される埋め込み絶縁膜はガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなることを特徴とする半導体装置とした。
【００２２】
（１３）ＭＯＳトランジスタの低濃度不純物拡散層は、Ｎ型ＭＯＳトランジスタにおいては不純物として砒素またはリンを用い不純物濃度が１×１０16〜１×１０18atoms/cm3であり、Ｐ型ＭＯＳトランジスタにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０16〜１×１０18atoms/cm3であり、ＭＯＳトランジスタの高濃度不純物拡散層はＮ型ＭＯＳトランジスタにおいては不純物として砒素またはリンを用い不純物濃度が１×１０18atoms/cm3以上であり、Ｐ型ＭＯＳトランジスタにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０18atoms/cm3以上であることを特徴とする半導体装置とした。
【００２３】
（１４）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、ソースとドレインを形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２４】
（１５）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、ゲート電極を形成する工程と、ソースとドレインを形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２５】
（１６）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＰ型不純物をドーピングしＰ型である第二の低濃度不純物拡散層を形成する工程と、ＳＯＩ基板上に絶縁膜を堆積する工程と、異方性ドライエッチングにより絶縁膜をエッチングしゲート電極の側壁にサイドスペーサーを形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２６】
（１７）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、積層構造のゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、ＳＯＩ基板上に絶縁膜を堆積する工程と、異方性ドライエッチングにより絶縁膜をエッチングし多結晶シリコンと高融点金属シリサイドの積層構造からなるゲート電極の側壁にサイドスペーサーを形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２７】
（１８）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレイン両方もしくは前記ドレインのみの領域に選択的に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインの両方もしくはドレインのみの領域に選択的に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、Ｎ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
（１９）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、積層構造のゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレイン両方もしくはドレインのみの領域に選択的に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインの両方もしくはドレインのみの領域に選択的に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、
Ｎ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側は前ゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２８】
（２０）半導体薄膜層上に、のちに形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定して形成するウェル形成工程において、ゲート電極に対してウェル形成の領域のオーバーラップ量が０μmから２μm以内になるようにウェルのパターニングを行うことを特徴とする半導体装置の製造方法とした。
【００２９】
（２１）半導体薄膜層上に素子分離領域を形成する工程がＬＯＣＯＳ法（Local Oxidation of Silicon）であることを特徴とする半導体装置の製造方法とした。
【００３０】
（２２）半導体薄膜層上に素子分離領域を形成する工程がトレンチ素子分離形成工程であることを特徴とする半導体装置の製造方法とした。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。
図１は本発明の第一の構造の一実施例を示すＳＯＩ基板を用いた半導体装置の断面図である。
【００３２】
ＳＯＩ基板１０１は、Ｐ型半導体支持基板１０２、埋め込み絶縁膜１０３、そして素子を形成するＰ型半導体薄膜層１０４の３層構造をしており、埋め込み絶縁膜１０３によってＰ型半導体支持基板１０２とＰ型半導体薄膜層１０４が絶縁されている。
【００３３】
図１のＰ型半導体薄膜層１０４にはＮ型ＭＯＳトランジスタ１２０（以後ＮＭＯＳと表記）およびＰ型ＭＯＳトランジスタ１２１（以後ＰＭＯＳと表記）が形成されている。ＮＭＯＳ１２０にはソースおよびドレインとなる高不純物濃度であるＮ＋拡散層１１１がいわゆるシングルドレイン構造で形成され、ＰＭＯＳ１２１には同じく高不純物濃度のＰ＋拡散層１１１がシングルドレイン構造で形成されている。そしてそれぞれＮＭＯＳ１２０およびＰＭＯＳ１２１にはゲート絶縁膜１０８を介してＮ＋多結晶シリコン１０９からなるゲート電極が設けられている。そして半導体薄膜層中でゲート電極の下に当たる部分、いわゆるボディ領域に限ってＮＭＯＳ１２０にはＰウェル拡散層１０５が形成され、ＰＭＯＳ１２１にはＮウェル拡散層１０６が形成されている。またこのＮＭＯＳ１２０およびＰＭＯＳ１２１はＬＯＣＯＳ法（Local Oxidation of Silicon）によって形成されたフィールド絶縁膜１０７によって周りと電気的に絶縁されている。
【００３４】
ゲート電極の下に当たるボディ部分のみにウェルを形成することで、その後の工程でソース・ドレインが形成される領域は半導体薄膜層の初期の基板濃度であり、その初期基板濃度はウェルと比較して薄いため、半導体薄膜層全体にウェルが存在する場合より深いソース・ドレイン拡散層を形成することが可能となる。例を挙げると、半導体薄膜層１０４の膜厚が0.4μmのＳＯＩ基板にＰウェル濃度が2.0×1016atoms/cm3となるようにＮＭＯＳ形成領域全面にイオン注入を行った場合、ＮＭＯＳのソース・ドレインとなるＮ＋拡散層１１０を形成するために、例えばヒ素を5×1015atoms/cm2のドーズ量でイオン注入を行うと、その後の熱処理にもよるが、Ｎ＋拡散層の深さは0.25μm程度となってしまうが、ソース・ドレイン形成領域にＰウェルをイオン注入せず、その後ヒ素でソース・ドレインを形成することで埋め込み絶縁膜までＮ＋拡散層を到達させることができる。
【００３５】
尚、素子分離を図１で示したＬＯＣＯＳ法ではなく、図１１に示すように絶縁膜を埋め込んでフィールド絶縁膜を形成するトレンチ素子分離法（Shallow Trench Isolation；STI)を用いてもよい。
【００３６】
また図２は本発明のＳＯＩ基板を用いた半導体装置の第二の構造の一実施例を示す断面図である。ここでは、ＮＭＯＳ１２０のＮ＋拡散層１１０の接合面は埋め込み絶縁膜までは到達していない。しかしながらｐｎ接合で形成される空乏層１１４が埋め込み絶縁膜まで到達しており、図１の構造と同様な効果を得ることができる。これはＮＭＯＳ１２０において部分的にウェル１１０を形成することで、ソース・ドレインが形成される部分はＰウェルよりも濃度が薄い初期基板濃度のままにすることができるため、低濃度領域の空乏層１１４の伸びは大きくなる。そのため空乏層１１４を埋め込み絶縁膜１０３まで伸ばすことが容易となり、接合容量の低減が可能となる。
【００３７】
一方ＰＭＯＳ１２１においても、高不純物濃度であるＰ＋拡散層１１１は埋め込み絶縁膜１０３までは到達していないが、このＰ＋拡散層１１１はＰ−基板領域１１５に形成されるため、ソース・ドレイン領域と埋め込み絶縁膜が自動的に接合した状態となることは明白である。
【００３８】
また図３は本発明のＳＯＩ基板を用いた半導体装置の平面構造の一実施例の平面図である。図３（ａ）はＮ型ＭＯＳトランジスタの平面図で、ゲート電極であるＮ＋多結晶シリコン１０９が、Ｗ長方向[Ａ]-[Ａ´]線の片端においてソース領域およびドレイン領域に伸びたＴ型構造をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の片端にＰ＋ボディコンタクト領域１３０が形成された、いわゆるＴゲート構造をしている。また図３（ｂ）は、図３（ａ）[Ａ]-[Ａ´]線での断面図である。図３（ａ）において、Ｐウェル拡散層１０５は、Ｔ型のＮ＋多結晶シリコン１０９のソースおよびドレイン領域側に伸びた部分を除いた、チャネルが形成される部分に限定して形成されており、ソース・ドレイン領域となるＮ＋拡散層１１０には形成されない構造となっている。このＰウェル拡散層１０５のＮ＋多結晶シリコン１０９に対するソースおよびドレイン方向のオーバーラップ量は大きくても2μm程度となるように形成するのが望ましい。またＭＯＳトランジスタのボディ領域が完全に空乏化せずに一部中性領域が存在する部分空乏型（Partially Depleted; PD）構造トランジスタでは、ボディ領域の電位を固定するために、Ｐ＋ボディコンタクト領域１３０が必要となるが、Ｐウェル拡散層１０５はボディコンタクト領域１３０に重なっても重ならなくても構わない。一方、反対側である[Ａ´]側のＬＯＣＯＳ端のバーズビーク領域には重なるようにすることで、ハンプと呼ばれる寄生チャネルの抑制も可能となる。
【００３９】
尚、ここではＮＭＯＳについて説明したが、ＰＭＯＳにおいても同様である。
【００４０】
図４は本発明のＳＯＩ基板を用いた半導体装置の平面構造の他の実施例の平面図である。図４（ａ）はＮ型ＭＯＳトランジスタの平面図で、ゲート電極であるＮ＋多結晶シリコン１０９が、Ｗ長方向[Ｂ]-[Ｂ´]線の両端においてソース領域およびドレイン領域に伸びたＨ型構造をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の両端にＰ＋ボディコンタクト領域１３０が形成された、いわゆるＨゲート構造をしている。また図４（ｂ）は、図４（ａ）の[Ｂ]-[Ｂ´]線での断面図である。Ｐウェル拡散層１０５は、図３と同様にＨ型のＮ＋多結晶シリコン１０９のソースおよびドレイン領域側に伸びた部分を除いた、チャネルが形成される部分に限定して形成されており、ソース・ドレイン領域となるＮ＋拡散層１１０には形成されない構造となっている。このＰウェル拡散層１０５のＮ＋多結晶シリコン１０９に対するオーバーラップ量は、やはり図３と同様に大きくても2μm程度となるように形成するのが望ましい。またＰウェル拡散層１０５はボディコンタクト領域１３０に重なっても重ならなくても構わない。またここではＮＭＯＳについて説明したが、ＰＭＯＳにおいても同様である。
【００４１】
さらにボディコンタクトを持つ別の構造として、図５は本発明のＳＯＩ基板を用いた半導体装置の平面構造の他の実施例の平面図を示したものである。図５（ａ）はＮ＋拡散層１１０のソース領域のＷ長方向両端部にＰ＋のボディコンタクト領域１３０を形成した構造、いわゆるソース‐ボディタイ構造の平面図である。また図５（ｂ）は、図５（ａ）の[Ｃ]-[Ｃ´]線での断面図である。
【００４２】
このソース‐ボディタイ構造はソース側にボディコンタクト領域１３０をマスクで自由にレイアウトできるため、必要に応じて位置の変更が可能である。例えば図５（ｃ）のレイアウトでもよい。このソース‐ボディタイ構造においてもＰウェル拡散層はチャネルが形成される部分に限定して形成し、ソース・ドレインとなるＮ＋拡散層には形成されない構造となっている。またＷ方向のＬＯＣＯＳ端にはウェル拡散層が重なるようにすることで、図３の時と同様にハンプと呼ばれる寄生チャネルの抑制が可能となる。
【００４３】
尚、ここにおいてもＮＭＯＳについて説明したが、ＰＭＯＳも同様である。
【００４４】
以上の説明によりＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェル拡散層を形成する構造にすることで、ソース・ドレインとなるＮ＋拡散層およびＰ＋拡散層の接合面、またはその接合による空乏層が埋め込み絶縁膜に達することが容易となり、寄生容量を低減させることが容易となることがわかる。特に基板浮遊効果による寄生バイポーラ動作や、半導体支持基板とボディの間で電位差が生じてしまう、いわゆる支持基板バイアスの影響を抑えるために、ウェルの濃度を濃くしたり半導体薄膜層厚を厚くしたりする際に、より効果的である。以上、本発明により寄生容量を低く抑えたままで、寄生バイポーラ効果や支持基板バイアスの影響を抑えることが可能となる。
【００４５】
図６は本発明の第三の構造の一実施例を示す断面図である。第一の実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、部分ウェル構造のＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。
【００４６】
図１と異なる点は、ＮＭＯＳ１２０のゲート電極の導電性がＮ型であり、ＰＭＯＳ１２１のゲート電極の導電性がＰ型である、いわゆる同極ゲート技術を用いている点である。ＮＭＯＳ１２０およびＰＭＯＳ１２１ともに表面チャネル型のＭＯＳトランジスタであり、しきい値電圧を小さくしてもサブスレッショルド特性の劣化が小さいため、より低電圧動作および低消費電力が可能であることが一般的に知られている。このＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、いわゆるポリサイドゲート構造となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００４７】
この構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで、図１と同等の効果を得ることができる。
【００４８】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００４９】
図７は本発明の第四の構造の一実施例を示す断面図である。第一の実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、Ｎ＋多結晶シリコン１０９のゲート電極下部に部分ウェル構造を有したＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。
【００５０】
本発明ではＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインが電界緩和を目的としたＮ−拡散層１１２およびＰ−拡散層を有したLDD(Lightly Doped Drain)構造であり、ゲート電極はＮ＋多結晶シリコン１０９からなっている。またゲート電極であるＮ＋多結晶シリコン１０９の側壁には絶縁膜からなるサイドスペーサー１１９が形成され、Ｎー拡散層およびＰ−拡散層領域を確保している。この図７に示すLDD構造はゲート長の微細化やゲート酸化膜の信頼性の向上において有利な構造となっているが、この構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１と同等の効果を得ることができる。
【００５１】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５２】
図８は本発明の第五の構造の一実施例を示す断面図である。本発明においても図７と同様に、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインが電界緩和を目的としたＮ−拡散層１１２およびＰ−拡散層を有したLDD構造となっている。図８においてはＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、ポリサイドゲート構造となっている。図６と同様に同極ゲート技術により低電圧動作および低消費電力が可能であり、ポリサイド構造をとることでより高速動作が可能となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００５３】
そしてゲート電極の側壁には絶縁膜からなるサイドスペーサー１１９が形成され、Ｎー拡散層およびＰ−拡散層領域を確保している。この図８に示す構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１、６、７と同等の効果を得ることが可能となっている。
【００５４】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５５】
図９は本発明の第六の構造の一実施例を示す断面図である。第一の一実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、Ｎ＋多結晶シリコン１０９のゲート電極下部に部分ウェル構造を有したＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。ここで図１と異なる点は、アナログ回路におけるチャネル長変調の改善やホットキャリアーによるゲート絶縁膜等の信頼性低下の抑制、およびドレイン耐圧の向上を目的として、ソースとドレインもしくはドレインだけを不純物濃度が薄いＮ−拡散層１１２およびＰ−拡散層１１３を形成し、ソースとドレインもしくはドレインだけゲート電極から距離をおいて高不純物濃度であるＮ＋拡散層１１０およびＰ＋拡散層１１１を形成した、いわゆるドレインエクステンション構造のＭＯＳトランジスタとしているところである。
【００５６】
ゲート電極から離れて形成されている、ゲート電極と高濃度不純物拡散層の距離、いわゆるオフセット長は入力電圧にもよるが、通常は0.5μmから数μmである。また図９においてはＰＭＯＳ１２１のドレイン片側だけがオフセット構造であり、ＮＭＯＳ１２０は両側がオフセット構造となっているが、ＭＯＳトランジスタの回路での使用方法により、その回路において適切な構造をＭＯＳトランジスタの導電型に関わらず選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をオフセット構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけをオフセット構造とする。
【００５７】
この図９のようなオフセットＭＯＳ構造においても、本発明である部分的ウェル拡散層形成の適用が可能であり、図１と同等の効果を得ることができる。
【００５８】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５９】
次に、図１０は本発明の第七の構造の一実施例を示す断面図である。本発明においても図９と同様に、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインもしくはドレインのみがオフセット構造となっている。図１０においてはＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、ポリサイドゲート構造となっている。図６および８と同様に同極ゲート技術により低電圧動作および低消費電力が可能であり、ポリサイド構造をとることでより高速動作が可能となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００６０】
この図１０に示す構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１、６、９と同等の効果を得ることが可能となっている。
【００６１】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００６２】
次に図１に示した半導体装置の製造方法の一実施例を図１２に示す。図１２（ａ）で示されている半導体基板１０１は貼り合わせによって作られたＰ型ＳＯＩ基板であり、埋め込み絶縁膜１０３によってＰ型半導体支持基板１０２とＰ型半導体薄膜層１０４が絶縁されている。Ｐ型の基板濃度は一般的に１×１０１４atoms／cm３から１×１０１５atoms／cm３程度である。
【００６３】
この半導体基板１０１に図１２（ｂ）に示す様にＬＯＣＯＳ法を用いてフィールド絶縁膜１０７を形成する。このとき、素子分離を図るためには、フィールド絶縁膜１０７と埋め込み絶縁膜１０３とを接合させる必要があるため、フィールド絶縁膜１０７の厚さは半導体薄膜層厚によって決定される。
【００６４】
尚、ここで図示はしないがＬＯＣＯＳ法ではなく、半導体薄膜層１０４をエッチングし絶縁膜を埋め込んでフィールド絶縁膜を形成するトレンチ素子分離法（STI )を用いて素子分離を形成してもよい。
【００６５】
その後、図１２（ｃ）に示すようにフォトレジスト１１６の塗布、露光という工程を経てＮＭＯＳのＰウェル領域のパターニングを行い、イオン注入によってＰウェル拡散層１０５を形成する。同様に図１２（ｄ）に示す様にＰＭＯＳのＮウェル領域をフォトリソグラフィー技術によりパターニング、およびイオン注入を施しＮウェル拡散層１０６を形成する。その状態が図１２（ｅ）である。ウェルの形成は、Ｐウェル拡散層１０５についてはＰ型不純物であるボロンまたはBF2のイオン注入によって、Ｎウェル拡散層１０６についてはＮ型の不純物であるリンのイオン注入によって行う。
【００６６】
それぞれＰウェル拡散層およびＮウェル拡散層は、この後に形成する図１２（ｆ）に記載のＮ＋多結晶シリコン１０９からなるゲート電極下部のボディ領域に限定して形成する。ここで、この後の工程で形成されるＮ＋多結晶シリコン１０９からなるゲート電極と、Ｐウェル拡散層１０５またはＮウェル拡散層１０６との位置関係についてさらに詳しく説明する。Ｐウェル拡散層１０５またはＮウェル拡散層１０６のゲート電極に対するオーバーラップ量が小さいと、初期基板領域が残ってしまい、しきい値電圧などに影響を与えてしまう。また、Ｐウェル拡散層１０５またはＮウェル拡散層１０６のゲート電極１０５に対するオーバーラップ量が大きいと、ソース・ドレイン領域になる予定の部分にもウェルが存在するために、ソース・ドレイン領域またはその接合による空乏層が埋め込み絶縁膜に達することが難しくなる。よって、ゲート電極に対するＰウェル拡散層１０５またはＮウェル拡散層１０６のオーバーラップ量は、マスク合わせズレや熱拡散による影響を考慮して、2μm以内にすることが望ましい。
【００６７】
次に、熱酸化によってゲート絶縁膜１１２を形成した後、しきい値電圧調節のためのイオン注入を行い、その後多結晶シリコンをＣＶＤ法(Chemical Vapor Deposition)にて全面に堆積させる。そして導電性を持たせるためにＮ型のリンのプリデポを行い、Ｎ＋多結晶シリコンにする。その後フォトレジストでパターンを作り、エッチングすることでＮ＋多結晶シリコンのゲート電極１０９を形成する。その状態が図１２（ｆ）である。
【００６８】
ゲート電極作成後、図１２（ｇ）に示す様に、ＮＭＯＳ１２０にＮ型不純物であるリンまたはヒ素をイオン注入し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。またＰＭＯＳ１２１にはＰ型不純物であるボロンまたはＢＦ２をイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。それぞれのソース・ドレイン領域の濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。その後は図には示していないが通常のＭＯＳトランジスタ製造工程と同様にして、層間絶縁膜を堆積し、コンタクトホールを形成し配線金属を形成したのちに保護膜を被覆して半導体装置が形成され、図１の構造となる。またSTI法を用いたときは図１１の構造となる。
【００６９】
図１３においては、図１の半導体装置の製造方法の他の実施例であり、図１２と異なる点はフィールド絶縁膜１０７形成前にウェル拡散層を形成している点である。ここでは図１３（ｂ）および（ｃ）に示すようにＮウェル拡散層１０６およびＰウェル拡散層１０５を形成したのち、フィールド絶縁膜１０７を形成している。その後の工程は図１２と同様である。また図示していないがＮウェル拡散層形成後にフィールド絶縁膜を形成し、その後Ｐウェル拡散層を形成する製造工程をとっても構わない。
【００７０】
図１４は、図６に示す本発明の第三の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ウェル拡散層を形成し、熱酸化によりゲート絶縁膜を形成し、しきい値電圧調節のイオン注入するところまでの製造工程は、図１２ (ｅ)までの工程と同様である。そして多結晶シリコンをＣＶＤ法にて全面に堆積させた後、導電性を持たせるために不純物を導入するのだが、ＮＭＯＳおよびＰＭＯＳのゲート電極の導電性が異なるようにするため、フォトリソグラフィー法を用いてイオン注入により多結晶シリコンに不純物を導入する。図１４(ａ)では、多結晶シリコンを堆積後まずＮＭＯＳ部にフォトレジスト１１６でパターニングしＮ型導電型であるリンもしくはヒ素をイオン注入して、部分的にＮ＋多結晶シリコン１０９を形成する。そして図１４(ｂ)に示すように、フォトレジストを除去したのちＰＭＯＳ部の多結晶シリコンに導電性をもたすためＮＭＯＳ部と同様にフォトレジスト１１６でパターニングし、Ｐ型導電型であるBF2をイオン注入して、部分的にＰ＋多結晶シリコン１１７を形成する。
【００７１】
そしてフォトレジストを除去した後、ゲート電極のシート抵抗の高抵抗化を防ぎ高速動作を可能とするために、多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイドを堆積させる。タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。そしてフォトリソグラフィー法によりパターニングしたのちエッチングを行い、ゲート電極を形成する(図ｄ)。その後は図１２(ｆ)と同様にして、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソース・ドレイン領域に高濃度不純物拡散層を形成してソース・ドレインを形成し、図示はしないが層間絶縁膜を堆積し、コンタクトホールを形成し配線金属を形成したのちに保護膜を被覆して半導体装置が形成される。
【００７２】
図１５は、図７に示す本発明の第四の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１２(ｆ)または図１３(ｅ)までの工程と同様であり、ゲート電極形成後の断面図を図１５(ａ)に示す。
【００７３】
図１５(ａ)のようにＮ＋多結晶シリコン１０９のゲート電極作成後、図１５(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００７４】
その後フォトレジストを除去したのち、図１５(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００７５】
次にフォトレジストを除去したのち、図１５(ｄ)に示すように後にサイドスペーサーとなる絶縁膜１２３をＣＶＤ法で堆積させる。そして図１５(ｅ)に示すように、異方性ドライエッチングを施しゲート電極であるＮ＋多結晶シリコン１０９の側壁にサイドスペーサー１１９を形成する。サイドスペーサー１１９の幅はエッチング条件によるが0.2μmから0.5μmが一般的である。
【００７６】
その後図１５(ｆ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００７７】
そしてレジストを除去した後、ＮＭＯＳと同様にＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する（図１５(ｇ)）。それぞれのＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【００７８】
その後は図示しないが図１２に示す工程と同様に、層間間絶縁膜、金属配線、保護膜を形成する。
【００７９】
図１６は、図８に示す本発明の第五の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１４(ｄ)までの工程と同様であり、ゲート電極形成後の断面図を図１６(ａ)に示す。図１６(ａ)のようにＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイド１１８を積層した、積層ポリサイドのゲート電極を作成している。その後は図１５(ｂ)と同様の製造工程を経る。
【００８０】
図１６(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８１】
その後フォトレジストを除去したのち、図１６(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８２】
次にフォトレジストを除去したのち、図１６(ｄ)に示すように後にサイドスペーサーとなる絶縁膜１２３をＣＶＤ法で堆積させる。そして図１６(ｅ)に示すように、異方性ドライエッチングを施しＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコン１１７と高融点金属シリサイドからなる積層ポリサイドゲート電極の側壁にサイドスペーサー１１９を形成する。サイドスペーサー１１９の幅はエッチング条件によるが0.2μmから0.5μmが一般的である。
【００８３】
その後図１６(ｆ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００８４】
そして図１６(ｇ)に示すように、レジストを除去した後、ＮＭＯＳと同様にＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。それぞれのＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【００８５】
その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【００８６】
図１７は、図９に示す本発明の第六の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１２(ｆ)または図１３(ｅ)または図１５(ａ)までの工程と同様であり、図１７(ａ)に示す。
【００８７】
図１７(ａ)のようにＮ＋多結晶シリコン１０９のゲート電極作成後、図１７(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８８】
この時図１７(ｂ)においてはソースおよびドレインの両方にＮ−拡散層１１２を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００８９】
その後フォトレジストを除去したのち、図１７(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９０】
また、やはりこの時図１７(ｃ)においてはドレイン片側のみＰ−拡散層１１３を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００９１】
その後図１７(ｄ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００９２】
このときフォトレジスト１１６はゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＮ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１７(ｄ)ではＮ−拡散層をソースおよびドレイン両方に形成しているが、必要に応じてドレイン片側のみ形成しても構わない。
【００９３】
同様に図１７(ｆ)に示すように、フォトリソグラフィー技術によりＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。
このときフォトレジスト１１６はＮＭＯＳと同様にゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＰ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１７(ｆ)ではＰ−拡散層をドレイン片側のみ形成しているが、必要に応じてソースおよびドレイン両方に形成しても構わない。
【００９４】
またそれぞれＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層１１０および１１１の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【００９５】
図１８は、図１０に示す本発明の第七の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１４(ｄ)までの工程と同様であり、ゲート電極形成後の断面図を図１８(ａ)に示す。図１８(ａ)のようにＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイド１１８を積層した、積層ポリサイドのゲート電極を作成している。その後は図１７(ｂ)と同様の製造工程を経る。
【００９６】
図１８(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９７】
この時図１８(ｂ)においてはソースおよびドレインの両方にＮ−拡散層１１２を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００９８】
その後フォトレジストを除去したのち、図１８(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９９】
また、やはりこの時図１８(ｃ)においてはドレイン片側のみＰ−拡散層１１３を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【０１００】
その後図１８(ｄ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【０１０１】
このときフォトレジスト１１６はゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＮ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１８(ｄ)ではＮ−拡散層をソースおよびドレイン両方に形成しているが、必要に応じてドレイン片側のみ形成しても構わない。
【０１０２】
同様に図１８(ｆ)に示すように、フォトリソグラフィー技術によりＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。
【０１０３】
このときフォトレジスト１１６はＮＭＯＳと同様にゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＰ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１８(ｆ)ではＰ−拡散層をドレイン片側のみ形成しているが、必要に応じてソースおよびドレイン両方に形成しても構わない。
【０１０４】
またそれぞれＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層１１０および１１１の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【０１０５】
その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【０１０６】
【発明の効果】
本発明はＳＯＩ基板を用いたＮＭＯＳおよびＰＭＯＳからなる半導体装置において、ＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェル拡散層を形成する構造にすることで、ソースおよびドレインとなるＮ＋拡散層およびＰ＋拡散層の接合面、またはその接合による空乏層が埋め込み絶縁膜に達することが容易となるため、基板浮遊効果による寄生バイポーラ動作や半導体支持基板バイアスによるしきい値電圧の変動を抑えるために、ウェルの濃度を濃くしたり半導体薄膜層厚を厚くしたりしつつ、ＳＯＩの特徴である寄生容量低減した半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のＳＯＩ基板を用いた半導体装置の第一の実施例を示す構造断面図。
【図２】本発明のＳＯＩ基板を用いた半導体装置の第二の実施例を示す構造断面図。
【図３】本発明の1実施形態を示す、Ｔ型ゲート構造ＮＭＯＳトランジスタの平面図（ａ）、および（ａ）の[Ａ]−[Ａ´]線での断面図（ｂ）。
【図４】 本発明の1実施形態を示す、Ｈ型ゲート構造ＮＭＯＳトランジスタの平面図（ａ）、および（ａ）の[Ｂ]−[Ｂ´]線での断面図（ｂ）。
【図５】 本発明の1実施形態を示す、ソース-ボディタイ構造ＮＭＯＳトランジスタの平面図（ａ）、（ａ）の[Ｃ]−[Ｃ´]線での断面図（ｂ）、および(ａ)とは異なる構造の平面図（ｃ）。
【図６】本発明のＳＯＩ基板を用いた半導体装置の第三の実施例を示す構造断面図。
【図７】 本発明のＳＯＩ基板を用いた半導体装置の第四の実施例を示す構造断面図。
【図８】 本発明のＳＯＩ基板を用いた半導体装置の第五の実施例を示す構造断面図。
【図９】 本発明のＳＯＩ基板を用いた半導体装置の第六の実施例を示す構造断面図。
【図１０】本発明のＳＯＩ基板を用いた半導体装置の第七の実施例を示す構造断面図。
【図１１】本発明のＳＯＩ基板を用いた半導体装置の第八の実施例を示す構造断面図。
【図１２】 本発明の第一の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１３】本発明の第一の実施例の半導体装置の製造方法の他の一実施例を示す工程断面図。
【図１４】 本発明の第三の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１５】 本発明の第四の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１６】本発明の第五の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１７】 本発明の第六の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１８】 本発明の第七の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１９】従来のＳＯＩ基板を用いた半導体装置の構造断面図。
【符号の説明】
１０１ ＳＯＩ基板
１０２ Ｐ型半導体支持基板
１０３ 埋め込み絶縁膜
１０４ Ｐ型半導体薄膜層
１０５ Ｐウェル拡散層
１０６ Ｎウェル拡散層
１０７ フィールド絶縁膜
１０８ ゲート絶縁膜
１０９ Ｎ＋多結晶シリコン
１１０ Ｎ＋拡散層
１１１ Ｐ＋拡散層
１１２ Ｎ−拡散層
１１３ Ｐ−拡散層
１１４ 空乏層
１１５ Ｐ−基板
１１６ フォトレジスト
１１７ Ｐ＋多結晶シリコン
１１８ 高融点金属シリサイド
１１９ サイドスペーサー
１２０ ＮＭＯＳ
１２１ ＰＭＯＳ
１２２ トレンチ
１２３ 絶縁膜
１３０ ボディコンタクト領域
２０１ ＳＯＩ基板
２０２ Ｐ型半導体支持基板
２０３ 埋め込み絶縁膜
２０４ Ｐ型半導体薄膜層
２０５ Ｐウェル拡散層
２０６ Ｎウェル拡散層
２０７ フィールド絶縁膜
２０８ ゲート絶縁膜
２０９ Ｎ＋多結晶シリコン
２１０ Ｎ＋拡散層
２１１ Ｐ＋拡散層
【産業上の利用分野】
本発明はＳＯＩ(Silicon On Insulator)構造を有するＭＯＳ型電界効果トランジスタに関するものである。
【０００２】
【従来の技術】
バルクシリコン基板に対しＳＯＩ基板上に形成したＭＯＳトランジスタは、完全素子分離が可能である、接合容量などの寄生容量を低減できる等の特徴があり、高速動作・低消費電力・高集積が可能であるという利点がある。
【０００３】
このＳＯＩ基板を用いたＭＯＳトランジスタにおいて、図１９に示す様に従来構造は半導体薄膜層１０４のトランジスタ素子形成領域全面にＰウェル拡散層１０５あるいはＮウェル拡散層１０６を形成した後、ゲート絶縁膜およびゲート電極形成工程を経て、イオン注入によってＮ＋あるいはＰ＋のソース領域、ドレイン領域を作成していた。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−２６７６９号公報（第２−３貢、第１図）
【０００５】
【発明が解決しようとする課題】
ＳＯＩ基板を用いたＭＯＳトランジスタの寄生容量のうちで、ソース・ドレイン接合容量の低減を実現するにはソース・ドレイン拡散層底部、あるいはソース・ドレイン拡散層とウェルとのｐｎ接合により形成される空乏層が、埋め込み絶縁膜まで到達している必要がある。これによりソース・ドレイン拡散層底部の空乏層容量が埋め込み絶縁膜容量に置き換わるため接合容量が低減される。
【０００６】
このＳＯＩ基板を用いたＭＯＳトランジスタにおいて、必要とされるデバイスに応じて、ウェル領域の濃度を濃くする構造や半導体薄膜層を厚くする構造をとる場合も生じてくる。例えばＳＯＩ基板を用いたＭＯＳトランジスタにおいて顕著に現れる基板浮遊効果によるキンク・寄生バイポーラや、ＳＯＩ基板特有の支持基板バイアスによるしきい値電圧の変動などといった問題があるが、上記の構造を取ることで改善することができる。
【０００７】
しかしながら、このとき従来では半導体薄膜層の素子形成領域全面にウェルを形成しているため、ウェルの不純物濃度が濃いときや半導体薄膜層が厚いときは、ソース・ドレイン拡散層底部、あるいはソース・ドレイン拡散層とウェルとのｐｎ接合により形成される空乏層が埋め込み絶縁膜まで到達しない可能性がでてくる。その結果、ソース・ドレイン容量の低減が果たせず、ＳＯＩ構造ＭＯＳトランジスタの利点が活かせなくなってしまうという課題が生じてくる。
【０００８】
上記の課題を克服し寄生容量の低減を実現する構造をもつＭＯＳトランジスタを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【００１０】
（１）半導体支持基板と半導体支持基板上に形成された埋め込み絶縁膜と埋め込み絶縁膜上に形成された半導体薄膜層からなるＳＯＩ(Silicon On Insulator)基板を用いたＭＯＳトランジスタにおいて、半導体薄膜層中でゲート電極下部のボディ領域のみにウェルを有することを特徴とする半導体装置とした。
【００１１】
（２）ＭＯＳトランジスタは、ソースおよびドレインがゲート電極と平面的にオーバーラップする高濃度不純物拡散層からなる、シングルドレイン構造であることを特徴とする半導体装置とした。
【００１２】
（３）ＭＯＳトランジスタは、ソースおよびドレイン両方がゲート電極と平面的にオーバーラップする低濃度不純物拡散層とゲート電極と平面的にオーバーラップしない高濃度不純物拡散層からなることを特徴とする半導体装置とした。
【００１３】
（４）ＭＯＳトランジスタは、ドレインだけがゲート電極と平面的にオーバーラップしているかもしくはソースおよびドレインがゲート電極と平面的にオーバーラップする低濃度不純物拡散層と、ドレインだけがゲート電極と平面的にオーバーラップしないもしくはソースとドレインの両方がゲート電極と平面的にオーバーラップしない高濃度不純物拡散層で構成されていることを特徴とする半導体装置とした。
【００１４】
（５）ＭＯＳトランジスタのゲート電極が、Ｎ型導電型の多結晶シリコン単層からなることを特徴とする半導体装置とした。
【００１５】
（６）ＭＯＳトランジスタのゲート電極が、Ｎ型ＭＯＳトランジスタはＮ型導電型の多結晶シリコンとモリブデンシリサイドもしくはタングステンシリサイドもしくはチタンシリサイドもしくはプラチナシリサイドである高融点金属シリサイドとの積層からなる第一導電型のポリサイド構造からなり、Ｐ型ＭＯＳトランジスタはＰ型導電型の多結晶シリコンと前記モリブデンシリサイドもしくは前記タングステンシリサイドもしくは前記チタンシリサイドもしくは前記プラチナシリサイドである前記高融点金属シリサイドとの積層からなる第二導電型のポリサイド構造からなることを特徴とする。
【００１６】
（７）ＭＯＳトランジスタにおいて、ゲート電極がＷ長方向片端においてソース領域側、ドレイン領域側に伸びたＴ型をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の片端に、ゲート電極下部のボディ領域の電位を固定するボディコンタクト領域を有するＴ型ゲート構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１７】
（８）ＭＯＳトランジスタにおいて、ゲート電極がＷ長方向両端においてソース領域側、およびドレイン領域側に伸びたＨ型をしており、ゲート電極を挟んでＭＯＳトランジスタのＷ長方向の両端にボディコンタクト領域を有するＨ型ゲート構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１８】
（９）ＭＯＳトランジスタにおいて、ソース領域の一部にボディコンタクト領域を形成し、ソースとボディが接合されている、いわゆるソース-ボディタイ構造ＭＯＳトランジスタであることを特徴とする半導体装置とした。
【００１９】
（１０）半導体薄膜層の厚さが0.1μmから0.5μmであることを特徴とする半導体装置とした。
【００２０】
（１１）半導体支持基板上に形成される埋め込み絶縁膜の厚さが0.1μmから0.5μmであることを特徴とする半導体装置とした。
【００２１】
（１２）半導体基板上に形成される埋め込み絶縁膜はガラス、もしくはサファイヤ、もしくはシリコン酸化膜やシリコン窒化膜などのセラミック、などの絶縁材料からなることを特徴とする半導体装置とした。
【００２２】
（１３）ＭＯＳトランジスタの低濃度不純物拡散層は、Ｎ型ＭＯＳトランジスタにおいては不純物として砒素またはリンを用い不純物濃度が１×１０16〜１×１０18atoms/cm3であり、Ｐ型ＭＯＳトランジスタにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０16〜１×１０18atoms/cm3であり、ＭＯＳトランジスタの高濃度不純物拡散層はＮ型ＭＯＳトランジスタにおいては不純物として砒素またはリンを用い不純物濃度が１×１０18atoms/cm3以上であり、Ｐ型ＭＯＳトランジスタにおいては不純物としてボロンまたはBF2を用い不純物濃度が１×１０18atoms/cm3以上であることを特徴とする半導体装置とした。
【００２３】
（１４）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、ソースとドレインを形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２４】
（１５）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、ゲート電極を形成する工程と、ソースとドレインを形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２５】
（１６）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＰ型不純物をドーピングしＰ型である第二の低濃度不純物拡散層を形成する工程と、ＳＯＩ基板上に絶縁膜を堆積する工程と、異方性ドライエッチングにより絶縁膜をエッチングしゲート電極の側壁にサイドスペーサーを形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２６】
（１７）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、積層構造のゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、ＳＯＩ基板上に絶縁膜を堆積する工程と、異方性ドライエッチングにより絶縁膜をエッチングし多結晶シリコンと高融点金属シリサイドの積層構造からなるゲート電極の側壁にサイドスペーサーを形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインとなる領域に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２７】
（１８）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積しパターニングしゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレイン両方もしくは前記ドレインのみの領域に選択的に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインの両方もしくはドレインのみの領域に選択的に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、Ｎ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
（１９）ＳＯＩ基板を用いたＭＯＳトランジスタを製造する過程において、素子分離領域を形成する工程と、半導体薄膜層中に後に形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェルを形成する工程と、半導体薄膜層上にゲート絶縁膜を形成する工程と、半導体薄膜層中にしきい値電圧制御のための不純物をドーピングする工程と、半導体薄膜層上に多結晶シリコンを堆積する工程と、多結晶シリコンのＮ型ＭＯＳトランジスタとなる領域にＮ型不純物をドーピングする工程と、多結晶シリコンのＰ型ＭＯＳトランジスタとなる領域にＰ型不純物をドーピングする工程と、多結晶シリコン上に高融点金属シリサイドシリサイド膜を形成する工程と、多結晶シリコンおよび高融点金属シリサイドをパターニングし、積層構造のゲート電極を形成する工程と、Ｎ型ＭＯＳトランジスタのソースとドレイン両方もしくはドレインのみの領域に選択的に低濃度のＮ型不純物をドーピングしＮ型である第一導電型の低濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタのソースとドレインの両方もしくはドレインのみの領域に選択的に低濃度のＰ型不純物をドーピングしＰ型である第二導電型の低濃度不純物拡散層を形成する工程と、
Ｎ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側はゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＮ型不純物をドーピングしＮ型である第一導電型の高濃度不純物拡散層を形成する工程と、Ｐ型ＭＯＳトランジスタの、ソースとドレインの両方かつゲート電極に対し平面的にオーバーラップしない領域、もしくはソース側は前ゲート電極に平面的にオーバーラップしドレイン側だけがゲート電極に対し平面的にオーバーラップしない領域に、選択的に高濃度のＰ型不純物をドーピングしＰ型である第二導電型の高濃度不純物拡散層を形成する工程とからなることを特徴とする半導体装置の製造方法とした。
【００２８】
（２０）半導体薄膜層上に、のちに形成されるＭＯＳトランジスタのゲート電極下部のボディ領域に限定して形成するウェル形成工程において、ゲート電極に対してウェル形成の領域のオーバーラップ量が０μmから２μm以内になるようにウェルのパターニングを行うことを特徴とする半導体装置の製造方法とした。
【００２９】
（２１）半導体薄膜層上に素子分離領域を形成する工程がＬＯＣＯＳ法（Local Oxidation of Silicon）であることを特徴とする半導体装置の製造方法とした。
【００３０】
（２２）半導体薄膜層上に素子分離領域を形成する工程がトレンチ素子分離形成工程であることを特徴とする半導体装置の製造方法とした。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。
図１は本発明の第一の構造の一実施例を示すＳＯＩ基板を用いた半導体装置の断面図である。
【００３２】
ＳＯＩ基板１０１は、Ｐ型半導体支持基板１０２、埋め込み絶縁膜１０３、そして素子を形成するＰ型半導体薄膜層１０４の３層構造をしており、埋め込み絶縁膜１０３によってＰ型半導体支持基板１０２とＰ型半導体薄膜層１０４が絶縁されている。
【００３３】
図１のＰ型半導体薄膜層１０４にはＮ型ＭＯＳトランジスタ１２０（以後ＮＭＯＳと表記）およびＰ型ＭＯＳトランジスタ１２１（以後ＰＭＯＳと表記）が形成されている。ＮＭＯＳ１２０にはソースおよびドレインとなる高不純物濃度であるＮ＋拡散層１１１がいわゆるシングルドレイン構造で形成され、ＰＭＯＳ１２１には同じく高不純物濃度のＰ＋拡散層１１１がシングルドレイン構造で形成されている。そしてそれぞれＮＭＯＳ１２０およびＰＭＯＳ１２１にはゲート絶縁膜１０８を介してＮ＋多結晶シリコン１０９からなるゲート電極が設けられている。そして半導体薄膜層中でゲート電極の下に当たる部分、いわゆるボディ領域に限ってＮＭＯＳ１２０にはＰウェル拡散層１０５が形成され、ＰＭＯＳ１２１にはＮウェル拡散層１０６が形成されている。またこのＮＭＯＳ１２０およびＰＭＯＳ１２１はＬＯＣＯＳ法（Local Oxidation of Silicon）によって形成されたフィールド絶縁膜１０７によって周りと電気的に絶縁されている。
【００３４】
ゲート電極の下に当たるボディ部分のみにウェルを形成することで、その後の工程でソース・ドレインが形成される領域は半導体薄膜層の初期の基板濃度であり、その初期基板濃度はウェルと比較して薄いため、半導体薄膜層全体にウェルが存在する場合より深いソース・ドレイン拡散層を形成することが可能となる。例を挙げると、半導体薄膜層１０４の膜厚が0.4μmのＳＯＩ基板にＰウェル濃度が2.0×1016atoms/cm3となるようにＮＭＯＳ形成領域全面にイオン注入を行った場合、ＮＭＯＳのソース・ドレインとなるＮ＋拡散層１１０を形成するために、例えばヒ素を5×1015atoms/cm2のドーズ量でイオン注入を行うと、その後の熱処理にもよるが、Ｎ＋拡散層の深さは0.25μm程度となってしまうが、ソース・ドレイン形成領域にＰウェルをイオン注入せず、その後ヒ素でソース・ドレインを形成することで埋め込み絶縁膜までＮ＋拡散層を到達させることができる。
【００３５】
尚、素子分離を図１で示したＬＯＣＯＳ法ではなく、図１１に示すように絶縁膜を埋め込んでフィールド絶縁膜を形成するトレンチ素子分離法（Shallow Trench Isolation；STI)を用いてもよい。
【００３６】
また図２は本発明のＳＯＩ基板を用いた半導体装置の第二の構造の一実施例を示す断面図である。ここでは、ＮＭＯＳ１２０のＮ＋拡散層１１０の接合面は埋め込み絶縁膜までは到達していない。しかしながらｐｎ接合で形成される空乏層１１４が埋め込み絶縁膜まで到達しており、図１の構造と同様な効果を得ることができる。これはＮＭＯＳ１２０において部分的にウェル１１０を形成することで、ソース・ドレインが形成される部分はＰウェルよりも濃度が薄い初期基板濃度のままにすることができるため、低濃度領域の空乏層１１４の伸びは大きくなる。そのため空乏層１１４を埋め込み絶縁膜１０３まで伸ばすことが容易となり、接合容量の低減が可能となる。
【００３７】
一方ＰＭＯＳ１２１においても、高不純物濃度であるＰ＋拡散層１１１は埋め込み絶縁膜１０３までは到達していないが、このＰ＋拡散層１１１はＰ−基板領域１１５に形成されるため、ソース・ドレイン領域と埋め込み絶縁膜が自動的に接合した状態となることは明白である。
【００３８】
また図３は本発明のＳＯＩ基板を用いた半導体装置の平面構造の一実施例の平面図である。図３（ａ）はＮ型ＭＯＳトランジスタの平面図で、ゲート電極であるＮ＋多結晶シリコン１０９が、Ｗ長方向[Ａ]-[Ａ´]線の片端においてソース領域およびドレイン領域に伸びたＴ型構造をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の片端にＰ＋ボディコンタクト領域１３０が形成された、いわゆるＴゲート構造をしている。また図３（ｂ）は、図３（ａ）[Ａ]-[Ａ´]線での断面図である。図３（ａ）において、Ｐウェル拡散層１０５は、Ｔ型のＮ＋多結晶シリコン１０９のソースおよびドレイン領域側に伸びた部分を除いた、チャネルが形成される部分に限定して形成されており、ソース・ドレイン領域となるＮ＋拡散層１１０には形成されない構造となっている。このＰウェル拡散層１０５のＮ＋多結晶シリコン１０９に対するソースおよびドレイン方向のオーバーラップ量は大きくても2μm程度となるように形成するのが望ましい。またＭＯＳトランジスタのボディ領域が完全に空乏化せずに一部中性領域が存在する部分空乏型（Partially Depleted; PD）構造トランジスタでは、ボディ領域の電位を固定するために、Ｐ＋ボディコンタクト領域１３０が必要となるが、Ｐウェル拡散層１０５はボディコンタクト領域１３０に重なっても重ならなくても構わない。一方、反対側である[Ａ´]側のＬＯＣＯＳ端のバーズビーク領域には重なるようにすることで、ハンプと呼ばれる寄生チャネルの抑制も可能となる。
【００３９】
尚、ここではＮＭＯＳについて説明したが、ＰＭＯＳにおいても同様である。
【００４０】
図４は本発明のＳＯＩ基板を用いた半導体装置の平面構造の他の実施例の平面図である。図４（ａ）はＮ型ＭＯＳトランジスタの平面図で、ゲート電極であるＮ＋多結晶シリコン１０９が、Ｗ長方向[Ｂ]-[Ｂ´]線の両端においてソース領域およびドレイン領域に伸びたＨ型構造をしており、ゲート電極を挟んでＭＯＳトランジスタＷ長方向の両端にＰ＋ボディコンタクト領域１３０が形成された、いわゆるＨゲート構造をしている。また図４（ｂ）は、図４（ａ）の[Ｂ]-[Ｂ´]線での断面図である。Ｐウェル拡散層１０５は、図３と同様にＨ型のＮ＋多結晶シリコン１０９のソースおよびドレイン領域側に伸びた部分を除いた、チャネルが形成される部分に限定して形成されており、ソース・ドレイン領域となるＮ＋拡散層１１０には形成されない構造となっている。このＰウェル拡散層１０５のＮ＋多結晶シリコン１０９に対するオーバーラップ量は、やはり図３と同様に大きくても2μm程度となるように形成するのが望ましい。またＰウェル拡散層１０５はボディコンタクト領域１３０に重なっても重ならなくても構わない。またここではＮＭＯＳについて説明したが、ＰＭＯＳにおいても同様である。
【００４１】
さらにボディコンタクトを持つ別の構造として、図５は本発明のＳＯＩ基板を用いた半導体装置の平面構造の他の実施例の平面図を示したものである。図５（ａ）はＮ＋拡散層１１０のソース領域のＷ長方向両端部にＰ＋のボディコンタクト領域１３０を形成した構造、いわゆるソース‐ボディタイ構造の平面図である。また図５（ｂ）は、図５（ａ）の[Ｃ]-[Ｃ´]線での断面図である。
【００４２】
このソース‐ボディタイ構造はソース側にボディコンタクト領域１３０をマスクで自由にレイアウトできるため、必要に応じて位置の変更が可能である。例えば図５（ｃ）のレイアウトでもよい。このソース‐ボディタイ構造においてもＰウェル拡散層はチャネルが形成される部分に限定して形成し、ソース・ドレインとなるＮ＋拡散層には形成されない構造となっている。またＷ方向のＬＯＣＯＳ端にはウェル拡散層が重なるようにすることで、図３の時と同様にハンプと呼ばれる寄生チャネルの抑制が可能となる。
【００４３】
尚、ここにおいてもＮＭＯＳについて説明したが、ＰＭＯＳも同様である。
【００４４】
以上の説明によりＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェル拡散層を形成する構造にすることで、ソース・ドレインとなるＮ＋拡散層およびＰ＋拡散層の接合面、またはその接合による空乏層が埋め込み絶縁膜に達することが容易となり、寄生容量を低減させることが容易となることがわかる。特に基板浮遊効果による寄生バイポーラ動作や、半導体支持基板とボディの間で電位差が生じてしまう、いわゆる支持基板バイアスの影響を抑えるために、ウェルの濃度を濃くしたり半導体薄膜層厚を厚くしたりする際に、より効果的である。以上、本発明により寄生容量を低く抑えたままで、寄生バイポーラ効果や支持基板バイアスの影響を抑えることが可能となる。
【００４５】
図６は本発明の第三の構造の一実施例を示す断面図である。第一の実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、部分ウェル構造のＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。
【００４６】
図１と異なる点は、ＮＭＯＳ１２０のゲート電極の導電性がＮ型であり、ＰＭＯＳ１２１のゲート電極の導電性がＰ型である、いわゆる同極ゲート技術を用いている点である。ＮＭＯＳ１２０およびＰＭＯＳ１２１ともに表面チャネル型のＭＯＳトランジスタであり、しきい値電圧を小さくしてもサブスレッショルド特性の劣化が小さいため、より低電圧動作および低消費電力が可能であることが一般的に知られている。このＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、いわゆるポリサイドゲート構造となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００４７】
この構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで、図１と同等の効果を得ることができる。
【００４８】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００４９】
図７は本発明の第四の構造の一実施例を示す断面図である。第一の実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、Ｎ＋多結晶シリコン１０９のゲート電極下部に部分ウェル構造を有したＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。
【００５０】
本発明ではＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインが電界緩和を目的としたＮ−拡散層１１２およびＰ−拡散層を有したLDD(Lightly Doped Drain)構造であり、ゲート電極はＮ＋多結晶シリコン１０９からなっている。またゲート電極であるＮ＋多結晶シリコン１０９の側壁には絶縁膜からなるサイドスペーサー１１９が形成され、Ｎー拡散層およびＰ−拡散層領域を確保している。この図７に示すLDD構造はゲート長の微細化やゲート酸化膜の信頼性の向上において有利な構造となっているが、この構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１と同等の効果を得ることができる。
【００５１】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５２】
図８は本発明の第五の構造の一実施例を示す断面図である。本発明においても図７と同様に、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインが電界緩和を目的としたＮ−拡散層１１２およびＰ−拡散層を有したLDD構造となっている。図８においてはＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、ポリサイドゲート構造となっている。図６と同様に同極ゲート技術により低電圧動作および低消費電力が可能であり、ポリサイド構造をとることでより高速動作が可能となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００５３】
そしてゲート電極の側壁には絶縁膜からなるサイドスペーサー１１９が形成され、Ｎー拡散層およびＰ−拡散層領域を確保している。この図８に示す構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１、６、７と同等の効果を得ることが可能となっている。
【００５４】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５５】
図９は本発明の第六の構造の一実施例を示す断面図である。第一の一実施例である図１と同様に、埋め込み絶縁膜１０３およびフィールド絶縁膜１０７で囲まれた半導体薄膜層１０４に、Ｎ＋多結晶シリコン１０９のゲート電極下部に部分ウェル構造を有したＮＭＯＳ１２０およびＰＭＯＳ１２１が形成されている。ここで図１と異なる点は、アナログ回路におけるチャネル長変調の改善やホットキャリアーによるゲート絶縁膜等の信頼性低下の抑制、およびドレイン耐圧の向上を目的として、ソースとドレインもしくはドレインだけを不純物濃度が薄いＮ−拡散層１１２およびＰ−拡散層１１３を形成し、ソースとドレインもしくはドレインだけゲート電極から距離をおいて高不純物濃度であるＮ＋拡散層１１０およびＰ＋拡散層１１１を形成した、いわゆるドレインエクステンション構造のＭＯＳトランジスタとしているところである。
【００５６】
ゲート電極から離れて形成されている、ゲート電極と高濃度不純物拡散層の距離、いわゆるオフセット長は入力電圧にもよるが、通常は0.5μmから数μmである。また図９においてはＰＭＯＳ１２１のドレイン片側だけがオフセット構造であり、ＮＭＯＳ１２０は両側がオフセット構造となっているが、ＭＯＳトランジスタの回路での使用方法により、その回路において適切な構造をＭＯＳトランジスタの導電型に関わらず選択することができる。標準的には電流方向が双方向でソースとドレインがケースバイケースで入れ替わる両方向に耐圧が必要な場合はソースとドレインの両方をオフセット構造とし、電流方向が単方向でソースとドレインが固定しているような場合には寄生抵抗の削減のため片側すなわちドレイン側だけをオフセット構造とする。
【００５７】
この図９のようなオフセットＭＯＳ構造においても、本発明である部分的ウェル拡散層形成の適用が可能であり、図１と同等の効果を得ることができる。
【００５８】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００５９】
次に、図１０は本発明の第七の構造の一実施例を示す断面図である。本発明においても図９と同様に、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソースおよびドレインもしくはドレインのみがオフセット構造となっている。図１０においてはＮＭＯＳ１２０のゲート電極はＮ＋多結晶シリコン１０９の上にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造であり、またＰＭＯＳ１２１においてもＰ＋多結晶シリコン１１７の上にも同様にタングステンシリサイドなどの高融点金属シリサイド１１８を堆積した積層構造の、ポリサイドゲート構造となっている。図６および８と同様に同極ゲート技術により低電圧動作および低消費電力が可能であり、ポリサイド構造をとることでより高速動作が可能となっている。尚、タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。
【００６０】
この図１０に示す構造においても本発明である、ゲート電極下部に部分的にウェル拡散層を形成することで図１、６、９と同等の効果を得ることが可能となっている。
【００６１】
尚、ここでは図示しないが、素子分離にＬＯＣＯＳではなく、STIを用いてもよい。
【００６２】
次に図１に示した半導体装置の製造方法の一実施例を図１２に示す。図１２（ａ）で示されている半導体基板１０１は貼り合わせによって作られたＰ型ＳＯＩ基板であり、埋め込み絶縁膜１０３によってＰ型半導体支持基板１０２とＰ型半導体薄膜層１０４が絶縁されている。Ｐ型の基板濃度は一般的に１×１０１４atoms／cm３から１×１０１５atoms／cm３程度である。
【００６３】
この半導体基板１０１に図１２（ｂ）に示す様にＬＯＣＯＳ法を用いてフィールド絶縁膜１０７を形成する。このとき、素子分離を図るためには、フィールド絶縁膜１０７と埋め込み絶縁膜１０３とを接合させる必要があるため、フィールド絶縁膜１０７の厚さは半導体薄膜層厚によって決定される。
【００６４】
尚、ここで図示はしないがＬＯＣＯＳ法ではなく、半導体薄膜層１０４をエッチングし絶縁膜を埋め込んでフィールド絶縁膜を形成するトレンチ素子分離法（STI )を用いて素子分離を形成してもよい。
【００６５】
その後、図１２（ｃ）に示すようにフォトレジスト１１６の塗布、露光という工程を経てＮＭＯＳのＰウェル領域のパターニングを行い、イオン注入によってＰウェル拡散層１０５を形成する。同様に図１２（ｄ）に示す様にＰＭＯＳのＮウェル領域をフォトリソグラフィー技術によりパターニング、およびイオン注入を施しＮウェル拡散層１０６を形成する。その状態が図１２（ｅ）である。ウェルの形成は、Ｐウェル拡散層１０５についてはＰ型不純物であるボロンまたはBF2のイオン注入によって、Ｎウェル拡散層１０６についてはＮ型の不純物であるリンのイオン注入によって行う。
【００６６】
それぞれＰウェル拡散層およびＮウェル拡散層は、この後に形成する図１２（ｆ）に記載のＮ＋多結晶シリコン１０９からなるゲート電極下部のボディ領域に限定して形成する。ここで、この後の工程で形成されるＮ＋多結晶シリコン１０９からなるゲート電極と、Ｐウェル拡散層１０５またはＮウェル拡散層１０６との位置関係についてさらに詳しく説明する。Ｐウェル拡散層１０５またはＮウェル拡散層１０６のゲート電極に対するオーバーラップ量が小さいと、初期基板領域が残ってしまい、しきい値電圧などに影響を与えてしまう。また、Ｐウェル拡散層１０５またはＮウェル拡散層１０６のゲート電極１０５に対するオーバーラップ量が大きいと、ソース・ドレイン領域になる予定の部分にもウェルが存在するために、ソース・ドレイン領域またはその接合による空乏層が埋め込み絶縁膜に達することが難しくなる。よって、ゲート電極に対するＰウェル拡散層１０５またはＮウェル拡散層１０６のオーバーラップ量は、マスク合わせズレや熱拡散による影響を考慮して、2μm以内にすることが望ましい。
【００６７】
次に、熱酸化によってゲート絶縁膜１１２を形成した後、しきい値電圧調節のためのイオン注入を行い、その後多結晶シリコンをＣＶＤ法(Chemical Vapor Deposition)にて全面に堆積させる。そして導電性を持たせるためにＮ型のリンのプリデポを行い、Ｎ＋多結晶シリコンにする。その後フォトレジストでパターンを作り、エッチングすることでＮ＋多結晶シリコンのゲート電極１０９を形成する。その状態が図１２（ｆ）である。
【００６８】
ゲート電極作成後、図１２（ｇ）に示す様に、ＮＭＯＳ１２０にＮ型不純物であるリンまたはヒ素をイオン注入し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。またＰＭＯＳ１２１にはＰ型不純物であるボロンまたはＢＦ２をイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。それぞれのソース・ドレイン領域の濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。その後は図には示していないが通常のＭＯＳトランジスタ製造工程と同様にして、層間絶縁膜を堆積し、コンタクトホールを形成し配線金属を形成したのちに保護膜を被覆して半導体装置が形成され、図１の構造となる。またSTI法を用いたときは図１１の構造となる。
【００６９】
図１３においては、図１の半導体装置の製造方法の他の実施例であり、図１２と異なる点はフィールド絶縁膜１０７形成前にウェル拡散層を形成している点である。ここでは図１３（ｂ）および（ｃ）に示すようにＮウェル拡散層１０６およびＰウェル拡散層１０５を形成したのち、フィールド絶縁膜１０７を形成している。その後の工程は図１２と同様である。また図示していないがＮウェル拡散層形成後にフィールド絶縁膜を形成し、その後Ｐウェル拡散層を形成する製造工程をとっても構わない。
【００７０】
図１４は、図６に示す本発明の第三の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ウェル拡散層を形成し、熱酸化によりゲート絶縁膜を形成し、しきい値電圧調節のイオン注入するところまでの製造工程は、図１２ (ｅ)までの工程と同様である。そして多結晶シリコンをＣＶＤ法にて全面に堆積させた後、導電性を持たせるために不純物を導入するのだが、ＮＭＯＳおよびＰＭＯＳのゲート電極の導電性が異なるようにするため、フォトリソグラフィー法を用いてイオン注入により多結晶シリコンに不純物を導入する。図１４(ａ)では、多結晶シリコンを堆積後まずＮＭＯＳ部にフォトレジスト１１６でパターニングしＮ型導電型であるリンもしくはヒ素をイオン注入して、部分的にＮ＋多結晶シリコン１０９を形成する。そして図１４(ｂ)に示すように、フォトレジストを除去したのちＰＭＯＳ部の多結晶シリコンに導電性をもたすためＮＭＯＳ部と同様にフォトレジスト１１６でパターニングし、Ｐ型導電型であるBF2をイオン注入して、部分的にＰ＋多結晶シリコン１１７を形成する。
【００７１】
そしてフォトレジストを除去した後、ゲート電極のシート抵抗の高抵抗化を防ぎ高速動作を可能とするために、多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイドを堆積させる。タングステンシリサイド以外にモリブデンシリサイドやチタンシリサイド、プラチナシリサイドなどを用いてもよい。そしてフォトリソグラフィー法によりパターニングしたのちエッチングを行い、ゲート電極を形成する(図ｄ)。その後は図１２(ｆ)と同様にして、ＮＭＯＳ１２０およびＰＭＯＳ１２１のソース・ドレイン領域に高濃度不純物拡散層を形成してソース・ドレインを形成し、図示はしないが層間絶縁膜を堆積し、コンタクトホールを形成し配線金属を形成したのちに保護膜を被覆して半導体装置が形成される。
【００７２】
図１５は、図７に示す本発明の第四の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１２(ｆ)または図１３(ｅ)までの工程と同様であり、ゲート電極形成後の断面図を図１５(ａ)に示す。
【００７３】
図１５(ａ)のようにＮ＋多結晶シリコン１０９のゲート電極作成後、図１５(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００７４】
その後フォトレジストを除去したのち、図１５(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００７５】
次にフォトレジストを除去したのち、図１５(ｄ)に示すように後にサイドスペーサーとなる絶縁膜１２３をＣＶＤ法で堆積させる。そして図１５(ｅ)に示すように、異方性ドライエッチングを施しゲート電極であるＮ＋多結晶シリコン１０９の側壁にサイドスペーサー１１９を形成する。サイドスペーサー１１９の幅はエッチング条件によるが0.2μmから0.5μmが一般的である。
【００７６】
その後図１５(ｆ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００７７】
そしてレジストを除去した後、ＮＭＯＳと同様にＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する（図１５(ｇ)）。それぞれのＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【００７８】
その後は図示しないが図１２に示す工程と同様に、層間間絶縁膜、金属配線、保護膜を形成する。
【００７９】
図１６は、図８に示す本発明の第五の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１４(ｄ)までの工程と同様であり、ゲート電極形成後の断面図を図１６(ａ)に示す。図１６(ａ)のようにＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイド１１８を積層した、積層ポリサイドのゲート電極を作成している。その後は図１５(ｂ)と同様の製造工程を経る。
【００８０】
図１６(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８１】
その後フォトレジストを除去したのち、図１６(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８２】
次にフォトレジストを除去したのち、図１６(ｄ)に示すように後にサイドスペーサーとなる絶縁膜１２３をＣＶＤ法で堆積させる。そして図１６(ｅ)に示すように、異方性ドライエッチングを施しＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコン１１７と高融点金属シリサイドからなる積層ポリサイドゲート電極の側壁にサイドスペーサー１１９を形成する。サイドスペーサー１１９の幅はエッチング条件によるが0.2μmから0.5μmが一般的である。
【００８３】
その後図１６(ｆ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００８４】
そして図１６(ｇ)に示すように、レジストを除去した後、ＮＭＯＳと同様にＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。それぞれのＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【００８５】
その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【００８６】
図１７は、図９に示す本発明の第六の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１２(ｆ)または図１３(ｅ)または図１５(ａ)までの工程と同様であり、図１７(ａ)に示す。
【００８７】
図１７(ａ)のようにＮ＋多結晶シリコン１０９のゲート電極作成後、図１７(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００８８】
この時図１７(ｂ)においてはソースおよびドレインの両方にＮ−拡散層１１２を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００８９】
その後フォトレジストを除去したのち、図１７(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９０】
また、やはりこの時図１７(ｃ)においてはドレイン片側のみＰ−拡散層１１３を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００９１】
その後図１７(ｄ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【００９２】
このときフォトレジスト１１６はゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＮ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１７(ｄ)ではＮ−拡散層をソースおよびドレイン両方に形成しているが、必要に応じてドレイン片側のみ形成しても構わない。
【００９３】
同様に図１７(ｆ)に示すように、フォトリソグラフィー技術によりＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。
このときフォトレジスト１１６はＮＭＯＳと同様にゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＰ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１７(ｆ)ではＰ−拡散層をドレイン片側のみ形成しているが、必要に応じてソースおよびドレイン両方に形成しても構わない。
【００９４】
またそれぞれＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層１１０および１１１の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【００９５】
図１８は、図１０に示す本発明の第七の構造の半導体装置の製造方法の一実施例を示す工程断面図である。ゲート電極形成までの製造工程は図１４(ｄ)までの工程と同様であり、ゲート電極形成後の断面図を図１８(ａ)に示す。図１８(ａ)のようにＮ＋多結晶シリコン１０９およびＰ＋多結晶シリコンの上にタングステンシリサイドなどの高融点金属シリサイド１１８を積層した、積層ポリサイドのゲート電極を作成している。その後は図１７(ｂ)と同様の製造工程を経る。
【００９６】
図１８(ｂ)に示す様に、フォトリソグラフィー法によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に低濃度にイオン注入を施し、ＮＭＯＳの低濃度不純物拡散層であるＮ−拡散層１１２を形成する。Ｎ−拡散層１１２の不純物濃度は通常はドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９７】
この時図１８(ｂ)においてはソースおよびドレインの両方にＮ−拡散層１１２を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【００９８】
その後フォトレジストを除去したのち、図１８(ｃ)に示す様に、新たにＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはBF2を半導体薄膜層１０４に低濃度にイオン注入を施し、ＰＭＯＳの低濃度不純物拡散層であるＰ−拡散層１１３を形成する。Ｐ−拡散層１１３の不純物濃度はＮＭＯＳと同様にドーズ量が１０12atoms／cm2から１０14atoms／cm2のオーダーであり、この場合の濃度は１０16atoms／cm3から１０18atoms／cm3のオーダーである。
【００９９】
また、やはりこの時図１８(ｃ)においてはドレイン片側のみＰ−拡散層１１３を形成しているが、ソースおよびドレインの両方またはドレイン片側のみ形成するといった、回路構成により必要に応じた選択が可能となっている。
【０１００】
その後図１８(ｄ)に示すように、フォトリソグラフィー技術によりＮＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｎ型不純物であるリンまたはヒ素を半導体薄膜層１０４に高濃度にイオン注入を施し、ソースおよびドレイン領域となるＮ＋拡散層１１０を形成する。
【０１０１】
このときフォトレジスト１１６はゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＮ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１８(ｄ)ではＮ−拡散層をソースおよびドレイン両方に形成しているが、必要に応じてドレイン片側のみ形成しても構わない。
【０１０２】
同様に図１８(ｆ)に示すように、フォトリソグラフィー技術によりＰＭＯＳ部を開口するようにフォトレジスト１１６をパターニングし、Ｐ型不純物であるボロンまたはＢＦ２を高濃度にイオン注入し、ＰＭＯＳのソース・ドレインとなるＰ＋拡散層１１１を形成する。
【０１０３】
このときフォトレジスト１１６はＮＭＯＳと同様にゲート電極に隣接するソース、ドレインの一部をマスクするようにパターニングされているが、このマスク幅で決まるＰ−拡散層幅、いわゆるオフセット幅は通常は0.5μmから数μmである。またこのドレインエクステンション構造はマスクパターニングで容易に変更が可能であるため、図１８(ｆ)ではＰ−拡散層をドレイン片側のみ形成しているが、必要に応じてソースおよびドレイン両方に形成しても構わない。
【０１０４】
またそれぞれＮＭＯＳおよびＰＭＯＳのソース・ドレインの高濃度不純物拡散層１１０および１１１の不純物濃度は一般的に５×１０１９atoms／cm３から1×１０２１atoms／cm３程度である。
【０１０５】
その後は図示しないが図１２に示す工程と同様に層間間絶縁膜、金属配線、保護膜を形成する。
【０１０６】
【発明の効果】
本発明はＳＯＩ基板を用いたＮＭＯＳおよびＰＭＯＳからなる半導体装置において、ＭＯＳトランジスタのゲート電極下部のボディ領域に限定してウェル拡散層を形成する構造にすることで、ソースおよびドレインとなるＮ＋拡散層およびＰ＋拡散層の接合面、またはその接合による空乏層が埋め込み絶縁膜に達することが容易となるため、基板浮遊効果による寄生バイポーラ動作や半導体支持基板バイアスによるしきい値電圧の変動を抑えるために、ウェルの濃度を濃くしたり半導体薄膜層厚を厚くしたりしつつ、ＳＯＩの特徴である寄生容量低減した半導体装置の実現を可能とする。
【図面の簡単な説明】
【図１】本発明のＳＯＩ基板を用いた半導体装置の第一の実施例を示す構造断面図。
【図２】本発明のＳＯＩ基板を用いた半導体装置の第二の実施例を示す構造断面図。
【図３】本発明の1実施形態を示す、Ｔ型ゲート構造ＮＭＯＳトランジスタの平面図（ａ）、および（ａ）の[Ａ]−[Ａ´]線での断面図（ｂ）。
【図４】 本発明の1実施形態を示す、Ｈ型ゲート構造ＮＭＯＳトランジスタの平面図（ａ）、および（ａ）の[Ｂ]−[Ｂ´]線での断面図（ｂ）。
【図５】 本発明の1実施形態を示す、ソース-ボディタイ構造ＮＭＯＳトランジスタの平面図（ａ）、（ａ）の[Ｃ]−[Ｃ´]線での断面図（ｂ）、および(ａ)とは異なる構造の平面図（ｃ）。
【図６】本発明のＳＯＩ基板を用いた半導体装置の第三の実施例を示す構造断面図。
【図７】 本発明のＳＯＩ基板を用いた半導体装置の第四の実施例を示す構造断面図。
【図８】 本発明のＳＯＩ基板を用いた半導体装置の第五の実施例を示す構造断面図。
【図９】 本発明のＳＯＩ基板を用いた半導体装置の第六の実施例を示す構造断面図。
【図１０】本発明のＳＯＩ基板を用いた半導体装置の第七の実施例を示す構造断面図。
【図１１】本発明のＳＯＩ基板を用いた半導体装置の第八の実施例を示す構造断面図。
【図１２】 本発明の第一の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１３】本発明の第一の実施例の半導体装置の製造方法の他の一実施例を示す工程断面図。
【図１４】 本発明の第三の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１５】 本発明の第四の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１６】本発明の第五の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１７】 本発明の第六の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１８】 本発明の第七の実施例の半導体装置の製造方法の一実施例を示す工程断面図。
【図１９】従来のＳＯＩ基板を用いた半導体装置の構造断面図。
【符号の説明】
１０１ ＳＯＩ基板
１０２ Ｐ型半導体支持基板
１０３ 埋め込み絶縁膜
１０４ Ｐ型半導体薄膜層
１０５ Ｐウェル拡散層
１０６ Ｎウェル拡散層
１０７ フィールド絶縁膜
１０８ ゲート絶縁膜
１０９ Ｎ＋多結晶シリコン
１１０ Ｎ＋拡散層
１１１ Ｐ＋拡散層
１１２ Ｎ−拡散層
１１３ Ｐ−拡散層
１１４ 空乏層
１１５ Ｐ−基板
１１６ フォトレジスト
１１７ Ｐ＋多結晶シリコン
１１８ 高融点金属シリサイド
１１９ サイドスペーサー
１２０ ＮＭＯＳ
１２１ ＰＭＯＳ
１２２ トレンチ
１２３ 絶縁膜
１３０ ボディコンタクト領域
２０１ ＳＯＩ基板
２０２ Ｐ型半導体支持基板
２０３ 埋め込み絶縁膜
２０４ Ｐ型半導体薄膜層
２０５ Ｐウェル拡散層
２０６ Ｎウェル拡散層
２０７ フィールド絶縁膜
２０８ ゲート絶縁膜
２０９ Ｎ＋多結晶シリコン
２１０ Ｎ＋拡散層
２１１ Ｐ＋拡散層
Claims (7)
- 半導体支持基板の上に埋め込み絶縁膜を介して設けられた第一導電型の初期不純物濃度を有する半導体薄膜層からなるＳＯＩ基板上に、それぞれ絶縁膜によって周囲から電気的に絶縁されて配置された、第一導電型のＭＯＳトランジスタおよび第二導電型のＭＯＳトランジスタを有する半導体装置であり、
前記第一導電型のＭＯＳトランジスタにおいては、第一のソース領域およびドレイン領域を構成する第一導電型の第一の高濃度拡散層は前記埋め込み絶縁膜まで到達していないで、前記第一の高濃度拡散層の下部には前記第一導電型の初期不純物濃度を有する半導体薄膜層があり、ゲート電極の下のボディ領域にのみ第二導電型の第一の拡散層が配置されていて、
前記第二導電型のＭＯＳトランジスタにおいては、第二のソース領域およびドレイン領域を構成する第二導電型の第二の高濃度拡散層は前記埋め込み絶縁膜まで到達していないで、前記第二の高濃度拡散層の下部には前記第一導電型の初期不純物濃度を有する半導体薄膜層があり、前記第二の高濃度拡散層と前記第一導電型の初期不純物濃度を有する半導体薄膜層とが構成するＰＮ接合により形成される空乏層は前記埋め込み絶縁膜まで到達していて、ゲート電極の下のボディ領域にのみ第一導電型の第二の拡散層が配置されている半導体装置。 - 前記第一導電型のＭＯＳトランジスタおよび第二導電型のＭＯＳトランジスタは、それぞれ、前記ソース領域およびドレイン領域が一つの拡散層から構成されるシングルドレイン構造である請求項１に記載の半導体装置。
- 前記第一導電型のＭＯＳトランジスタおよび第二導電型のＭＯＳトランジスタは、それぞれ、前記ソース領域およびドレイン領域が異なる拡散層から構成される LDD 構造である請求項１に記載の半導体装置。
- 前記第一導電型のＭＯＳトランジスタは、前記ソース領域が一つの拡散層から構成されるシングルドレイン構造であり、前記ドレイン領域が異なる拡散層から構成される LDD 構造である請求項１に記載の半導体装置。
- 前記第二導電型のＭＯＳトランジスタは、前記ソース領域が一つの拡散層から構成されるシングルドレイン構造であり、前記ドレイン領域が異なる拡散層から構成される LDD 構造である請求項１に記載の半導体装置。
- 前記第一および第二の拡散層は、それぞれ、前記ゲート電極から前記ソース領域およびドレイン領域に対してオーバーラップを有して配置された請求項１に記載の半導体装置。
- 半導体支持基板の上に埋め込み絶縁膜を介して設けられた第一導電型の初期不純物濃度を有する半導体薄膜層からなるＳＯＩ基板上に、それぞれ絶縁膜によって周囲から電気的に絶縁されて配置された、第一導電型のＭＯＳトランジスタおよび第二導電型のＭＯＳトランジスタを有する半導体装置の製造方法であり、
前記第一導電型のＭＯＳトランジスタにおいては、第一のソース領域およびドレイン領域を構成する第一導電型の第一の高濃度拡散層を前記埋め込み絶縁膜まで到達させないで、前記第一の高濃度拡散層の下部には前記第一導電型の初期不純物濃度を有する半導体薄膜層があるように形成する工程と、ゲート電極の下のボディ領域にのみ第二導電型の第一の拡散層を配置する工程を有し、
前記第二導電型のＭＯＳトランジスタにおいては、第二のソース領域およびドレイン領域を構成する第二導電型の第二の高濃度拡散層を前記埋め込み絶縁膜まで到達させないで、前記第二の高濃度拡散層の下部には前記第一導電型の初期不純物濃度を有する半導体薄膜層があり、前記第二の高濃度拡散層と前記第一導電型の初期不純物濃度を有する半導体薄膜層とが構成するＰＮ接合により形成される空乏層は前記埋め込み絶縁膜まで到達するように形成する工程と、ゲート電極の下のボディ領域にのみ第一導電型の第二の拡散層を配置する工程とを有する半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003007858A JP4044446B2 (ja) | 2002-02-19 | 2003-01-16 | 半導体装置およびその製造方法 |
| US10/354,571 US20030155613A1 (en) | 2002-02-19 | 2003-01-30 | Semiconductor device and method of manufacturing the same |
| CNB031061621A CN100341140C (zh) | 2002-02-19 | 2003-02-19 | 半导体器件及其制造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002-41403 | 2002-02-19 | ||
| JP2002041403 | 2002-02-19 | ||
| JP2003007858A JP4044446B2 (ja) | 2002-02-19 | 2003-01-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003318408A JP2003318408A (ja) | 2003-11-07 |
| JP4044446B2 true JP4044446B2 (ja) | 2008-02-06 |
Family
ID=27736548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003007858A Expired - Fee Related JP4044446B2 (ja) | 2002-02-19 | 2003-01-16 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20030155613A1 (ja) |
| JP (1) | JP4044446B2 (ja) |
| CN (1) | CN100341140C (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100521452B1 (ko) * | 2004-07-28 | 2005-10-12 | 동부아남반도체 주식회사 | 반도체 장치의 질화산화막 형성방법 |
| US7271453B2 (en) * | 2004-09-20 | 2007-09-18 | International Business Machines Corporation | Buried biasing wells in FETS |
| JP5567247B2 (ja) * | 2006-02-07 | 2014-08-06 | セイコーインスツル株式会社 | 半導体装置およびその製造方法 |
| JP2007266569A (ja) * | 2006-02-28 | 2007-10-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JP2008182004A (ja) * | 2007-01-24 | 2008-08-07 | Renesas Technology Corp | 半導体集積回路 |
| US7804140B2 (en) * | 2008-03-04 | 2010-09-28 | International Business Machines Corporation | Field effect transistor with reduced shallow trench isolation induced leakage current |
| JP2009266868A (ja) * | 2008-04-22 | 2009-11-12 | Oki Semiconductor Co Ltd | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
| CN102110711A (zh) * | 2009-12-28 | 2011-06-29 | 格科微电子（上海）有限公司 | 减少寄生电容的mos晶体管及其制造方法 |
| US8268697B2 (en) * | 2010-03-19 | 2012-09-18 | Monolithic Power Systems, Inc. | Silicon-on-insulator devices with buried depletion shield layer |
| CN101937930A (zh) * | 2010-08-31 | 2011-01-05 | 清华大学 | 一种高性能场效应晶体管及其形成方法 |
| US9287879B2 (en) * | 2011-06-07 | 2016-03-15 | Verisiti, Inc. | Semiconductor device having features to prevent reverse engineering |
| CN106992208B (zh) * | 2016-01-21 | 2023-05-23 | 重庆中科渝芯电子有限公司 | 一种薄硅层soi基横向绝缘栅双极型晶体管及其制造方法 |
| CN109234728B (zh) * | 2018-10-18 | 2020-07-28 | 江苏理工学院 | 一种钼合金表面激光熔覆制备MoSi2涂层的方法 |
| CN113506826B (zh) * | 2021-06-17 | 2023-07-07 | 重庆伟特森电子科技有限公司 | 一种沟槽型碳化硅晶体管及其制备方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5215931A (en) * | 1989-06-13 | 1993-06-01 | Texas Instruments Incorporated | Method of making extended body contact for semiconductor over insulator transistor |
| KR0175276B1 (ko) * | 1996-01-26 | 1999-02-01 | 김광호 | 전력반도체장치 및 그의 제조방법 |
| JPH1126769A (ja) * | 1997-06-30 | 1999-01-29 | Matsushita Electric Works Ltd | Ｎ型ｍｏｓｆｅｔ及びその製造方法 |
| US6271101B1 (en) * | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| US6307237B1 (en) * | 1999-12-28 | 2001-10-23 | Honeywell International Inc. | L-and U-gate devices for SOI/SOS applications |
| JP3416628B2 (ja) * | 2000-04-27 | 2003-06-16 | 松下電器産業株式会社 | 半導体集積回路装置 |
| US6495887B1 (en) * | 2000-06-09 | 2002-12-17 | Advanced Micro Devices, Inc. | Argon implantation after silicidation for improved floating-body effects |
| JP2002261292A (ja) * | 2000-12-26 | 2002-09-13 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3982218B2 (ja) * | 2001-02-07 | 2007-09-26 | ソニー株式会社 | 半導体装置およびその製造方法 |
-
2003
- 2003-01-16 JP JP2003007858A patent/JP4044446B2/ja not_active Expired - Fee Related
- 2003-01-30 US US10/354,571 patent/US20030155613A1/en not_active Abandoned
- 2003-02-19 CN CNB031061621A patent/CN100341140C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1440071A (zh) | 2003-09-03 |
| US20030155613A1 (en) | 2003-08-21 |
| JP2003318408A (ja) | 2003-11-07 |
| CN100341140C (zh) | 2007-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4044276B2 (ja) | 半導体装置及びその製造方法 | |
| JP3462301B2 (ja) | 半導体装置及びその製造方法 | |
| US9153666B1 (en) | LDMOS with corrugated drift region | |
| JP5063352B2 (ja) | 高移動性バルク・シリコンｐｆｅｔ | |
| JP3408762B2 (ja) | Ｓｏｉ構造の半導体装置及びその製造方法 | |
| KR100781580B1 (ko) | 이중 구조 핀 전계 효과 트랜지스터 및 그 제조 방법 | |
| US6753574B2 (en) | Semiconductor device and method for fabricating the same | |
| KR101355282B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4044446B2 (ja) | 半導体装置およびその製造方法 | |
| US6352872B1 (en) | SOI device with double gate and method for fabricating the same | |
| JP2008084995A (ja) | 高耐圧トレンチｍｏｓトランジスタ及びその製造方法 | |
| TWI593112B (zh) | 具有矽局部氧化之絕緣體上矽的積體電路及其製造方法 | |
| JP2001077354A (ja) | 縦型絶縁ゲート半導体装置 | |
| KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP4477309B2 (ja) | 高耐圧半導体装置及びその製造方法 | |
| JP4713415B2 (ja) | 半導体素子 | |
| CN100403539C (zh) | 半导体器件 | |
| JP5058529B2 (ja) | 高耐圧電界効果トランジスタの製造方法 | |
| JP4865152B2 (ja) | 半導体装置の製造方法 | |
| TW512532B (en) | Semiconductor device and process therefor | |
| JP5172264B2 (ja) | 半導体装置 | |
| JP2009266868A (ja) | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 | |
| JP3479066B2 (ja) | Ｓｏｉ構造の半導体装置及びその製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| JP4265890B2 (ja) | 絶縁ゲート型電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050809 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070808 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071022 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071113 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071115 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4044446 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131122 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |