KR100789874B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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wire
electrode
semiconductor chip
bump
electrodes
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다카오 니시무라
요시아키 나리사와
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후지쯔 가부시끼가이샤
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
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    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
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    • H01L2224/48485—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) being a plurality of pre-balls disposed side-to-side the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48487—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) being a plurality of pre-balls disposed side-to-side the connecting portion being a wedge bond, i.e. wedge on pre-ball outside the semiconductor or solid-state body
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    • H01L2224/48499—Material of the auxiliary connecting means
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48647—Copper (Cu) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48717—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48724—Aluminium (Al) as principal constituent
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    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H01L2224/487—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48738—Principal constituent of the connecting portion of the wire connector being Aluminium (Al) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48747—Copper (Cu) as principal constituent
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    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48824—Aluminium (Al) as principal constituent
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    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49112—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting a common bonding area on the semiconductor or solid-state body to different bonding areas outside the body, e.g. diverging wires
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    • H01L2224/494—Connecting portions
    • H01L2224/4941—Connecting portions the connecting portions being stacked
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    • H01L2224/732—Location after the connecting process
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    • H01L2224/78301—Capillary
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    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85045—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a corona discharge, e.g. electronic flame off [EFO]
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    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
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    • H01L2224/85186—Translational movements connecting first outside the semiconductor or solid-state body, i.e. off-chip, reverse stitch
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    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
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    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/85951—Forming additional members, e.g. for reinforcing
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
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    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
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    • H01L2225/06503—Stacked arrangements of devices
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Abstract

본 발명은 인접 와이어 사이에서의 접촉을 방지하고, 와이어 결선(結線)의 자유도가 높고, 소형이며 고성능인 반도체 장치 및 그 효율적인 제조 방법의 제공을 과제로 한다.
본 발명의 반도체 장치는 표면에 전극(21)이 배열 설치된 기판(10)과, 표면에 전극(22)이 배열 설치되어 상기 기판(10)에 지지된 제 1 반도체 소자(11A)를 구비하는 반도체 장치로서, 상기 기판(10) 위 및 상기 제 1 반도체 소자(11A) 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극(전극(21) 및 전극(22) 중 적어도 어느 하나)에 제 1 범프(31)를 통하여 제 1 와이어(41)가 접속되고, 상기 제 1 와이어(41)의 피(被)접속부에 제 2 범프(32)를 통하여 제 2 와이어(42)가 접속되어 이루어진다.
반도체 장치, 범프, 중계 부재, 스티치 본딩부, 다이 패드

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR THE SAME}
도 1은 본 발명에 의한 반도체 장치의 제 1 실시예를 나타내는 수직 단면도.
도 2는 본 발명에 의한 반도체 장치의 제 1 실시예의 변형예를 나타내는 수직 단면도.
도 3은 본 발명에 의한 반도체 장치의 제 1 실시예의 다른 변형예를 나타내는 수직 단면도.
도 4는 본 발명에 의한 반도체 장치의 제 2 실시예를 나타내는 수직 단면도.
도 5는 본 발명에 의한 반도체 장치의 제 3 실시예를 나타내는 수직 단면도.
도 6은 본 발명에 의한 반도체 장치의 제 4 실시예를 나타내는 수직 단면도.
도 7은 본 발명에 의한 반도체 장치의 제 5 실시예를 나타내는 수직 단면도.
도 8은 본 발명에 의한 반도체 장치의 제 5 실시예의 변형예를 나타내는 수직 단면도.
도 9는 본 발명에 의한 반도체 장치의 제 6 실시예를 나타내는 수직 단면도.
도 10은 본 발명에 의한 반도체 장치의 제 7 실시예를 나타내는 수직 단면도.
도 11은 본 발명에 의한 반도체 장치의 제 8 실시예를 나타내는 수직 단면 도.
도 12a는 본 발명에 의한 반도체 장치의 제조 방법에서 전극 위에 제 1 범프를 형성하는 공정을 나타내는 제 1 공정 단면도.
도 12b는 본 발명에 의한 반도체 장치의 제조 방법에서 전극 위에 제 1 범프를 형성하는 공정을 나타내는 제 2 공정 단면도.
도 12c는 본 발명에 의한 반도체 장치에서 전극 위에 제 1 범프를 형성하는 공정을 나타내는 제 3 공정 단면도.
도 13a는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 1 공정 단면도.
도 13b는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 2 공정 단면도.
도 13c는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 3 공정 단면도.
도 13d는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 4 공정 단면도.
도 13e는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 5 공정 단면도.
도 13f는 본 발명에 의한 반도체 장치의 제조 방법에서 제 1 와이어를 접속하는 공정을 나타내는 제 6 공정 단면도.
도 14a는 본 발명에 의한 반도체 장치의 제조 방법에서 스티치 본딩부 위에 제 2 범프를 형성하는 공정을 나타내는 제 1 공정 단면도.
도 14b는 본 발명에 의한 반도체 장치의 제조 방법에서 스티치 본딩부 위에 제 2 범프를 형성하는 공정을 나타내는 제 2 공정 단면도.
도 14c는 본 발명에 의한 반도체 장치의 제조 방법에서 스티치 본딩부 위에 제 2 범프를 형성하는 공정을 나타내는 제 3 공정 단면도.
도 15a는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 1 공정 단면도.
도 15b는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 2 공정 단면도.
도 15c는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 3 공정 단면도.
도 15d는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 4 공정 단면도.
도 15e는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 5 공정 단면도.
도 15f는 본 발명에 의한 반도체 장치의 제조 방법에서 제 2 와이어를 접속하는 공정을 나타내는 제 6 공정 단면도.
도 16a는 와이어 결선(結線)의 일례를 나타내는 도면.
도 16b는 도 16a에 나타내는 와이어 결선에 대해서, 본 발명에 따라 와이어를 접속한 상태를 나타내는 상면도 및 측면도.
도 16c는 도 16a에 나타내는 와이어 결선에 대해서, 본 발명을 적용하지 않고 와이어를 접속합 경우에 생기는 불량을 나타내는 상면도 및 측면도.
도 16d는 도 16a에 나타내는 와이어 결선에 대해서, 본 발명을 적용하지 않고 와이어를 접속한 경우에 생기는 불량을 나타내는 상면도 및 측면도.
도 17a는 와이어 결선의 다른 일례를 나타내는 도면.
도 17b는 도 17a에 나타내는 와이어 결선에 대해서, 본 발명에 따라 와이어를 접속한 상태를 나타내는 평면도 및 측면도.
도 17c는 도 17a에 나타내는 와이어 결선에 대해서, 본 발명을 적용하지 않고 와이어를 접속한 경우에 생기는 불량을 나타내는 측면도.
도 17d는 도 17a에 나타내는 와이어 결선에 대해서, 본 발명을 적용하지 않고 와이어를 접속한 경우에 생기는 불량을 나타내는 측면도.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 11A, 11B, 11C : 반도체
12, 12A, 12B, 12C : 접착제 13 : 밀봉용 수지
14 : 외부 접속 단자(땜납 볼) 15 : 리드프레임(lead frame)
15A : 다이 패드(die pad) 15B : 내측 리드
21, 21A, 21B, 21C, 22, 22A, 22B, 23, 23A, 23B, 24 : 전극
31, 31a, 31b, 32, 33, 34 : 범프
41, 41A, 41B, 42, 42A, 42B, 43, 44, 45 : 와이어
50 : 중계 부재 51 : 기체(基體)
52 : 전극
100, 150, 200, 300, 400, 500, 550, 600 : 반도체 장치
101∼104, 111∼114 : 와이어 B : 와이어의 구(球)(볼)형상부
S : 와이어의 스티치 본딩부
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 인접하는 와이어 사이에서의 접촉이 방지되고, 와이어 결선의 자유도가 향상된 반도체 장치 및 그 효율적인 제조 방법에 관한 것이다.
반도체 장치에서의 전극 사이의 전기적 접속에서는, 종래, 반도체 칩(반도체 소자) 위의 1개의 전극 단자에 대하여 복수의 와이어를 접속함으로써 행해지는 경우가 있다(예를 들어 특허문헌 1 내지 8 참조).
이와 같은 경우, 반도체 칩 위의 1개의 전극 단자에 대하여 복수 예를 들어 2개의 와이어를 접속함으로써, 전극 단자 수를 저감하여 반도체 칩의 소형화를 도모할 수 있고, 또한 반도체 장치의 소형화를 실현할 수 있다.
또한, 상기 특허문헌 1 내지 8에서는 복수의 반도체 칩을 적층 배치하고, 반도체 칩 사이를 각각 와이어에 의해 접속한 반도체 장치가 제안되어 있다.
이들 경우, 1개의 반도체 장치 내에 복수의 반도체 칩을 구비하기 때문에 반도체 장치의 고기능화 및 다기능화를 도모할 수 있고, 또한, 반도체 칩이 적층 배 치되어 있기 때문에 반도체 장치를 시스템 보드 등에 실장(實裝)할 때, 반도체 장치의 점유 면적을 저감시킬 수 있다.
또한, 상기 반도체 장치에서는, 적층 배치된 복수의 반도체 칩에서 2개의 반도체 칩끼리의 전극 패드 사이가 와이어에 의해 결선(結線)되고, 상기 결선된 전극 패드 중 1개와, 다른 반도체 칩의 전극 패드 또는 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드가 다른 와이어를 이용하여 결선되어 있다.
이와 같은 구성에서는, 각각의 반도체 칩에서의 전극 패드와 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드를 개별적으로 와이어에 의해 결선하는 경우와 비교하여, 와이어의 길이가 너무 길어지지 않아도 된다는 이점이 있다. 와이어의 길이가 길면, 와이어 루프를 안정된 형상으로 제어하여 형성하는 것이 곤란해지고, 와이어 형성 시에 인접 와이어와 접촉하는 경우가 있어 제조수율이 저하하게 된다. 또한, 와이어의 루프 높이가 높아져, 반도체 장치의 소형화(박형화)의 요구에 따를 수 없다. 또한, 와이어가 변형하기 쉬워져, 와이어를 수지 밀봉할 때, 수지의 유동에 의해 인접하는 와이어끼리가 접촉하고, 반도체 장치가 정상적으로 기능하지 않는 상태가 생기게 된다.
이와 같이, 이들 구성은 반도체 장치의 소형화의 실현을 도모한다는 관점에서는 바람직하지만, 와이어 본딩에 의해 이하에 나타내는 문제가 생긴다. 즉, 특허문헌 1 내지 3에서는 와이어 결선 형상(루프 형상 및 와이어의 형성 방법)이 구체적으로 개시되지 않아, 와이어 형성 시에 상기 인접 와이어와의 접촉이 생길 가능성이 높다고 생각할 수 있다.
또한, 특허문헌 5 및 특허문헌 9에는, 1개의 전극 패드 위에 제 1 및 제 2의 2개의 와이어를 본딩하는 방법이 개시되어 있다. 구체적으로는, 반도체 칩의 전극 패드 위에 2개의 와이어를 본딩하는 범프를 미리 배열 설치하고, 다른 반도체 칩의 전극 패드 또는 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드에 제 1 본딩을 행하고, 이어서, 상기 범프 위에 제 2 본딩을 행함으로써 제 1 와이어를 형성한다. 그 후, 또다른 반도체 칩의 전극 패드 또는 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드에 제 1 본딩을 행하고, 이어서, 상기 범프 위에 제 2 본딩을 행함으로써 제 2 와이어를 형성한다.
또한, 통상의 와이어 본딩에서는, 상기 제 1 본딩은 와이어의 일단(一端)을 스파킹(sparking)시켜 볼을 형성하고, 상기 볼을 본딩 캐피러리(capillary)를 통하여, 하중(荷重) 및 초음파를 인가함으로써 전극 패드 등에 눌러 본딩하는 소위 볼 본딩(네일 헤드 본딩으로 칭하는 경우도 있다)법에 의해 행해진다. 또한, 상기 제 2 본딩은 본딩 캐피러리의 선단부(先端部)(페이스부(face部))에서 와이어를 전극 패드 등에 눌러 본딩하는 소위 스티치 본딩법에 의해 행해진다. 그러나, 이들 경우, 범프 위에 2개의 와이어의 제 2 본딩 측단(側端)을 겹치거나, 또는 인접하여 본딩할 때, 제 2 와이어를 제 2 본딩할 때에 먼저 형성한 제 1 와이어의 제 2 본딩부에 본딩 캐피러리가 접촉하고, 제 1 와이어의 제 2 본딩부의 접속을 열화시키게 된다는 문제가 있다.
또한, 특허문헌 4 내지 8에도 1개의 전극 패드 위에 2개의 와이어를 본딩하는 방법이 개시되어 있다.
구체적으로는, 2개의 와이어가 본딩되는 반도체 칩의 전극 패드 위에 미리 범프를 배열 설치하고, 다른 반도체 칩의 전극 패드 또는 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드에 제 1 본딩을 행하고, 이어서, 상기 범프 위에 제 2 본딩을 행함으로써 제 1 와이어를 형성한다. 그 후, 상기 범프 위에 제 1 본딩을 행하고, 또다른 반도체 칩의 전극 패드 또는 배선 기판의 본딩 패드 또는 리드프레임의 본딩 리드에 제 2 본딩을 행함으로써 제 2 와이어를 형성한다. 또한, 상술한 바와 같이, 통상, 상기 제 1 본딩은 소위 볼 본딩에 의해 행해지고, 상기 제 2 본딩은 소위 스티치 본딩에 의해 행해진다.
이와 같은 통상의 와이어 본딩에 의해 형성되는 와이어 루프의 형상은 제 1 본딩 측에서는 제 1 본딩부로부터 상방향으로 상승한 형상으로 되고, 제 2 본딩 측에서는 제 2 본딩부에서 누운 상태의 와이어가 완만하게 상승하는 형상으로 된다. 따라서, 제 1 본딩 측에서는 루프 높이가 높고, 제 2 본딩 측에서는 루프 높이가 낮아져, 와이어 루프로서는 계단 형상으로 동일한 루프 형상의 와이어가 연속적으로 형성된다.
한편, 와이어를 밀봉 수지에 의해 밀봉할 때, 반도체 칩에서의 전극 패드, 배선 기판에서의 본딩 패드, 및 리드프레임에서의 본딩 리드의 배치 구성에 의해서는 인접하는 와이어끼리가 교차하도록 결선할 필요가 있으며, 와이어 본딩을 행하는 것이 곤란해지는 경우가 있다. 또한, 와이어가 교차하면, 인접하는 와이어끼리가 접촉하고, 반도체 장치가 정상적으로 기능하지 않는 경우가 있다는 문제가 있다. 예를 들어, 상기 특허문헌 1에 기재된 제 1 도면의 (a)에 나타낸 바와 같이, 계단 형상으로 동일한 루프 형상의 와이어가 연속적으로 형성될 경우, 와이어끼리가 교차하는 부분에서 단락이 발생하는 경우가 있다.
따라서, 반도체 장치에서의 전극 사이의 전기적 접속을 와이어 본딩에 의해 행할 경우, 인접 와이어 사이에서의 접촉을 방지하고, 와이어 결선의 자유도를 향상시키는 기술은 아직 제공되지 않는 것이 현재의 상태이며, 개발이 더욱 요구되고 있다.
[특허문헌 1] 일본국 공개특허평4-142073호 공보
[특허문헌 2] 일본국 공개특허평6-37250호 공보
[특허문헌 3] 일본국 공개특허평11-204720호 공보
[특허문헌 4] 일본국 공개특허2000-114452호 공보
[특허문헌 5] 일본국 공개특허2000-307057호 공보
[특허문헌 6] 일본국 공개특허2002-110898호 공보
[특허문헌 7] 일본국 공개특허2003-243436호 공보
[특허문헌 8] 일본국 공개특허2003-243442호 공보
[특허문헌 9] 일본국 공개특허2004-221264호 공보
본 발명은 종래에서의 상기 문제를 해결하고, 이하의 목적을 달성하는 것을 과제로 한다. 즉, 본 발명은 인접 와이어 사이에서의 접촉을 방지하고, 와이어 결선의 자유도가 높고, 소형이며 고성능인 반도체 장치 및 그 효율적인 제조 방법을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위한 수단으로서는 이하와 같다.
즉, 본 발명의 반도체 장치는, 표면에 전극이 배열 설치된 기판과, 표면에 전극이 배열 설치되어 상기 기판에 지지된 제 1 반도체 소자를 구비하는 반도체 장치로서, 상기 기판 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고, 상기 제 1 와이어의 피(被)접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루어지는 것을 특징으로 한다.
상기 반도체 장치에서는, 상기 기판 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 대하여, 상기 제 1 와이어 및 상기 제 2 와이어가 상기 제 2 범프를 통한 상태에서 접속되어 있기 때문에, 상기 제 1 와이어의 피접속부의 열화가 방지된다. 또한, 인접 와이어 사이에서의 접촉이 방지되고, 특히, 와이어가 교차하여 배치될 경우에도 인접 와이어 사이에서의 접촉에 의한 단락의 발생이 방지되어 와이어 결선(結線)의 자유도가 높다. 따라서, 와이어 배선의 고밀도화를 도모할 수 있고, 소형이며 고성능이다.
본 발명의 반도체 장치는, 표면에 전극이 배열 설치된 제 1 반도체 소자와, 표면에 전극이 배열 설치되어 상기 제 1 반도체 소자에 지지된 기체를 구비하는 반도체 장치로서, 상기 기체 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고, 상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루 어지는 것을 특징으로 한다.
상기 반도체 장치에서도 상기 기체 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 대하여, 상기 제 1 와이어 및 상기 제 2 와이어가 상기 제 2 범프를 통한 상태에서 접속되어 있기 때문에, 상기 제 1 와이어의 피접속부의 열화가 방지될 뿐만 아니라, 인접 와이어 사이에서의 접촉이 방지되어, 와이어 결선의 자유도가 높다.
본 발명의 반도체 장치의 제조 방법은, 표면에 전극이 배열 설치된 기판 위에, 표면에 전극이 배열 설치된 반도체 소자를 탑재하는 공정과, 상기 기판 위 및 상기 반도체 소자 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어를 접속하는 공정과, 상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어를 접속하는 공정을 적어도 포함하는 것을 특징으로 한다.
상기 반도체 장치의 제조 방법에서는 우선, 표면에 전극이 배열 설치된 상기 기판 위에 표면에 전극이 배열 설치된 상기 반도체 소자가 탑재된다. 상기 기판 위 및 상기 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 상기 제 1 범프를 통하여 상기 제 1 와이어가 접속된다. 상기 제 1 와이어의 피접속부에 상기 제 2 범프를 통하여 상기 제 2 와이어가 접속된다. 그 결과, 인접 와이어 사이에서의 접촉이 방지되어 와이어 결선의 자유도가 향상되고, 특히, 와이어가 교차하여 배치될 경우에도 인접 와이어 사이에서의 접촉에 의한 단락의 발생이 방지되어, 와이어 배선의 고밀도화가 실현된 반도체 장치가 효율적으로 얻 을 수 있다.
이하, 본 발명에 의한 반도체 장치, 및 그 제조 방법에 대해서 실시예를 들어 상세하게 설명한다. 다만, 본 발명은 이들 실시예에 한정되는 것이 아니다.
(실시예 1)
본 발명에 의한 반도체 장치의 제 1 실시예를 도 1에 나타낸다.
본 실시예에서의 반도체 장치(100)는 소위 BGA(볼 그리드 어레이; ball grid array) 타입이라고 불리는 반도체 장치이다.
이러한 반도체 장치(100)에서는 기판(10)의 주면(主面)(상면(上面)) 위에 2개의 반도체 칩(반도체 소자)(11A) 및 반도체 칩(11B)이 각각 접착제(12A, 12B)를 통하여 적층되어 탑재되어 있다.
이러한 칩 적층 구조는 상이한 종류의 반도체 소자의 조합에 의한 반도체 장치의 다기능화, 메모리의 대용량화에 의한 고기능화 등을 목적으로 하여 적용할 수 있다.
상기 기판(10)의 상면에서, 반도체 칩(11A) 근방에는 소위 포토 에칭법, 선택 도금법 등에 의해 형성된 전극(전극 패드라고도 불린다)(21)가 선택적으로 배열 설치되어 있고, 또한 상기 반도체 칩(11A)의 상면(전자 회로 형성면)에는 소위 웨이퍼(wafer) 프로세스 공정에서 형성된 전극(전극 패드)(22)이 복수개 배열 설치되어 있다. 동일하게 반도체 칩(11B)의 상면(전자 회로 형성면)에도 소위 웨이퍼 프로세스 공정에서 형성된 전극(전극 패드)(23)이 복수개 배열 설치되어 있다.
그리고, 상기 기판(10)에서 선택된 전극(21)과, 반도체 칩(11A)에서 선택된 전극(22)은 본딩 와이어(접속선, 접속용 리드선, 이하, 「와이어」로 칭함)(41)에 의해 서로 접속되고, 또한 상기 반도체 칩(11A)에서 선택된 전극(22)과, 반도체 칩(11B)에서 선택된 전극(23)은 와이어(42)에 의해 서로 접속되어 있다.
또한, 상기 기판(10)의 상면, 반도체 칩(11A) 및 반도체 칩(11B)은 와이어(41, 42)와 함께 밀봉용 수지(13)에 의해 수지 밀봉되고, 한편, 상기 기판(10)의 다른쪽 주면(하면(下面))에는 외부 접속 단자(14)로서의 땜납 볼이 복수개 배열 설치되어 있다.
또한, 도 1에서는, 상기 반도체 장치에서의 반도체 칩의 적층 방향과는 수직의 방향으로부터 본 구성이 도시되어 있기 때문에, 상기 기판(10)에서의 전극(21), 반도체 칩(11A)에서의 전극(22), 반도체 칩(11B)에서의 전극(23)은 각각 1개가 도시될 뿐이지만, 물론 상기 기판(10), 반도체 칩(11A, 11B)에는 각각 복수개의 전극이 배열 설치되어 있다.
도시되는 본 실시예에서는 반도체 칩(11A)에서의 전극(22)에 대하여, 2개의 와이어가 접속되어 있다.
상기 전극(22)은 상기 반도체 칩(11A)에서의 복수개의 전극 중 하나 또는 복수개로서, 반도체 칩(11B)의 전극(23)과, 동일한 전압 또는 동일한 전기 신호가 인가되는 전극이다.
그리고, 상기 반도체 칩(11A)에서의 전극(22) 위에는 범프(31)가 배열 설치되어 있다.
상기 와이어(41)의 일단(一端)(시단(始端))은 구(볼)형상부(B)로 되고, 기판 (10)에서 선택된 전극(21)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 상기 와이어(41)의 타단(他端)(종단(終端))은 반도체 칩(11A)의 전극(22) 위에 배열 설치된 상기 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
본 실시예의 특징적 구성으로서, 상기 와이어(41)의 피스티치 본딩부(S) 위에 범프(32)가 배열 설치되어 있다.
그리고, 상기 와이어(42)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B)에서 선택된 전극(23)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
즉, 반도체 칩(11A)에서 선택된 전극(22)에서는 상기 전극(22) 위에 배열 설치된 범프(31)에 대하여 와이어(41)가 스티치 본딩되고, 또한 상기 와이어(41)의 피스티치 본딩부(S) 위에는 범프(32)가 배열 설치되어 상기 범프(32)에 대하여 와이어(42)가 스티치 본딩되어 있고, 와이어(41, 42)의 피스티치 본딩부(S)는 상기 반도체 칩(11A)에서의 전극(22) 위에 있고, 범프(32)를 통하여 적층 상태로 되어 접속되어 있다.
또한, 상기 와이어(41, 42)의 접속 순서는 이것에 한정되지 않아, 범프(31)에 대하여 와이어(42)를 스티치 본딩하고, 그 피스티치 본딩부(S) 위에 범프(32)를 배열 설치하고, 상기 범프(32)에 대하여 와이어(41)를 스티치 본딩하는 것도 물론 실시할 수 있다.
이러한 구성에서 상기 기판(10)은 글라스에폭시, 글라스 BT, 폴리이미드 등의 유기 절연 재료, 또는 세라믹, 글라스 등의 무기 절연 재료로 형성되고, 그 표 면, 또는 내부에 구리(Cu) 등으로 이루어지는 배선층이 배열 설치된다. 필요하다면, 상기 배선층은 절연층을 통하여 복수 적층되고, 상기 기판(10)은 소위 다층 배선 구조로 된다.
상기 전극(21)도 상기 배선층과 동일한 재료로 형성되어 있다.
또한, 상기 반도체 칩(11A)에 배열 설치된 전극(22), 및 반도체 칩(11B)에 배열 설치된 전극(23)은 전극 패드라고도 불리고, 소위 웨이퍼 프로세스 공정에서 알루미늄(Al) 합금, 또는 구리(Cu) 합금 등으로 형성된다.
상기 반도체 칩(11A) 및 반도체 칩(11B)은 실리콘(Si) 또는 갈륨 비소(GaAs) 등의 반도체 재료로 이루어지고, 그 한쪽 주면에 소위 웨이퍼 프로세스 공정을 통해 능동 소자, 수동 소자를 포함하는 전자 회로가 형성되어 있고, 전극(22) 및 전극(23)은 각각 상기 전자 회로 형성면에 절연층 또는 다층 배선층을 통하여 배열 설치되어 있다. 상기 능동 소자, 수동 소자 및 전극 상호간은 배선층을 통하여 접속되어 있다.
또한, 상기 와이어(41, 42)로서는, 금(Au) , 알루미늄(A1), 구리(Cu), 또는 이들 합금으로 이루어지는 선재가 적용되고, 그 직경은 18㎛Φ∼3O㎛Φ 정도인 것이 선택된다.
또한, 상기 범프(31, 32)는 상기 와이어(41, 42)와 동일한 재료가 적용되고, 그 형성 방법으로서는 소위 볼 본딩법을 적용할 수 있다.
한편, 상기 접착제(12A, 12B)로서는, 에폭시계 수지, 폴리이미드계 수지, 또는 아크릴계 수지 등의 절연성 수지 접착제를 적용할 수 있다.
또한, 상기 밀봉용 수지(13)로서는 에폭시 수지가 적용될 수 있다.
이와 같이, 본 실시예 1에서는 복수개의 와이어가 접속되는 전극(22)부에 대하여 접속되는 와이어 각각은 소위 스티치 본딩법에 의해 접속된다.
따라서, 상기 전극(22) 근방에서의 피접속 와이어(와이어(41, 42))가 형성하는 루프 높이를 낮게 할 수 있다.
따라서, 상기 와이어(41, 42)의 상방(上方)에 다른 와이어를, 그 루프 높이를 필요 이상으로 높게 하지 않고 배치할 수 있어, 와이어 결선의 자유도를 향상시킬 수 있다. 또한, 이것에 의해, 밀봉용 수지(13)의 높이(두께)를 억제할 수 있어 반도체 장치의 소형화를 도모할 수 있다.
또한, 전극(22)에 대하여 와이어(41)를 접속할 때, 전극(22) 위에 범프(31)를 배열 설치하고, 상기 범프(31)에 대하여 상기 와이어(41)를 스티치 본딩법에 의해 접속한 후, 상기 와이어(41)의 피스티치 본딩부(S)를 포함하는 범프(31) 위에 배열 설치하고 있다.
이러한 범프(32)의 적층 배열 설치에 의해, 범프(31)와 와이어(41)의 접속이 보강된다.
또한, 전극(22)에 대하여 와이어(42)를 접속할 때, 상기 와이어(41)의 피스티치 본딩부(S)를 포함하는 범프(31) 위에 범프(32)가 배열 설치되고, 와이어(42)는 상기 범프(32)에 대하여 스티치 본딩되어 있다.
따라서, 상기 와이어(42)의 피스티치부(S)와 와이어(41)의 피스티치 본딩부(S) 사이는 이간되고, 와이어(42)는 와이어(41)의 피스티치 본딩부에 간섭하지 않 아, 범프(32)에 대하여 스티치 본딩 처리된다.
또한 이 때, 상기 범프(32)의 존재에 의해, 와이어(42)의 피접속 방향(도출 방향)의 자유도가 향상되고, 또한 와이어(41, 42)는 그 접속 방향(도출 방향)에 제한이 생기지 않는다.
(실시예 1의 제 1 변형예)
상기 실시예 1에서의 반도체 장치(100)는 다음과 같이 변형할 수 있다.
즉, 도 2에 나타낸 바와 같이, 기판(10)에 교체하여 소위 리드프레임 구조를 적용할 수도 있다.
상기 반도체 장치(150)에서는 리드 프레임(15)의 다이 패드(15A) 위에 반도체 칩(11A) 및 반도체 칩(11B)이 적층되어 배치되어 있다.
그리고, 상기 다이 패드(15A), 리드프레임(15)의 내측 리드(15B), 반도체 칩(11A) 및 반도체 칩(11B)은 와이어(41, 42)와 함께 밀봉용 수지(13)에 의해 수지 밀봉되어 있다.
이러한 구성에서, 상기 와이어(41)의 일단(시단)은 구(볼)형상부(B)로 되고, 리드프레임(15)의 내측 리드(15B)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 그 타단(종단)은 반도체 칩(11A)에서 선택된 전극(22) 위에 배열 설치된 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
그리고, 상기 와이어(41)의 피스티치 본딩부(S) 위에 범프(32)가 배열 설치되어 있다.
또한, 상기 와이어(42)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩 (11B)에서 선택된 전극(23)에 대하여 소위 볼 본딩법에 의해 접속되고, 그 타단(종단)은 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
이러한 구성에서도 상기 실시예 1과 동일한 효과가 발휘된다.
(실시예 1의 제 2 변형예)
상기 반도체 장치(100)에서 전극(22)에 접속되는 2개의 와이어(와이어(41, 42))의 접속 순서를 반대로 한 경우의 접속 구성을 도 3에 나타낸다.
즉, 우선 반도체 칩(11A) 위에 배열 설치된 전극(22)과, 반도체 칩(11B) 위에 배열 설치된 전극(23)을 와이어(42)에 의해 접속한 후에 기판(10)에 배열 설치된 전극(21)과, 반도체 칩(11A) 위에 배열 설치된 전극(22)을 와이어(41)에 의해 접속한다.
이러한 접속 순서에 의하면, 전극(22) 위에 배열 설치된 범프(31)에 대하여, 우선 와이어(42)의 타단(종단)을 스티치 본딩하고, 그 피스티치 본딩부(S) 위에 범프(32)를 배열 설치하고, 그 후 상기 범프(32)에 대하여 와이어(41)의 타단(종단)을 스티치 본딩한다.
또한, 와이어(42)는 그 일단(시단)이 반도체 칩(11B) 위에 배열 설치된 전극(23)에 대하여 볼 본딩법에 의해 접속된다. 또한, 와이어(41)는 그 일단(시단)이 기판(10)에 배열 설치된 전극(21)에 대하여 볼 본딩법에 의해 접속된다.
이와 같은 접속 순서에 의해서도 상기 실시예 1과 동일한 효과가 발휘된다.
또한, 도 3 및 도 3 이후의 도면에서는, 밀봉용 수지(13) 및 외부 접속 단자(14)로서의 땜납 볼에 대해서 도시 및 그 설명을 생략한다.
(실시예 2)
본 발명에 의한 반도체 장치의 제 2 실시예를 도 4에 나타낸다.
본 실시예에서의 반도체 장치(200)에서는, 상기 실시예 1의 제 2 변형예에 나타낸 구성에서 범프(31)와 범프(32) 사이에 범프(33)가 복수개(2개) 적층되어 배열 설치되어 있다.
이와 같이 범프(31)와 범프(32) 사이에 범프(33)를 더 배열 설치함으로써, 와이어(41)와 와이어(42) 이간 거리가 확대되고, 또한 와이어(42)에 간섭하지 않아, 더 확실하게 와이어(41)의 스티치 본딩을 행할 수 있다.
또한, 상기 범프(33)의 배열 설치에 의해, 전극(22)에서의 와이어(41)의 피스티치 본딩부(S)의 높이가 높게 되고, 또한 상기 와이어(41)의 루프 높이가 높게 된다.
따라서, 상기 와이어(41)의 루프의 하방(下方)에 다른 와이어(도시 생략)를 배열 설치시킬 수 있고, 와이어 결선의 자유도를 높일 수 있다.
또한, 범프(33)의 개수(단수)는 본 실시예에서는 2개(단)이지만, 물론 이것에 한정되지 않아, 1개(단)일 수도 있고, 3개 이상의 개(단)수일 수도 있다.
또한, 상기 실시예 1에 나타낸 구성에서도 필요에 따라, 와이어(41)의 피스티치 본딩부(S) 위에 상기 범프(33)를 배열 설치할 수도 있는 것은 물론이다.
(실시예 3)
본 발명에 의한 반도체 장치의 제 3 실시예를 도 5에 나타낸다.
본 실시예에서의 반도체 장치(300)에서는 전극(22) 위에 있고, 범프(31) 위 에 배열 설치된 범프(32)에 대하여 스티치 본딩법에 의해 접속된 와이어(42)의 피스티치 본딩부(S) 위에 범프(34)가 더 배열 설치된다.
상기 와이어(42)의 피스티치 본딩부(S) 위에 상기 범프(34)가 배열 설치됨으로써, 상기 범프(32)에 대한 와이어(42)의 피스티치 본딩부(S)가 보강되고, 그 접속이 보다 강고한 것으로 된다.
또한, 상기 범프(34)에 대하여, 또다른 와이어를 본딩하는 것도 가능해져 설계의 자유도를 향상시킬 수 있다.
(실시예 4)
본 발명에 의한 반도체 장치의 제 4 실시예를 도 6에 나타낸다.
본 실시예에서의 반도체 장치(400)에서는 상기 기판(10)의 상면에 선택적으로 배치된 2개의 전극(21A 및 21B) 각각이 와이어(41A, 41B)에 의해, 반도체 칩(11A)에서의 전극(22)에 접속되어 있다.
또한, 상기 반도체 칩(11A) 위에 배열 설치된 반도체 칩(11B)의 전극(23)은 와이어(42)에 의해, 반도체 칩(11A)의 전극(22) 접속되어 있다.
즉, 상기 반도체 장치(400)에서는 1개의 전극(22)에 대하여 3개의 와이어가 접속되어 있다.
이러한 구성을 실현하기 위해, 우선 와이어(41A)는 그 일단(시단)이 구(볼)형상부(B)로 되고, 기판(10)에서의 전극(21A)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 상기 와이어(41A)의 타단(종단)은 반도체 칩(11A)의 전극(22) 위에 배열 설치된 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
그리고, 상기 와이어(41A)의 피스티치 본딩부(S) 위에 범프(32)가 배열 설치되어 있다.
또한, 상기 와이어(42)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B)에서의 전극(23)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)이 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
상기 와이어(42)의 피스티치 본딩부(S) 위에 범프(34)가 배열 설치되어 있다.
그리고, 상기 와이어(41B)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서의 전극(21B)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)이 상기 범프(34)에 대하여 스티치 본딩법에 의해 접속되어 있다.
본 실시예 4에서는 1개의 전극(전극(22))에 다수 개의 와이어를 접속할 때, 그 피접속부 사이에 범프가 배열 설치됨으로써, 서로 피접속부에 영향을 주지 않고 접속할 수 있어 와이어에 의한 결선의 자유도를 향상시킬 수 있다.
또한, 상기 반도체 칩(11A), 반도체 칩(11B)에 대한 전원을 강화시킬 필요가 있을 경우, 본 실시예의 와이어 접속 구성에서 기판(10)에 배열 설치된 전극(21A, 21B)을 모두 전원 단자로 함으로써, 전원을 강화시킨 반도체 장치를 구성할 수 있다.
(실시예 5)
본 발명에 의한 반도체 장치의 제 5 실시예를 도 7에 나타낸다.
본 실시예에서의 반도체 장치(500)에서는 반도체 칩(11A) 위에 상기 반도체 칩(11A)의 전극(22)으로부터 이간되어 반도체 칩(11B)이 탑재되고, 상기 반도체 칩(11B)과 전극(22) 사이에는 중계 부재(50)가 탑재 배치되고, 접착제(12)를 통하여 반도체 칩(11A) 위에 고착(固着)되어 있다.
상기 중계 부재(50)는 판 형상의 반도체 부재 또는 절연성 부재로 이루어지는 기체(51) 위에 중계용 전극(52)이 선택적으로 배열 설치되어 있다. 그리고, 상기 전극(52) 위에는 범프(31)가 배열 설치되어 있다.
이러한 중계 부재(50)를 구비하는 구성에서, 반도체 칩(11A)에서의 전극(22)과, 상기 중계 부재(50)에서의 전극(52)은 와이어(41)에 의해 접속되고, 또한 상기 중계 부재(50)의 전극(52)과, 반도체 칩(11B)에서의 전극(23)은 와이어(42)에 의해 접속되어 있다.
본 실시예에서는, 상기 와이어(41)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11A)에서의 전극(22)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 상기 와이어(41)의 타단(종단)은 중계 부재(50)의 전극(52) 위의 상기 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
그리고, 상기 와이어(41)의 피스티치 본딩부(S) 위에는 범프(32)가 배열 설치되어 있다.
또한, 상기 와이어(42)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B)에서의 전극(23)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 상기 와이어(41, 42)의 접속 순서는 이것에 한정되지 않아, 범프(31) 에 대하여 와이어(42)의 종단을 스티치 본딩하고, 그 피스티치 본딩부(S) 위에 범프(32)를 배열 설치하고, 상기 범프(32)에 대하여 와이어(41)의 종단을 스티치 본딩하는 것도 물론 가능하다.
이러한 구성에서, 상기 중계 부재(50)는 실리콘(Si), 글라스에폭시, 글라스 BT 또는 폴리이미드 등의 재료로 구성된다. 상기 중계 부재(50)를 실리콘(Si)으로 형성할 경우, 반도체 칩과 동일하게 소위 웨이퍼 프로세스를 적용함으로써, 실리콘 기체 위에 전극(전극 패드)를 미세하고 또한 고정밀도로 형성할 수 있다.
이 경우, 중계 부재(50)를 반도체 칩(11B)의 제조에 사용하는 설비와 동일한 설비를 사용하여 제조할 수 있다.
중계 부재의 두께는 반도체 칩(11B)의 두께와 동등한 것이 바람직하고, 예를 들어 상기 50~200㎛의 두께로 되는 것이 바람직하다.
또한, 상기 중계 부재(50) 위에는 필요에 따라 복수의 전극이 배열 설치될 수도 있고, 전극 사이를 서로 접속하는 배선층이 설치될 수도 있다.
이와 같이, 본 실시예 5에서는 표면에 전극(52)을 구비하는 중계 부재(50)를 반도체 칩(11A) 위 등에 배열 설치하고, 상기 중계 부재(50)로 와이어 결선을 중계시키고 있다.
이것에 의해, 와이어 결선의 자유도를 향상시킬 수 있다.
또한, 상기 반도체 칩(11A)에서의 전극(22)과, 상기 반도체 칩(11B)에서의 전극(23) 사이를 1개의 와이어에 의해 결선하는 경우와 비교하여, 짧은 와이어를 사용하여 결선할 수 있다. 따라서, 와이어 길이가 매우 길어짐으로써 생기는, 와 이어 루프의 변형 등에 의한 인접 와이어 사이의 접촉, 및 상기 접촉에 의한 전기적 단락(쇼트)의 발생을 방지할 수 있다.
(실시예 5의 변형예)
상기 실시예 5에서의 반도체 장치(500)는 이하와 같이 변형할 수 있다.
즉, 도 8에 나타낸 바와 같이, 상기 중계 부재(50)를 대면적의 판 형상으로 하고, 반도체 칩(11A)과 반도체 칩(11B) 사이에 개재(介在)시켜 배치할 수도 있다.
상기 반도체 장치(550)에서는 상기 반도체 칩(11A), 판 형상의 중계 부재(50) 및 상기 반도체 칩(11B)이 기판(10)의 한쪽 주면(상면) 위에 각각 접착제(12A, 12, 12B)를 통하여 차례로 적층되어 탑재되어 있다.
이러한 구성에서는 중계 부재(50)에서의 전극(52)은 반도체 칩(11A) 및 반도체 칩(11B) 양쪽 전극으로부터의 와이어가 접속 가능한 위치에 배열 설치되고, 예를 들어 양(兩) 전극으로부터 등거리에 위치하도록 그 위치가 선택된다.
이러한 구성에서도 상기 실시예 5와 동일한 효과가 발휘되고, 중계 부재(50)에 의해 와이어 결선을 중계시킬 수 있어 와이어 결선의 자유도를 향상시키고, 또한 와이어 단락의 발생을 방지할 수 있다.
또한, 본 변형예에서는 중계 부재(50)의 전극(52)에 대한 와이어(41, 42)의 접속 순서를 상기 도 3에 나타낸 구성(변형예 2)과 동일한 순서로 하고 있다.
즉, 반도체 칩(11B) 위에 배열 설치된 전극(23)과, 중계 부재(50) 위에 배열 설치된 전극(52)을 와이어(42)에 의해 접속한 후, 상기 와이어(42)의 피스티치 본딩부(S) 위에 범프(32)를 배열 설치하고, 상기 범프(32)에 대하여 반도체 칩(11A) 위에 배열 설치된 전극(22)으로부터 도출된 와이어(41)의 종단을 스티치 본딩하고 있다.
물론, 우선 와이어(41)를 접속하고, 그 후 와이어(42)를 접속하는 것도 선택할 수 있다.
(실시예 6)
본 발명에 의한 반도체 장치의 제 6 실시예를 도 9에 나타낸다.
본 실시예에서의 반도체 장치(600)에서는 기판(10)의 한쪽 주면(상면) 위에 3개의 반도체 칩(반도체 소자)(11A, 11B, 11C)이 각각 접착제(12A, 12B, 12C)를 통하여 적층되어 탑재되어 있다.
상기 기판(10)의 상면에서 반도체 칩(11A) 근방에는 전극(21)이 선택적으로 배열 설치되어 있고, 또한 상기 반도체 칩(11A)의 상면(전자 회로 형성면)에는 소위 웨이퍼 프로세스 공정에서 형성된 전극(전극 패드)(22)이 복수개 배열 설치되어 있다. 동일하게, 반도체 칩(11B, 11C)의 상면(전자 회로 형성면)에도 각각 소위 웨이퍼 프로세스 공정에서 형성된 전극(전극 패드)(23, 24)이 복수개 배열 설치되어 있다.
그리고, 상기 기판(10)에서 선택된 전극(21)과 반도체 칩(11A)에서 선택된 전극(22)은 와이어(41)에 의해 서로 접속되고, 또한 상기 반도체 칩(11A)의 전극(22)과 반도체 칩(11B)에서 선택된 전극(23)은 와이어(42)에 의해 서로 접속되고, 또한 상기 반도체 칩(11B)의 전극(23)과 반도체 칩(11C)에서 선택된 전극(24)은 와이어(43)에 의해 서로 접속되어 있다.
또한, 도 9에서는 상기 반도체 장치에서의 반도체 칩의 적층 방향과는 수직 방향으로부터 본 구성이 도시되어 있기 때문에, 상기 기판(10)에서의 전극(21), 반도체 칩(11A)에서의 전극(22), 반도체 칩(11B)에서의 전극(23), 및 반도체 칩(11C)에서의 전극(24)은 각각 1개가 도시될 뿐이지만, 물론 상기 기판(10), 및 반도체 칩(11A∼11C)에는 각각 복수개의 전극이 배열 설치되어 있다.
또한, 상기 반도체 칩(11A)의 전극(22) 위에는 범프(31a)가 배열 설치되어 있고, 또한 상기 반도체 칩(11B)의 전극(23) 위에는 범프(31b)가 배열 설치되어 있다.
그리고, 상기 와이어(41)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서의 전극(21)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 상기 와이어(41)의 타단(종단)은 반도체 칩(11A)의 전극(22) 위의 상기 범프(31a)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 와이어(42)의 일단(시단)은 구(볼)형상부(B)로 되고, 상기 와이어(41)의 피스티치 본딩부(S)를 포함하는 전극(22) 위의 범프(31a)에 대하여 볼 본딩법에 의해 접속되고, 상기 와이어(42)의 타단(종단)은 반도체 칩(11B)의 전극(23) 위의 범프(31b)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 상기 와이어(42)의 피스티치 본딩부(S) 위에는 범프(32)가 배열 설치되어 있다.
한편, 와이어(43)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11C)의 전극(24)에 대하여 볼 본딩법에 의해 접속되고, 상기 와이어(43)의 타단(종단) 은 상기 반도체 칩(11B)의 전극(23) 위의 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
이와 같이, 본 실시예 6에서는 반도체 칩(11A)에서의 전극(22) 위에 범프(31a)를 배열 설치하고, 상기 범프(31a) 위에 와이어(41)를 스티치 본딩에 의해 접속하여 이루어지는 구성에서 상기 스티치 본딩부(S)에 대하여 와이어(42)의 일단(시단)을 볼 본딩법에 의해 접속하는 구성을 포함한다.
또한, 반도체 칩(11B)의 전극은 반도체 칩(11A)과 반도체 칩(11C) 사이를 접속하는 와이어의 중계를 하고 있다.
따라서, 복수개의 반도체 칩 상호간에 와이어를 접속할 때, 와이어의 접속 구성에 대해서 그 선택의 폭을 넓힐 수 있다.
(실시예 7)
본 발명에 의한 반도체 장치의 제 7 실시예를 도 10에 나타낸다.
본 실시예에서의 반도체 장치(700)에서는 기판(10)의 한쪽 주면(상면) 위에 반도체 칩(반도체 소자)(11A)이 접착제(12A)에 의해 고착되어 탑재되어 있다.
그리고, 상기 기판(10)의 상면에서 반도체 칩(11A) 근방에는 전극이 선택적으로 배열 설치되어 있고, 또한 상기 반도체 칩(11A)의 상면(전자 회로 형성면)에도 전극(22)이 복수개 배열 설치되어 있다. 그리고, 상기 기판(10)의 상면에 배치된 전극 중에서 2개의 전극(21A 및 21B)이 선택되고, 각각이 와이어(41A, 41B)에 의해 상기 반도체 칩(11A)에서 선택된 전극(22)과 서로 접속되어 있다.
상기 반도체 칩(11A)의 전극(22) 위에는 범프(31)가 배열 설치되어 있다.
이러한 구성에서, 상기 와이어(41A)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)의 전극(21A)에 대하여 소위 볼 본딩법에 의해 접속되고, 또한 그 타단(종단)은 반도체 칩(11A)의 전극(22) 위에 배열 설치된 상기 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
그리고, 상기 와이어(41A)의 피스티치 본딩부(S) 위에 범프(32)가 배열 설치되어 있다.
한편, 상기 와이어(41B)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)의 전극(21B)에 대하여 볼 본딩법에 의해 접속되고, 또한 그 타단(종단)은 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
이와 같은 와이어의 접속 구성에 의하면, 반도체 칩(11A)에서 전극(22)이 전원 단자로서 설정되어 있을 경우, 상기 전극(22)에 대하여 기판(10) 위의 복수개의 전극으로부터 전원을 공급하는 것이 가능해져 전원의 강화를 실시한 반도체 장치를 구성할 수 있다.
이러한 경우, 기판(10) 위의 전극 수를 필요에 따라 증가시키는 것도 용이하고, 이 때, 먼저 접속된 와이어의 스티치 본딩부 위에 범프를 배열 설치하고, 상기 범프에 대하여 다음의 와이어를 스티치 본딩한다.
(실시예 8)
본 발명에 의한 반도체 장치의 제 8 실시예를 도 11에 나타낸다.
본 실시예에서의 반도체 장치(800)에서는 기판(10)의 한쪽 주면(상면) 위에 2개의 반도체 칩(반도체 소자)(11A, 11B)이 각각 접착제(12A, 12B)를 통하여 적층 되어 탑재되어 있다.
상기 기판(10)의 상면에서 반도체 칩(11A) 근방에는 복수개의 전극이 선택적으로 배열 설치되어 있고, 또한, 상기 반도체 칩(11A)의 상면(전자 회로 형성면) 및 반도체 칩(11B)의 상면(전자 회로 형성면)에도 전극이 복수개 배열 설치되어 있다.
상기 기판(10)의 상면에 배치된 복수개의 전극에서 2개의 전극(21A 및 21B)이 선택되고, 또한, 상기 반도체 칩(11A)의 상면에 배치된 전극에서 전극(22)이 선택되어 있다. 또한, 상기 반도체 칩(11B)의 상면에 배치된 전극에서는 상기 반도체 칩(11B)의 대략 중앙 근방에 배열 설치된 전극(23A)과, 상기 반도체 칩(11B)의 에지(edge) 근방에 배열 설치된 전극(23B)이 선택되어 있다.
여기서, 기판(10)에서 선택된 전극(21A)과, 반도체 칩(11A)에서 선택된 전극(22)은 와이어(44)에 의해 서로 접속되어 있다.
한편, 기판(10)에서 선택된 전극(21B)과, 반도체 칩(11B)에서 선택된 전극(23B)은, 와이어(45)에 의해 서로 접속되고, 또한 반도체 칩(11B)에서 선택된 전극(23A)과 상기 전극(23B)은 와이어(46)에 의해 서로 접속되어 있다.
그리고, 전극(23B) 위에는 범프(31)가 배열 설치되어 있다.
이러한 구성에서, 상기 와이어(44)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11A)에서의 전극(22)에 볼 본딩법에 의해 접속되고, 그 타단(종단)이 기판(10) 위의 전극(21A)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 와이어(46)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B) 의 대략 중앙 근방에 배열 설치된 전극(23A)에 대하여 볼 본딩법에 의해 접속되고, 또한 상기 와이어(46)의 타단(종단)은 반도체 칩(11B)에서의 전극(23B) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
그리고, 상기 와이어(46)의 피스티치 본딩부(S) 위에는 범프(32)가 배열 설치되어 있다.
한편, 상기 와이어(45)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서의 전극(21B)에 볼 본딩법에 의해 접속되고, 그 타단(종단)이 범프(32)에 대하여, 스티치 본딩법에 의해 접속되어 있다.
또한, 상기 와이어(44)의 접속 구성은 상기 실시예와 동일하게 기판(10) 위의 전극(21A)에 대하여 상기 와이어(44)의 일단(시단)을 볼 본딩법에 의해 접속하고, 그 타단(종단)을 반도체 칩(11A)의 전극(22)에 대하여 스티치 본딩법에 의해 접속할 수 있는 것은 물론이다.
또한, 상기 와이어(44)의 접속은 와이어(45)의 접속에 선행하여 이루어진다.
이와 같은 와이어의 접속 구성에 의하면, 반도체 칩(11B) 위에 배열 설치된 전극(23A, 23B)이 공통의 전원 단자로서 설정될 경우, 직접 반도체 칩(11B)의 회로 중앙부의 전극(23B)에 대하여 전원을 공급하는 구성을 용이하게 할 수 있고, 상기 반도체 칩(11B)의 동작의 안정화를 도모할 수 있다.
(실시예 9)
본 발명의 반도체 장치의 제조 방법에 대해서 상기 반도체 장치(100)의 제조 방법을 들어 도면을 참조하여 설명한다.
이러한 반도체 장치(100)에서는 기판(10)의 주면(상면) 위에 2개의 반도체 소자(반도체 칩)(11A, 11B)가 각각 접착제(12A, 12B)를 통하여 적층되어 탑재되어 있다.
상기 기판(10)의 상면에서 반도체 칩(11A)의 근방에는 소위 포토 에칭법, 선택 도금법 등에 의해 형성된 전극(21)(전극 패드라고도 불린다)이 선택적으로 배열 설치되어 있고, 또한 상기 반도체 칩(11A)의 상면(전자 회로 형성면)에는 소위 웨이퍼 프로세스 공정에서 형성된 전극(전극 패드)(22)이 복수개 배열 설치되어 있다. 동일하게 반도체 칩(11B)의 상면(전자 회로 형성면)에도 소위 웨이퍼 프로세스 공정에서 형성된 전극(전극 패드)(23)이 복수개 배열 설치되어 있다.
이러한 기판, 반도체 칩의 적층 구조를 얻기 위해, 그 한쪽 주면 위에 접착제(12A, 12B)를 통하여 반도체 칩(11A, 11B)이 차례로 적층된 기판(10)을 본딩 스테이지(도시 생략) 위에 탑재 배치하고, 반도체 칩(11A, 11B) 및 기판(10)을 가열한다. 이 때의 가열 온도는 70℃∼200℃로 된다.
이와 같이 적층 배치된 기판(10), 반도체 칩(11A, 11B)의 전극 사이를 접속(와이어 본딩)하기 위해 다음 순서가 행해진다.
우선, 본딩 캐피러리(capillary)(61) 선단(先端)으로부터 도출된 금(Au) 와이어의 선단부에 대하여, 토치 전극(도시 생략)을 사용하여 고전압 스파크법에 의해 용융시키고, 볼 형상부(30)를 형성한다(도 12a 참조).
그리고, 반도체 칩(11A)의 전극(22) 위에 볼부(30)를 맞닿게 하여, 본딩 캐피러리(61)에 의해 상기 볼부(30)에 하중을 인가하는 동시에, 상기 하중의 인가 방 향에 대하여 수직 방향으로 초음파 진동을 부여하면서, 상기 볼 형상부(30)를 전극(22)에 본딩한다(도 12b 참조).
또한, 상기 초음파 진동의 인가는 전극(전극 패드)(22) 표면에서의 산화막 또는 오염물을 제거하여, 볼 형상부(30)와 전극(22) 사이의 본딩을 확실하게 행하기 때문에 유효하다.
그 후, 본딩 캐피러리(61)를 전극(22) 표면에 대하여 수직 방향으로 인상(引上)함으로써 금(Au) 와이어는 절단되어, 전극(22) 위에 금(Au) 범프(31)가 형성된다(도 12c 참조).
또한, 본딩 캐피러리(61)의 수직 방향으로의 인상에 앞서, 또는 범프(31) 형성 후에 상기 범프(31)의 정상부에 대하여 평탄화 처리를 실시할 수도 있다.
이어서, 상기 기판(10)의 전극(21)의 상방에서 본딩 캐피러리(61)로부터 도출된 금 와이어(와이어(41))의 선단을 볼 형상으로 용융시켜 구(볼)형상부(B)를 형성한다(도 13a 참조).
구상화(球狀化) 처리는 상술한 토치 전극을 사용하여 고전압 스파크법을 적용할 수 있다.
그리고, 전극(21)에 구(볼)형상부(B)를 맞닿게 하여, 본딩 캐피러리(61)에 의해 상기 구(볼)형상부(B)에 하중을 인가하는 동시에, 이러한 하중의 인가 방향에 대하여 수직 방향으로 초음파 진동을 부여하고, 본딩을 행한다(도 13b 참조).
이어서, 상기 본딩 캐피러리(61)를 전극(21)에 대하여 수직 방향으로 인상한다(도 13c 참조).
이어서, 본딩 캐피러리(61)로부터 금(Au) 와이어(41)를 더 인출하면서, 상기 본딩 캐피러리(61)를 반도체 칩(11A)의 전극(22) 위에 형성된 금(Au) 범프(31)와의 접속 위치까지 이동시킨다(도 13d 참조).
그리고, 상기 금(Au) 범프(31)에 대하여, 금(Au) 와이어(41)의 단부(端部)를 가압하고, 금(Au) 범프(31)에 대하여 금(Au) 와이어(41)를 스티치 본딩한다(도 13e 참조).
또한, 이러한 본딩은 동일 금속 재료(금) 사이에서의 접속이기 때문에, 초음파 진동의 부여를 필요로 하지 않는다.
이 결과, 상기 금(Au) 와이어(41)의 타단(종단)은 금(Au) 범프(31)에 스티치 본딩되고, 스티치 본딩부(S)가 형성된다(도 13e 참조).
이어서, 상기 금(Au) 범프(31)의 형성 방법과 동일한 방법에 의해, 금(Au) 와이어(41)의 피스티치 본딩부(S)를 갖는 상기 금(Au) 범프(31) 위에 금(Au) 범프(32)를 형성한다.
즉, 본딩 캐피러리(61)로부터 도출된 금(Au) 와이어의 선단에 다시 금(Au) 볼 형상부(30)를 형성한다(도 14a 참조).
이러한 금(Au) 와이어의 구상화 처리는 상술한 토치 전극을 사용한 고전압 스파크법이 적용된다.
이어서, 상기 스티치 본딩부(S)를 포함하는 금(Au) 범프(31) 위에 상기 금(Au) 볼 형상부(30)를 맞닿게 하고, 하중을 인가하여 양(兩) 볼을 본딩한다(도 14b 참조).
그 후, 본딩 캐피러리(61)를 인상함으로써 금(Au) 와이어는 절단되어, 금(Au) 범프(31) 위에 금(Au) 범프(32)가 배치된다(도 14c 참조).
또한, 금(Au) 범프(32)의 정상부에 대하여 적절하게 평탄화 처리를 실시할 수도 있다.
이어서, 반도체 칩(11B)의 전극(23)과 반도체 칩(11A)의 전극(22) 사이를 금(Au) 와이어(42)에 의해 접속한다.
즉, 본딩 캐피러리(61)를 전극(23)의 상방에 본딩 캐피러리(61)로부터 도출된 금(Au) 와이어(42)의 선단에 다시 금(Au) 볼 형상부(B)를 형성한다(도 15a 참조).
그리고, 전극(23) 위에 금(Au) 볼 형상부(B)를 맞닿게 하여, 본딩 캐피러리(61)에 의해 상기 금(Au) 볼 형상부(B)에 하중을 인가하는 동시에, 상기 하중의 인가 방향에 대하여 수직 방향으로 초음파 진동을 부여하여 본딩을 행한다(도 15b 참조).
그 후, 본딩 캐피러리(61)를 전극(23) 표면에 대하여 수직 방향으로 인상한다(도 15c 참조).
이어서, 본딩 캐피러리(61)로부터 금(Au) 와이어(42)를 더 인출하면서, 상기 캐피러리(61)를 반도체 칩(11A)의 전극(22) 위에 배열 설치된 상기 금(Au) 범프(32)와의 접속 위치까지 이동시킨다(도 15d 참조).
그리고, 금(Au) 범프(32) 위에 금(Au) 와이어(42)를 가압하고, 스티치 본딩을 행한다(도 15e 참조).
이 결과, 상기 금(Au) 와이어(42)의 타단(종단)은 금(Au) 범프(32)에 스티치 본딩되어, 스티치 본딩부(S)가 형성된다(도 15f 참조).
이와 같이 하여, 기판(10), 반도체 칩(11A, 11B)의 전극 사이의 접속(와이어 본딩)이 행해진다.
그리고, 밀봉용 수지(13)에 의해 수지 밀봉을 행하고, 기판(10)의 이면(裏面)에 땜납 볼(14)을 형성함으로써, 상기 반도체 장치(100)가 형성된다.
이와 같은 본 발명의 반도체 장치의 제조 방법에 의하면, 범프(32)를 범프(31)에 겹쳐 형성하고 있기 때문에, 범프(31)에서의 와이어(41)의 피스티치 본딩부(S)를 범프(32)에 의해 보강할 수 있다.
또한, 상기 범프(32)를 배열 설치함으로써, 와이어(42)를 전극(22)에 접속할 때, 와이어(42)의 피스티치 본딩부(S)가 상기 범프(32)를 통하여 전극(22)에 접속된다. 따라서, 와이어(42)의 피스티치 본딩부(S)와 와이어(41)를 이간시킬 수 있고, 와이어(41)에 간섭하지 않아 와이어(42)의 스티치 본딩을 행할 수 있다.
(실시예 10)
상술한 바와 같이, 기판(10), 반도체 칩(11A, 11B)의 전극 사이의 접속이 와이어 본딩법에 의해 행해지는 경우, 상기 기판(10), 반도체 칩(11A, 11B)에서의 복수개의 전극 사이를 접속하는 와이어가 교차하는 형태가 생길 경우가 있다.
본 실시예에서는, 이러한 교차 상태를 포함하는 와이어 본딩법에 대해서, 상기 범프 배열 설치 구조를 포함하는 와이어 접속 구조를 적용한 구성을 나타낸다.
상기 기판(10), 반도체 칩(11A, 11B)의 전극 사이를 서로 접속하는 와이어 결선 구성의 일례를 도 16a에 나타내고, 상기 와이어 접속 구성에 의거하여 기판 및 반도체 칩에서의 전극 사이를 교차하는 와이어로 접속한 상태를 도 16b에 나타낸다.
또한, 도 16b에서, 도 16b의 (i)는 와이어 결선을 나타내는 상면도이며, 도 16b의 (ii)는 반도체 칩의 적층 방향에 대하여 수직 방향에서 본 측면도로서, 도 16b의 (i)에서의 화살표 P방향에서 본 상태를 나타낸다.
도 16a에 나타낸 바와 같이, 기판(10)의 한쪽 주면(상면) 위에 반도체 칩(11A, 11B)이 이 순서로 적층되어 탑재되어 있다.
상기 기판(10)의 상면에서 반도체 칩(11A)의 근방에 위치하도록 배열 설치된 복수개의 전극(전극 패드) 중, 전극(21A, 21B, 21C)이 또한 반도체 칩(11A)의 상면(전자 회로 형성면)에 형성된 복수개의 전극(전극 패드) 중, 전극(22A, 22B)이 또한 반도체 칩(11B)의 상면(전자 회로 형성면)에 형성된 전극(전극 패드) 중, 전극(23A, 23B)이 도시되어 있다.
상기 반도체 칩(11A) 위의 전극(22A, 22B)은 반도체 칩(11A)의 가장자리부(에지) 근방에 배치되고, 상기 반도체 칩(11B) 위의 전극(23A, 23B)은 반도체 칩(11B)의 가장자리부(에지) 근방에 배치되어 있다.
그리고, 기판(10)에서 선택된 전극(21A)과, 반도체 칩(11A)에서 선택된 전극(22B)은 금(Au) 와이어(101)에 의해 서로 접속된다.
또한, 기판(10)에서 선택된 전극(21B)과, 반도체 칩(11B)에서 선택된 전극(21B)과, 반도체 칩(11B)에서 선택된 전극(23B)은 금(Au) 와이어(102)에 의해 서로 접속된다.
한편, 기판(10)에서 선택된 전극(21C)과, 반도체 칩(11A)에서 선택된 전극(22A)은 금(Au) 와이어(103)에 의해 서로 접속되고, 상기 반도체 칩(11A)에서 선택된 전극(22A)과, 반도체 칩(11B)에서 선택된 전극(23A)은 금(Au) 와이어(104)에 의해 서로 접속된다.
이러한 접속 형태에서, 상기 와이어(101)는 기판(10)의 상방에서 와이어(102, 103)와 교차하고, 한쪽 와이어(102)는 반도체 칩(11A)의 상방에서 와이어(104)와 교차한다(교차 포인트 X1∼X3).
따라서, 이러한 교차 포인트에서, 와이어 상호간의 접촉을 방지하는 구성이 필요하게 된다.
도 16b는 도 16a에 도시된 기판(10), 반도체 칩(11A, 11B)의 전극 사이의 접속 구성에 대해서, 본 발명에 의한 와이어 접속 구성 및 접속 공정을 적용한 상태를 나타낸다.
도시되는 실시예에서는, 반도체 칩(11A)의 전극(22A)에 대하여 2개의 와이어가 접속된다.
이러한 구성에서, 반도체 칩(11A)의 전극(22A) 위에는 범프(31)가 배열 설치되고, 또한, 반도체 칩(11B)에서의 전극(23B) 위에도 범프(31)가 배열 설치되어 있다.
상기 반도체 칩(11A)에서 선택된 전극(22A) 위에는 범프(31)가 배열 설치되어 있다. 또한, 반도체 칩(11B)에서 선택된 전극(23B) 위에도 범프(31)가 배열 설 치되어 있다.
그리고, 상기 와이어(101)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11A)에서 선택된 전극(22B)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 기판(10)에서 선택된 전극(21A)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 와이어(102)의 일단(시단)은 기판(10)에서 선택된 전극(21B)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 반도체 칩(11B)에서 선택된 전극(23B) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 와이어(103)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서 선택된 전극(21C)에 대하여 볼 본딩법에 의해 접속되고, 또한 상기 와이어(103)의 타단(종단)은 반도체 칩(11A)에서 선택된 전극(22A) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다. 상기 와이어(103)의 피스티치 본딩부(S) 위에는 범프(32)가 배열 설치되어 있다.
그리고, 와이어(104)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B)에서 선택된 전극(23A)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 상기 반도체 칩(11A)에서 선택된 전극(22A) 위의 범프(31) 위에 배열 설치된 상기 범프(32)에 대하여, 스티치 본딩법에 의해 접속되어 있다.
이와 같이, 본 실시예에서는 복수개의 와이어가 접속되는 반도체 칩(11A)의 전극(22A)에서, 접속되는 와이어의 각각은 소위 스티치 본딩법에 의해 접속되어 있다.
따라서, 상기 전극(22A) 근방에서의 와이어(103, 104)가 형성하는 루프 높이를 낮게 할 수 있다.
그 결과, 와이어(103, 104)를 전극(22A) 근방의 와이어(101, 102)로부터 이간시키면서 배치할 수 있고, 도 16a에 나타내는 와이어 교차 포인트(X1∼X3) 중 어느 것에서도 접촉·단락이 생기지 않는다.
따라서, 와이어가 교차하는 구성을 갖는 반도체 장치를 제조할 수 있어, 반도체 장치의 소형화를 실현할 수 있다.
도 16b에 나타내는 와이어 결선 구성의 결선 순서에 대해서 이하에 설명한다.
우선, 적층된 반도체 칩(11A)에서의 전극(22A) 위에 범프(31)를 배열 설치하고, 또한 반도체 칩(11B)에서의 전극(23B) 위에도 범프(31)를 배열 설치한다.
이어서, 와이어(103)의 일단(시단)을 기판(10) 위의 전극(21C)에 대하여 볼 본딩법에 의해 접속하고, 그 타단(종단)을 반도체 칩(11A)에서의 전극(22A) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속한다.
그 후, 상기 와이어(103)의 피스티치 본딩부(S) 위에 범프(32)를 배열 설치한다.
이어서, 와이어(101)의 일단(시단)을 반도체 칩(11A)에서의 전극(22B)에 볼 본딩법에 의해 접속하고, 그 타단(종단)을 기판(10)에서의 전극(21A)에 스티치 본딩법에 의해 접속한다.
이 때, 와이어(101)와 상기 와이어(103)는 와이어의 도출 방향(결선 방향)이 상이하기 때문에, 와이어 루프의 최고위(最高位) 부분의 위치가 상이하다. 따라서, 상기 도 16a에서의 와이어 교차 포인트(X1)에서 와이어(103)와 와이어(101)의 접촉이 회피된다.
이어서, 와이어(102)의 일단(시단)을 기판(10)에서의 전극(21B)에 볼 본딩법에 의해 접속하고, 그 타단(종단)을 반도체 칩(11B)에서의 전극(23B) 위의 범프(31)에 스티치 본딩법에 의해 접속한다.
이 때, 상기 와이어(101)와 상기 와이어(102)는 와이어의 도출 방향(결선 방향)이 상이하기 때문에, 와이어 루프의 최고위 부분의 위치가 상이하다. 따라서, 도 16a에서의 와이어 교차 포인트(X2)에서 와이어(101)와 와이어(102)의 접촉이 회피된다.
이어서, 와이어(104)의 일단(시단)을 반도체 칩(11B)에서의 전극(23A)에 볼 본딩법에 의해 접속하고, 그 타단(종단)을 반도체 칩(11A)에서의 전극(22A) 위의 상기 범프(32)에 스티치 본딩법에 의해 접속한다.
이 결과, 상기 와이어(104)와 상기 와이어(102)는 와이어의 도출 방향(결선 방향)이 상이하고, 와이어 루프의 최고위 부분의 위치가 상이하다. 따라서, 도 16a에서의 와이어 교차 포인트(X3)에서도 와이어(102)와 와이어(104)의 접촉이 회피된다.
즉, 이와 같이 서로 근접하고, 또한 높이가 상이한 위치에 있는 복수개의 전극 사이를 접속하는 와이어가 교차할 경우일지라도 와이어의 접속 순서를 선택함으로써, 와이어 루프의 최고위 부분의 위치를 상이하게 하고, 또한 교차 부분에서의 접촉을 방지할 수 있다.
또한, 와이어 루프의 최고위 부분의 위치를 상이하게 함으로써, 상기 와이어에 본딩 캐피러리가 접촉하는 것도 회피할 수 있어 효율적으로 반도체 장치를 제조할 수 있다.
이와 같은 본 발명 사상에 따른 부분의 와이어의 접속 순서를 고려하지 않을 경우에는, 도 16c 및 도 16d에 나타낸 바와 같이, 와이어 사이의 접촉이 생길 가능성이 높은 접속 형태를 생기게 한다(참고로만 나타냄).
도 16c에서, 도 16c의 (i)는 와이어 결선을 나타내는 상면도이며, 도 16c의 (ii)는 반도체 칩의 적층 방향에 대하여 수직 방향에서 본 측면도로서, 도 16c의 (i)에서의 화살표 P방향에서 본 구성을 나타낸다.
도 16d에서, 도 16d의 (i)는 와이어 결선을 나타내는 상면도이며, 도 16d의 (ii)는 반도체 칩의 적층 방향에 대하여 수직 방향에서 본 측면도이며, 도 16d의 (i)에서의 화살표 P방향에서 본 구성을 나타낸다.
16c에 나타내는 와이어 결선 구성에서는 와이어(103)의 본딩·도출 방향이 상기 도 16b에 나타낸 구성과 상이하다.
즉, 와이어(103)는 그 일단(시단)이 반도체 칩(11A)에서의 전극(22A) 위의 상기 범프(31)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)이 기판(10)에서의 전극(21C)에 대하여 스티치 본딩법에 의해 접속되어 있다.
따라서, 상기 와이어(103)와 상기 와이어(101)는 와이어의 도출 방향(결선 방향)이 동일하며, 와이어 루프의 최고위 부분의 위치가 대략 동일해진다. 따라 서, 상기 도 16a에서의 와이어 교차 포인트(X1)에서 와이어(103)와 와이어(101)의 접촉이 생기게 된다.
또한, 도 16d에 나타내는 와이어 결선 구성에서는 와이어(104)의 본딩·도출 방향이 상기 도 16b에 나타낸 구성과 상이하다.
즉, 와이어(104)의 일단(시단)이 반도체 칩(11A)에서의 전극(22A) 위의 범프(31)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)이 반도체 칩(11B)에서의 전극(23A) 위의 범프(31)에 스티치 본딩법에 의해 접속되어 있다.
따라서, 상기 와이어(104)와 상기 와이어(102)는 와이어 루프의 높이가 대략 동일해진다. 따라서, 상기 도 16a에서의 와이어 교차 포인트(X3)에서 와이어(102)와 와이어(104)의 접촉이 생기게 된다.
또한, 도 16b 내지 도 16d에 나타내는 측면도에서 겹치는 장소에 위치하는 구성 요소에 대한 부호에 대해서는 도면 중 괄호 첨부된 부호에 의해 나타낸다.
(실시예 11)
상술한 바와 같이, 기판(10), 반도체 칩(11A, 11B)의 전극 사이의 접속이 와이어 본딩법에 의해 행해지는 경우, 상기 기판(10), 반도체 칩(11A, 11B)에서의 복수개의 전극 사이를 접속하는 와이어가 교차하는 형태가 생길 경우가 있다.
본 실시예에서는 이러한 교차 상태를 포함하는 와이어 본딩법에 대해서, 상기 범프 배열 설치 구조를 포함하는 와이어 접속 구조를 반도체 칩에서의 전극이 상기 반도체 칩의 중앙부에 배열 설치된 구조에 적용한 구성을 나타낸다.
상기 기판(10), 반도체 칩(11A, 11B)의 전극 사이를 접속하고자 하는 와이어 결선 구성의 일례를 도 17a에 나타내고, 상기 와이어 결선 구성에 의거하여 2개의 반도체 칩에서의 전극 사이를 교차하는 와이어로 접속한 상태를 도 17b에 나타낸다.
도 17b에서, 도 17b의 (i)는 와이어 결선을 나타내는 상면도이며, 도 17b의 (ii)는 반도체 칩의 적층 방향에 대하여 수직 방향에서 본 측면도로서, 도 17b의 (i)에서의 화살표 P방향에서 본 구성을 나타낸다.
도 17a에 나타낸 구성에서는, 반도체 칩(11A) 위의 전극(22A, 22B)은 상기 반도체 칩(11A)의 가장자리(에지)의 근방에 배열 설치되고, 이것에 의해 기판(10) 위의 전극(21A, 21B)에 대하여 근접하고 있다.
한편, 반도체 칩(11B) 위의 전극(23A, 23B)은 상기 반도체 칩(11B)의 대략 중앙부에 위치하여 배열 설치되어 있다.
그리고, 기판(10)에서 선택된 전극(21A)과, 반도체 칩(11A)에서 선택된 전극(22A)은 와이어(111)에 의해 서로 접속되고, 또한 상기 반도체 칩(11A)에서 선택된 전극(22A)과, 반도체 칩(11B)에서 선택된 전극(23B)은 와이어(112)에 의해 서로 접속되어 있다.
또한, 기판(10)에서 선택된 전극(21B)과, 반도체 칩(11A)에서 선택된 전극(22B)은 와이어(113)에 의해 서로 접속되고, 또한 상기 반도체 칩(11A)에서 선택된 전극(22B)과, 반도체 칩(11B)에서 선택된 전극(23A)은 와이어(114)에 의해 서로 접속되어 있다.
도 17b는 도 17a에 도시된 기판(10), 반도체 칩(11A, 11B)의 전극 사이의 접 속 구성에 대해서, 본 발명에 의한 와이어 접속 구성 및 접속 공정을 적용한 상태를 나타낸다.
도시되는 실시예에서는 반도체 칩(11A)의 전극(22A, 22B)에 대하여, 각각 2개의 와이어가 접속된다.
이러한 구성에서, 반도체 칩(11A)의 전극(22A, 22B) 위에는 각각 범프(31)가 배열 설치되어 있다. 또한, 반도체 칩(11B)에서의 전극(23A) 위에도 범프(31)가 배열 설치되어 있다.
그리고, 상기 와이어(111)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서 선택된 전극(21A)에 대하여 볼 본딩법에 의해 접속되고, 또한 상기 와이어(111)의 타단(종단)은 반도체 칩(11A)의 전극(22A) 위의 상기 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
본 실시예의 특징적 구성으로서, 상기 전극(22A) 위의 범프(31)에서의 와이어(111)의 피스티치 본딩부(S) 위에는 3개의 범프(33)를 통하여 범프(32)가 배열 설치되어 있다.
한편, 상기 와이어(112)의 일단(시단)은 구(볼)형상부(B)로 되고, 반도체 칩(11B)에서 선택된 전극(23B)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 상기 범프(32)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 상기 와이어(113)의 일단(시단)은 구(볼)형상부(B)로 되고, 기판(10)에서 선택된 전극(21B)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 반도체 칩(11A)에서 선택된 전극(22B) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
또한, 상기 와이어(114)의 일단(시단)은 구(볼)형상부(B)로 되고, 상기 전극(22B) 위의 와이어(113)의 피스티치 본딩부(S)를 포함하는 상기 범프(31)에 대하여 볼 본딩법에 의해 접속되고, 그 타단(종단)은 반도체 칩(11B)에서 선택된 전극(23A) 위의 상기 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
이와 같이 본 실시예에서는, 2개의 와이어가 접속되는 반도체 칩(11A)의 전극(22A)에서 접속되는 와이어(111, 112)의 각각은 소위 스티치 본딩법에 의해 접속되어 있고, 또한, 상기 전극(22A)에서의 범프(31)와 범프(32) 사이에는 복수개(3개)의 범프(33)가 배열 설치되어 있다. 따라서, 와이어(111)와 와이어(112)의 피본딩 위치는 높이 방향(패드의 적층 방향)으로 크게 이간되어 있다.
이 결과, 더 확실하게 와이어(111)와 와이어(112)는 서로 간섭하지 않아, 상기 와이어(112)의 스티치 본딩이 행해진다.
또한, 반도체 칩(11A)의 전극(22A)에서의 와이어(112)의 피스티치 본딩부(S)의 높이가 실질적으로 높아지기 때문에, 반도체 칩(11B)의 에지와 와이어(112)의 접촉이 방지된다.
또한, 와이어(102)와 와이어(104)가 형성하는 와이어 루프의 최고 위치가 상이하기 때문에, 도 17a에 나타내는 와이어 교차 포인트(X)에서의 단락의 발생을 방지할 수 있다.
따라서, 와이어가 교차하는 구성을 갖는 반도체 장치를 제조할 수 있어, 반도체 장치의 소형화를 실현할 수 있다.
다음으로, 도 17b에 나타내는 와이어 결선 구성의 결선 순서에 대해서 이하에 설명한다.
우선, 반도체 칩(11A)에서의 전극(22A, 22B) 위에 각각 범프(31)를 배열 설치하고, 한쪽 반도체 칩(11B)에서의 전극(23A) 위에도 범프(31)를 배열 설치한다.
이어서, 와이어(111)의 일단(시단)을 기판(10)에서 선택된 전극(21A)에 볼 본딩법에 의해 접속한 후, 그 타단(종단)을 반도체 칩(11A)에서 선택된 전극(22A) 위의 범프(31) 위에 스티치 본딩법에 의해 접속한다.
이어서, 와이어(113)의 일단(시단)을 기판(10)의 전극(21B)에 볼 본딩법에 의해 접속한 후, 그 타단을 반도체 칩(11A)에서 선택된 전극(22B) 위의 범프(31)에 스티치 본딩법에 의해 접속한다.
또한, 이들 와이어(111, 113)의 결선 순서는 반대일 수도 있다.
이어서, 전극(22A) 위의 상기 범프(31)에 접속된 와이어(111)의 피스티치 본딩부(S) 위에 복수개의 범프(33)를 배열 설치한다. 여기서는 범프(33)를 3단(개) 적층하여 배열 설치하고 있다.
다음으로, 전극(22A) 위의 범프(31) 위에 배열 설치된 상기 범프(33) 위에 범프(32)를 배열 설치한다.
이 때, 범프(32)의 높이는 적층 고착된 반도체 칩(11B) 표면의 높이와 동등 이상의 높이로 되도록 설정되는 것이 바람직하다.
따라서, 상기 범프(33)는 상기 범프(32)의 높이가 반도체 칩(11B) 표면의 높이와 동등 이상의 높이로 되도록 그 수가 선택된다. 상기 범프(32)의 높이가 반도 체 칩(11B)의 상면 높이와 동등 이상의 높이로 될 경우에는 범프(33)는 반드시 필요로 하지 않다.
그리고, 와이어(112)의 일단(시단)을 반도체 칩(11B)의 전극(23B)에 대하여 볼 본딩법에 의해 접속하고, 그 타단(종단)을 전극(22A) 위의 범프(32)에 스티치 본딩법에 의해 접속한다.
이 때, 범프(32)(및 범프(33))의 배열 설치에 의해, 전극(22A)에서의 와이어(112)와의 접속부 높이가 높아져 있기 때문에, 반도체 칩(11B)의 가장자리(에지)와 상기 와이어(112)의 접촉이 회피된다.
이어서, 와이어(114)의 일단(시단)을 반도체 칩(11A)의 전극(22B) 위의 범프(31)에 대하여 볼 본딩법에 의해 접속하고, 그 타단(종단)을 반도체 칩(11B)의 전극(23A) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속한다.
이 결과, 와이어(112)와 와이어(114)는 와이어의 도출 방향(결선 방향)이 상이하고, 와이어 루프의 최고 위치 부분이 상이하다. 따라서, 도 17a에서의 와이어 교차 포인트(X)에서도 와이어(112)와 와이어(114)의 접촉이 회피된다.
즉, 이와 같이 서로 근접하고 또한 높이가 상이한 위치에 있는 복수개의 전극 사이를 접속하는 와이어가 교차하는 경우일지라도 상기 와이어의 접속 순서를 선택함으로써, 와이어 루프의 최고위 부분의 위치를 상이하게 하고, 또한 교차 부분에서의 접촉을 방지할 수 있다.
또한, 와이어 루프의 최고위 부분의 위치를 상이하게 함으로써, 상기 와이어에 본딩 캐피러리가 접촉하는 것도 회피할 수 있어, 반도체 장치를 효율적으로 제 조할 수 있다.
이와 같은 본 발명 사상에 따른 부분의 와이어의 접속 순서를 고려하지 않을 경우에는, 도 17c 및 도 17d에 나타낸 바와 같이, 와이어 사이의 접촉이 발생할 가능성이 높은 접속 형태가 생기게 된다(참고로만 나타냄).
도 17c에 나타내는 와이어 결선 구성에서는 와이어(112)의 본딩·도출 방향이 상기 도 17b에 나타낸 구성과 상이하다.
즉, 와이어(112)는 그 일단(시단)이 반도체 칩(11B)에서의 전극(23B) 위의 범프(31)에 대하여 볼 본딩법에 의해 접속되고, 타단(종단)이 반도체 칩(11A)에서의 전극(22A) 위에 범프(32)(및 범프(33))를 통하지 않아, 와이어(111)의 피스티치 본딩부(S)를 포함하는 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
따라서, 상기 와이어(112)는 반도체 칩(11B)의 가장자리(에지)에 접촉하게 된다.
동일하게, 와이어(114)를 사용하고, 반도체 칩(11B)에서의 전극(23A)과, 반도체 칩(11A)에서의 전극(22B) 위의 상기 범프(31)를 접속하면, 상기 와이어(114)는 반도체 칩(11B)의 가장자리(에지)에 접촉하게 된다.
도 17d에 나타내는 와이어 결선 구성에서는 와이어(112, 114)의 본딩·도출 방향이 상기 도 17b에 나타낸 구성과 상이하다.
즉, 와이어(112)는 그 일단(시단)을 상기 와이어(111)의 피스티치 본딩부(S)를 포함하는 반도체 칩(11A)에서의 전극(22A) 위의 범프(31)에 소위 볼 본딩법에 의해 접속되고, 그 타단(종단)이 반도체 칩(11B)에서의 전극(23B) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
한편, 와이어(114)도 그 일단(시단)을 상기 와이어(113)의 피스티치 본딩부(S)를 포함하는 반도체 칩(11A)에서의 전극(22B) 위의 범프(31)에 소위 볼 본딩법에 의해 접속되고, 그 타단(종단)이 반도체 칩(11B)에서의 전극(23A) 위의 범프(31)에 대하여 스티치 본딩법에 의해 접속되어 있다.
이와 같은 결선 형태에서는 와이어(112)와 와이어(114)는 본딩·도출 방향이 동일하기 때문에 와이어의 루프 형상도 동일한 형상을 나타낸다.
따라서, 도 17a에서의 와이어 교차 포인트(X)에서 와이어(112)와 와이어(114)의 접촉이 생기게 된다.
또한, 상술한 도 17b 내지 도 17d에 나타낸 측면에서는 겹치는 장소에 위치하는 구성 요소에 대한 부호에 대해서는 도면 중, 괄호 첨부의 부호로 나타내고 있다.
본 발명의 바람직한 형태를 부기하면, 이하와 같다.
(부기 1) 표면에 전극이 배열 설치된 기판과, 표면에 전극이 배열 설치되어 상기 기판에 지지된 제 1 반도체 소자를 구비하는 반도체 장치로서, 상기 기판 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고, 상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 2) 제 1 와이어 및 제 2 와이어는 각각 제 1 범프 및 제 2 범프에 대 하여 스티치 본딩되어 이루어지는 부기 1에 기재된 반도체 장치.
(부기 3) 제 1 범프와 제 2 범프 사이에 적어도 하나의 제 3 범프가 배열 설치된 부기 1 및 2 중 어느 하나에 기재된 반도체 장치.
(부기 4) 제 2 와이어의 피접속부에 제 4 범프가 배열 설치되고, 제 3 와이어가 더 접속되어 이루어지는 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치.
(부기 5) 표면에 전극이 배열 설치되어 제 1 반도체 소자에 지지된 제 2 반도체 소자를 더 구비하는 부기 1 내지 4 중 어느 하나에 기재된 반도체 장치.
(부기 6) 제 1 반도체 소자 및 제 2 반도체 소자의 전극은 전원 단자이며, 상기 전극이 상기 제 2 반도체 소자의 중앙부 근방에 위치하는 제 3 전극과 제 4 와이어에 의해 전기적으로 접속되는 부기 5에 기재된 반도체 장치.
(부기 7) 제 1 와이어 및 제 2 와이어 중 적어도 어느 하나와 교차하고, 또한 이간되어 배치된 제 5 와이어를 갖는 부기 1 내지 6 중 어느 하나에 기재된 반도체 장치.
(부기 8) 표면에 전극이 배열 설치된 제 1 반도체 소자와, 표면에 전극이 배열 설치되어 상기 제 1 반도체 소자에 지지된 기체를 구비하는 반도체 장치로서, 상기 기체 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고, 상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
(부기 9) 제 1 반도체 소자 위 및 기체 위 중 적어도 어느 하나에 제 2 반도 체 소자가 배열 설치되는 부기 8에 기재된 반도체 장치.
(부기 10) 표면에 전극이 배열 설치된 기판 위에 표면에 전극이 배열 설치된 반도체 소자를 탑재하는 공정과, 상기 기판 위 및 상기 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어를 접속하는 공정과, 상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어를 접속하는 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11) 제 1 범프 및 제 2 범프에 대하여, 각각 제 1 와이어 및 제 2 와이어를 스티치 본딩법에 의해 접속하는 부기 10에 기재된 반도체 장치의 제조 방법.
(부기 12) 제 1 범프의 형성이 하중의 인가 및 상기 하중의 인가 방향에 대하여 대략 직교 방향으로의 초음파 진동의 부여에 의한 볼 본딩에 의해 행해지고, 제 2 범프의 형성이 하중의 인가에 의한 볼 본딩에 의해 행해지는 부기 10 또는 11 중 어느 하나에 기재된 반도체 장치의 제조 방법.
본 발명의 반도체 장치는 인접 와이어 사이에서의 접촉이 방지되고, 와이어 결선의 자유도가 높고, 소형이며 고성능이다.
본 발명의 반도체 장치의 제조 방법에 의하면, 인접 와이어 사이에서의 접촉이 방지되고, 와이어가 교차하여 배치되는 경우에도 와이어 사이의 접촉이 방지되고, 와이어 배선의 고밀도화를 도모할 수 있어, 소형이며 고성능인 반도체 장치를 효율적으로 제조할 수 있다.

Claims (10)

  1. 표면에 전극이 배열 설치된 기판과,
    표면에 전극이 배열 설치되어 상기 기판에 지지된 제 1 반도체 소자를 구비하는 반도체 장치로서,
    상기 기판 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고,
    상기 제 1 와이어의 피(被)접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    제 1 와이어 및 제 2 와이어는 각각 제 1 범프 및 제 2 범프에 대하여 스티치 본딩되어 이루어지는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    제 1 범프와 제 2 범프 사이에 적어도 하나의 제 3 범프가 배열 설치된 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    제 2 와이어의 피접속부에 제 4 범프가 배열 설치되고, 제 3 와이어가 더 접 속되어 이루어지는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    표면에 전극이 배열 설치되어 제 1 반도체 소자에 지지된 제 2 반도체 소자를 더 구비하는 반도체 장치.
  6. 제 5 항에 있어서,
    제 1 반도체 소자 및 제 2 반도체 소자의 전극은 전원 단자이며,
    상기 전극이 상기 제 2 반도체 소자의 중앙부 근방에 위치하는 제 3 전극과 제 4 와이어에 의해 전기적으로 접속되는 반도체 장치.
  7. 표면에 전극이 배열 설치된 제 1 반도체 소자와,
    표면에 전극이 배열 설치되어 상기 제 1 반도체 소자에 지지된 기체를 구비하는 반도체 장치로서,
    상기 기체 위 및 상기 제 1 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어가 접속되고,
    상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어가 접속되어 이루어지는 것을 특징으로 하는 반도체 장치.
  8. 제 7 항에 있어서,
    제 1 반도체 소자 위 및 기체 위 중 적어도 어느 하나에 제 2 반도체 소자가 배열 설치되는 반도체 장치.
  9. 표면에 전극이 배열 설치된 기판 위에 표면에 전극이 배열 설치된 반도체 소자를 탑재하는 공정과,
    상기 기판 위 및 상기 반도체 소자 위 중 적어도 어느 하나에 배열 설치된 적어도 하나의 전극에 제 1 범프를 통하여 제 1 와이어를 접속하는 공정과,
    상기 제 1 와이어의 피접속부에 제 2 범프를 통하여 제 2 와이어를 접속하는 공정을 적어도 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    제 1 범프 및 제 2 범프에 대하여, 각각 제 1 와이어 및 제 2 와이어를 스티치 본딩법에 의해 접속하는 반도체 장치의 제조 방법.
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