JP3471270B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、２以上の半導体チップを積み重ねて配線板に
搭載するＭＣＭ（multi chip module）やstackedＭＣＰ
(multi chip package)に関するものである。本発明は、
そのワイヤボンディング接続関連の改良に属する。
【０００２】
【従来の技術】現在、ＭＣＭ、ＭＣＰは、実装面積の小
面積化（実装の高密度化）を促進する技術として注目さ
れている。また、ＭＣＭ、ＭＣＰは、汎用チップを複数
組み合わせることによって、低コストにユーザの要求性
能に応じることができる点で優れている。その反面、異
なる仕様の半導体チップを組み合わせるため、実装技術
には課題とすべき問題点が少なくない。かかる問題点と
して以下に説明するような問題がある。
【０００３】図６に従来のstackedＭＣＰの一例とし
て、ＢＧＡ（ball grid array）型の半導体装置１０
１、１０２を示す。従来の半導体装置１０１は、図６
（ａ）に示すように、基板１上に矩形状の第一の半導体
チップ４がダイボンドされ、さらに、第一の半導体チッ
プ４の主面上に矩形状の第二の半導体チップ５ａが積み
重ねられてダイボンディングされている。このとき、第
二の半導体チップ５ａは、第一の半導体チップ４の主面
上の縁部に形成された電極パッド６を含む一定の領域を
除く第一の半導体チップ４の主面上の領域に接合してお
り、電極パッド６を含む一定の領域が露出している。第
二の半導体チップ５ａもワイヤボンディング用の電極パ
ッド７を少なくとも２辺の縁部に有する。電極パッド
６、７はそれぞれ基板１上に形成された配線の電極部た
る配線電極部２にボンディングワイヤ８、９によって電
気的に接続される。配線電極部２は、基板１上に形成さ
れた配線及び、基板１内に形成された多層配線層によっ
て外部端子たる半田ボール３と導通している。
【０００４】一方、従来の半導体装置１０２は、図６
（ｂ）に示すように、半導体装置１０１と同様にボンデ
ィングワイヤ８、９により内部接続されているが、第二
の半導体チップ５ｂが第一の半導体チップ４の縁から必
要以上かつワイヤボンディングの許容限度を超えて遠の
いている点で異なる。すなわち、第一の半導体チップ４
をワイヤボンディング可能にするために必要な電極パッ
ド６を含む一定の領域以上の領域をあけ、さらにワイヤ
ボンディングの許容限度を超えて第二の半導体チップ５
ｂの電極パッド７が配線電極部２から遠距離に配置され
ている。このような状態は、図上左右方向の寸法が第一
の半導体チップ４よりも第二の半導体チップ５ｂの方が
極端に短い場合に生じ得る。
【０００５】
【発明が解決しようとする課題】以上のように、半導体
装置１０２においては、電極パッド７から配線電極部２
までの距離が長くなる。ゆえに、ボンディングワイヤ９
の長さも長くなるので、ボンディングワイヤ９が撓みや
すくなり、撓んだボンディングワイヤ９がボンディング
ワイヤ８や第一の半導体チップ４に接触し電気的にショ
ートしてしまうという問題が起こる。ボンディングワイ
ヤがショートしてしまうと欠陥品となるため、上述のよ
うにワイヤボンディングの許容限度を超えて第二の半導
体チップ５ｂの電極パッド７が配線電極部２から遠距離
になってしまうような２以上の半導体チップを組み合わ
せた半導体装置は、ワイヤボンディング技術によっては
事実上組み立てることができないという問題が生じる。
一方、ワイヤ間ショートやワイヤーチップ間のショート
を回避するために、ボンディングワイヤのループの高さ
を高くすることも可能である。しかし、そのようにする
場合、パッケージの高さ（厚さ）が高くなり、携帯電話
のように薄型化された製品には実装できなくなるという
問題がある。従来技術においては、かかる問題を解決す
るために第一の半導体チップのサイズに合わせて第二の
半導体チップのチップサイズを大きくしていたが、これ
は、下側となる半導体チップとの組み合わせ毎に特別に
チップレイアウトを変更してチップサイズを設計しなけ
ればならない点で不利であり生産性の向上を鈍らせてい
た。なお、図６では、左半分の断面のみを示している
が、半導体チップ上の電極パッドは相対する外縁部に形
成されることが多いため、片側の電極パッドが配線電極
部に近づくように第二の半導体チップ５ｂを配置して
も、これとは反対側の電極パッドは配線電極部から遠ざ
かってしまうこととなる。
【０００６】また、図示しないが、異なる仕様の半導体
チップを組み合わせるため、上下に積層配置される半導
体チップの組み合わせによっては、上側となる第二の半
導体チップ５ｂの電極パッド７に対応する配線電極部２
の位置が整然とせずに、２以上のボンディングワイヤ９
を互いに交差せざるを得ない場合や、下側となる第一の
半導体チップ４の接続のためのボンディングワイヤ８
と、上側となる第二の半導体チップ５ｂの接続のための
ボンディングワイヤ９とが、上から見た場合に重合して
しまい、ワイヤボンディング接続の外観検査を困難にさ
せる場合、さらに、下側となる第一の半導体チップ４の
電極パッド６のピッチと上側となる第二の半導体チップ
５ｂの電極パッド７のピッチとが整合しない場合などが
生じる。これらの物理的制約によって、半導体装置の組
立を困難又は不可能にさせたり、ワイヤボンディング接
続の信頼性維持に支障を来すという問題がある。
【０００７】本発明は以上の従来技術における問題に鑑
みてなされたものであって、配線板上に複数の半導体チ
ップを積み重ねて搭載する場合に、組立可能な半導体チ
ップの組み合わせを多様にすることができ、汎用の半導
体チップを適用して様々な需要に低コストで応えること
のできる半導体装置を提供することを課題とする。
【０００８】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、配線板と、前記配線板に搭載されてワ
イヤボンディングされる第一の半導体チップと、第一の
半導体チップの主面上に積み重ねられてワイヤボンディ
ングされる第二の半導体チップとを備える半導体装置に
おいて、第一の半導体チップの前記主面上に絶縁部材を
介して第一の半導体チップと絶縁された導電部材が設置
され、前記導電部材は、第一の半導体チップの電極と第
二の半導体チップの電極との間に延在する第二の半導体
チップの外縁と、前記第一の半導体チップの電極との間
に配置され、２以上のボンディングワイヤが接合可能に
されてなり、前記導電部材から第一の半導体チップの電
極側へ延設されるボンディングワイヤと前記導電部材と
の接合点が、前記延設の方向に見て、第一の半導体チッ
プの互いに隣接する２つの電極のボンディングワイヤ接
合点の間に位置することを特徴とする半導体装置であ
る。
【０００９】ここで、配線板に搭載された第一の半導体
チップは、配線板に直接接合される半導体チップに限ら
ず、他の半導体チップなどの上に積み重ねられて配線板
に搭載される半導体チップも該当する。すなわち本発明
は３以上の半導体チップが配線板上に積み重なられて構
成される半導体装置にも適用可能である。したがって本
出願第１の発明の半導体装置によれば、第二の半導体チ
ップ又は第二の半導体チップよりさらに上に積み重ねら
れる半導体チップ（以下、上チップという。）の電極と
前記配線板の配線電極部とをボンディングワイヤにより
電気的に接続する際に、上チップの電極と第一の半導体
チップの主面上に設置された導電部材の一点とを一のボ
ンディングワイヤにより電気的に接続し、さらに前記導
電部材の他の一点に他のボンディングワイヤを電気的に
接合することにより、上チップの電極と配線板の配線電
極とを電気的に接続するボンディングワイヤが分割さ
れ、それぞれのボンディングワイヤを、一本のボンディ
ングワイヤによりボンディングする場合より短くするこ
とができる。このように上チップの内部配線のためのボ
ンディングワイヤを短くすることができるので、ボンデ
ィングワイヤの撓みを抑えることができ、撓んだボンデ
ィングワイヤが他のボンディングワイヤや半導体チップ
に接触し電気的にショートしてしまうという問題の発生
を抑えることができるという利点がある。すなわち、前
記導電部材はボンディングワイヤの中継手段となる。多
数の半導体チップが積み重ねられている場合に、ボンデ
ィングワイヤを２以上の中継手段を介して３以上に分割
し配線板の配線電極部に導くことは、必要に応じて行え
ばよい。したがって導電部材の前記他の一点に接合され
たボンディングワイヤの他端が配線板の配線電極部に直
接接続されることは要件ではなく、さらに中継を１回以
上繰り返した後、接続される構成も有効である。以上の
ことにより、本出願第１の発明の半導体装置によれば、
物理的な制約によりチップ電極が配線板の配線電極部か
ら遠距離になってしまうような上チップを、そのチップ
サイズを設計変更することなくＭＣＭ、ＭＣＰに組み込
むことができる。ゆえに、配線板上に複数の半導体チッ
プを積み重ねて搭載する場合に、組立可能な半導体チッ
プの組み合わせを多様にすることができ、汎用の半導体
チップを適用して様々な需要に低コストで応えることの
できる半導体装置を提供することができるという利点が
ある。さらに、下側となる第一の半導体チップの接続の
ためのボンディングワイヤと、上側となる第二の半導体
チップの接続のためのボンディングワイヤとが、上から
見た場合に重合することがなく、ワイヤボンディング接
続の外観検査を容易に行うことができるという利点があ
る。なお、前記導電部材は、中継が必要な上チップの電
極の数に応じた数だけ設けられる。
【００１０】また本出願第２の発明は、配線板と、前記
配線板に搭載されてワイヤボンディングされる第一の半
導体チップと、第一の半導体チップの主面上に積み重ね
られてワイヤボンディングされる第二の半導体チップと
を備える半導体装置において、第一の半導体チップの前
記主面に絶縁層を介して第一の半導体チップの他の構成
物と絶縁された導電部材が形成され、前記導電部材は、
第一の半導体チップの電極と第二の半導体チップの電極
との間に延在する第二の半導体チップの外縁と、前記第
一の半導体チップの電極との間に配置され、２以上のボ
ンディングワイヤが接合可能にされてなり、前記導電部
材から第一の半導体チップの電極側へ延設されるボンデ
ィングワイヤと前記導電部材との接合点が、前記延設の
方向に見て、第一の半導体チップの互いに隣接する２つ
の電極のボンディングワイヤ接合点の間に位置すること
を特徴とする半導体装置である。
【００１１】したがって本出願第２の発明の半導体装置
によれば、本出願第１の発明の利点があるとともに、第
一の半導体チップの主面に導電部材が形成される構成を
採用するので、半導体のパターン形成プロセスを利用す
ることにより、前記導電部材及び前記絶縁層を形成する
ことができる。ゆえに、本発明を適用するにあたっての
工数及び資材の増加負担を極めて小さく抑えることがで
きるという利点がある。さらに、下側となる第一の半導
体チップの接続のためのボンディングワイヤと、上側と
なる第二の半導体チップの接続のためのボンディングワ
イヤとが、上から見た場合に重合することがなく、ワイ
ヤボンディング接続の外観検査を容易に行うことができ
るという利点がある。ただし、本出願第２の発明の半導
体装置によれば、第一の半導体チップの設計段階から、
第一の半導体チップの上にどのような上チップが積み重
ねられるかを考慮する必要がある点や、このような導電
部材が形成された第一の半導体チップを多種多様な上チ
ップと組み合わせ可能にすることは簡単ではない点が難
点となる。次に、かかる難点を払拭可能な技術として、
本出願第３の発明の半導体装置を開示する。
【００１２】すなわち本出願第３の発明は、本出願第１
の発明の半導体装置において、前記絶縁部材をテープ材
とすることを特徴とする。
【００１３】したがって本出願第３の発明の半導体装置
によれば、銅箔等を前記導電部材として絶縁テープ材上
にパターン形成し、かかるテープ材を第一の半導体チッ
プの前記主面上に貼付することにより、本出願第１の発
明の利点が得られる。それとともに、上下に積層配置さ
れる半導体チップの組み合わせが決定した後に、かかる
特定の組み合わせ毎に、テープを設計することで、第一
の半導体チップの設計段階から、第一の半導体チップの
上にどのような上チップが積み重ねられるかを考慮する
必要がなく、多種多様な組み合わせの半導体チップをワ
イヤボンディング可能にする。また、テープ材という極
薄部材を選択したことにより、ワイヤボンディング接続
時に、キャピラリツール、ウエッジツール等のワイヤボ
ンディングツールの先端が前記絶縁部材や前記導電部材
に接触する可能性を抑えることができる。言い換えれ
ば、ワイヤボンディングツールの先端が前記絶縁部材や
前記導電部材に接触することを防止するためにとるべき
マージンを小さくすることができる。前記絶縁部材はテ
ープ材に限られないが、あまり肉厚な部材を選択すると
かかるマージンを大きくとらなければならなくなる。以
上のことにより、配線板上に複数の半導体チップを積み
重ねて搭載する場合に、組立可能な半導体チップの組み
合わせを多様にすることができ、汎用の半導体チップを
いかなる設計変更も施すことなく、適用して様々な需要
に低コストで応えることのできる半導体装置を提供する
ことができるという利点がある。
【００１４】また本出願第４の発明は、本出願第１の発
明、本出願第２の発明又は本出願第３の発明の半導体装
置において、第一の半導体チップの電極に接合されるボ
ンディングワイヤの前記配線板への投影と前記導電部材
から第一の半導体チップの電極側へ延設されるボンディ
ングワイヤの前記配線板への投影とが所定間隔で乖離す
るか又は一の共有点を有するように、前記導電部材から
第一の半導体チップの電極側へ延設されるボンディング
ワイヤと前記導電部材との接合点が配置されてなること
を特徴とする。
【００１５】したがって本出願第４の発明の半導体装置
によれば、下側となる第一の半導体チップの接続のため
のボンディングワイヤと、上側となる第二の半導体チッ
プの接続のためのボンディングワイヤとが、上から見た
場合に重合することがなく、ワイヤボンディング接続の
外観検査を容易に行うことができるという利点がある。
なお、所定間隔で乖離する場合とは、２つのボンディン
グワイヤの前記配線板への投影である２つの線分が共有
点を持たない場合をいい、一の共有点を有する場合と
は、かかる２の線分が平行でなく、１点で交わる場合を
いう。
【００１６】また本出願第５の発明は、 配線板と、前
記配線板に搭載されてワイヤボンディングされる第一の
半導体チップと、第一の半導体チップの主面上に積み重
ねられてワイヤボンディングされる第二の半導体チップ
とを備える半導体装置において、第一の半導体チップの
前記主面上に絶縁部材を介して第一の半導体チップと絶
縁されてた設置される導電部材と、第一の半導体チップ
の前記主面に絶縁層を介して第一の半導体チップの他の
構成物と絶縁されて形成される導電部材との少なくとも
一方の導電部材を備え、当該導電部材は、第一の半導体
チップの電極と第二の半導体チップの電極との間に延在
する第二の半導体チップの外縁と、前記第一の半導体チ
ップの電極との間に配置され、２以上のボンディングワ
イヤが接合可能にされてなり、前記導電部材から第一の
半導体チップの電極側へ延設されるボンディングワイヤ
と前記導電部材との接合点が、前記延設の方向に見て、
第一の半導体チップの互いに隣接する２つの電極のボン
ディングワイヤ接合点の間に位置し、前記導電部材のう
ち一の導電部材が前記配線板に備えられた一定の配列方
向を持つ配線電極部群のうち一の配線電極部に電気的に
接続され、前記導電部材から第一の半導体チップの電極
側へ延設されるボンディングワイヤと前記導電部材との
接合点の位置が、前記導電部材から第二の半導体チップ
側へ延設されるボンディングワイヤと前記導電部材との
接合点に対して、前記配列方向であって前記一の配線電
極部に近づく方向に変位していることを特徴とする半導
体装置である。
【００１７】したがって本出願第５の発明の半導体装置
によれば、下側となる第一の半導体チップの接続のため
のボンディングワイヤと、上側となる第二の半導体チッ
プの接続のためのボンディングワイヤとが、上から見た
場合に重合することがなく、ワイヤボンディング接続の
外観検査を容易に行うことができるという利点がある。
また、前記導電部材から第二の半導体チップ側へ延設さ
れるボンディングワイヤには、上チップの電極又は上チ
ップ上に設置（形成を含む）された中継手段たる導電部
材と前記導電部材とを電気的に接続するボンディングワ
イヤが該当する。したがって、上チップから配線板に備
えられた配線電極部までの配線が、前記導電部材によっ
て中継されるとともに、その配線経路がこの導電部材に
よって配線電極部群の配列方向であって前記一の配線電
極部に近づく方向に変位するので、各ボンディングワイ
ヤを短くすることができ、配線板の配線電極部へのワイ
ヤボンディングを可能にし、ワイヤボンディングの作業
性・信頼性を向上させることができるという利点があ
り、これにより組立可能な半導体チップの組み合わせを
さらに多様にすることができるという利点がある。
【００１８】また本出願第６の発明は、本出願第１の発
明から本出願第４の発明のうちいずれか一の発明の半導
体装置において、前記導電部材のうち一の導電部材が前
記配線板に備えられた一定の配列方向を持つ配線電極部
群のうち一の配線電極部に電気的に接続され、前記導電
部材から第一の半導体チップの電極側へ延設されるボン
ディングワイヤと前記導電部材との接合点の位置が、前
記導電部材から第二の半導体チップ側へ延設されるボン
ディングワイヤと前記導電部材との接合点に対して、前
記配列方向であって前記一の配線電極部に近づく方向に
変位していることを特徴とする。
【００１９】前記導電部材から第二の半導体チップ側へ
延設されるボンディングワイヤには、上チップの電極又
は上チップ上に設置（形成を含む）された中継手段たる
導電部材と前記導電部材とを電気的に接続するボンディ
ングワイヤが該当する。したがって本出願第６の発明の
半導体装置によれば、上チップから配線板に備えられた
配線電極部までの配線が、前記導電部材によって中継さ
れるとともに、その配線経路がこの導電部材によって配
線電極部群の配列方向であって前記一の配線電極部に近
づく方向に変位するので、各ボンディングワイヤを短く
することができ、配線板の配線電極部へのワイヤボンデ
ィングを可能にし、ワイヤボンディングの作業性・信頼
性を向上させることができるという利点があり、これに
より組立可能な半導体チップの組み合わせをさらに多様
にすることができるという利点がある。
【００２０】また本出願第７の発明は、本出願第５又は
第６の発明の半導体装置において、前記一の導電部材を
少なくとも１つ含む２つの導電部材が前記配線電極部群
のうちの各一の配線電極部にそれぞれ電気的に接続さ
れ、前記２つの導電部材からそれぞれ第二の半導体チッ
プ側へ延設されるボンディングワイヤと前記２つの導電
部材との各接合点の互いの位置関係と、前記２つの導電
部材からそれぞれ第一の半導体チップの電極側へ延設さ
れるボンディングワイヤと前記２つの導電部材との各接
合点の互いの位置関係とが、前記配列方向について逆で
あることを特徴とする。
【００２１】前記（本出願第５又は第６の発明に記載
の）一の導電部材を少なくとも１つ含むとしているの
は、２つの導電部材のうち少なくとも１つの導電部材に
ついて、第一の半導体チップの電極側へ延設されるボン
ディングワイヤとの接合点の位置が、第二の半導体チッ
プ側へ延設されるボンディングワイヤとの接合点に対し
て、前記配列方向であって前記一の配線電極部に近づく
方向に変位しているということが要件となるからであ
る。したがって、上チップの一の電極から配線板の一の
配線電極部への直線経路と、上チップの他の電極から配
線板の他の配線電極部への直線経路とが交差する場合
に、本出願第７の発明の半導体装置を適用することによ
り、中継手段たる前記導電部材によって、かかる交差
（クロスボンディング）を回避することができ、上チッ
プのワイヤボンディングを可能にするという利点があ
り、これにより組立可能な半導体チップの組み合わせを
さらに多様にすることができるという利点がある。「２
つの導電部材が前記配線電極部群のうちの各一の配線電
極部にそれぞれ電気的に接続され、」とは、２つの導電
部材のうち一の導電部材が配線板に備えられた一定の配
列方向を持つ配線電極部群のうち一の配線電極部に電気
的に接続され、かつ、２つの導電部材のうち他の導電部
材が同一の配線電極部群のうち一の配線電極部に電気的
に接続されるということである。「前記配列方向」と
は、配線電極部群の配列方向をいう。「前記２つの導電
部材からそれぞれ第二の半導体チップ側へ延設されるボ
ンディングワイヤと前記２つの導電部材との各接合点の
互いの位置関係と、前記２つの導電部材からそれぞれ第
一の半導体チップの電極側へ延設されるボンディングワ
イヤと前記２つの導電部材との各接合点の互いの位置関
係とが、前記配列方向について逆である」とは、２つの
導電部材のうち一の導電部材から第二の半導体チップ側
へ延設されるボンディングワイヤとこの一の導電部材と
の接合点を点Ｓ１とし、この一の導電部材から第一の半
導体チップの電極側へ延設されるボンディングワイヤと
この一の導電部材との接合点を点Ｇ１とし、２つの導電
部材のうち他の導電部材から第二の半導体チップ側へ延
設されるボンディングワイヤとこの他の導電部材との接
合点を点Ｓ２とし、この他の導電部材から第一の半導体
チップの電極側へ延設されるボンディングワイヤとこの
他の導電部材との接合点を点Ｇ２とするとき、点Ｓ１を
始点とし、点Ｓ２を終点とするベクトルの配線電極部群
の配列方向の成分と、点Ｇ１を始点とし、点Ｇ２を終点
とするベクトルの配線電極部群の配列方向の成分とが逆
方向であることをいう。
【００２２】また本出願第８の発明は、本出願第７の発
明の半導体装置において、前記２つの導電部材を第二の
絶縁部材を介して立体交差させてなることを特徴とす
る。
【００２３】したがって、一層形成では絶縁性の問題に
より前記導電部材のパターンの引き回しが困難となる場
合においても、本出願第８の発明の半導体装置によれ
ば、第二の絶縁部材を介して二層以上に導電部材を形成
し、立体交差させるので、ボンディングワイヤの中継手
段たる導電部材の引き回しの自由度が増加するという利
点があり、これにより組立可能な半導体チップの組み合
わせをさらに多様にすることができるという利点があ
る。
【００２４】また本出願第９の発明は、本出願第５又は
第６の発明の半導体装置において、前記一の導電部材を
少なくとも１つ含む複数の導電部材が前記配線電極部群
のうちの各一の配線電極部にそれぞれ電気的に接続さ
れ、前記複数の導電部材からそれぞれ第二の半導体チッ
プ側へ延設されるボンディングワイヤと前記複数の導電
部材との各接合点の配列ピッチより、前記複数の導電部
材からそれぞれ第一の半導体チップの電極側へ延設され
るボンディングワイヤと前記複数の導電部材との各接合
点の配列ピッチの方が、前記配線電極部群の配列ピッチ
に整合していることを特徴とする。
【００２５】前記（本出願第５又は第６の発明に記載
の）一の導電部材を少なくとも１つ含むとしているの
は、複数の導電部材のうち少なくとも１つの導電部材に
ついて、第一の半導体チップの電極側へ延設されるボン
ディングワイヤとの接合点の位置が、第二の半導体チッ
プ側へ延設されるボンディングワイヤとの接合点に対し
て、前記配列方向であって前記一の配線電極部に近づく
方向に変位しているということが要件となるからであ
る。上下に積層配置される半導体チップの配列ピッチが
互いに整合しない場合には、配線板の配線電極部の配列
ピッチは最下部の半導体チップの電極の配列ピッチに合
わされて構成される。その場合、上チップの電極の配列
ピッチが配線板に備えられた配線電極部の配列ピッチに
整合しないこととなる。しかし本出願第９の発明の半導
体装置によれば、上チップの電極の配列ピッチが配線板
に備えられた配線電極部の配列ピッチに整合しない場合
であっても、上チップから配線電極部までの配線が、前
記導電部材によって中継されるとともに、その配線経路
がこの導電部材によって配線電極部群の配列ピッチに整
合されていくので、各ボンディングワイヤを短くするこ
とができ、配線板の配線電極部へのワイヤボンディング
を可能にし、ワイヤボンディングの作業性・信頼性を向
上させることができるという利点があり、これにより組
立可能な半導体チップの組み合わせをさらに多様にする
ことができるという利点がある。
【００２６】
【発明の実施の形態】以下に本発明の実施の形態の半導
体装置につき図面を参照して説明する。
【００２７】実施の形態１ まず、本発明の実施の形態１の半導体装置につき、図１
を参照して説明する。図１は本発明の実施の形態１の半
導体装置を示す半身断面図（ａ）及び半身平面図（ｂ）
である。
【００２８】図１に示すように、実施の形態１の半導体
装置は、基板１上に第一の半導体チップ４がダイボンド
され、さらに、第一の半導体チップ４の主面上に第二の
半導体チップ５ｂが積み重ねられてダイボンディングさ
れている。このとき、第二の半導体チップ５ｂは、第一
の半導体チップ４の主面上の縁部に形成された電極パッ
ド６を含む一定の領域を除く第一の半導体チップ４の主
面上の領域に接合しており、電極パッド６を含む一定の
領域が露出している。第二の半導体チップ５ｂもワイヤ
ボンディング用の電極パッド７を縁部に有する。電極パ
ッド６は基板１上に形成された配線の電極部たる配線電
極部２にボンディングワイヤ８によって電気的に接続さ
れる。配線電極部２は、基板１上に形成された配線及
び、基板１内に形成された多層配線層によって外部端子
たる半田ボール３と導通している。
【００２９】実施の形態１の半導体装置は、従来の半導
体装置１０２（図６（ｂ）参照）と同様に、第二の半導
体チップ５ｂが第一の半導体チップ４の縁から必要以上
かつワイヤボンディングの許容限度を超えて遠のいてい
る。すなわち、第一の半導体チップ４をワイヤボンディ
ング可能にするために必要な電極パッド６を含む一定の
領域以上の領域をあけ、さらに１本のボンディングワイ
ヤによるワイヤボンディングの許容限度を超えて第二の
半導体チップ５ｂの電極パッド７が配線電極部２から遠
距離に配置されている。
【００３０】しかし、実施の形態１の半導体装置には、
電極パッド６と電極パッド７との間に延在する第二の半
導体チップ５ｂの外縁３０と、電極パッド６との間の第
一の半導体チップ４の主面上に絶縁テープ材１０を介し
て第一の半導体チップ４と絶縁された導電部材１１が設
置されている。すなわち、上面に導電部材１１が形成さ
れた絶縁テープ材１０が第一の半導体チップ４の主面上
に貼付されている。そして、電極パッド７と導電部材１
１との間にボンディングワイヤ９ａが接続され、導電部
材１１と配線電極部２との間にボンディングワイヤ９ｂ
が接続されている。すなわち、第二の半導体チップ５ｂ
の電極パッド７はボンディングワイヤ９ａ、９ｂと導電
部材１１によって、基板１上の配線電極部２に電気的に
接続されている。したがって、実施の形態１の半導体装
置は、１本のボンディングワイヤによるワイヤボンディ
ングの許容限度を超えて第二の半導体チップ５ｂの電極
パッド７が配線電極部２から遠距離に配置されている
が、導電部材１１によってボンディングワイヤが中継さ
れ、２本のボンディングワイヤ９ａ、９ｂ及び導電部材
１１によって第二の半導体チップ５ｂのワイヤボンディ
ングを可能にしている。実施の形態１の半導体装置によ
れば、２本のボンディングワイヤ９ａ、９ｂに分割した
ことにより、ボンディングワイヤの長さを短くしたの
で、ボンディングワイヤの撓みを抑え、撓んだボンディ
ングワイヤがボンディングワイヤ８や第一の半導体チッ
プ４に接触し電気的にショートしてしまうということが
ない。
【００３１】なお、絶縁テープ材としてはポリイミドテ
ープ等を用い、テープ上に導電部材として銅箔パターン
等を形成することにより実施可能である。電極パッド６
の端から絶縁テープ材１０の端まで間隔及び絶縁テープ
材１０の端から第二の半導体チップ５ｂの外縁までの間
隔は、キャピラリツール、ウエッジツール等のワイヤボ
ンディングツールの先端がテープ材１０又は第二の半導
体チップ５ｂ端面に接触することを防止するためのマー
ジンとして設けておく。なお、ボンディングされたワイ
ヤの高さを所定のループ高さに確保するため、ワイヤボ
ンディングツールをボンディングワイヤの延設方向と逆
方向に一旦リバース動作させ、ワイヤを形成する技術を
採用している。この場合、かかるマージンとして、チッ
プマウントの位置精度誤差のためのマージンのみなら
ず、ワイヤボンディングツールのリバース動作マージン
をも考慮する必要がある。現在の技術でかかるマージン
の値は、ワイヤボンディングツールのリバース動作マー
ジンとして０．４ｍｍ、チップマウントの位置精度誤差
として、０．１５ｍｍとし、計０．５５ｍｍ程度とする
必要がある。また、導電部材１１に２以上のボンディン
グワイヤを接合可能にするには、ボンディングパッドと
なる面を導電部材１１に２以上設ける必要がある。現在
の技術でボンディングパッドの面積には、１ボンディン
グパッドにつき０．１ｍｍ四方の面積が必要となる。し
たがって、実施の形態１の半導体装置において、電極パ
ッド６の端から第二の半導体チップ５ｂの外縁までの間
隔は、現在の技術で、０．５５＋０．２＋０．５５＝
１．３０ｍｍ程度必要となる。１．３０ｍｍ程度のマー
ジンを第一の半導体チップ４上の相対する両側の外縁部
にとることができる場合には、本発明における中継手段
を両側の外縁部に設けることができる。１．３０ｍｍ程
度のマージンを第一の半導体チップ４上の相対する両側
の外縁部にとることができない場合であって、片側の外
縁部にのみとることができるときには、本発明における
中継手段を片側の外縁部に設けることができる。必要以
上にマージンがとれる場合には、導電部材１１を０．２
ｍｍ以上に長尺に形成し、ボンディングワイヤが長くな
るのを防ぐと良い。なお、第２の半導体チップ５ｂを第
１の半導体チップ４の中央に配置したときには、導電部
材１１を第１の半導体チップ４の４辺のうち少なくとも
２辺に設ければよい。また、第２の半導体チップ５ｂを
第１の半導体チップ４の１辺に片寄って配置したときに
は、導電部材１１を第１の半導体チップ４の４辺のうち
少なくとも１辺に設け、他方の辺は従来と同様のボンデ
ィングを採用してもよい。さらに、図１には、第１の半
導体チップ４と第２の半導体チップ５ｂの電極パッド
６、７を同一の配線電極部２に接続した例を示すが、図
２のＡ部に示すように別々の配線電極部２に接続しても
よい。
【００３２】実施の形態２ 次ぎに本発明の実施の形態２の半導体装置につき図２を
参照して説明する。図２は本発明の実施の形態２の半導
体装置を示す半身断面図（ａ）及び半身平面図（ｂ）で
ある。
【００３３】図２に示すように、実施の形態２の半導体
装置の基本構成は実施の形態１の半導体装置と同じであ
るが、テープ材は設置せずに、電極パッド６と電極パッ
ド７との間に延在する第二の半導体チップ５ｂの外縁３
０と、電極パッド６との間の第一の半導体チップ４の主
面に絶縁層（図示せず）を介して第一の半導体チップ４
の他の構成物と絶縁された導電部材１２が形成されてい
る点で異なる。そして、電極パッド７と導電部材１２と
の間にボンディングワイヤ９ａが接続され、導電部材１
２と配線電極部２との間にボンディングワイヤ９ｂが接
続されている。すなわち、第二の半導体チップ５ｂの電
極パッド７はボンディングワイヤ９ａ、９ｂと導電部材
１２によって、基板１上の配線電極部２に電気的に接続
されている。したがって、実施の形態２の半導体装置
は、１本のボンディングワイヤによるワイヤボンディン
グの許容限度を超えて第二の半導体チップ５ｂの電極パ
ッド７が配線電極部２から遠距離に配置されているが、
導電部材１１によってボンディングワイヤが中継され、
２本のボンディングワイヤ９ａ、９ｂによって第二の半
導体チップ５ｂのワイヤボンディングを可能にしてい
る。実施の形態１の半導体装置によれば、２本のボンデ
ィングワイヤ９ａ、９ｂに分割したことにより、ボンデ
ィングワイヤの長さを短くしたので、ボンディングワイ
ヤの撓みを抑え、撓んだボンディングワイヤがボンディ
ングワイヤ８や第一の半導体チップ４に接触し電気的に
ショートしてしまうということがない。
【００３４】なお、第一の半導体チップ４の形成プロセ
スを有効に利用し、電極パッド６を形成する工程と同一
工程でシリコン酸化物等の絶縁層の上に導電部材として
金属配線パターン等を形成することにより実施可能であ
る。
【００３５】実施の形態３ 次ぎに本発明の実施の形態３の半導体装置につき図３を
参照して説明する。図３は本発明の実施の形態３の半導
体装置を示す半身平面図である。
【００３６】実施の形態３の半導体装置の基本構成は実
施の形態１の半導体装置と同じであるが、図３に示すよ
うに、その導電部材の形状が異なる。すなわち、実施の
形態１の半導体装置における導電部材１１の外形はボン
ディングワイヤ延設方向を長辺とするほぼ長方形形状で
あったが、実施の形態３の半導体装置においては、絶縁
テープ材１０上にほぼコの字型の導電部材１３ａや、Ｌ
字型の導電部材１３ｂが形成されている。実施の形態３
の半導体装置電極において、電極パッド７ａは、配線接
続部２ｂに接続すべきものであり、電極パッド７ｂは、
配線接続部２ａに接続すべきものであるため、それぞれ
１本のボンディングワイヤで接続する場合には、ボンデ
ィングワイヤ同士を交差させなければならない（クロス
ボンディング）。
【００３７】しかし、実施の形態３の半導体装置におい
ては、電極パッド７ａと導電部材１３ｂとの間にボンデ
ィングワイヤ９ａ−１が接続され、導電部材１３ｂと配
線電極部２ｂとの間にボンディングワイヤ９ｂ−２が接
続されることにより、第二の半導体チップ５ｂの電極パ
ッド７ａはボンディングワイヤ９ａ−１、９ｂ−２と導
電部材１３ｂによって、基板１上の配線電極部２ｂに電
気的に接続されている。一方、電極パッド７ａに並設さ
れる電極パッド７ｂと導電部材１３ａとの間にボンディ
ングワイヤ９ａ−２が接続され、導電部材１３ａと配線
電極部２ａとの間にボンディングワイヤ９ｂ−１が接続
されることにより、第二の半導体チップ５ｂの電極パッ
ド７ｂはボンディングワイヤ９ａ−２、９ｂ−１と導電
部材１３ａによって、基板１上の配線電極部２ｂに電気
的に接続されている。配線電極部２ａ、２ｂの配列方向
は図面上左右方向である。また、導電部材１３ａとボン
ディングワイヤ９ａ−２との接合点から見た導電部材１
３ｂとボンディングワイヤ９ａ−１との接合点の方向
が、図面上左側であるのに対し、導電部材１３ａとボン
ディングワイヤ９ｂ−１との接合点から見た導電部材１
３ｂとボンディングワイヤ９ｂ−２との接合点の方向
が、図面上右側である。すなわち、２つの導電部材１３
ａ、１３ｂからそれぞれ第二の半導体チップ５ｂ側へ延
設されるボンディングワイヤ９ａ−１、９ａ−２と前記
２つの導電部材１３ａ、１３ｂとの各接合点の互いの位
置関係と、前記２つの導電部材１３ａ、１３ｂからそれ
ぞれ第一の半導体チップ４の電極パッド６側へ延設され
るボンディングワイヤ９ｂ−１、９ｂ−２と前記２つの
導電部材１３ａ、１３ｂとの各接合点の互いの位置関係
とが、配線電極部２ａ、２ｂの配列方向について逆であ
る。なお、実施の形態３の半導体装置の場合、図３に示
すように、配線電極部２ａ、２ｂの配列方向は、ボンデ
ィングワイヤ９ｂ−１、９ｂ−２と交差する第一の半導
体チップ４の辺３１と平行な方向に一致する。したがっ
て、「配線電極部２ａ、２ｂの配列方向について逆」
を、「ボンディングワイヤ９ｂ−１、９ｂ−２と交差す
る第一の半導体チップ４の辺３１と平行な方向について
逆」と言い換えることができる。同様に、実施の形態３
の半導体装置の場合、図３に示すように、配線電極部２
ａ、２ｂの配列方向は、ボンディングワイヤ９ａ−１、
９ａ−２と交差する第二の半導体チップ５ｂの辺３２と
平行な方向に一致する。したがって、「配線電極部２
ａ、２ｂの配列方向について逆」を、「ボンディングワ
イヤ９ａ−１、９ａ−２と交差する第二の半導体チップ
５ｂの辺３２と平行な方向について逆」と言い換えるこ
とができる。また、実施の形態３の半導体装置の場合、
図３に示すように、配線電極部２ａ、２ｂの配列方向
は、ボンディングワイヤ９ｂ−１、９ｂ−２と交差する
絶縁テープ材１０の辺３３と平行な方向に一致する。し
たがって、「配線電極部２ａ、２ｂの配列方向について
逆」を、「ボンディングワイヤ９ｂ−１、９ｂ−２と交
差する絶縁テープ材１０の辺３３と平行な方向について
逆」と言い換えることができる。
【００３８】さらに、導電部材１３ａとボンディングワ
イヤ９ｂ−１との接合点の位置が、導電部材１３ａとボ
ンディングワイヤ９ａ−２との接合点に対して、配線電
極部２ａ、２ｂの配列方向であって前記一の配線電極部
２ａに近づく方向に変位している。同様に、導電部材１
３ｂとボンディングワイヤ９ｂ−２との接合点の位置
が、導電部材１３ｂとボンディングワイヤ９ａ−１との
接合点に対して、配線電極部２ａ、２ｂの配列方向であ
って前記一の配線電極部２ｂに近づく方向に変位してい
る。以上のように、導電部材１３ａ、１３ｂのパターン
の引き回しにより、第二の半導体チップ５ｂ上に並列す
る電極パッド７ａ、７ｂの配線経路の位置関係が入れ替
えられるので、ボンディングワイヤ９ａ−１、９ａ−２
が交差することなく、また、ボンディングワイヤ９ｂ−
１、９ｂ−２が交差することなく第二の半導体チップ５
ｂはワイヤボンディングされている。これにより、実施
の形態３の半導体装置は、クロスボンディングを回避し
て、上チップのワイヤボンディングを可能にし、組立可
能な半導体チップの組み合わせの幅を広げるのである。
【００３９】実施の形態４ 次ぎに本発明の実施の形態４の半導体装置につき図４を
参照して説明する。図４は本発明の実施の形態４の半導
体装置を示す半身平面図である。
【００４０】実施の形態３の半導体装置においては、絶
縁テープ材１０は第一の半導体チップ４と絶縁するため
の一層とされ、その上に導電部材を一層に形成してい
た。しかし、上述のような配線経路の入れ替えを多数行
う場合には、導電部材同士の絶縁を一層上で確保するこ
とが難しくなる。そこで、実施の形態４の半導体装置で
は、図４に示すように、絶縁テープ材２０を２層とし
た。そして、第一の半導体チップ４と絶縁するための一
層目のテープ上に導電部材１４ａ、１４ｂ、１４ｃを形
成し、この上に２層目のテープを貼付し、さらにこの２
層目のテープ上に導電部材１５ａ、１５ｂ、１５ｃを形
成した。図４に示すように、例えば、導電部材１５ａを
２層目のテープを介して下層に位置する導電部材１４
ａ、１４ｂ、１４ｃと立体交差させている。例えば、導
電部材１４ｃを２層目のテープを介して上層に位置する
導電部材１５ａ、１５ｂ、１５ｃと立体交差させてい
る。なお、導電部材１４ａ、１４ｂ、１４ｃのボンディ
ングパッド部分は、２層目のテープを開口することによ
り露出させている。
【００４１】以上のように実施の形態４の半導体装置に
よれば、導電部材を立体交差させるので、ボンディング
ワイヤの中継手段たる導電部材の引き回しの自由度が増
加し、組立可能な半導体チップの組み合わせの幅が広が
るのである。なお、必要に応じ、絶縁テープ材２０を３
層以上とすることにより、導電部材を３層以上に形成し
ても良い。
【００４２】実施の形態５ 次ぎに本発明の実施の形態５の半導体装置につき図５を
参照して説明する。図５は本発明の実施の形態５の半導
体装置を示す半身平面図である。
【００４３】実施の形態５の半導体装置の基本構成は実
施の形態１の半導体装置と同じであるが、図５に示すよ
うに、その導電部材の形状が異なる。すなわち、実施の
形態１の半導体装置における導電部材１１の外形はボン
ディングワイヤ延設方向を長辺とするほぼ長方形形状で
あったが、実施の形態５の半導体装置においては、絶縁
テープ材１０上にＬ字型等の導電部材１６ａが形成され
ている。
【００４４】基板１上の配線電極部２の配列ピッチは、
最下部の半導体チップたる第一の半導体チップ４の電極
パッド６の配列ピッチに合わせて構成されるいるが、第
二の半導体チップ５ｂの電極パッド７は第一の半導体チ
ップ４の電極パッド６の配列ピッチと異なるため、配線
電極部２の配列ピッチに整合しないこととなる。しかし
実施の形態５の半導体装置は、導電部材１６ａとボンデ
ィングワイヤ９ｂとの接合点の位置が、導電部材１６ａ
とボンディングワイヤ９ａの接合点に対して、配線電極
部２の配列方向であって、接続すべき配線電極部２に近
づく方向に変位し、導電部材１６とボンディングワイヤ
９ｂとの接合点の配列ピッチが配線電極部２の配列ピッ
チに整合している。また、導電部材１６ｂのように、パ
ターン幅を広くしてもよい。このように、図面左右方向
に広いパターン（導電部材１６ａ、１６ｂ）を形成して
おくことで、電極パッド７、６の位置が異なる様々な半
導体チップに対し、同一の導電部材を用いることが可能
になる。それとともに、ボンディング時の位置合わせ精
度がそれほど高くなくてもボンディングできる。これら
の結果として、製造コストを低減することができる。し
たがって実施の形態５の半導体装置によれば、第二の半
導体チップ５ｂから配線電極部２までの配線が、導電部
材１６によって中継されるとともに、その配線経路がこ
の導電部材１６によって、配線電極部２の配列ピッチに
整合されていくので、各ボンディングワイヤを短くする
ことができ、基板１上の配線電極部２へのワイヤボンデ
ィングを可能にし、ワイヤボンディングの作業性・信頼
性を向上させることができる。よって、組立可能な半導
体チップの組み合わせをさらに多様にすることができ
る。
【００４５】以上の実施の形態１〜５において、第一の
半導体チップ４の電極パッド６に接合されるボンディン
グワイヤ８を基板１へ投影した線分と、導電部材１１、
１２、１３、１４、１５又は１６に接合され、この導電
部材から第一の半導体チップ４の電極パッド６側へ延設
されるボンディングワイヤ９ｂを基板１へ投影した線分
とは、所定間隔で乖離しており、そうなるように導電部
材１１、１２、１３、１４、１５又は１６を配置しボン
ディングワイヤの接合点を設定した。したがって、上か
ら見た場合にボンディングワイヤ同士が重合することが
ないので、ワイヤボンディング接続の外観検査を容易に
行うことができる。即ち、上のワイヤで下のワイヤが見
えなくなり、下のワイヤがボンディングされていないこ
とが確認できなくなるといった不具合がなくなり、ワイ
ヤボンディング接続の外観検査を容易に行うことができ
る。また、別の評価を行うと、導電部材１１、１２、１
３、１４、１５又は１６から第一の半導体チップ４の電
極パッド６側へ延設されるボンディングワイヤ９ｂと導
電部材１１、１２、１３、１４、１５又は１６との接合
点が、ボンディングワイヤ９ｂの延設方向に見て、第一
の半導体チップ４の互いに隣接する２つの電極パッド６
のボンディングワイヤ接合点の間に位置しており、そう
なるように導電部材１１、１２、１３、１４、１５又は
１６を配置しボンディングワイヤの接合点を設定した。
したがって、上から見た場合にボンディングワイヤ同士
が重合することがないので、ワイヤボンディング接続の
外観検査を容易に行うことができる。
【００４６】また、以上の実施の形態１〜５において
は、２つの半導体チップが積層搭載されるＢＧＡ型の半
導体装置を例にとって説明したが、本発明はこれに限ら
れない。すなわち、３つ以上の半導体チップを積層搭載
しても良い。その場合には、ボンディングワイヤの中継
手段たる前記導電部材を２以上の半導体チップの主面上
に設置しても良い。また、外部接続方式は、ＢＧＡに限
らず、ボール３が付いていないパッケージ（ＬＧＡ等）
の他のエリアアレイ型半導体装置や、ＱＦＰ等の周囲に
外部リードを備える半導体装置としても良い。また、配
線板は、プリント配線基板に限られず、リードフレーム
等を用いても良い。また、実装基板（配線板）にベアチ
ップ搭載し、直接実装基板にワイヤボンディングしても
良い。
【００４７】
【発明の効果】上述のように本発明は、ボンディングワ
イヤの中継手段たる前記導電部材を採用したことによ
り、上チップの電極と配線板の配線電極とを電気的に接
続するボンディングワイヤが分割され、それぞれのボン
ディングワイヤを、一本のボンディングワイヤによりボ
ンディングする場合より短くすることができ、ボンディ
ングワイヤの撓みを抑え、撓んだボンディングワイヤが
他のボンディングワイヤや半導体チップに接触し電気的
にショートしてしまうという問題の発生を抑えることが
できるという効果がある。これにより、物理的な制約に
よりチップ電極が配線板の配線電極部から遠距離になっ
てしまうような上チップたる半導体チップを、そのチッ
プサイズを設計変更することなく半導体装置中に組み込
むことができ、配線板上に複数の半導体チップを積み重
ねて搭載する場合に、組立可能な半導体チップの組み合
わせを多様にすることができ、汎用の半導体チップを適
用して様々な需要に低コストで応えることのできるとい
う効果がある。
【００４８】また、本発明は、前記導電部材が配設され
た１層又は２層以上のテープを半導体チップの主面上に
貼付する構成を採用したこと、前記導電部材の配置又は
パターンによりボンディングワイヤの重合や、クロスボ
ンディングを回避したこと、さらに、上下に積層配置さ
れる半導体チップの電極パッドの配列ピッチの整合性を
導電部材で仲介することにより向上させたことにより、
上チップのワイヤボンディングを可能にし、ＭＣＭ、Ｍ
ＣＰにおけるワイヤボンディングの信頼性の向上に貢献
し、組立可能な半導体チップの組み合わせの幅をさらに
広げ、ＭＣＭ、ＭＣＰのバリエーションを豊かにするこ
とができた。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置を示す半
身断面図（ａ）及び半身平面図（ｂ）である。
【図２】 本発明の実施の形態２の半導体装置を示す半
身断面図（ａ）及び半身平面図（ｂ）である。
【図３】 本発明の実施の形態３の半導体装置を示す半
身平面図である。
【図４】 本発明の実施の形態４の半導体装置を示す半
身平面図である。
【図５】 本発明の実施の形態５の半導体装置を示す半
身平面図である。
【図６】 従来の半導体半導体装置１０１を示す半身平
面図（ａ）、及び従来の半導体半導体装置１０２を示す
半身平面図（ｂ）である。
【符号の説明】
１０１、１０２ ＢＧＡ型の半導体半導体装置 １ 基板 ２、２ａ、２ｂ 配線電極部 ３ 半田ボール ４ 第一の半導体チップ ５ａ ５ｂ 第二の半導体チップ ６ 電極パッド ７ 電極パッド ８、９、９ａ、９ｂ、９ａ−１、９ａ−２、９ｂ−１、
９ｂ−２ボンディングワイヤ １０ 絶縁テープ材 １１、１２、１３ａ、１３ｂ、１４ａ、１４ｂ、１４
ｃ、１５ａ、１５ｂ、１５ｃ、１６ 導電部材 ２０ （２層構成の）絶縁テープ材
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 25/00 - 25/18 H01L 21/60

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一
    の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボ
    ンディングされる第二の半導体チップとを備える半導体
    装置において、 第一の半導体チップの前記主面上に絶縁部材を介して第
    一の半導体チップと絶縁された導電部材が設置され、 前記導電部材は、第一の半導体チップの電極と第二の半
    導体チップの電極との間に延在する第二の半導体チップ
    の外縁と、前記第一の半導体チップの電極との間に配置
    され、２以上のボンディングワイヤが接合可能にされて
    なり、 前記導電部材から第一の半導体チップの電極側へ延設さ
    れるボンディングワイヤと前記導電部材との接合点が、
    前記延設の方向に見て、第一の半導体チップの互いに隣
    接する２つの電極のボンディングワイヤ接合点の間に位
    置する ことを特徴とする半導体装置。
  2. 【請求項２】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一
    の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボ
    ンディングされる第二の半導体チップとを備える半導体
    装置において、 第一の半導体チップの前記主面に絶縁層を介して第一の
    半導体チップの他の構成物と絶縁された導電部材が形成
    され、 前記導電部材は、第一の半導体チップの電極と第二の半
    導体チップの電極との間に延在する第二の半導体チップ
    の外縁と、前記第一の半導体チップの電極との間に配置
    され、２以上のボンディングワイヤが接合可能にされて
    なり、 前記導電部材から第一の半導体チップの電極側へ延設さ
    れるボンディングワイヤと前記導電部材との接合点が、
    前記延設の方向に見て、第一の半導体チップの互いに隣
    接する２つの電極のボンディングワイヤ接合点の間に位
    置する ことを特徴とする半導体装置に記載の半導体装
    置。
  3. 【請求項３】 前記絶縁部材をテープ材とすることを特
    徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 第一の半導体チップの電極に接合される
    ボンディングワイヤの前記配線板への投影と前記導電部
    材から第一の半導体チップの電極側へ延設されるボンデ
    ィングワイヤの前記配線板への投影とが所定間隔で乖離
    するか又は一の共有点を有するように、前記導電部材か
    ら第一の半導体チップの電極側へ延設されるボンディン
    グワイヤと前記導電部材との接合点が配置されてなるこ
    とを特徴とする請求項１、請求項２又は請求項３に記載
    の半導体装置。
  5. 【請求項５】 配線板と、 前記配線板に搭載されてワイヤボンディングされる第一
    の半導体チップと、 第一の半導体チップの主面上に積み重ねられてワイヤボ
    ンディングされる第二の半導体チップとを備える半導体
    装置において、 第一の半導体チップの前記主面上に絶縁部材を介して第
    一の半導体チップと絶縁されてた設置される導電部材
    と、第一の半導体チップの前記主面に絶縁層を介して第
    一の半導体チップの他の構成物と絶縁されて形成される
    導電部材との少なくとも一方の導電部材を備え、 当該導電部材は、第一の半導体チップの電極と第二の半
    導体チップの電極との間に延在する第二の半導体チップ
    の外縁と、前記第一の半導体チップの電極との間に配置
    され、２以上のボンディングワイヤが接合可能にされて
    なり、 前記導電部材から第一の半導体チップの電極側へ延設さ
    れるボンディングワイヤと前記導電部材との接合点が、
    前記延設の方向に見て、第一の半導体チップの互いに隣
    接する２つの電極のボンディングワイヤ接合点の間に位
    置し、 前記導電部材のうち一の導電部材が前記配線板に備えら
    れた一定の配列方向を持つ配線電極部群のうち一の配線
    電極部に電気的に接続され、 前記導電部材から第一の半導体チップの電極側へ延設さ
    れるボンディングワイヤと前記導電部材との接合点の位
    置が、前記導電部材から第二の半導体チップ側へ延設さ
    れるボンディングワイヤと前記導電部材との接合点に対
    して、前記配列方向であって前記一の配線電極部に近づ
    く方向に変位していることを特徴とする半導体装置 。
  6. 【請求項６】 前記導電部材のうち一の導電部材が前記
    配線板に備えられた一定の配列方向を持つ配線電極部群
    のうち一の配線電極部に電気的に接続され、前記導電部
    材から第一の半導体チップの電極側へ延設されるボンデ
    ィングワイヤと前記導電部材との接合点の位置が、前記
    導電部材から第二の半導体チップ側へ延設されるボンデ
    ィングワイヤと前記導電部材との接合点に対して、前記
    配列方向であって前記一の配線電極部に近づく方向に変
    位していることを特徴とする請求項１から請求項４のう
    ちいずれか一に記載の半導体装置。
  7. 【請求項７】 前記一の導電部材を少なくとも１つ含む
    ２つの導電部材が前記配線電極部群のうちの各一の配線
    電極部にそれぞれ電気的に接続され、 前記２つの導電部材からそれぞれ第二の半導体チップ側
    へ延設されるボンディングワイヤと前記２つの導電部材
    との各接合点の互いの位置関係と、前記２つの導電部材
    からそれぞれ第一の半導体チップの電極側へ延設される
    ボンディングワイヤと前記２つの導電部材との各接合点
    の互いの位置関係とが、前記配列方向について逆である
    ことを特徴とする請求項５又は請求項６に記載の半導体
    装置。
  8. 【請求項８】 前記２つの導電部材を第二の絶縁部材を
    介して立体交差させてなることを特徴とする請求項７に
    記載の半導体装置。
  9. 【請求項９】 前記一の導電部材を少なくとも１つ含む
    複数の導電部材が前記配線電極部群のうちの各一の配線
    電極部にそれぞれ電気的に接続され、 前記複数の導電部材からそれぞれ第二の半導体チップ側
    へ延設されるボンディングワイヤと前記複数の導電部材
    との各接合点の配列ピッチより、前記複数の導電部材か
    らそれぞれ第一の半導体チップの電極側へ延設されるボ
    ンディングワイヤと前記複数の導電部材との各接合点の
    配列ピッチの方が、前記配線電極部群の配列ピッチに整
    合していることを特徴とする請求項５又は請求項６に記
    載の半導体装置。
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JP3865055B2 (ja) 2001-12-28 2007-01-10 セイコーエプソン株式会社 半導体装置の製造方法
JP4615189B2 (ja) * 2003-01-29 2011-01-19 シャープ株式会社 半導体装置およびインターポーザチップ
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CN100449743C (zh) * 2005-09-29 2009-01-07 南茂科技股份有限公司 芯片结构与堆叠式芯片封装结构
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JP4445511B2 (ja) 2007-03-23 2010-04-07 株式会社東芝 マルチチップ半導体装置
JP2008243886A (ja) * 2007-03-26 2008-10-09 Seiko Epson Corp 半導体装置およびそれに用いる中継配線基板
JP2007214582A (ja) * 2007-03-29 2007-08-23 Sharp Corp 半導体装置およびインターポーザチップ
US20100219532A1 (en) * 2007-06-01 2010-09-02 Kenji Yamasaki Semiconductor device
JP5126002B2 (ja) * 2008-11-11 2013-01-23 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
JP5099714B2 (ja) * 2009-04-27 2012-12-19 ルネサスエレクトロニクス株式会社 マルチチップモジュール
JP2015177171A (ja) * 2014-03-18 2015-10-05 ルネサスエレクトロニクス株式会社 半導体装置
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