JP7412310B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP7412310B2
JP7412310B2 JP2020153923A JP2020153923A JP7412310B2 JP 7412310 B2 JP7412310 B2 JP 7412310B2 JP 2020153923 A JP2020153923 A JP 2020153923A JP 2020153923 A JP2020153923 A JP 2020153923A JP 7412310 B2 JP7412310 B2 JP 7412310B2
Authority
JP
Japan
Prior art keywords
conductive
semiconductor device
bump
conductive bump
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020153923A
Other languages
English (en)
Other versions
JP2022047892A (ja
Inventor
亨 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2020153923A priority Critical patent/JP7412310B2/ja
Publication of JP2022047892A publication Critical patent/JP2022047892A/ja
Application granted granted Critical
Publication of JP7412310B2 publication Critical patent/JP7412310B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48475Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball
    • H01L2224/48476Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009Pre-treatment of the connector or the bonding area
    • H01L2224/85051Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections

Landscapes

  • Wire Bonding (AREA)

Description

本開示は、半導体装置およびその製造方法に関する。
従来、半導体素子における電極の表面に金属バンプを配置し、当該金属バンプにワイヤボンドを行う半導体装置の製造方法が知られている(たとえば、特開2003-303847号公報参照)。
特開2003-303847号公報
上述した特開2003-303847号公報においては、キャピラリに保持された金属ワイヤの先端部を放電電極からの放電により溶融させてボール状とし、当該溶融金属からなるボールを電極の表面に融着させることで金属バンプを形成している。しかし、このような方法で形成される金属バンプには、その平面形状やサイズに制約があった。そのため、電極が形成された半導体素子の端部と、金属バンプに接続されたワイヤとの間の距離を十分に確保することが難しかった。半導体素子の端部とワイヤとの間の距離を十分に確保できない場合、当該半導体素子以外の素子とワイヤとの間で短絡が発生するといった不良が発生する恐れがある。
本開示は、不良の発生を抑制する事が可能な半導体装置およびその製造方法を提供することを目的とする。
本開示にしたがった半導体装置の製造方法は、電極を有する半導体素子を準備する工程と、電極上に、導電性バンプ部を形成する工程と、導電性バンプ部上に導電性ワイヤを接続する工程と、を備える。導電性バンプ部を形成する工程は、電極上に、第1導電性部材を塗布する工程と、第1導電性バンプを形成する工程とを含む。第1導電性バンプを形成する工程では、第1導電性部材を加熱することにより硬化させて、第1導電性バンプを形成する。第1導電性バンプは、導電性バンプ部に含まれる。
上記によれば、不良の発生を抑制する事が可能な半導体装置が得られる。
実施の形態1に係る半導体装置の製造方法を示すフローチャートである。 実施の形態1に係る半導体装置を示す部分断面模式図である。 実施の形態1に係る半導体装置を示す模式図である。 半導体装置の製造方法の比較例を説明するための模式図である。 半導体装置の製造方法の比較例を説明するための模式図である。 半導体装置の製造方法の比較例を説明するための模式図である。 実施の形態2に係る半導体装置の製造方法を示すフローチャートである。 実施の形態2に係る半導体装置を示す部分断面模式図である。 実施の形態3に係る半導体装置の製造方法を示すフローチャートである。 実施の形態3に係る半導体装置を示す部分平面模式図である。 実施の形態3に係る半導体装置を示す部分断面模式図である。 実施の形態4に係る半導体装置の製造方法を示すフローチャートである。 実施の形態4に係る半導体装置を示す部分模式図である。 実施の形態5に係る半導体装置の製造方法を示すフローチャートである。 実施の形態5に係る半導体装置を示す部分断面模式図である。
以下、本開示の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。
実施の形態1.
<半導体装置の製造方法>
図1は、実施の形態1に係る半導体装置の製造方法を示すフローチャートである。図2は、実施の形態1に係る半導体装置を示す部分断面模式図である。図3は、実施の形態1に係る半導体装置を示す模式図である。なお、図2は図3に示した半導体装置における半導体素子2近傍の部分断面模式図である。
図1に示す半導体装置の製造方法では、まず準備工程(S10)を実施する。この工程(S10)では、電極21を有する半導体素子2(図2参照)を準備する。当該半導体素子2は、基板20の表面に実装されていてもよい。半導体素子2と隣接する位置に、他の半導体素子4が配置されていてもよい。
次に、半導体素子の電極へ第1導電性部材を塗布する工程(S20)を実施する。この工程(S20)では、半導体素子2の電極21上に、第1導電性部材を塗布する。第1導電性部材は、電極21上に点状に塗布される。第1導電性部材の塗布方法としては、任意の方法を採用できるが、たとえば空圧式ディスペンサーまたは機械式ポンプを用いて、流動性を有する第1導電性部材を半導体素子2の電極21上に塗布する。
次に、熱硬化工程(S30)を実施する。この工程(S30)では、第1導電性部材を加熱することにより硬化させて、第1導電性バンプ6aを形成する。上記工程(S20)および工程(S30)は、図2に示すように半導体素子2の電極21上に、導電性バンプ部6を形成する工程である。つまり、第1導電性バンプ6aは導電性バンプ部6を構成する。
次に、ワイヤボンド工程(S40)を実施する。この工程(S40)では、導電性バンプ部6としての第1導電性バンプ6a上に導電性ワイヤ1を接続する。この結果、図2に示すように半導体素子2の電極21上に第1導電性バンプ6aが形成され、当該第1導電性バンプ6a上に導電性ワイヤ1が接続された構造を有する半導体装置が得られる。なお、導電性ワイヤ1において第1導電性バンプ6aに接続された端部と反対側に位置する端部は、たとえば図3に示すように他の半導体素子2に接続される。他の半導体素子2は、リードフレーム22の表面上に実装されている。なお、他の半導体素子2は基板20の表面に実装されていてもよい。
その後、基板20における他の電子部品の実装、リードフレームと半導体素子または基板20との接合、樹脂封止などを実施する。このようにして、本実施の形態に係る半導体装置を得ることができる。
<半導体装置の構成>
上述のような半導体装置の製造方法によって得られた半導体装置では、図2および図3に示すように、半導体素子2の電極21に対して導電性バンプ部6を介して導電性ワイヤ1が接続されている。このため、導電性バンプ部6が形成されていない状態よりも、他の半導体素子4と導電性ワイヤ1との絶縁距離を大きくすることができる。
<作用効果>
本開示にしたがった半導体装置の製造方法は、電極21を有する半導体素子2を準備する工程(S10)と、電極上に、導電性バンプ部6を形成する工程(S20,S30)と、導電性バンプ部上に導電性ワイヤ1を接続する工程(S40)と、を備える。導電性バンプ部6を形成する工程(S20,S30)は、電極21上に、第1導電性部材を塗布する工程(S20)と、第1導電性バンプ6aを形成する工程(S30)とを含む。第1導電性バンプ6aを形成する工程(S30)では、第1導電性部材を加熱することにより硬化させて、第1導電性バンプ6aを形成する。第1導電性バンプ6aは、導電性バンプ部6に含まれる。
このようにすれば、導電性ワイヤ1と半導体素子2の電極21以外の領域あるいは他の半導体素子4とを間の距離を、第1導電性バンプ6aが形成されていない場合よりも大きくすることができる。そのため、半導体素子2を樹脂封止する場合に、モールド用の樹脂が流動することによって導電性ワイヤ1が変形しても、当該導電性ワイヤ1が他の半導体素子4などと接触する可能性を低減できる。このため、導電性ワイヤ1と他の半導体素子4との短絡といった不良の発生を抑制できる。
また、第1導電性バンプ6aを、第1導電性部材を塗布してから加熱、硬化させるという手法で形成しているので、第1導電性部材の塗布形状や厚みを制御する自由度を大きくする事ができる。この結果、第1導電性バンプ6aの形状や厚みを、半導体素子2と導電性ワイヤ1との位置関係を考慮して適切に設定できる。このため、上述した不良の発生をより抑制できる。
ここで、比較例としてショートボンディング動作によってバンプを形成する方法を説明する。図4から図6は、半導体装置の製造方法の比較例を説明するための模式図である。
図4に示すように、ワイヤボンド装置のボンディングヘッド部は、超音波ホーン8と、キャピラリ7とを含む。キャピラリ7は超音波ホーン8の先端部に取り付けられている。キャピラリ7の先端から導電性ワイヤ1が延びている。導電性ワイヤ1の先端部に向けて、スパークロット9が配置されている。スパークロット9から導電性ワイヤ1の先端部に向けて放電を発生させることで、導電性ワイヤ1の先端部を部分的に溶融させ、球状のFAB(Free Air Ball)10を形成する。
次に、導電性ワイヤ1の先端部にFAB10が形成された後、超音波ホーン8とキャピラリ7とを有するボンディングヘッド部を上下方向(図5の矢印30により示す方向)に移動させ、FAB10を半導体素子2の電極(図示せず)に押しつけた状態でFAB10に超音波を印加する。このようにして、FAB10を半導体素子2の電極に固着させて図5に示すバンプ3を形成する。
また、図6に示すように、形成されたバンプ3上にさらに上述した動作を行うことにより、導電性ワイヤ1のFAB10を先に形成されていたバンプ3上に重ねてバンプの高さを高くすることもできる。
上述した半導体装置の製造方法の比較例では、バンプ3を形成する導電性ワイヤ1の径やFAB10の大きさに制約があるため、十分な大きさの導電性バンプ部6を形成することが難しかった。また、図6に示すようにバンプ3を重ねて形成する場合にその形状を制御することが難しい場合があった。
一方、本実施の形態に係る半導体装置の製造方法では、空圧式ディスペンサーまたは機械式ポンプを用いて、流動性を有する第1導電性部材を半導体素子2の電極21上に配置する。このため、第1導電性部材の厚みやサイズを任意に調整できる。このため、十分な厚さや広さを有する第1導電性バンプ6aを容易に形成できる。
実施の形態2.
<半導体装置の製造方法>
図7は、実施の形態2に係る半導体装置の製造方法を示すフローチャートである。図8は、実施の形態2に係る半導体装置を示す部分断面模式図である。
図7に示した半導体装置の製造方法は、基本的に図1に示した半導体装置の製造方法と同様の工程(S10、S20,S30,S40)を備えるが、さらに第2導電性バンプ6bを形成する工程を備えている。以下、説明する。
図7に示した半導体装置の製造方法では、まず図1に示した半導体装置の製造方法と同様に工程(S10)、工程(S20)、工程(S30)を実施する。その後、半導体素子の電極へ第2導電性部材を塗布する工程(S240)を実施する。この工程(S240)では、半導体素子2の電極21上に形成された第1導電性バンプ6a上に、第2導電性部材を塗布する。
その後、熱硬化工程(S250)を実施する。この工程(S250)は、第2導電性バンプ6bを形成する工程である。具体的には、この工程(S250)では、第2導電性部材を加熱することにより硬化させて、第2導電性バンプ6bを形成する。つまり、図8に示すように導電性バンプ部6は、第1導電性バンプ6aと、当該第1導電性バンプ6a上に積層された第2導電性バンプ6bとを含む。
次に、図1に示した半導体装置の製造方法と同様にワイヤボンド工程(S40)を実施する。その後、基板20における他の電子部品の実装、リードフレームと半導体素子または基板20との接合、樹脂封止などを実施する。このようにして、本実施の形態に係る半導体装置を得ることができる。
<半導体装置の構成>
上述のような半導体装置の製造方法によって得られた半導体装置では、図8に示すように、半導体素子2の電極21に対して積層構造の導電性バンプ部6を介して導電性ワイヤ1が接続されている。導電性バンプ部6は、電極21の表面に接続された第1導電性バンプ6aと、当該第1導電性バンプ6a上に積層された第2導電性バンプ6bとを含む。このため、図2に示したような単層の導電性バンプ部6よりも導電性バンプ部6の高さを高くできる。したがって、他の半導体素子4と導電性ワイヤ1との距離をより大きくすることができる。
<作用効果>
本実施形態に係る半導体装置の製造方法では、導電性バンプ部6を形成する工程は、第1導電性バンプ上に、第2導電性部材を塗布する工程(S240)と、第2導電性バンプ6bを形成する工程(S250)とを含む。第2導電性バンプを形成する工程(S250)では、第2導電性部材を加熱することにより硬化させて、第2導電性バンプ6bを形成する。第2導電性バンプ6bは、導電性バンプ部6に含まれる。つまり、導電性バンプ部6は、第1導電性バンプ6aと、第1導電性バンプ6a上に積層された第2導電性バンプ6bとを含む。
この場合、実施の形態1と同様の効果を得られるとともに、他の半導体素子4と導電性ワイヤ1との距離をより大きくすることができる。このため、導電性ワイヤ1と他の半導体素子4との短絡といった不良の発生確立を実施の形態1より低減できる。
実施の形態3.
<半導体装置の製造方法>
図9は、実施の形態3に係る半導体装置の製造方法を示すフローチャートである。図10は、実施の形態3に係る半導体装置を示す部分平面模式図である。図11は、実施の形態3に係る半導体装置を示す部分断面模式図である。
図9に示した半導体装置の製造方法は、基本的に図7に示した半導体装置の製造方法と同様の工程を備えるが、第1導電性部材の形状、第2導電性部材の数、さらに第1導電性バンプ6aと第2導電性バンプ6bのそれぞれに導電性ワイヤとしての第1導電性ワイヤ1aおよび第2導電性ワイヤ1bが接続されている点が異なる。以下、説明する。
図9に示した半導体装置の製造方法では、まず図1に示した半導体装置の製造方法と同様に工程(S10)を実施する。その後、半導体素子の電極への第1導電性部材を塗布する工程(S320)を実施する。この工程(S320)では、半導体素子2の電極21上に、第1導電性部材を第1の方向に沿って帯状に塗布する。第1導電性部材の塗布方法としては、任意の方法を採用できるが、たとえば空圧式ディスペンサーまたは機械式ポンプを用いた塗布方法を採用できる。
次に、図1に示した半導体装置の製造方法と同様に、熱硬化工程(S30)を実施する。この工程(S30)では、第1導電性部材を加熱することにより硬化させて、図10に示す帯状の第1導電性バンプ6aを形成する。上記工程(S320)および工程(S30)は、半導体素子4の電極21上に、導電性バンプ部6を形成する工程の一部である。つまり、第1導電性バンプ6aは導電性バンプ部6に含まれる。
次に、半導体素子の電極へ第2導電性部材を塗布する工程(S340)を実施する。この工程(S340)では、半導体素子2の電極21上に形成された帯状の第1導電性バンプ6a上の複数箇所に、第2導電性部材を塗布する。第2導電性部材を塗布する方法としては、工程(S320)において第1導電性部材を塗布する為に餅田方法と同様に任意の方法を採用できる。第2導電性部材の平面形状は任意の形状とすることができるが、たとえば円形状、四角形状、楕円形状、図10に示した角部が曲面状の四角形状などとすることができる。
その後、熱硬化工程(S350)を実施する。この工程(S350)は、第2導電性バンプ6bを形成する工程である。具体的には、この工程(S350)では、複数の第2導電性部材を加熱することにより硬化させて、複数の第2導電性バンプ6bを形成する。つまり、図10に示すように導電性バンプ部6は、平面形状が帯状の第1導電性バンプ6aと、当該第1導電性バンプ6a上に複数個分散配置された第2導電性バンプ6bとを含む。
次に、ワイヤボンド工程(S360)を実施する。この工程(S360)では、第1導電性バンプ6aにおいて第2導電性バンプ6bが配置されていない上部表面の部分に第1導電性ワイヤ1aを接続する。
次に、ワイヤボンド工程(S370)を実施する。この工程(S370)では、第2導電性バンプ6b上に導電性ワイヤとしての第2導電性ワイヤ1bを接続する。なお、上記工程(S360)および工程(S370)は図7に示した半導体装置の製造方法における工程(S40)に対応する。
その後、基板20における他の電子部品の実装、リードフレームと半導体素子または基板20との接合、樹脂封止などを実施する。このようにして、本実施の形態に係る半導体装置を得ることができる。
<半導体装置の構成>
本開示にしたがった半導体装置は、基板20と、電極21を有する半導体素子2と、平面形状が帯状の第1導電性バンプ6aと、複数の第2導電性バンプ6bと、第1導電性ワイヤ1aと、第2導電性ワイヤ1bとを主に備える。第1導電性バンプ6aは、電極21上に形成される。複数の第2導電性バンプ6bは、第1導電性バンプ6a上に分散して配置される。第1導電性ワイヤ1aは、第1導電性バンプ6aに接続される。第2導電性ワイヤ1bは、第2導電性バンプ6b上に接続される。第1導電性ワイヤ1aと第2導電性ワイヤ1bとは同じ方向に沿うように形成されている。なお、第1導電性バンプ6aに複数の第1導電性ワイヤ1aが接続されていてもよい。
<作用効果>
上記半導体装置の製造方法において、第1導電性部材を塗布する工程(S320)では、電極21上において第1方向に沿って伸びる帯状に第1導電性部材が塗布される。第2導電性部材を塗布する工程(S340)では、第1導電性バンプ6a上の複数箇所に第2導電性部材を塗布する。導電性ワイヤを接続する工程は、第1導電性バンプ6a上に第1導電性ワイヤを接続する工程(S360)と、第2導電性バンプ6b上に第2導電性ワイヤを接続する工程とを含む。
この場合、実施の形態2に係る半導体装置の製造方法と同様の効果が得られるとともに、面積の小さな半導体素子2に対して複数の導電性ワイヤ1を容易に接続できる。また、同じ方向に延びる第1導電性ワイヤ1aと第2導電性ワイヤ1bとの間の距離についても、第2導電性バンプ6b上に第2導電性ワイヤ1bを接続しているため、当該距離を十分に大きくすることができる。
本開示にしたがった半導体装置は、電極21を有する半導体素子2と、第1導電性バンプ6aと、複数の第2導電性バンプ6bと、第1導電性ワイヤ1aと、第2導電性ワイヤ1bとを備える。第1導電性バンプ6aは、電極上に帯状に形成される。複数の第2導電性バンプ6bは、第1導電性バンプ6a上に形成される。第1導電性ワイヤ1aは、第1導電性バンプ6aに接続される。第2導電性ワイヤ1bは、第2導電性バンプ6b上に接続される。
このようにすれば、導電性ワイヤ1と他の半導体素子4との短絡といった不良の発生を抑制できるとともに、第1導電性ワイヤ1aと第2導電性ワイヤ1bとの接触といった不良の発生も抑制できる半導体装置が実現できる。
実施の形態4.
<半導体装置の製造方法>
図12は、実施の形態4に係る半導体装置の製造方法を示すフローチャートである。図13は、実施の形態4に係る半導体装置を示す部分模式図である。
図7に示した半導体装置の製造方法は、基本的に図1に示した半導体装置の製造方法と同様の工程(S10、S20,S30,S40)を備えるが、さらに第2導電性バンプ6bを形成する工程を備えている。以下、説明する。
図7に示した半導体装置の製造方法では、まず図1に示した半導体装置の製造方法と同様に工程(S10)を実施する。その後、半導体素子の電極への第1導電性部材を塗布する工程(S420)を実施する。この工程(S420)では、半導体素子2の電極21上に、第1導電性部材を第1の方向に沿って帯状に塗布する。第1導電性部材の塗布方法としては、任意の方法を採用できるが、たとえば空圧式ディスペンサーまたは機械式ポンプを用いた塗布方法を採用できる。
次に、図1に示した半導体装置の製造方法と同様に、熱硬化工程(S30)を実施する。この工程(S30)では、第1導電性部材を加熱することにより硬化させて、図13に示す帯状の第1導電性バンプ6aを形成する。上記工程(S420)および工程(S30)は、半導体素子4の電極21上に、導電性バンプ部6を形成する工程である。つまり、第1導電性バンプ6aは導電性バンプ部6に相当する。
次に、ワイヤボンド工程(S440)を実施する。この工程(S440)では、第1導電性バンプ6a上に複数の導電性ワイヤとして複数の第1導電性ワイヤ1aを接続する。
その後、基板20における他の電子部品の実装、リードフレームと半導体素子または基板20との接合、樹脂封止などを実施する。このようにして、本実施の形態に係る半導体装置を得ることができる。
<半導体装置の構成>
本開示にしたがった半導体装置は、基板(図示せず)と、電極21を有する半導体素子2と、電極21上に帯状に形成された第1導電性バンプ6aと、複数の第1導電性ワイヤ1aとを主に備える。複数の第1導電性ワイヤ1aは、第1導電性バンプ6aに接続されている。複数の第1導電性ワイヤ1aは、互いに間隔を隔てて配置されている。複数の第1導電性ワイヤ1aは、同じ方向に沿って延びている。
<作用効果>
上記半導体装置の製造方法において、第1導電性部材を塗布する工程(S420)では、電極21上において第1方向に沿って伸びる帯状に第1導電性部材が塗布される。導電性ワイヤを接続する工程(S440)では、第1導電性バンプ6a上に複数の導電性ワイヤとしての複数の第1導電性ワイヤ1aを接続する。
この場合、実施の形態1に係る半導体装置の製造方法と同様の効果が得られるとともに、面積の小さな半導体素子2に対して複数の第1導電性ワイヤ1aを容易に接続できる。
本開示にしたがった半導体装置は、電極21を有する半導体素子2と、電極21上に帯状に形成された第1導電性バンプ6aと、複数の導電性ワイヤとしての第1導電性ワイヤ1aを備える。複数の第1導電性ワイヤ1aは、第1導電性バンプ6aに接続されている。
このようにすれば、導電性ワイヤ1と他の半導体素子4(図2参照)との短絡といった不良の発生を抑制できる。また、第1導電性バンプ6aが帯状に形成されているので、第1導電性バンプ6a上において複数の第1導電性ワイヤ1aを分散配置できる。このため、複数の第1導電性ワイヤ1a同士の接触といった不良の発生も抑制できる半導体装置が実現できる。
実施の形態5.
<半導体装置の製造方法>
図14は、実施の形態5に係る半導体装置の製造方法を示すフローチャートである。図15は、実施の形態5に係る半導体装置を示す部分断面模式図である。
図14に示した半導体装置の製造方法は、基本的に図1に示した半導体装置の製造方法と同様の工程(S10、S20,S30,S40)を備えるが、さらに上層導電性バンプ6cを形成する工程、および上層導電性ワイヤ1cを接続する工程を備えている。以下、説明する。
図14に示した半導体装置の製造方法では、まず図1に示した半導体装置の製造方法と同様に工程(S10)、工程(S20)、工程(S30)、工程(S40)を実施する。その後、導電性ワイヤへの上層導電性部材を塗布する工程(S550)を実施する。この工程(S550)では、導電性ワイヤとしての第1導電性ワイヤ1a上に、第1導電性部材を塗布する。上層導電性部材の塗布方法としては、任意の方法を採用できるが、たとえば空圧式ディスペンサーまたは機械式ポンプを用いた塗布方法を採用できる。
次に、熱硬化工程(S560)を実施する。この工程(S560)では、上層導電性部材を加熱することにより硬化させて、図15に示す上層導電性バンプ6cを形成する。
次に、ワイヤボンド工程(S570)を実施する。この工程(S570)では、上層導電性バンプ6c上に上層導電性ワイヤ1cを接続する。
その後、基板20における他の電子部品の実装、リードフレームと半導体素子または基板20との接合、樹脂封止などを実施する。このようにして、本実施の形態に係る半導体装置を得ることができる。
<半導体装置の構成>
本開示にしたがった半導体装置は、基板20と、電極21を有する半導体素子2と、電極21上に形成された導電性バンプ部6としての第1導電性バンプ6aと、導電性ワイヤ1としての第1導電性ワイヤ1aと、上層導電性バンプ6cと、上層導電性ワイヤ1cとを主に備える。第1導電性ワイヤ1aは、第1導電性バンプ6aに接続されている。第1導電性バンプ6a上の領域において、第1導電性ワイヤ1a上に上層導電性バンプ6cが配置されている。上層導電性ワイヤ1cは、上層導電性バンプ6cに接続されている。第1導電性ワイヤ1aと上層導電性ワイヤ1cとは、互いに間隔を隔てて配置されている。第1導電性ワイヤ1aと上層導電性ワイヤ1cとは、同じ方向に沿って延びている。
<作用効果>
上記半導体装置の製造方法は、上層導電性部材を塗布する工程(S550)と、上層導電性バンプを形成する工程(S560)と、上層導電性ワイヤ1cを接続する工程(S570)とを備える。上層導電性部材を塗布する工程(S550)では、導電性ワイヤを接続する工程(S40)の後、導電性バンプ部6上の領域において導電性ワイヤとしての第1導電性ワイヤ1a上に上層導電性部材を塗布する。上層導電性バンプ6cを形成する工程(S560)では、上層導電性部材を加熱することによって硬化させて、上層導電性バンプ6cを形成する。上層導電性ワイヤ1cを接続する工程(S570)では、上層導電性バンプ6c上に上層導電性ワイヤ1cを接続する。
この場合、実施の形態1に係る半導体装置の製造方法と同様の効果が得られるとともに、面積の小さな半導体素子2に対して第1導電性ワイヤ1aおよび上層導電性ワイヤ1cという複数の導電性ワイヤを容易に接続できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。矛盾のない限り、今回開示された実施の形態の少なくとも2つを組み合わせてもよい。本開示の基本的な範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
1 導電性ワイヤ、1a 第1導電性ワイヤ、1b 第2導電性ワイヤ、1c 上層導電性ワイヤ、2,4 半導体素子、3 バンプ、6 導電性バンプ部、6a 第1導電性バンプ、6b 第2導電性バンプ、6c 上層導電性バンプ、7 キャピラリ、8 超音波ホーン、9 スパークロット、20 基板、21 電極、22 リードフレーム、30 矢印。

Claims (2)

  1. 電極を有する半導体素子を準備する工程と、
    前記電極上に、導電性バンプ部を形成する工程と、
    前記導電性バンプ部上に導電性ワイヤを接続する工程と、を備え、
    前記導電性バンプ部を形成する工程は、
    前記電極上に、第1導電性部材を塗布する工程と、
    前記第1導電性部材を加熱することにより硬化させて、前記導電性バンプ部に含まれる第1導電性バンプを形成する工程と、
    前記第1導電性バンプ上に、第2導電性部材を塗布する工程と、
    前記第2導電性部材を加熱することにより硬化させて、前記導電性バンプ部に含まれる第2導電性バンプを形成する工程と、を含み、
    前記第1導電性部材を塗布する工程では、前記電極上において第1方向に沿って伸びる帯状に前記第1導電性部材が塗布され、
    前記第2導電性部材を塗布する工程では、前記第1導電性バンプ上の複数箇所に前記第2導電性部材を塗布し、
    前記導電性ワイヤを接続する工程は、
    前記第1導電性バンプ上に第1導電性ワイヤを接続する工程と、
    前記第2導電性バンプ上に第2導電性ワイヤを接続する工程とを含む、半導体装置の製造方法。
  2. 電極を有する半導体素子と、
    前記電極上に帯状に形成された、流動性を有する第1導電性部材を熱硬化した第1導電性バンプと、
    前記第1導電性バンプ上に形成された、流動性を有する第2導電性部材を熱硬化した複数の第2導電性バンプと、
    前記第1導電性バンプに接続された第1導電性ワイヤと、
    前記第2導電性バンプ上に接続された第2導電性ワイヤとを備える、半導体装置。
JP2020153923A 2020-09-14 2020-09-14 半導体装置およびその製造方法 Active JP7412310B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2020153923A JP7412310B2 (ja) 2020-09-14 2020-09-14 半導体装置およびその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020153923A JP7412310B2 (ja) 2020-09-14 2020-09-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2022047892A JP2022047892A (ja) 2022-03-25
JP7412310B2 true JP7412310B2 (ja) 2024-01-12

Family

ID=80781162

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020153923A Active JP7412310B2 (ja) 2020-09-14 2020-09-14 半導体装置およびその製造方法

Country Status (1)

Country Link
JP (1) JP7412310B2 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010042776A1 (en) 2000-05-22 2001-11-22 Lo Randy H. Y. Method of wire bonding for small clearance
JP2003303847A (ja) 2002-04-10 2003-10-24 Kaijo Corp 半導体構造およびボンディング方法
JP2004228375A (ja) 2003-01-23 2004-08-12 Seiko Epson Corp バンプの形成方法、デバイス、及び電子機器
JP2004342716A (ja) 2003-05-14 2004-12-02 Konica Minolta Holdings Inc バンプ形成方法及びバンプ形成装置
JP2008034567A (ja) 2006-07-27 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
WO2009136468A1 (ja) 2008-05-09 2009-11-12 パナソニック株式会社 半導体装置、およびその製造方法
WO2017183580A1 (ja) 2016-04-19 2017-10-26 ローム株式会社 半導体装置、パワーモジュール及びその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010042776A1 (en) 2000-05-22 2001-11-22 Lo Randy H. Y. Method of wire bonding for small clearance
JP2003303847A (ja) 2002-04-10 2003-10-24 Kaijo Corp 半導体構造およびボンディング方法
JP2004228375A (ja) 2003-01-23 2004-08-12 Seiko Epson Corp バンプの形成方法、デバイス、及び電子機器
JP2004342716A (ja) 2003-05-14 2004-12-02 Konica Minolta Holdings Inc バンプ形成方法及びバンプ形成装置
JP2008034567A (ja) 2006-07-27 2008-02-14 Fujitsu Ltd 半導体装置及びその製造方法
WO2009136468A1 (ja) 2008-05-09 2009-11-12 パナソニック株式会社 半導体装置、およびその製造方法
WO2017183580A1 (ja) 2016-04-19 2017-10-26 ローム株式会社 半導体装置、パワーモジュール及びその製造方法

Also Published As

Publication number Publication date
JP2022047892A (ja) 2022-03-25

Similar Documents

Publication Publication Date Title
CN107615464B (zh) 电力用半导体装置的制造方法以及电力用半导体装置
JP4740765B2 (ja) 半導体装置及びその製造方法
WO1994024698A1 (en) Semiconductor device
TW201521160A (zh) 封裝表面具接合元件的微電子元件
TWI527186B (zh) 半導體封裝及其製造方法
JP2586344B2 (ja) キャリアフィルム
US20200335474A1 (en) Chip Packaging Structure and Related Inner Lead Bonding Method
US9331041B2 (en) Semiconductor device and semiconductor device manufacturing method
US20090196003A1 (en) Wiring board for semiconductor devices, semiconductor device, electronic device, and motherboard
US20080185717A1 (en) Semiconductor device including bump electrodes
JP7412310B2 (ja) 半導体装置およびその製造方法
JP6406996B2 (ja) 半導体装置
JP2010050262A (ja) 半導体装置及びその製造方法
JP2004363365A (ja) 半導体装置及びその製造方法
JP3497847B2 (ja) 半導体装置およびその製造方法
JP2007150144A (ja) 半導体装置およびその製造方法
JP7293155B2 (ja) 半導体装置、及びワイヤボンディング方法
JP3923661B2 (ja) 半導体装置
JP2001144141A (ja) 半導体チップの実装方法
JPH0269945A (ja) 半導体装置及びその製造方法
JP2015056426A (ja) ボンディング用ツール、ボンディング装置、および半導体装置
JP3807502B2 (ja) 半導体装置の製造方法
JP2005317860A (ja) 樹脂封止型半導体装置
JP7523406B2 (ja) 半導体装置および半導体装置の製造方法
JP2018107302A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220930

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230824

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231020

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231226

R150 Certificate of patent or registration of utility model

Ref document number: 7412310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150