KR100714309B1 - 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치 - Google Patents

캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치를 공개한다. 이 장치는 제1 비트 라인과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 비트 라인과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 제1 비트 라인에 연결된 제1 기준 비트 라인과 제1 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제1 기준 메모리 셀들과 제2 비트 라인에 연결된 제2 기준 비트 라인과 제2 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 제1 워드 라인들이 선택되면 제2 기준 메모리 셀들이 선택되고, 제2 워드 라인들이 선택되면 제1 기준 메모리 셀들이 선택되고, 기준 신호는 제1 및 제2 메모리 셀들에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 발생하는 것을 특징으로 한다. 따라서 각각의 비트 라인 마다 기준 메모리 셀을 구비하여 기준 데이터를 출력하므로 리드 시에 데이터를 정확히 감지하도록 한다.

Description

캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치{Semiconductor memory device including memory cell without capacitor}
도1 은 종래의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록을 나타내는 도면이다.
도2 는 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 폴디드 비트 라인 방식의 메모리 셀 어레이 블록을 나타내는 블록도이다.
도3 은 도2 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제1 실시예를 나타내는 도면이다.
도4 는 도2 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제2 실시예를 나타내는 도면이다.
도5 는 도2 의 다른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제3 실시예를 나타내는 도면이다.
도6 은 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 오픈 비트 라인 방식의 메모리 셀 어레이 블록을 나타내는 블록도이다.
도7 은 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제1 실시예를 나타내는 도면이다.
도8 은 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제2 실시예를 나타내는 도면이다.
도9 는 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제3 실시예를 나타내는 도면이다.
도10 은 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 블록도이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 플로팅 바디를 가지는 하나의 트랜지스터로 구성된 동적 메모리 셀을 구비하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치에 관한 것이다.
일반적으로 반도체 메모리 장치의 하나인 디램(DRAM)의 메모리 셀(Memory Cell)은 하나의 트랜지스터(Transistor)와 하나의 캐패시터(Capacitor)로 구성되어, 캐패시터의 전하 충전 여부에 따라 "0" 또는 "1" 의 데이터를 판별하도록 한다. 즉 기존의 디램에서는 데이터를 저장하기 위하여 캐패시터가 반드시 구비되어야 하였다.
그러나 하루가 다르게 집적도가 높아지고 있는 반도체 메모리 장치에서 이러한 캐패시터를 이용한 메모리 셀은 반도체 메모리 장치의 레이아웃 면적을 줄이는데 장애 요소가 되고 있다.
따라서, 최근에 캐패시터를 필요로 하지 않고 하나의 트랜지스터만으로 메모 리 셀을 구성하는 새로운 반도체 메모리 장치가 제안되었다. 이 새로운 반도체 메모리 장치는 플로팅 바디 셀(Floating Body Cell : FBC)로 불리는 플로팅 바디를 가지는 트랜지스터로 구성되는 메모리 셀을 가진다.
이 트랜지스터는 플로팅 바디에 다수개의 캐리어를 저장할 수 있으며, 이 다수개의 캐리어의 저장 여부에 따라 바디 효과(Body Effect)로 인해 트랜지스터의 문턱 전압(Threshold Voltage)이 변화하게 되고, 트랜지스터의 변화된 문턱 전압은 곧 전류량의 변화로 나타나서 데이터를 판별하도록 한다.
플로팅 바디에 저장된 다수개의 캐리어는 일정 시간이 지나면 재결합되어 소실되므로 주기적으로 리플레쉬 하여야 데이터를 유지할 수 있으며, 따라서 디램의 메모리 셀로 사용된다.
도1 은 종래의 플로팅 바디 셀을 메모리 셀로 가지는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록을 나타내는 도면이다.
도1 에서 메모리 셀 어레이 블록(10)은 워드 라인(WL)과 비트 라인(BL), 메모리 셀(MC)과 기준 워드 라인(RWL0, RWL1), 기준 비트 라인(RBL0, RBL1), 기준 메모리 셀(RC0, RC1), 완충 라인(EQL), 비트 라인 선택기(12), 기준 전압 발생기(14), 센스 증폭기(16)를 구비한다.
열 방향의 복수개의 워드 라인(WL)과 행 방향의 복수개의 비트 라인(BL)의 사이에 각각 플로팅 바디를 가지는 NMOS 트랜지스터로 구성되는 메모리 셀(MC)은 워드 라인(WL)에 게이트 단자가 접속되고 비트 라인(BL)에 드레인 단자가 접속되 며, 소스 단자는 접지(GND)된다.
메모리 셀(MC)에 데이터 "1"을 라이트 하기 위해서는 트랜지스터를 포화 영역(Saturation region)에서 동작시킨다. 즉 워드 라인(WL)을 통하여 게이트 단자에 소정 레벨의 전압(예를 들면 1.5V)을 인가하고, 비트 라인(BL)을 통하여 드레인 단자에 소정 레벨보다 높은 레벨의 전압(예를 들면 1.5V)을 인가하면 임팩트 이온화(Impact ionization)에 의해 드레인 부근의 플로팅 바디에 대량의 전자와 정공 쌍이 발생한다. 이중 전자는 드레인 단자로 흡입되지만 정공은 플로팅 바디에 저장되게 된다.
임팩트 이온화에 의한 정공이 발생하는 전류와 플로팅 바디와 소스 사이의 pn 접합의 포워드(Forward) 전류가 평형을 이루는 상태로 플로팅 바디의 전압은 평형 상태에 도달한다. 즉 플로팅 바디에 정공이 저장된 상태가 데이터 "1"이 저장 된 상태이다.
메모리 셀(MC)에 데이터 "0"을 라이트 하기 위해서는 워드 라인(WL)을 통하여 게이트 단자에 소정 레벨의 전압(예를 들면 1.5V)을 인가하고, 비트 라인(BL)을 통하여 드레인 단자에 소정 레벨보다 낮은 레벨의 전압(예를 들면 -1.5V)을 인가하면 p 영역으로 되는 플로팅 바디와 n 영역이 되는 드레인이 순방향으로 바이어스 되어, 플로팅 바디에 저장된 정공의 대부분이 드레인 단자로 흡입된다. 따라서 플로팅 바디에 정공의 수가 감소한 상태가 데이터 "0"이 저장된 상태이다.
데이터 "1"이 저장되면 NMOS 트랜지스터의 바디에 정공이 많은 상태로 바디 효과에 의해 NMOS 트랜지스터의 문턱 전압은 감소하고, 데이터 "0"이 저장되면 NMOS 트랜지스터의 바디에 정공이 감소한 상태이므로 문턱전압은 증가한다.
메모리 셀(MC)에 데이터 리드 시에는 NMOS 트랜지스터를 선형 영역(Linear region)에서 동작 시킨다. 워드 라인(WL)을 통하여 게이트 단자에 소정 레벨의 전압(예를 들면 1.5V)를 인가하고, 비트 라인(BL)을 통하여 드레인 단자로 NMOS 트랜지스터가 선형 영역에서 동작하도록 하기 위한 전압(예를 들면 0.2V)을 인가하면 NMOS 트랜지스터는 플로팅 바디에 저장되어 있는 정공 수의 차이에 의해 나타나는 문턱 전압의 변화로 인해 비트 라인(BL)에 전류 차를 발생하고 이 전류 차를 감지하여 데이터 "0"과 데이터 "1"을 판별한다. 메모리 셀(MC)에 데이터 "1"이 저장된 경우에 문턱전압이 낮으므로 데이터를 리드 시에 비트 라인(BL)으로 인가되는 전류가 커지며, 데이터 "0"이 저장된 경우에는 문턱전압이 높으므로 데이터를 리드 시에 비트 라인(BL)으로 인가되는 전류가 작아진다.
기준 메모리 셀(RC0, RC1)은 복수개의 워드 라인(WL)의 양단에 위치하는 기준 워드 라인(RWL0, RWL1)과 복수개의 비트 라인(BL) 사이에 위치하는 기준 비트 라인(RBL0, RBL1) 사이에 연결되어, 메모리 셀(MC)에서 출력되는 데이터와 비교 판별을 하기 위한 기준 신호를 생성하기 위해 각각 데이터 "0"와 데이터 "1"을 저장한다.
기준 비트 라인(RBL0, RBL1)은 메모리 셀 어레이의 양단에 위치한 센스 증폭기(16)로 정확한 기준 신호를 전송하기 용이하게 하기 위하여 소정 개수의 비트 라인(BL)마다 위치하며 또한 두 개로 구분되어 가까운 센스 증폭기(16)로 기준 신호를 전송한다.
기준 워드 라인(RWL0, RWL1)은 기준 메모리 셀(RC0)을 선택하기 위한 기준 워드 라인(RWL0)과 기준 메모리 셀(RC1)을 선택하기 위한 기준 워드 라인(RWL1)로 메모리 셀 어레이의 양단에 위치한다.
완충 라인(EQL)은 메모리 셀 어레이의 양단에 위치하는 워드 라인(WL)과 기준 워드 라인(RWL0, RWL1) 사이에 위치하여 메모리 셀(MC)와 기준 메모리 셀(RC0, RC1) 사이의 상호 영향을 줄여준다.
비트 라인 선택기(12)는 비트 라인 선택 신호(미도시)에 응답하여 복수개의 비트 라인(BL)중에서 하나의 비트 라인을 선택하여 해당 센스 증폭기(16)와 연결한다.
기준 전압 발생기(14)는 기준 메모리 셀(RC0, RC1)에서 인가되는 데이터 "0"과 데이터"1"에 대응하는 전류를 조합하여 발생하는 기준 신호에 따른 전압을 발생한다.
센스 증폭기(16)는 메모리 셀(MC)의 해당 데이터에 대응하는 전류를 비트 라인(BL)을 통하여 인가받아 전류에 따른 전압을 발생한다.
플로팅 바디 셀을 이용하는 반도체 메모리 장치는 종래의 반도체 메모리 장치와 달리 비트 라인(BL)에 대응하는 반전 비트 라인을 이용하지 않고 기준 비트 라인(RBL0, RBL1)을 이용한다. 이는 종래의 센스 증폭기가 전압의 차를 기준으로 하여 데이터를 감지한데 비하여, 플로팅 바디 셀을 이용하는 반도체 메모리 장치의 센스 증폭기(16)는 전류의 차를 기준으로 하여 데이터를 감지하기 때문에 센스 증폭기의 크기가 메모리 셀(MC)에 비하여 커서 복수개의 비트 라인(BL)에 대해 하나 의 센스 증폭기(16)를 사용하기 때문이다. 도1 에서는 8개의 비트 라인(BL) 당 하나의 센스 증폭기(16)을 공유하여 사용하고 있다.
또한 센스 증폭기(16)와 마찬가지로 기준 메모리 셀(RC0, RC1)도 공유하여 사용하고 있다. 플로팅 바디 셀을 이용하는 반도체 메모리 장치는 반전 비트 라인이 없으므로 메모리 셀(MC)의 데이터를 판별하기 위한 기준 신호가 필요하며, 이 기준 신호는 데이터 "0"을 저장한 기준 메모리 셀(RC0)과 데이터 "1"을 저장한 기준 메모리 셀(RC1)에서 출력되는 전류의 조합으로 발생하고 기준 비트 라인(RBL0, RBL1)을 통하여 기준 전압 발생기(14)로 출력된다. 도1 에서 기준 메모리 셀(RC0, RC1)과 연결된 기준 비트 라인(RBL0, RBL1)은 위와 아래로 각각 8개의 비트 라인(BL) 사이에 위치하여 16개의 비트 라인(BL)에 대하여 하나의 기준 비트 라인(RBL0, RBL1)이 공유되어 사용되고 있다.
그러나 상기한 도1 의 플로팅 바디 셀을 메모리 셀로 이용하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는 복수개의 비트 라인(BL)당 하나의 기준 비트 라인(RBL0, RBL1)을 공유하여 사용하므로 기준 비트 라인(RBL0, RBL1)에서 가까운 메모리 셀(MC)의 데이터를 리드하는 경우와 기준 비트 라인(RBL0, RBL1)에서 먼 메모리 셀(MC)의 데이터를 리드하는 경우 센스 증폭기(16)에서 감지되는 데이터의 값에 차이가 있을 수 있으며, 또한 제조 공정이나 전압 및 온도 변화에 따라 기준 메모리 셀(RC0, RC1)과 메모리 셀(MC)의 데이터 값에 해당하는 전류가 변화하여 센스 증폭기(16)에서 감지되는 데이터에 오류가 발생될 수 있는 문제가 있다.
본 발명의 목적은 메모리 셀의 위치에 무관하게 센스 증폭기로 정확한 데이터를 전송하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예는 제1 비트 라인과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 비트 라인과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 제1 비트 라인에 연결된 제1 기준 비트 라인과 제1 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제1 기준 메모리 셀들과 제2 비트 라인에 연결된 제2 기준 비트 라인과 제2 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 제1 워드 라인들이 선택되면 제2 기준 메모리 셀들이 선택되고, 제2 워드 라인들이 선택되면 제1 기준 메모리 셀들이 선택되고, 기준 신호는 제1 및 제2 메모리 셀들에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예의 반도체 메모리 장치는 데이터 및 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예의 기준 메모리 셀 어레이 블록의 제1 형태는 제1 기준 메모리 셀이 제1 기준 비트 라인으로부터 분기된 제1 및 제2 서브 기준 비트 라인과 제1 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하고, 제2 기준 메모리 셀이 제2 기준 비트 라인으로부터 분기된 제3 및 제4 서브 기준 비트 라인과 제2 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예의 기준 메모리 셀 어레이 블록의 제1 형태는 제1 기준 메모리 셀 격리 신호에 응답하여 제1 기준 메모리 셀들과 메모리 셀 어레이 블록을 격리하는 2개의 제1 기준 메모리 셀 격리 스위치, 제2 기준 메모리 셀 격리 신호에 응답하여 제2 기준 메모리 셀들과 메모리 셀 어레이 블록을 격리하는 2개의 제2 기준 메모리 셀 격리 스위치, 및 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 제1 및 제2 기준 메모리 셀들로 데이터 "1"에 대응하는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 4개의 기준 메모리 셀 리플레쉬 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예의 기준 메모리 셀 어레이 블록의 제2 형태는 제1 기준 메모리 셀이 제1 기준 비트 라인과 제1 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하고, 제2 기준 메모리 셀이 제2 기준 비트 라인과 제2 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제1 실시예의 기준 메모리 셀 어레이 블록의 제2 형태는 제1 기준 메모리 셀 격리 신호에 응답하여 제1 기준 메모리 셀들과 메모리 셀 어레이 블록을 격리하는 제1 기준 메모리 셀 격리 스위치, 제2 기준 메모리 셀 격리 신호에 응답하여 제2 기준 메모리 셀들과 메모리 셀 어레이 블록을 격리하는 제2 기준 메모리 셀 격리 스위치, 제1 기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 각각의 제1 기준 메모리 셀을 연결하여 기준 신호를 발생하는 제1 기준 신호 발생 스위치, 제2 기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 각각의 제2 기준 메모리 셀을 연결하여 기준 신호를 발생하는 제2 기준 신호 발생 스위치, 및 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 제1 및 제2 기준 메모리 셀들로 데이터 "1"에 대응하는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 4개의 기준 메모리 셀 리플레쉬 스위치를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제2 실시예는 제1 비트 라인과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 비트 라인과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 제1 비트 라인에 연결된 제1 기준 비트 라인과 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 "0" 또는 "1"의 데이터를 저장하는 제1 기준 메모리 셀과 제2 비트 라인에 연결된 제2 기준 비트 라인과 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 제1 기준 메모리 셀에 저장된 데이터의 반전된 데이터를 저장하는 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 제1 또는 제2 워드 라인들이 선택되면 제1 및 제2 기준 메모리 셀이 동시에 선택되어 제1 및 제2 메모리 셀에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 기준 신호를 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제2 실시예의 반도체 메모리 장치는 데이터 및 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제2 실시예의 기준 메모리 셀 어레이 블록은 기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 제1 및 제2 기준 메모리 셀을 연결하여 기준 신호를 발생하는 기준 신호 발생 스위치, 제2 워드 라인들이 선택되면 활성화되는 제1 기준 비트 라인 선택 신호에 응답하여 제1 기준 비트 라인을 제1 비트 라인과 연결하는 제1 기준 비트 라인 선택 스위치, 제1 워드 라인들이 선택되면 활성화되는 제2 기준 비트 라인 선택 신호에 응답하여 제2 기준 비트 라인을 제2 비트 라인과 연결하는 제2 기준 비트 라인 선택 스위치, 및 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 제1 및 제2 기준 메모리 셀들과 데이터 "1"에 대응하는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 2개의 기준 메모리 셀 리플레쉬 스위치를 추가로 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제3 실시예는 제1 및 제3 비트 라인들로 구성되는 제1 비트 라인 쌍들과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 및 제4 비트 라인들로 구성되는 제2 비트 라인 쌍들과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록, 및 제1 및 제3 비트 라인들에 각각 연결된 제1 및 제3 기준 비트 라인과 제1 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제1 기준 메모리 셀들과 제2 및 제4 비트 라인들에 각각 연결된 제2 및 제4 기준 비트 라인과 제2 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 2개의 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 제1 워드 라인들이 선택되면 제2 기준 메모리 셀들이 선택되고, 제2 워드 라인들이 선택되면 제1 기준 메모리 셀들이 선택되고, 기준 신호는 제1 및 제2 메모리 셀에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 발생하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제3 실시예의 반도체 메모리 장치는 데이터 및 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 제3 실시예의 메모리 셀 어레이 블록은 비트 라인 선택 신호에 응답하여 제1 비트 라인과 센스 증폭기를 연결하는 제1 비트 라인 선택 스위치, 비트 라인 선택 신호에 응답하여 제2 비트 라인과 센스 증폭기를 연결하는 제2 비트 라인 선택 스위치, 비트 라인 선택 신호에 응답하여 제3 비트 라인과 센스 증폭기를 연결하는 제3 비트 라인 선택 스위치, 및 비트 라인 선택 신호에 응답하여 제4 비트 라인과 센스 증폭기를 연결하는 제4 비트 라인 선택 스위치를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치를 설명하면 다음과 같다.
도2 는 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 폴디드 비트 라인 방식의 메모리 셀 어레이 블록을 나타내는 블록도이다.
도2 의 메모리 셀 어레이 블록은 복수개의 워드 라인(WL0, WL1, .... WLm)과 복수개의 비트 라인(BL0, BL1, ..., BLn) 사이에 연결된 복수개의 메모리 셀(MC), 2개의 기준 워드 라인(RWL0, RWL1)과 복수개의 비트 라인(BL0, BL1, ..., BLn) 사이에 연결된 복수개의 기준 메모리 셀(RC), 메모리 셀(MC)과 기준 메모리 셀(RC)을 선택하기 위해 복수개의 비트 라인(BL0, BL1, ..., BLn)에서 2개의 비트 라인을 선택하는 비트 라인 선택기(22)와 선택된 2개의 비트 라인을 통하여 인가되는 데이터와 기준 신호를 감지하여 데이터를 판별하는 센스 증폭기(26)를 구비한다.
도1 에서 반도체 메모리 장치의 셀 어레이 블록은 기준 신호가 출력되는 기준 비트 라인(RBL0, RBL1)과 기준 워드 라인(RWL0, RWL1)을 구비하여 기준 메모리 셀(RC)을 선택할 수 있도록 하였으나 도2 에서는 기준 워드 라인(RWL0, RWL1)만을 구비하며 별도의 기준 비트 라인(RBL0, RBL1)은 구비하지 않는다. 하지만 각각의 비트 라인(BL0, BL1, ..., BLn)과 기준 워드 라인(RWL0, RWL1) 사이에 기준 메모리 셀(RC)을 각각 구비하도록 하여 복수개의 비트 라인(BL0, BL1, ..., BLn)중 하나의 비트 라인이 선택되는 경우에 인접한 비트 라인이 동시에 선택이 되어 인접한 비트 라인에서 기준 신호를 출력하도록 하였다.
즉 도1 에서는 기준 비트 라인(RBL0, RBL1)으로 기준 신호가 인가되므로 비트 라인 선택기(12)는 데이터를 리드 또는 라이트 하기 위한 하나의 비트 라인(BL) 만을 선택하였으나, 도2 에서는 기준 비트 라인이 없으므로 데이터를 리드하기 위해서는 선택된 비트 라인과 인접한 비트 라인이 쌍으로 선택이 된다.
예를 들어 비트 라인(BL0)을 통해 데이터가 리드 되는 경우 기준 신호는 비트 라인(BL1)을 통해서 출력이 되며, 비트 라인(BL7)을 통해 데이터가 리드 되는 경우에는 기준 신호가 비트 라인(BL6)을 통하여 출력이 된다. 이는 종래의 반도체 메모리 장치에서 비트 라인과 반전 비트 라인으로 구성되는 비트 라인 쌍과 동일한 방법으로 데이터를 출력하는 것으로, 종래의 비트 라인 쌍이 데이터와 반전 데이터를 출력하는 것에 비하여 본 발명에서는 비트 라인 쌍이 데이터와 기준 신호를 출력하는 것이 다르다.
따라서 메모리 셀(MC)에서 데이터를 리드 하는 경우에 비트 라인 선택기(22) 는 복수개의 비트 라인(BL0, BL1, ..., BLn) 중 두 개의 비트 라인을 비트 라인 쌍으로 선택을 하므로, 각각의 비트 라인 쌍에서 동일 워드 라인(WL0, WL1, .... WLm)에 메모리 셀이 존재하면 동시에 두 개의 메모리 셀(MC)가 선택되어 데이터를 판별할 수 없게 된다.
그러므로 도1 에서는 워드 라인(WL)과 비트 라인(BL) 사이에 모두 메모리 셀(MC)이 구비되어 있으나 도2 에서는 워드 라인(WL0, WL1, .... WLm)과 비트 라인(BL0, BL1, ..., BLn) 사이에 메모리 셀이 엇갈리게 배치되어 있다.
마찬가지로 2개의 기준 워드 라인(RWL0, RWL1)은 비트 라인 쌍이 비트 라인 선택기(22)에 의해 선택이 되면 데이터가 출력되는 비트 라인이 아닌 기준 신호가 출력되는 비트 라인의 기준 메모리 셀(RC)을 선택할 수 있도록 선택되는 워드 라인(WL0, WL1, .... WLm)에 맞게 하나의 기준 워드 라인(RWL0, RWL1)이 선택된다.
도2 를 참조로 하여 본 캐패시터가 없는 메모리 셀을 구비한 발명의 반도체 메모리 장치의 동작을 예를 들어 설명하면 리드 동작 시에 외부에서 인가되는 어드레스를 로우 디코더(미도시)에서 디코딩하여 복수개의 워드 라인(WL0, WL1, .... WLm) 중 하나의 워드 라인(WL1)이 선택이 되며 또한 어드레스에 의해 발생되는 비트 라인 선택 신호에 응답하여 비트 라인 선택기(22)는 복수개의 비트 라인(BL0, BL1, ..., BLn)에서 두 개의 인접한 비트 라인(BL2, BL3)을 비트 라인 쌍으로 선택한다. 선택된 비트 라인 쌍(BL2, BL3)에서 비트 라인(BL3)을 통하여 데이터가 출력되면, 비트 라인(BL2)에서는 기준 신호가 출력이 된다. 비트 라인(BL2)에서 기준 신호가 출력되기 위해서는 2개의 기준 워드 라인(RWL0, RWL1) 중 하나의 기준 워드 라인(RWL0)이 선택되어야 하며 다른 하나의 기준 워드 라인(RWL1)은 선택되지 않는다. 선택된 기준 워드 라인(RWL0)과 비트 라인(BL2) 사이에 연결된 기준 메모리 셀(RC0, RC1)에 각각 저장된 데이터 "0"와 데이터 "1"의 조합으로 발생하는 기준 신호와 선택된 워드 라인(WL1)과 비트 라인(BL3) 사이에 연결된 메모리 셀(MC)에 저장된 데이터는 센스 증폭기(26)로 인가되고, 데이터와 기준 신호를 인가받은 센스 증폭기(26)는 데이터를 감지 판별하여 출력한다.
따라서 도2 에 나타난 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록은 각각의 비트 라인(BL0, BL1, ..., BLn)이 인접한 비트 라인에 대하여 기준 비트 라인으로 동작하므로 선택되는 비트 라인과 기준 비트 라인 사이의 거리는 항상 동일하여 데이터 오류를 줄여 준다.
그리고 도2 에서는 복수개의 비트 라인(BL0, BL1, ..., BLn)이 센스 증폭기(26)를 공유하도록 되어 있으나 센스 증폭기(26)의 크기가 비트 라인 쌍에 대응할 수 있을 정도로 충분히 작은 경우에는 각각의 비트 라인 쌍에 대응하는 센스 증폭기(26)를 구비할 수도 있다. 각각의 비트 라인 쌍에 대하여 센스 증폭기(26)이 구비되는 경우에는 비트 라인 선택기(22)가 생략되고 컬럼 디코더(미도시)에 의해 각각의 센스 증폭기(26)가 선택되도록 하여 데이터를 선택하는 것도 가능하다.
그리고 플로팅 바디 셀을 메모리 셀로 가지는 반도체 메모리 장치는 일반적으로 전류를 감지하는 센스 증폭기(26)를 사용하지만 센스 증폭기(26)의 구조에 따라서는 전압을 감지하는 센스 증폭기(26)가 사용될 수도 있다.
도3 은 도2 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제1 실시예를 나타내는 도면이다.
도3 은 도2 에 나타난 메모리 셀 어레이 블록의 일부분으로 2개의 비트 라인(BL0, BL1)과 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4), 메모리 셀(MC), 센스 증폭기(26)와 2개의 기준 워드 라인(RWL0, RWL1), 기준 메모리 셀(RC0, RC1), 기준 메모리 셀 격리 스위치(S11, S12, S13, S14)와 기준 메모리 셀 리플레쉬 스위치(Q11, Q12, Q13, Q14)를 구비하였다.
도3 에서도 도2 와 마찬가지로 폴디드 비트 라인(Folder Bit Line) 방식이 적용되므로 메모리 셀(MC)은 2개의 비트 라인(BL0, BL1)에 대해 동일 워드 라인(WL0, WL1, WL2, WL3, WL4)에 메모리 셀(MC)이 동시에 선택되지 않도록 서로 엇갈리게 배치되어있다.
비트 라인(BL0)의 연장으로 기준 비트 라인을 구성하는 두 개의 서브 기준 비트 라인(RBL10, RBL11)과 비트 라인(BL1)의 연장으로 기준 비트 라인을 구성하는 두 개의 서브 기준 비트 라인(RBL12, RBL13)이 각각 분기 된다.
서브 기준 비트 라인(RBL10, RBL11)과 기준 워드 라인(RWL0) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1)은 각각 데이터 "0"와 데이터 "1"을 저장한다.
그리고 서브 비트 라인(RBL12, RBL13)과 기준 워드 라인(RWL1) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1) 또한 각각 데이터 "0"와 데이터 "1"을 저장한다.
4개의 기준 메모리 셀 격리 스위치(S11, S12, S13, S14)는 각각 비트 라인(BL0, BL1)과 4개의 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀 격리 신호(RISO1, RISO2)에 응답하여 비트 라인(BL0, BL1)과 기준 메모리 셀(RC0, RC1)을 격리 한다.
제1 전원(Vcc)은 "1"의 데이터를 저장하는 기준 메모리 셀(RC1)에 데이터"1"에 대응하는 전압을 공급하며, 제2 전원(Vss)은 "0"의 데이터를 저장하는 기준 메모리 셀(RC0)에 데이터 "0"에 대응하는 전압을 공급하여 기준 메모리 셀(RC0, RC1)에 데이터를 저장하거나 리플레쉬 할 수 있도록 한다.
4개의 기준 메모리 셀 리플레쉬 스위치(Q21, Q22, Q23, Q24)는 각각 제1 전원(Vcc) 및 제2 전원(Vss)과 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀(RC0, RC1)에 데이터를 저장하거나 리플레쉬 하는 경우에 기준 메모리 셀 리플레쉬 신호(RCSL)에 응답하여 제1 전원(Vcc) 및 제2 전원(Vss)을 기준 메모리 셀(RC0, RC1)과 연결한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통하여 인가되는 데이터와 기준 신호를 인가받아 데이터를 감지하여 판별한다.
비트 라인(BL0)과 워드 라인(WL0, WL1, WL2, WL3, WL4) 사이에 메모리 셀이 배치된 워드 라인(WL0, WL3, WL4)을 제1 워드 라인으로 하고, 비트 라인(BL0)과 워드 라인(WL0, WL1, WL2, WL3, WL4) 사이에 메모리 셀이 배치된 워드 라인(WL1, WL2)을 제2 워드 라인이라 한다.
도3 을 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 설명하면 외부에서 인가되는 어드레스를 로우 어드레스 디코더(미도시)에서 디코딩 하여 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4) 중 하나의 워드 라인을 선택한다. 선택된 워드 라인이 제1 워드 라인(WL0, WL3, WL4) 중 의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL1)이 동시에 선택이 된다.
선택된 워드 라인이 제2 워드 라인(WL1, WL2) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL0)이 동시에 선택이 된다.
예로서 워드 라인(WL3)이 선택이 된 경우에 기준 메모리 셀 격리 신호(RISO1, RISO2)에 응답하여 기준 메모리 셀 격리 스위치(S11, S12)는 오프가 되고 기준 메모리 셀 격리 스위치(S13, S14)는 온이 된다.
따라서 서브 기준 비트 라인(RBL10, RBL11)은 비트 라인(BL0)과 연결이 끊어지게 되고, 서브 기준 비트 라인(RBL10, RBL11)과 기준 워드 라인(RWL0) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 메모리 셀(MC)과 격리 된다.
그에 반해 서브 기준 비트 라인(RBL12, RBL13)과 기준 워드 라인(RWL1) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 비트 라인(BL1)과 연결되고, 비트 라인(BL1)은 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터"1"의 조합에 대응하는 기준 신호를 센스 증폭기(26)로 출력한다.
그리고 워드 라인(WL3)과 비트 라인(BL0) 사이에 연결된 메모리 셀(MC)은 저장된 데이터를 비트 라인(BL0)을 통해 센스 증폭기(26)로 출력한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통해 인가되는 데이터와 기준 신호를 비교하여 데이터를 판별한다.
도3 에서는 각각의 비트 라인(BL0, BL1)에 대해 2개씩 병렬로 연결된 서브 기준 비트 라인(RBL10, RBL11, RBL12, RBL13)을 구성하고, 각각의 서브 기준 비트 라인(RBL10, RBL11, RBL12, RBL13)과 기준 워드 라인(RWL0, RWL1) 사이에 "0" 또는 "1"의 데이터를 저장하는 기준 메모리 셀(RC0, RC1)을 하나씩 구비하도록 하여 인접한 비트 라인(BL0)의 메모리 셀(MC)이 데이터를 출력하는 경우에 비트 라인(BL1)을 통하여 기준 신호를 출력하도록 하였다.
그러나 도3 에서는 기준 메모리 셀(RC0, RC1)이 각각의 비트 라인(BL0, BL1)에 대해 세로로 배치되어 비트 라인(BL0, BL1) 사이의 간격이 종래에 대비해 2배의 면적을 차지하게 된다.
도4 는 도2 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제2 실시예를 나타내는 도면이다.
도4 는 도3 에서 세로로 배치된 기준 메모리 셀(RC0, RC1)을 가로로 배치하여 비트 라인(BL0, BL1) 사이의 간격을 줄였다.
도4 에서도 도3과 마찬가지로 메모리 셀 어레이 블록의 일부분으로 2개의 비트 라인(BL0, BL1)과 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4), 메모리 셀(MC), 센스 증폭기(26)와 2개의 기준 워드 라인(RWL0, RWL1), 기준 메모리 셀(RC0, RC1), 기준 메모리 셀 격리 스위치(S21, S22)와 기준 메모리 셀 리플레쉬 스위치(Q11, Q12, Q13, Q14)를 구비하였다. 그러나 도3 에서는 기준 비트 라인으로 4개의 서브 비트 라인(RBL10, RBL11, RBL12, RBL13)이 있었으나 도4 에서는 비트 라인(BL0, BL1)에서 연장된 2개의 기준 비트 라인(RBL20, RBL21)으로 구성되며, 기준 신호 발생 신호(RSUM21, RSUM22)에 응답하여 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터 "1"을 조합하여 기준 신호를 발생하기 위하여 기준 신호 발생 스위치(N21, N22)를 더 구비 한다.
기준 비트 라인(RBL20)과 기준 워드 라인(RWL0) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1)은 각각 데이터 "0"과 데이터 "1"을 저장한다.
그리고 기준 비트 라인(RBL21)과 기준 워드 라인(RWL1) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1) 또한 각각 데이터 "0"와 데이터 "1"을 저장한다.
2개의 기준 메모리 셀 격리 스위치(S21, S22)는 각각 비트 라인(BL0, BL1)과 기준 메모리 셀(RC0) 사이에 위치하고, 기준 메모리 셀 격리 신호(RISO21, RISO22)에 응답하여 메모리 셀(MC)과 기준 메모리 셀(RC0, RC1)을 격리 한다.
기준 신호 발생 스위치(N21, N22)는 기준 신호 발생 신호(RSUM21, RSUM22)에 응답하여 기준 메모리 셀(RC0, RC1)을 연결하여 기준 신호를 발생하도록 하고, 기준 신호를 발생하지 않는 경우에는 오프가 되어 각각의 기준 메모리 셀(RC0, RC1)이 상호간에 영향을 주지 않도록 하며, 데이터를 리플레쉬 할 수 있도록 한다.
4개의 기준 메모리 셀 리플레쉬 스위치(Q11, Q12, Q13, Q14)는 각각 제1 전원(Vcc) 및 제2 전원(Vss)과 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀(RC0, RC1)에 데이터를 저장하거나 리플레쉬 하는 경우에 기준 메모리 셀 리플레쉬 신호(RCSL)에 응답하여 제1 전원(Vcc) 및 제2 전원(Vss)을 기준 메모리 셀(RC0, RC1)과 연결한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통하여 인가되는 데이터와 기준 신호를 인가받아 데이터를 감지하여 판별한다.
도4 를 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 설명하면 외부에서 인가되는 어드레스를 로우 어드레스 디코더(미도시)에서 디코딩 하여 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4) 중 하나의 워드 라인을 선택한다. 선택된 워드 라인이 제1 워드 라인(WL0, WL3, WL4) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL1)이 동시에 선택이 된다.
선택된 워드 라인이 제2 워드 라인(WL1, WL2) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL0)이 동시에 선택이 된다.
예로서 워드 라인(WL2)이 선택이 된 경우에 기준 메모리 셀 격리 신호(RISO21, RISO22)에 응답하여 기준 메모리 셀 격리 스위치(S22)는 오프가 되고 기준 메모리 셀 격리 스위치(S21)는 온이 된다.
또한 기준 신호 발생 신호(RSUM21, RSUM22)에 응답하여 기준 신호 발생 스위치(N21)는 온이 되고 기준 신호 발생 스위치(N22)는 오프가 된다.
따라서 기준 비트 라인(RBL21)은 비트 라인(BL1)과 연결이 끊어지게 되고, 기준 비트 라인(RBL21)과 기준 워드 라인(RWL1) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 메모리 셀(MC)과 격리 된다.
그에 반해 기준 비트 라인(RBL20)과 기준 워드 라인(RWL0) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 비트 라인(BL0)과 연결되고, 비트 라인(BL0)은 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터"1"의 조합에 대응하는 기준 신호를 센스 증폭기(26)로 출력한다.
그리고 워드 라인(WL2)과 비트 라인(BL1) 사이에 연결된 메모리 셀(MC)은 저 장된 데이터를 비트 라인(BL1)을 통해 센스 증폭기(26)로 출력한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통해 인가되는 데이터와 기준 신호를 비교하여 데이터를 판별한다.
도4 에서는 각각의 비트 라인(BL0, BL1)에 기준 비트 라인(RBL20, RBL21)을 연결하고, 각각의 기준 비트 라인(RBL20, RBL21)과 기준 워드 라인(RWL0, RWL1) 사이에 "0" 또는 "1"의 데이터를 저장하는 기준 메모리 셀(RC0, RC1)을 구비하도록 하여 인접한 비트 라인(BL1)의 메모리 셀(MC)이 데이터를 출력하는 경우에 비트 라인(BL0)을 통하여 기준 신호를 출력하도록 하였다.
도5 는 도2 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제3 실시예를 나타내는 도면이다.
도4 에서는 각각의 비트 라인에 대하여 "0"과 "1"의 데이터를 저장하는 기준 메모리 셀(RC0, RC1)이 쌍으로 구비되어 있으나, 도5 에서는 각각의 비트 라인에 대하여 데이터 "0"을 저장하는 기준 메모리 셀(RC0)이나 데이터 "1"을 저장하는 기준 메모리 셀(RC1) 중 하나씩만을 구비하도록 하여 레이아웃(Layout) 면적을 줄였다.
도5 는 메모리 셀 어레이 블록의 일부분으로 2개의 비트 라인(BL0, BL1)과 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4), 메모리 셀(MC), 센스 증폭기(26)와 기준 워드 라인(RWL), 기준 메모리 셀(RC0, RC1)과 기준 메모리 셀 리플레쉬 스위치(Q31, Q32), 2개의 서브 기준 비트 라인 선택 스위치(M31, M32)를 구비하였다. 비트 라인(BL0, BL1)에서 연장된 2개의 기준 비트 라인(RBL30, RBL31)으로 구성되 며, 기준 신호 발생 신호(RSUM31)에 응답하여 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터 "1"을 조합하여 기준 신호를 발생하기 위하여 기준 신호 발생 스위치(N31)를 더 구비 한다.
그리고 도5 에서는 2개의 기준 비트 라인(RBL30, RBL31)의 기준 메모리 셀(RC0, RC1)의 데이터를 조합하여 선택된 비트 라인으로 출력하므로 하나의 기준 워드 라인(RWL)만을 가진다.
기준 비트 라인(RBL30)과 기준 워드 라인(RWL) 사이에 연결된 기준 메모리 셀(RC0)은 데이터 "0"을 저장하며, 기준 비트 라인(RBL31)과 기준 워드 라인(RWL) 사이에 연결된 기준 메모리 셀(RC1)은 데이터 "1"을 저장한다.
2개의 기준 비트 라인 선택 스위치(M31, M32)는 각각 비트 라인(BL0, BL1)과 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 비트 라인 선택 신호(SEL31, SEL32)에 응답하여 2개의 기준 비트 라인(RBL30, RBL31)을 2개의 비트 라인(BL0, BL1) 중 하나의 비트 라인과 연결한다.
2개의 기준 메모리 셀 리플레쉬 스위치(Q31, Q32)는 각각 제1 전원(Vcc) 및 제2 전원(Vss)과 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀(RC0, RC1)에 데이터를 저장하거나 리플레쉬 하는 경우에 기준 메모리 셀 리플레쉬 신호(RCSL)에 응답하여 제1 전원(Vcc) 및 제2 전원(Vss)을 기준 메모리 셀(RC0, RC1)과 연결한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통하여 인가되는 데이터와 기준 신호를 인가받아 데이터를 감지하여 판별한다.
도5 를 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 설명하면 외부에서 인가되는 어드레스를 로우 어드레스 디코더(미도시)에서 디코딩 하여 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4) 중 하나의 워드 라인을 선택한다.
선택된 워드 라인이 제1 워드 라인(WL0, WL3, WL4) 중의 하나의 워드 라인이면 기준 비트 라인 선택 신호(SEL32)에 응답하여 기준 비트 라인 선택 스위치(M32)가 온이 되고 기준 비트 라인 선택 스위치(M31)는 기준 비트 라인 선택 신호(SEL31)에 응답하여 오프가 된다.
선택된 워드 라인이 제2 워드 라인(WL1, WL2) 중의 하나의 워드 라인이면 기준 비트 라인 선택 신호(SEL31)에 응답하여 기준 비트 라인 선택 스위치(M31)가 온이 되고 기준 비트 라인 선택 스위치(M32)는 기준 비트 라인 선택 신호(SEL32)에 응답하여 오프가 된다.
예로서 워드 라인(WL0)이 선택이 된 경우에 기준 비트 라인 선택 신호(SEL31, SEL32)에 응답하여 기준 비트 라인 선택 스위치(M31)는 오프가 되고 기준 비트 라인 선택 스위치(M32)는 온이 된다.
또한 기준 신호 발생 신호(RSUM31)에 응답하여 기준 신호 발생 스위치(N31)가 온이 된다.
따라서 기준 비트 라인(RBL30, RBL31)은 비트 라인(BL0)과 연결이 끊어지게 되고, 비트 라인(BL1)과 연결된다.
기준 비트 라인(RBL0)과 기준 워드 라인(RWL) 사이에 연결된 기준 메모리 셀 (RC0)과 기준 비트 라인(RBL1)과 기준 워드 라인(RWL) 사이에 연결된 기준 메모리 셀(RC1)에서 각각 출력하는 데이터 "0"과 데이터 "1"은 기준 신호 발생 스위치(N31)에 의해 조합되고 온 되어 있는 기준 비트 라인 선택 스위치(M32)를 통하여 비트 라인(BL1)으로 출력된다.
그리고 워드 라인(WL0)과 비트 라인(BL0) 사이에 연결된 메모리 셀(MC)은 저장된 데이터를 비트 라인(BL0)을 통해 센스 증폭기(26)로 출력한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통해 인가되는 데이터와 기준 신호를 비교하여 데이터를 판별한다.
기준 메모리 셀(RC0, RC1)을 리플레쉬 하기 위해서는 기준 메모리 셀 리플레쉬 신호(RCSL)가 인가되어 기준 메모리 셀 리플레쉬 스위치(Q31, Q32)가 온이 되며, 기준 비트 라인 선택 스위치(M31, M32)와 기준 신호 발생 스위치(N31)는 오프가 되어 제1 전원(Vcc) 및 제2 전원(Vss)이 메모리 셀(MC) 이나 기준 메모리 셀(RC0, RC1)의 데이터를 변경하지 않도록 한다.
도5 에서는 각각의 비트 라인(BL0, BL1)에 기준 비트 라인(RBL30, RBL31)을 구성하고, 각각의 기준 비트 라인(RBL30, RBL31)과 기준 워드 라인(RWL) 사이에 "0" 또는 "1"의 데이터를 저장하는 기준 메모리 셀(RC0, RC1)을 하나씩 구비하도록 하고, 비트 라인 선택 스위치(M31, M32)로서 인접한 비트 라인(BL0)의 메모리 셀(MC)이 데이터를 출력하는 경우에 비트 라인(BL1)을 통하여 기준 신호를 출력하도록 하였다.
또한 도5 의 구조에서는 센스 증폭기(26)를 이용하여 기준 메모리 셀(RC0, RC1)을 리플레쉬 할 수 있다. 즉 비트 라인 선택 스위치(M31, M32)를 모두 온이 되도록 하고 기준 신호 발생 스위치(N31)를 오프가 되도록 하여 비트 라인(BL0)으로 데이터 "0"을, 비트 라인(BL1)으로 데이터 "1"을 각각 센스 증폭기(26)에서 출력하도록 하여 기준 메모리 셀(RC0, RC1)을 각각 리플레쉬 한다. 센스 증폭기(26)를 이용하여 기준 메모리 셀(RC0, RC1)을 리플레쉬 하는 경우에는 제1 전원(Vcc)과 제2 전원(Vss)이나 기준 메모리 셀 리플레쉬 스위치(Q31, Q32)는 생략 가능하다.
도6 은 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 오픈 비트 라인 방식의 메모리 셀 어레이 블록을 나타내는 블록도이다.
도6 에서 메모리 셀 어레이 블록은 오픈 비트 라인(Open Bit Line)방식의 메모리 셀 어레이로 구성되어 복수개의 워드 라인(WL0, WL1, .... WLm)과 복수개의 비트 라인(BL0, BL1, ..., BLn)이 센스 증폭기(26)의 양단으로 배치되어 있다.
도6 의 메모리 셀 어레이 블록은 복수개의 워드 라인(WL0, WL1, .... WLm)과 복수개의 비트 라인(BL0, BL1, ..., BLn) 사이에 연결된 복수개의 메모리 셀(MC), 2개의 기준 워드 라인(RWL0, RWL1)과 복수개의 비트 라인(BL0, BL1, ..., BLn) 사이에 연결된 복수개의 기준 메모리 셀(RC), 하나의 메모리 셀(MC)과 기준 메모리 셀(RC)을 선택하기 위해 센스 증폭기(26)의 양단에 위치하여 각각 복수개의 비트 라인(BL0, BL1, ..., BLn)에서 비트 라인을 선택하는 비트 라인 선택기(22)와 선택된 비트 라인을 통하여 인가되는 데이터와 기준 신호를 감지하여 데이터를 판별하는 센스 증폭기(26)를 구비한다.
도6 에서도 도2 에서와 같이 기준 워드 라인(RWL0, RWL1)만을 구비하며 별도 의 기준 비트 라인(RBL0, RBL1)은 구비하지 않는다. 하지만 각각의 비트 라인(BL0, BL1, ..., BLn)과 기준 워드 라인(RWL0, RWL1) 사이에 기준 메모리 셀(RC)을 각각 구비하도록 하여 복수개의 비트 라인(BL0, BL1, ..., BLn)중 하나의 비트 라인이 선택되는 경우에 대응하는 비트 라인이 동시에 선택이 되어 인접한 비트 라인에서 기준 신호를 출력하도록 하였다.
도1 에서는 기준 비트 라인(RBL0, RBL1)으로 기준 신호가 인가되므로 비트 라인 선택기(12)는 데이터를 리드 또는 라이트 하기 위한 하나의 비트 라인(BL) 만을 선택하였으나, 도6 에서는 기준 비트 라인이 없으므로 데이터를 리드 하기 위해서는 선택된 비트 라인과 대응하는 비트 라인이 쌍으로 선택이 된다.
따라서 메모리 셀(MC)에서 데이터를 리드 하는 경우에 비트 라인 선택기(22)는 복수개의 비트 라인(BL0, BL1, ..., BLn) 중 각각 대응 하는 비트 라인을 선택한다.
그리고 도2 와 달리 도6 에서는 오픈 비트 라인 방식이 적용되어 워드 라인(WL0, WL1, .... WLm)과 비트 라인(BL0, BL1, ..., BLn) 사이에 모두 메모리 셀(MC)이 구비되어 있다.
그러나 2개의 기준 워드 라인(RWL0, RWL1)은 비트 라인 쌍이 비트 라인 선택기(22)에 의해 선택이 되면 데이터가 출력되는 비트 라인이 아닌 기준 신호가 출력되는 비트 라인의 기준 메모리 셀(RC)을 선택할 수 있도록 선택되는 워드 라인(WL0, WL1, .... WLm)에 맞게 하나의 기준 워드 라인(RWL0, RWL1)이 선택된다.
도6 을 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 예를 들어 설명하면 리드 동작 시에 외부에서 인가되는 어드레스를 로우 디코더(미도시)에서 디코딩하여 복수개의 워드 라인(WL0, WL1, .... WLm) 중 하나의 워드 라인(WL1)이 선택이 되며 또한 어드레스에 의해 발생되는 비트 라인 선택 신호에 응답하여 비트 라인 선택기(22)는 복수개의 비트 라인(BL0, BL1, ..., BLn)에서 하나의 비트 라인과 대응하는 비트 라인을 선택한다. 선택된 비트 라인(BL3)을 통하여 데이터가 출력되면, 대응하는 비트 라인(BL2)에서는 기준 신호가 출력이 된다. 비트 라인(BL2)에서 기준 신호가 출력되기 위해서는 2개의 기준 워드 라인(RWL0, RWL1) 중 하나의 기준 워드 라인(RWL0)이 선택되어야 하며 다른 하나의 기준 워드 라인(RWL1)은 선택되지 않는다. 선택된 기준 워드 라인(RWL0)과 비트 라인(BL2) 사이에 연결된 기준 메모리 셀(RC)에 각각 저장된 데이터 "0"와 데이터 "1"의 조합으로 발생하는 기준 신호와 선택된 워드 라인(WL1)과 비트 라인(BL3) 사이에 연결된 메모리 셀(MC)에 저장된 데이터는 센스 증폭기(26)로 인가되고, 데이터와 기준 신호를 인가받은 센스 증폭기(26)는 데이터를 감지 판별하여 출력한다.
따라서 도6 에 나타난 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록은 각각의 비트 라인(BL0, BL1, ..., BLn)이 대응하는 비트 라인에 대하여 기준 비트 라인으로 동작하므로 선택되는 비트 라인과 기준 비트 라인 사이의 거리는 항상 동일하여 데이터 오류를 줄여 준다.
그리고 도6 에서도 도2 에서와 같이 복수개의 비트 라인(BL0, BL1, ..., BLn)이 센스 증폭기(26)를 공유하도록 되어 있으나 센스 증폭기(26)의 크기가 충분 히 작은 경우에는 각각의 비트 라인 쌍에 대응하는 센스 증폭기(26)를 구비할 수도 있다. 각각의 비트 라인 쌍에 대하여 센스 증폭기(26)가 구비되는 경우에는 비트 라인 선택기(23)가 생략되고 컬럼 디코더(미도시)에 의해 각각의 센스 증폭기(26)가 선택되도록 하여 데이터를 선택하는 것도 가능하다.
그리고 플로팅 바디 셀을 메모리 셀로 가지는 반도체 메모리 장치는 일반적으로 전류를 감지하는 센스 증폭기(26)를 사용하지만 센스 증폭기(26)의 구조에 따라서는 전압을 감지하는 센스 증폭기(26)가 사용될 수도 있다.
도7 은 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제1 실시예를 나타내는 도면이다.
메모리 셀 어레이 블록의 일부분으로 2개의 비트 라인(BL0, BL1)과 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7), 메모리 셀(MC), 센스 증폭기(26)와 2개의 기준 워드 라인(RWL0, RWL1), 기준 메모리 셀(RC0, RC1), 기준 메모리 셀 격리 스위치(S41, S42, S43, S44)와 기준 메모리 셀 리플레쉬 스위치(Q41, Q42, Q43, Q44)를 구비하였다.
도7 에서도 오픈 비트 라인 방식이 적용되므로 메모리 셀(MC)은 2개의 비트 라인(BL0, BL1)과 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 사이에 메모리 셀(MC)이 모두 연결되어 있다.
도3 과 유사하게 비트 라인(BL0)의 연장으로 두 개의 서브 기준 비트 라인(RBL40, RBL41)과 비트 라인(BL1)의 연장으로 두 개의 서브 기준 비트 라인(RBL42, RBL43)이 각각 병렬로 연결이 된다.
서브 비트 라인(RBL40, RBL41)과 기준 워드 라인(RWL0) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1)은 각각 데이터 "0"와 데이터 "1"을 저장한다.
그리고 서브 비트 라인(RBL42, RBL43)과 기준 워드 라인(RWL1) 사이에 각각 연결된 기준 메모리 셀(RC0, RC1) 또한 각각 데이터 "0"와 데이터 "1"을 저장한다.
4개의 기준 메모리 셀 격리 스위치(S41, S42, S43, S44)는 각각 비트 라인(BL0, BL1)과 4개의 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀 격리 신호(RISO1, RISO2)에 응답하여 메모리 셀(MC)과 기준 메모리 셀(RC0, RC1)을 격리 한다.
제1 전원(Vcc)은 "1"의 데이터를 저장하는 기준 메모리 셀(RC1)에 데이터"1"에 대응하는 전압을 공급하며, 제2 전원(Vss)은 "0"의 데이터를 저장하는 기준 메모리 셀(RC0)에 데이터 "0"에 대응하는 전압을 공급하여 기준 메모리 셀(RC0, RC1)에 데이터를 리플레쉬 할 수 있도록 한다.
4개의 기준 메모리 셀 리플레쉬 스위치(Q41, Q42, Q43, Q44)는 각각 제1 전원(Vcc) 및 제2 전원(Vss)과 기준 메모리 셀(RC0, RC1) 사이에 위치하고, 기준 메모리 셀(RC0, RC1)에 데이터를 저장하거나 리플레쉬 하는 경우에 기준 메모리 셀 리플레쉬 신호(RCSL)에 응답하여 제1 전원(Vcc) 및 제2 전원(Vss)을 기준 메모리 셀(RC0, RC1)과 연결한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통하여 인가되는 데이터와 기준 신호를 인가받아 데이터를 감지하여 판별한다.
센스 증폭기(26)의 일단에 위치한 워드 라인(WL0, WL1, WL2, WL3)을 제1 워 드 라인으로 하고, 센스 증폭기(26)의 타단에 위치한 워드 라인(WL4, WL5, WL6, WL7)을 제2 워드 라인이라 한다.
도7 을 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 설명하면 외부에서 인가되는 어드레스를 로우 어드레스 디코더(미도시)에서 디코딩 하여 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 중 하나의 워드 라인을 선택한다. 선택된 워드 라인이 제1 워드 라인(WL0, WL1, WL2, WL3) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL1)이 동시에 선택이 된다.
선택된 워드 라인이 제2 워드 라인(WL4, WL5, WL6, WL7) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL0)이 동시에 선택이 된다.
예로서 워드 라인(WL3)이 선택이 된 경우에 기준 메모리 셀 격리 신호(RISO1, RISO2)에 응답하여 기준 메모리 셀 격리 스위치(S41, S42)는 오프가 되고 기준 메모리 셀 격리 스위치(S43, S44)는 온이 된다.
따라서 서브 기준 비트 라인(RBL40, RBL41)은 비트 라인(BL0)과 연결이 끊어지게 되고, 서브 기준 비트 라인(RBL40, RBL41)과 기준 워드 라인(RWL0) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 메모리 셀(MC)과 격리 된다.
그에 반해 서브 기준 비트 라인(RBL42, RBL43)과 기준 워드 라인(RWL1) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 비트 라인(BL1)과 연결되고, 비트 라인(BL1)은 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터"1"의 조합에 대응하는 기준 신호를 센스 증폭기(26)로 출력한다.
그리고 워드 라인(WL3)과 비트 라인(BL0) 사이에 연결된 메모리 셀(MC)은 저장된 데이터를 비트 라인(BL0)을 통해 센스 증폭기(26)로 출력한다.
센스 증폭기(26)는 비트 라인(BL0, BL1)을 통해 인가되는 데이터와 기준 신호를 비교하여 데이터를 판별한다.
도7 에서는 각각의 비트 라인(BL0, BL1)에 대해 2개씩 병렬로 연결된 서브 기준 비트 라인(RBL40, RBL41, RBL42, RBL43)을 구성하고, 각각의 서브 기준 비트 라인(RBL40, RBL41, RBL42, RBL43)과 기준 워드 라인(RWL0, RWL1) 사이에 "0" 또는 "1"의 데이터를 저장하는 기준 메모리 셀(RC0, RC1)을 하나씩 구비하도록 하여 비트 라인(BL0)의 메모리 셀(MC)이 데이터를 출력하는 경우에 대응하는 비트 라인(BL1)을 통하여 기준 신호를 출력하도록 하였다.
그러나 도7 은 도3 과 유사한 구조로 기준 메모리 셀(RC0, RC1)이 각각의 비트 라인(BL0, BL1)에 대해 세로로 배치되어 비트 라인(BL0, BL1) 사이의 간격이 종래에 대비해 2배의 면적을 차지하게 된다.
도8 은 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제2 실시예를 나타내는 도면이다.
도8 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 셀 어레이 블록은 도7 과 같이 오픈 비트 라인 구조이지만 센스 증폭기(26)의 양단으로 각각 2개씩의 비트 라인이 동시에 선택되도록 하여 4개의 비트 라인이 한 쌍을 이루는 구조이다.
센스 증폭기(26)의 일단에 연결된 두 개의 비트 라인(BL0, BL2)은 2개의 기준 비트 라인(RBL50, RBL52)과 각각 연결되고, 센스 증폭기(26)의 타단에 연결된 두 개의 비트 라인(BL1, BL3)은 2개의 기준 비트 라인(RBL52, RBL53)과 각각 연결된다.
기준 비트 라인(RBL0, RBL1)과 기준 워드 라인(RWL0, RWL1) 사이에 데이터 "0"을 저장하는 기준 메모리 셀(RC0)이, 기준 비트 라인(RBL2, RBL3)과 기준 워드 라인(RWL0, RWL1) 사이에 데이터 "1"을 저장하는 기준 메모리 셀(RC1)이 각각 연결된다.
4개의 비트 라인 선택 스위치(S51, S52, S53, S54)는 각각 센스 증폭기(26)와 비트 라인(BL0, BL1, BL2, BL3) 사이에 위치하고, 비트 라인 선택 신호(SEL51, SEL52, SEL53, SEL54)에 응답하여 데이터를 출력하기 위한 하나의 비트 라인과 기준 신호를 출력하기 위한 두 개의 비트 라인을 선택하여 센스 증폭기(26)와 연결한다.
센스 증폭기(26)는 데이터를 전송하는 하나의 비트 라인과 기준 신호를 출력하는 두 개의 비트 라인으로부터 데이터와 기준 신호를 인가받아 데이터를 감지하여 판별한다.
도8 을 참조로 하여 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 동작을 설명하면 외부에서 인가되는 어드레스를 로우 어드레스 디코더(미도시)에서 디코딩 하여 복수개의 워드 라인(WL0, WL1, WL2, WL3, WL4, WL5, WL6, WL7) 중 하나의 워드 라인을 선택한다.
선택된 워드 라인이 제1 워드 라인(WL0, WL1, WL2, WL3) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL1)이 동시에 선택이 된다.
선택된 워드 라인이 제2 워드 라인(WL4, WL5, WL6, WL7) 중의 하나의 워드 라인이면 두 개의 기준 워드 라인(RWL0, RWL1) 중 기준 워드 라인(RWL0)이 동시에 선택이 된다.
예로서 워드 라인(WL6)과 비트 라인(BL3)이 선택이 된 경우에 비트 라인 선택 신호(SEL51, SEL52, SEL53, SEL54)에 응답하여 비트 라인 선택 스위치(S52)는 오프가 되고 비트 라인 선택 스위치(SEL51, SEL53, SEL54)는 온이 된다.
따라서 비트 라인(BL1)은 센스 증폭기(26)와 연결이 끊어지게 되고, 비트 라인(BL0, BL2, BL3)은 센스 증폭기(26)과 연결된다.
기준 비트 라인(RBL50, RBL52)과 기준 워드 라인(RWL0) 사이에 연결된 기준 메모리 셀(RC0, RC1)은 비트 라인(BL0, BL2)을 통하여 각각의 기준 메모리 셀(RC0, RC1)에서 출력되는 데이터 "0"과 데이터"1"의 조합에 대응하는 기준 신호를 센스 증폭기(26)로 출력한다.
그리고 워드 라인(WL6)과 비트 라인(BL3) 사이에 연결된 메모리 셀(MC)은 저장된 데이터를 비트 라인(BL3)을 통해 센스 증폭기(26)로 출력한다.
센스 증폭기(26)는 비트 라인(BL0, BL2, BL3)을 통해 인가되는 데이터와 기준 신호를 비교하여 데이터를 판별한다.
도5 에서와 같이 도8 에서도 기준 메모리 셀 리플레쉬 스위치와 제1 및 제2 전압을 구비하여 별도로 기준 메모리 셀을 리플레쉬 할 수 있으나, 도8 에서는 센스 증폭기(26)를 이용하는 기준 메모리 셀 리플레쉬를 예시하였다.
도9 는 도6 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록의 제3 실시예를 나타내는 도면이다.
도9 는 도8 과 동일한 구조이나 기준 워드 라인(RWL0, RWL1)과 기준 메모리 셀이 워드 라인(WL0, WL1, ..., WL7)과 메모리 셀(MC)의 사이에 배치되어도 무방함을 나타내었다.
상기한 도3 ~ 도5 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록을 폴디드 비트 라인 구조로 도7 ~ 도9 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 메모리 셀 어레이 블록을 오픈 비트 라인 구조로 구분하여 예시하였으나, 폴디드 비트 라인 구조를 오픈 비트 라인 구조로, 오픈 비트 라인 구조를 폴디드 비트 라인 구조로 변경 적용도 가능하다.
도10 은 본 발명에 따른 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 블록도이다.
도10 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1 ~ BLKi), 비트 라인 선택기들(32-1 ~ 32-j), 센스 증폭기들(36-1 ~ 36-j), 로우 디코더(31), 컬럼 디코더(33), 비트 라인 선택 신호 발생기(35), 명령어 디코더(37), 및 제어 신호 발생부(39)를 구비하였다.
도10 의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치의 데이터 입출력은 메모리 셀 어레이 블록들(BLK1 ~ BLKi)의 양단에 배치된 2쌍의 데이터 라 인들(D,DB)을 통하여 2개의 데이터를 입출력하는 경우를 나타내는 것이다.
각각의 메모리 셀 어레이 블록(BLK1 ~ BLKi)은 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKj)로 구성되며, 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKj) 각각의 비트 라인(BL1 ~ BLn)과 워드 라인(WL1 ~ WLm) 사이에 연결된 메모리 셀들(MC)와 비트 라인(BL1 ~ BLn)과 기준 워드 라인(RWL) 사이에 연결된 기준 메모리 셀들(RC)로 구성된다.
도10 의 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKj)과 센스 증폭기(36-1 ~ 36-j)는 각각 도2 ~ 도9 의 메모리 셀 어레이 블록과 센스 증폭기를 나타낸다.
각각의 메모리 셀들(MC)과 기준 메모리 셀들(RC)은 플로팅 바디를 가지는 NMOS 트랜지스터로 구성되며, NMOS트랜지스터의 소스 단자는 접지전압에 연결되고, 게이트는 워드 라인(WL1 ~ WLm)이나 기준 워드 라인(RWL)에 연결되고, 드레인은 비트 라인(BL1 ~ BLn)에 연결된다.
도10 에 나타난 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치를 설명하면 로우 디코더(31)는 액티브 명령(ACT)에 응답하여 제1 로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL1 ~ WLm)중에서 하나의 워드 라인을 활성화 하고, 활성화된 워드 라인에 대응하는 기준 워드 라인(RWL)을 동시에 활성화 한다. 또한 로우 디코더(31)는 도3, 도4, 도5, 도7 에 도시된 바와 같이 기준 비트 라인에 기준 메모리 셀 격리 스위치가 구비된 경우에는 기준 메모리 셀 격리 신호를 추가로 더 발생한다. 기준 메모리 셀 격리 신호는 활성화된 워드 라인에 대응하여 각각 발생한다.
컬럼 디코더(33)는 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호들(CSL1 ~ CSLk)중 하나의 컬럼 선택 신호를 활성화한다.
비트 라인 선택 신호 발생기(35)는 액티브 명령(ACT)에 응답하여 제2 로우 어드레스(RA2)를 디코딩 하여 비트 라인 선택 신호(BSEL)를 해당 비트 라인 선택기(32-1 ~ 32-j)로 출력한다.
비트 라인 선택기(32-1 ~ 32-j)는 비트 라인 선택 신호(BSEL)에 응답하여 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKj)의 비트 라인들(BL1 ~ BLn) 중에서 데이터를 출력하는 하나의 비트 라인과 기준 신호를 출력하기 위한 대응되는 비트 라인을 선택하여 활성화 한다.
명령어 디코더(37)는 명령 신호(COM)에 응답하여 액티브 명령(ACT), 리드 명령(RD), 및 라이트 명령(WR)을 발생한다.
제어 신호 발생부(39)는 라이트 명령(WR)에 응답하여 라이트 백 신호(WB)를 활성화 하고, 리드 명령(RD)에 응답하여 센스 증폭기 인에이블 신호(SEN)를 활성화하고 소정 시간 후에 라이트 백 신호(WB)를 활성화 한다.
라이트 백 신호(WB)는 센스 증폭기(36-1 ~ 36-j)가 전류를 감지하여 증폭하는 전류 감지 증폭기인 경우에 센스 증폭기(36-1 ~ 36-j)를 통하여 메모리 셀(MC)에 데이터를 라이트 하는 경우에 발생하는 신호로 반도체 메모리 장치에서 사용되는 센스 증폭기(36-1 ~ 36-j)의 구조에 따라 생략되거나 다른 신호로 대체될 수 있다.
메모리 셀 어레이 블록들 각각의 메모리 셀들(MC)은 라이트 동작 시에 해당 워드 라인(WL1 ~ WLm)으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKj)의 해당 비트 라인으로 소정 레벨 보다 높은 레벨의 전압(예를 들면, 1.5V)이 인가되면 데이터 "1"이 라이트 되고, 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKj)의 해당 비트 라인으로 소정 레벨보다 낮은 레벨의 전압(예를 들면, -1.5V)이 인가되면 데이터 "0"이 라이트 된다.
또한 기준 메모리 셀(RC)은 메모리 셀(MC) 과 동일한 방법으로 라이트 할 수 있으며, 도3, 도4, 도5, 도7 에 도시 된 바와 같이 기준 메모리 셀 리플레쉬 스위치를 구비하고, 제어 신호 발생부(39)에서 추가로 기준 메모리 셀 리플레쉬 신호를 발생하도록 하여 별도의 전원으로부터 데이터를 인가받아 라이트 할 수 있다.
리드 동작 시에는 해당 워드 라인(WL1 ~ WLm)으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 트랜지스터를 선형 영역에서 동작하도록 하기 위한 전압(예를 들면, 0.2V)이 인가되면 메모리 셀(MC)에 저장된 데이터가 해당 비트 라인으로 출력된다.
동시에 도3 ~ 도5, 도7 ~ 도9 에 도시된 바와 같이 기준 메모리 셀(RC)이 활성화되어 기준 신호를 발생하여 대응하는 비트 라인으로 출력된다.
센스 증폭기(36-1 ~ 36-j)는 비트 라인(BL1 ~ BLn)을 통하여 인가되는 데이터와 기준 신호를 감지하고 판별하여, 데이터 라인(D, DB)으로 데이터와 반전 데이터를 출력한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는 메모리 셀 어레이의 비트 라인마다 기준 메모리 셀을 구비하도록 하고 해당 비트 라인이 선택되면 대응하는 비트 라인으로부터 기준 신호를 출력하도록 하여 선택된 비트 라인과 기준 신호를 출력하는 기준 비트 라인의 거리가 항상 동일하도록 한다. 그러므로 센스 증폭기에 인가되는 데이터와 기준 신호의 센싱 감도를 일정하게 유지하여 데이터의 오류를 줄인다.

Claims (20)

  1. 제1 비트 라인과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 비트 라인과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록; 및
    상기 제1 비트 라인에 연결된 제1 기준 비트 라인과 제1 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제1 기준 메모리 셀들과 상기 제2 비트 라인에 연결된 제2 기준 비트 라인과 제2 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 상기 기준 신호를 출력하는 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 상기 제1 워드 라인들이 선택되면 상기 제2 기준 메모리 셀들이 선택되고, 상기 제2 워드 라인들이 선택되면 상기 제1 기준 메모리 셀들이 선택되고, 상기 기준 신호는 상기 제1 및 제2 메모리 셀들에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 발생하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    상기 데이터 및 상기 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 기준 메모리 셀 어레이 블록은
    상기 제1 기준 메모리 셀이 상기 제1 기준 비트 라인으로부터 분기된 제1 및 제2 서브 기준 비트 라인과 상기 제1 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하고, 상기 제2 기준 메모리 셀이 상기 제2 기준 비트 라인으로부터 분기된 제3 및 제4 서브 기준 비트 라인과 상기 제2 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 기준 메모리 셀 어레이 블록은
    제1 기준 메모리 셀 격리 신호에 응답하여 상기 제1 기준 메모리 셀들과 상기 메모리 셀 어레이 블록을 격리하는 2개의 제1 기준 메모리 셀 격리 스위치;
    제2 기준 메모리 셀 격리 신호에 응답하여 상기 제2 기준 메모리 셀들과 상기 메모리 셀 어레이 블록을 격리하는 2개의 제2 기준 메모리 셀 격리 스위치; 및
    상기 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 상기 제1 및 제2 기준 메모리 셀들로 데이터 "1"에 대응하는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 4개의 기준 메모리 셀 리플레쉬 스위치를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    리드 동작 시에 어드레스를 인가받아 디코딩하여, 상기 제1 및 제2 비트 라인에서 각각 하나씩 한 쌍의 인접한 비트 라인을 활성화하고, 상기 제1 워드 라인과 상기 제2 기준 워드 라인을 활성화하는 경우 상기 제1 기준 메모리 셀 격리 스위치를 오프하고 상기 제2 기준 메모리 셀 격리 스위치를 온 하며, 상기 제2 워드 라인과 상기 제1 기준 워드 라인을 활성화하는 경우 상기 제1 기준 메모리 셀 격리 스위치를 온 하고 상기 제2 기준 메모리 셀 격리 스위치를 오프하는 것을 특징으로 하는 제어부를 추가로 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  6. 제5 항에 있어서, 상기 제어부는
    리드 동작 시에 상기 어드레스 중 제1 로우 어드레스를 인가받아 디코딩하여 상기 제1 및 제2 워드 라인들 중 하나의 워드 라인과 상기 제1 및 제2 기준 워드 라인 중 상기 워드 라인에 대응하는 하나의 기준 워드 라인을 활성화하는 로우 디코더;
    상기 리드 동작 시에 상기 어드레스 중 제2 로우 어드레스를 인가받아 상기 제1 및 제2 비트 라인을 선택하기 위한 비트 라인 선택 신호를 출력하는 비트 라인 선택 신호 발생기;
    상기 리드 동작 시에 상기 비트 라인 선택 신호를 인가받아 상기 제1 및 제2 비트 라인 중 해당 인접한 비트 라인을 각각 하나씩 쌍으로 활성화하는 비트 라인 선택기;
    상기 리드 동작 시에 상기 어드레스 중 컬럼 어드레스를 인가받아 디코딩하여 상기 센스 증폭기들 중 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택 신호들 중 하나의 컬럼 선택 신호를 활성화하는 컬럼 디코더; 및
    상기 리드 동작 시에 센스 증폭기 인에이블 신호 및 라이트 백 신호를 활성화하고 상기 기준 메모리 셀 리플레쉬 신호를 비활성화하고 상기 제1 및 제2 기준 메모리 셀 격리 신호 중 하나의 기준 메모리 셀 격리 신호를 활성화하는 제어 신호 발생부를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  7. 제2 항에 있어서, 상기 기준 메모리 셀 어레이 블록은
    상기 제1 기준 메모리 셀이 상기 제1 기준 비트 라인과 상기 제1 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하고, 상기 제2 기준 메모리 셀이 상기 제2 기준 비트 라인과 상기 제2 기준 워드 라인 사이에 연결되고 각각 데이터 "1"과 데이터 "0"을 저장하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 기준 메모리 셀 어레이 블록은
    제1 기준 메모리 셀 격리 신호에 응답하여 상기 제1 기준 메모리 셀들과 상 기 메모리 셀 어레이 블록을 격리하는 제1 기준 메모리 셀 격리 스위치;
    제2 기준 메모리 셀 격리 신호에 응답하여 상기 제2 기준 메모리 셀들과 상기 메모리 셀 어레이 블록을 격리하는 제2 기준 메모리 셀 격리 스위치;
    제1 기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 각각의 상기 제1 기준 메모리 셀을 연결하여 기준 신호를 발생하는 제1 기준 신호 발생 스위치;
    제2 기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 각각의 상기 제2 기준 메모리 셀을 연결하여 기준 신호를 발생하는 제2 기준 신호 발생 스위치; 및
    상기 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 상기 제1 및 제2 기준 메모리 셀들로 데이터 "1"에 대응하는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 4개의 기준 메모리 셀 리플레쉬 스위치를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  9. 제8 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    리드 동작 시에 어드레스를 인가받아 디코딩하여, 상기 제1 및 제2 비트 라인에서 각각 하나씩 한 쌍의 인접한 비트 라인을 활성화하고, 상기 제1 워드 라인과 상기 제2 기준 워드 라인을 활성화하는 경우 상기 제2 기준 메모리 셀 격리 스 위치와 상기 제2 기준 신호 발생 스위치를 온 하고 상기 제1 기준 메모리 셀 격리 스위치와 상기 제1 기준 신호 발생 스위치를 오프 하며, 상기 제2 워드 라인과 상기 제1 기준 워드 라인을 활성화하는 경우 상기 제1 기준 메모리 셀 격리 스위치와 상기 제1 기준 신호 발생 스위치를 온 하고 상기 제2 기준 메모리 셀 격리 스위치와 상기 제2 기준 신호 발생 스위치를 오프 하는 것을 특징으로 하는 제어부를 추가로 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  10. 제9 항에 있어서, 상기 제어부는
    리드 동작 시에 상기 어드레스 중 제1 로우 어드레스를 인가받아 디코딩하여 상기 제1 및 제2 워드 라인들 중 하나의 워드 라인과 상기 제1 및 제2 기준 워드 라인 중 상기 워드 라인에 대응하는 하나의 기준 워드 라인을 활성화하는 로우 디코더;
    상기 리드 동작 시에 상기 어드레스 중 제2 로우 어드레스를 인가받아 상기 제1 및 제2 비트 라인을 선택하기 위한 비트 라인 선택 신호를 출력하는 비트 라인 선택 신호 발생기;
    상기 리드 동작 시에 상기 비트 라인 선택 신호를 인가받아 상기 제1 및 제2 비트 라인 중 해당 인접한 비트 라인을 각각 하나씩 쌍으로 활성화하는 비트 라인 선택기;
    상기 리드 동작 시에 상기 어드레스 중 컬럼 어드레스를 인가받아 디코딩하 여 상기 센스 증폭기들 중 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택 신호들 중 하나의 컬럼 선택 신호를 활성화하는 컬럼 디코더; 및
    상기 리드 동작 시에 센스 증폭기 인에이블 신호 및 라이트 백 신호를 활성화하고 상기 기준 메모리 셀 리플레쉬 신호를 비활성화하고 상기 제1 및 제2 기준 메모리 셀 격리 신호 중 하나의 기준 메모리 셀 격리 신호와 상기 제1 및 제2 기준 신호 발생 신호 중 하나의 제어 신호 발생 신호를 활성화하는 제어 신호 발생부를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  11. 제1 비트 라인과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 비트 라인과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록; 및
    상기 제1 비트 라인에 연결된 제1 기준 비트 라인과 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 "0" 또는 "1"의 데이터를 저장하는 제1 기준 메모리 셀과 상기 제2 비트 라인에 연결된 제2 기준 비트 라인과 상기 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 상기 제1 기준 메모리 셀에 저장된 데이터의 반전된 데이터를 저장하는 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 상기 제1 또는 제2 워드 라인들이 선택되면 상기 제1 및 제2 기준 메모리 셀이 동시에 선택되어 상기 제1 및 제2 메모리 셀에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 기준 신호를 발생하는 것을 특징으로 하는 캐패시터 가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    상기 데이터 및 상기 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  13. 제12 항에 있어서, 상기 기준 메모리 셀 어레이 블록은
    기준 신호 발생 신호에 응답하여 데이터 "0"과 데이터 "1"을 저장한 상기 제1 및 제2 기준 메모리 셀을 연결하여 기준 신호를 발생하는 기준 신호 발생 스위치;
    상기 제2 워드 라인들이 선택되면 활성화되는 제1 서브 기준 비트 라인 선택 신호에 응답하여 상기 제1 기준 비트 라인을 상기 제1 비트 라인과 연결하는 제1 기준 비트 라인 선택 스위치;
    상기 제1 워드 라인들이 선택되면 활성화되는 제2 기준 비트 라인 선택 신호에 응답하여 상기 제2 기준 비트 라인을 상기 제2 비트 라인과 연결하는 제2 서브 기준 비트 라인 선택 스위치; 및
    상기 제1 및 제2 기준 메모리 셀들을 리플레쉬 하기 위한 기준 메모리 셀 리플레쉬 신호에 응답하여 상기 제1 및 제2 기준 메모리 셀들과 데이터 "1"에 대응하 는 전압을 공급하기 위한 제1 전원 및 데이터 "0"에 대응하는 전압을 공급하기 위한 제2 전원을 연결하는 2개의 기준 메모리 셀 리플레쉬 스위치를 추가로 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    리드 동작 시에 어드레스를 인가받아 디코딩하여, 상기 제1 및 제2 비트 라인에서 각각 하나씩 한 쌍의 비트 라인을 활성화하고, 상기 제1 워드 라인과 상기 기준 워드 라인을 활성화하는 경우 상기 제1 기준 비트 라인 선택 스위치를 오프하고 상기 제2 기준 비트 라인 선택 스위치와 상기 기준 신호 발생 스위치를 온 하며, 상기 제2 워드 라인과 상기 기준 워드 라인을 활성화하는 경우 상기 제1 기준 비트 라인 선택 스위치와 상기 기준 신호 발생 스위치를 온 하고 상기 제2 기준 비트 라인 선택 스위치를 오프하는 것을 특징으로 하는 제어부를 추가로 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  15. 제14 항에 있어서, 상기 제어부는
    리드 동작 시에 상기 어드레스 중 제1 로우 어드레스를 인가받아 디코딩하여 상기 제1 및 제2 워드 라인들 중 하나의 워드 라인과 상기 기준 워드 라인을 활성화하는 로우 디코더;
    상기 리드 동작 시에 상기 어드레스 중 제2 로우 어드레스를 인가받아 상기 제1 및 제2 비트 라인을 선택하기 위한 비트 라인 선택 신호를 출력하는 비트 라인 선택 신호 발생기;
    상기 리드 동작 시에 상기 비트 라인 선택 신호를 인가받아 상기 제1 및 제2 비트 라인 중 해당 비트 라인을 각각 하나씩 쌍으로 활성화하는 비트 라인 선택기;
    상기 리드 동작 시에 상기 어드레스 중 컬럼 어드레스를 인가받아 디코딩하여 상기 센스 증폭기들 중 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택 신호들 중 하나의 컬럼 선택 신호를 활성화하는 컬럼 디코더; 및
    상기 리드 동작 시에 센스 증폭기 인에이블 신호 및 라이트 백 신호와 상기 기준 신호 발생 신호를 활성화하고 상기 기준 메모리 셀 리플레쉬 신호를 비활성화하는 제어 신호 발생부를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  16. 제1 및 제3 비트 라인들로 구성되는 제1 비트 라인 쌍들과 제1 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제1 메모리 셀들과 제2 및 제4 비트 라인들로 구성되는 제2 비트 라인 쌍들과 제2 워드 라인들 사이에 각각 연결된 플로팅 바디를 가지는 제2 메모리 셀들을 구비하는 메모리 셀 어레이 블록; 및
    상기 제1 및 제3 비트 라인들에 각각 연결된 제1 및 제3 기준 비트 라인과 제1 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 기준 신호를 출력하는 제1 기준 메모리 셀들과 상기 제2 및 제4 비트 라인들에 각각 연결된 제2 및 제4 기 준 비트 라인과 제2 기준 워드 라인 사이에 연결된 플로팅 바디를 가지며 상기 기준 신호를 출력하는 2개의 제2 기준 메모리 셀들을 구비하는 기준 메모리 셀 어레이 블록을 구비하며, 상기 제1 워드 라인들이 선택되면 상기 제2 기준 메모리 셀들이 선택되고, 상기 제2 워드 라인들이 선택되면 상기 제1 기준 메모리 셀들이 선택되고, 상기 기준 신호는 상기 제1 및 제2 메모리 셀에 저장되는 데이터 "1"과 데이터 "0"의 조합으로 발생하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  17. 제16 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    상기 데이터 및 상기 기준 신호를 인가받아 감지 판별 하는 센스 증폭기를 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  18. 제17 항에 있어서, 상기 메모리 셀 어레이 블록은
    비트 라인 선택 신호에 응답하여 상기 제1 비트 라인과 상기 센스 증폭기를 연결하는 제1 비트 라인 선택 스위치;
    상기 비트 라인 선택 신호에 응답하여 상기 제2 비트 라인과 상기 센스 증폭기를 연결하는 제2 비트 라인 선택 스위치;
    상기 비트 라인 선택 신호에 응답하여 상기 제3 비트 라인과 상기 센스 증폭 기를 연결하는 제3 비트 라인 선택 스위치; 및
    상기 비트 라인 선택 신호에 응답하여 상기 제4 비트 라인과 상기 센스 증폭기를 연결하는 제4 비트 라인 선택 스위치를 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  19. 제18 항에 있어서, 상기 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치는
    리드 동작 시에 어드레스를 인가받아 디코딩하여 상기 제1 워드 라인과 상기 제1 비트 라인 및 상기 제2 기준 워드 라인을 활성화하는 경우 상기 제2 및 제4 비트 라인도 같이 선택되며 상기 제1, 제2 , 제4 비트 라인 선택 스위치를 온 하고 상기 제3 비트 라인 선택 스위치를 오프 하며, 상기 제1 워드 라인과 상기 제3 비트 라인 및 상기 제2 기준 워드 라인을 활성화하는 경우 상기 제2 및 제4 비트 라인도 같이 선택되며 상기 제2, 제3 , 제4 비트 라인 선택 스위치를 온 하고 상기 제1 비트 라인 선택 스위치를 오프 하며, 상기 제2 워드 라인과 상기 제2 비트 라인 및 상기 제1 기준 워드 라인을 활성화하는 경우 상기 제1 및 제3 비트 라인도 같이 선택되며 상기 제1, 제3 , 제4 비트 라인 선택 스위치를 온 하고 상기 제2 비트 라인 선택 스위치를 오프 하며, 상기 제2 워드 라인과 상기 제4 비트 라인 및 상기 제1 기준 워드 라인을 활성화하는 경우 상기 제1 및 제3 비트 라인도 같이 선택되며 상기 제1, 제2 , 제3 비트 라인 선택 스위치를 온 하고 상기 제4 비트 라인 선택 스위치를 오프 하는 것을 특징으로 하는 제어부를 추가로 더 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
  20. 제19 항에 있어서, 상기 제어부는
    리드 동작 시에 상기 어드레스 중 제1 로우 어드레스를 인가받아 디코딩하여 상기 제1 및 제2 워드 라인들 중 하나의 워드 라인과 상기 제1 및 제2 기준 워드 라인 중 상기 워드 라인에 대응하는 하나의 기준 워드 라인을 활성화하는 로우 디코더;
    상기 리드 동작 시에 상기 어드레스 중 제2 로우 어드레스를 인가받아 상기 제1 , 제2 , 제3 , 제4 비트 라인을 선택하기 위한 비트 라인 선택 신호를 출력하는 비트 라인 선택 신호 발생기;
    상기 리드 동작 시에 상기 비트 라인 선택 신호를 인가받아 상기 제1 , 제2 , 제3 , 제4 비트 라인 중 해당 3개의 비트 라인을 활성화하는 비트 라인 선택기;
    상기 리드 동작 시에 상기 어드레스 중 컬럼 어드레스를 인가받아 디코딩하여 상기 센스 증폭기들 중 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택 신호들 중 하나의 컬럼 선택 신호를 활성화하는 컬럼 디코더; 및
    상기 리드 동작 시에 센스 증폭기 인에이블 신호 및 라이트 백 신호를 활성화하는 제어 신호 발생부를 구비하는 것을 특징으로 하는 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치.
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