JP2020087493A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ロウアドレス及びカラムアドレスに応じて変化する消費電力のバラツキを低減することで、複数のメモリセルユニットが並列動作した際の最大消費電力を低減する。【解決手段】行列状に配置された複数のメモリセルをそれぞれが備える複数のメモリセルアレイＭＡ０〜ＭＡ３と、メモリセルアレイの複数の行にそれぞれ接続された複数のワード線と、メモリセルアレイの複数の列にそれぞれ接続された複数のビット線と、メモリセルアレイ毎に設けられたロウ選択回路１１−０〜１１−３と、メモリセルアレイ毎に設けられカラム選択回路１２−０〜１２−３とを含む。同一ロウアドレスを受けた場合に、複数のロウ選択回路１１−０〜１１−３は、ワード線長がそれぞれ異なるように、ワード線の選択動作を行う。同一カラムアドレスを受けた場合に、複数のカラム選択回路１２−０〜１２−３は、ビット線長がそれぞれ異なるように、ビット線の選択動作を行う。【選択図】図１０Ａ

Description

本発明の実施形態は、半導体記憶装置に関する。
半導体記憶装置の一種として抵抗変化型メモリが知られている。また、抵抗変化型メモリの一種としてＭＲＡＭ（magnetoresistive random access memory）が知られている。ＭＲＡＭは、情報を記憶するメモリセルに磁気抵抗効果（magnetoresistive effect）を持つ磁気抵抗効果素子を用いたメモリデバイスである。
米国特許出願公開第２０１４／０２１９００４号明細書
実施形態は、最大消費電力を低減することが可能な半導体記憶装置を提供する。
実施形態に係る半導体記憶装置は、行列状に配置された複数のメモリセルをそれぞれが備える複数のメモリセルアレイと、前記複数のメモリセルアレイの各々の複数の行にそれぞれ接続された複数のワード線と、前記複数のメモリセルアレイの各々の複数の列にそれぞれ接続された複数のビット線と、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記複数のワード線に接続された複数のロウ選択回路と、前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記複数のビット線に接続された複数のカラム選択回路とを具備する。同一ロウアドレスを受けた場合に、前記複数のロウ選択回路は、選択されたメモリセルからロウ選択回路までのワード線長が異なるように、ワード線の選択動作を行う。同一カラムアドレスを受けた場合に、前記複数のカラム選択回路は、選択されたメモリセルからカラム選択回路までのビット線長が異なるように、ビット線の選択動作を行う。
第１実施形態に係る半導体記憶装置のブロック図。 図１に示したメモリユニットのブロック図。 図２に示したメモリセルアレイ、ロウ選択回路、及びカラム選択回路の回路図。 図３に示したメモリセルアレイの回路図。 メモリセルアレイの一部領域の断面図。 磁気抵抗効果素子の断面図。 ニアセルを選択した場合の消費電力を説明する図。 ファーセルを選択した場合の消費電力を説明する図。 バンクの選択動作を説明する図。 実施例１−１に係るメモリユニットの選択動作を説明する図。 実施例１−１に係るメモリユニットの選択動作を説明する図。 実施例１−１に係るメモリユニットの選択動作を説明する図。 実施例１−１に係るメモリユニットの選択動作を説明する図。 実施例１−２に係るメモリユニットの選択動作を説明する図。 実施例１−２に係るメモリユニットの選択動作を説明する図。 実施例１−２に係るメモリユニットの選択動作を説明する図。 実施例１−２に係るメモリユニットの選択動作を説明する図。 実施例１−３に係るメモリユニットの選択動作を説明する図。 実施例１−３に係るメモリユニットの選択動作を説明する図。 実施例１−３に係るメモリユニットの選択動作を説明する図。 実施例１−３に係るメモリユニットの選択動作を説明する図。 第２実施形態に係るバンクの構成を説明する図。 実施例２−１に係るメモリユニットの選択動作を説明する図。 実施例２−１に係るメモリユニットの選択動作を説明する図。 実施例２−１に係るメモリユニットの選択動作を説明する図。 実施例２−１に係るメモリユニットの選択動作を説明する図。 実施例２−２に係るメモリユニットの選択動作を説明する図。 実施例２−２に係るメモリユニットの選択動作を説明する図。 実施例２−２に係るメモリユニットの選択動作を説明する図。 実施例２−２に係るメモリユニットの選択動作を説明する図。 第３実施形態に係るバンクの構成を説明する図。 第３実施形態に係るメモリユニットの選択動作を説明する図。 第３実施形態に係るメモリユニットの選択動作を説明する図。 第３実施形態に係るメモリユニットの選択動作を説明する図。 第３実施形態に係るメモリユニットの選択動作を説明する図。 第４実施形態に係る複数のメモリユニットのブロック図。 第４実施形態に係るメモリユニットの選択動作を説明する図。 第４実施形態に係るメモリユニットの選択動作を説明する図。 第４実施形態に係るメモリユニットの選択動作を説明する図。 第４実施形態に係るメモリユニットの選択動作を説明する図。
以下、実施形態について図面を参照して説明する。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置等によって、本発明の技術思想が特定されるものではない。各機能ブロックは、ハードウェア及びソフトウェアのいずれかまたは両者を組み合わせたものとして実現することができる。各機能ブロックが以下の例のように区別されていることは必須ではない。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。なお、以下の説明において、同一の機能及び構成を有する要素については同一符号を付し、重複説明は必要な場合にのみ行う。
［１］ 第１実施形態
以下の実施形態では、半導体記憶装置として、抵抗変化型メモリの一種であるＭＲＡＭ（magnetoresistive random access memory）を例に挙げて説明する。
［１−１］ 半導体記憶装置の構成
図１は、第１実施形態に係る半導体記憶装置１のブロック図である。半導体記憶装置１は、複数（ｉ個）のバンク（メモリバンク）ＢＫ０〜ＢＫ（ｉ−１）、デコード回路１５、入出力回路１６、電圧生成回路１７、及び制御回路１８を備える。
複数のバンクＢＫ０〜ＢＫ（ｉ−１）の各々は、複数（ｊ個）のメモリユニットＭＵ０〜ＭＵ（ｊ−１）を備える。複数のメモリユニットＭＵ０〜ＭＵ（ｊ−１）の各々は、メモリセルアレイなどを備える。複数のバンクＢＫの構成は、同じである。メモリユニットＭＵの構成については後述する。
デコード回路１５は、入出力回路１６からアドレスＡＤＤを受ける。デコード回路１５は、アドレスＡＤＤをデコードし、バンクアドレス、ロウアドレスＲＡ、及びカラムアドレスＣＡを生成する。デコード回路１５は、バンクアドレスを用いて、対応するバンクを選択する。デコード回路１５は、選択されたバンクに、ロウアドレスＲＡ、及びカラムアドレスＣＡを供給する。
入出力回路１６は、半導体記憶装置１の外部から、アドレスＡＤＤ、コマンドＣＭＤ、複数種類の制御信号ＣＮＴ、及びデータＤＡＴを受信する。入出力回路１６は、アドレスＡＤＤをデコード回路１５に送り、コマンドＣＭＤ及び制御信号ＣＮＴを制御回路１８に送り、データＤＡＴをバンクＢＫに送る。また、入出力回路１６は、バンクＢＫから送られるデータＤＡＴを外部に出力する。
電圧生成回路１７は、半導体記憶装置１の外部から供給される電源電圧を用いて、バンクＢＫの動作に必要な複数種類の電圧を生成する。電圧生成回路１７は、例えば、書き込み動作の際に必要な複数種類の電圧を生成し、バンクＢＫに含まれる書き込み回路に供給する。また、電圧生成回路１７は、例えば、読み出し動作の際に必要な複数種類の電圧を生成し、バンクＢＫに含まれる読み出し回路に供給する。
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、半導体記憶装置１に含まれる各種モジュールを制御する。
次に、バンクＢＫに含まれる各メモリユニットＭＵの構成について説明する。図２は、図１に示したメモリユニットＭＵのブロック図である。図３は、図２に示したメモリセルアレイ１０、ロウ選択回路１１、及びカラム選択回路１２の回路図である。
メモリユニットＭＵは、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、書き込み回路１３、及び読み出し回路１４を備える。
メモリセルアレイ１０は、行列状に配置された複数のメモリセルＭＣを備える。メモリセルアレイ１０には、それぞれが行方向に延びる複数のワード線ＷＬ０〜ＷＬ（ｍ−１）、及びそれぞれが列方向に延びる複数のビット線ＢＬ０〜ＢＬ（ｎ−１）が配設される。１個のメモリセルＭＣは、１本のワード線ＷＬと１本のビット線ＢＬとの交差領域に配置され、これらワード線ＷＬ及びビット線ＢＬに接続される。
ロウ選択回路１１は、複数のワード線ＷＬ０〜ＷＬ（ｍ−１）に接続される。ロウ選択回路１１は、デコード回路１５からロウアドレスＲＡを受ける。ロウ選択回路１１は、複数のワード線ＷＬ０〜ＷＬ（ｍ−１）にそれぞれ接続された複数の選択トランジスタ（選択素子）２０を備える。選択トランジスタ２０は、例えばＮチャネルＭＯＳトランジスタで構成される。ロウ選択回路１１は、ロウアドレスＲＡで指定された行に対応する選択トランジスタ２０をオンすることで、対応するワード線ＷＬを選択する。選択トランジスタ２０のゲートは、ロウ選択線（図示せず）に接続される。
カラム選択回路１２は、複数のビット線ＢＬ０〜ＢＬ（ｎ−１）に接続される。カラム選択回路１２は、デコード回路１５からカラムアドレスＣＡを受ける。カラム選択回路１２は、複数のビット線ＢＬ０〜ＢＬ（ｎ−１）にそれぞれ接続された複数の選択トランジスタ（選択素子）２１を備える。選択トランジスタ２１は、例えばＮチャネルＭＯＳトランジスタで構成される。カラム選択回路１２は、カラムアドレスＣＡで指定された行に対応する選択トランジスタ２０をオンすることで、対応するビット線ＢＬを選択する。選択トランジスタ２１のゲートは、カラム選択線（図示せず）に接続される。
書き込み回路１３は、入出力回路１６からデータＤＡＴを受ける。書き込み回路１３は、選択されたメモリセルＭＣに電流を流すことによって、メモリセルＭＣにデータを書き込む。書き込み回路１３は、例えば、書き込みドライバ（図示せず）を含む。
読み出し回路１４は、メモリセルＭＣからのデータの読み出しを行う。読み出し回路１４は、選択されたメモリセルに流れる電流を検知することによって、メモリセルに格納されたデータを読み出す。読み出し回路１４は、データＤＡＴを入出力回路１６に送る。読み出し回路１４は、センスアンプＳＡを含む。
［１−１−１］ メモリセルアレイ１０の構成
次に、メモリセルアレイ１０の構成の一例について説明する。図４は、図３に示したメモリセルアレイ１０の回路図である。
図４の構成例では、ワード線ＷＬが２つの種類（ＷＬａ及びＷＬｂ）に分類されている。また、メモリセルＭＣが２つの種類（ＭＣａ及びＭＣｂ）に分類されている。添え字の“ａ”及び“ｂ”はそれぞれ、例えば、ビット線ＢＬに対して下方に設けられたもの、及び上方に設けられたものを便宜的に識別するものである。メモリセルアレイ１０の立体的な構造の例については後述する。なお、添え字が付された参照符号を有する複数の構成要素に共通する説明では、添え字を省略して参照符号を表記する。
メモリセルＭＣａは、複数のワード線ＷＬａ０〜ＷＬａ（ｍ−１）のうちの１本と、複数のビット線ＢＬ０〜ＢＬ（ｎ−１）のうちの１本とに接続される。メモリセルＭＣｂは、複数のワード線ＷＬｂ０〜ＷＬｂ（ｍ−１）のうちの１本と、複数のビット線ＢＬ０〜ＢＬ（ｎ−１）のうちの１本とに接続される。
メモリセルＭＣａは、直列に接続されたセレクタ（スイッチング素子）ＳＥＬａ、及び磁気抵抗効果素子ＭＴＪａを備える。メモリセルＭＣｂは、直列に接続されたセレクタ（スイッチング素子）ＳＥＬｂ、及び磁気抵抗効果素子ＭＴＪｂを備える。
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書き込み及び読み出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。より具体的には、例えば、あるメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈより小さい場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈ以上である場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、メモリセルＭＣに印加される電圧の大きさに応じて、電流を流すか遮断するかを切替え可能な機能を有する。
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、低抵抗状態と高抵抗状態とに切り替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書き込み可能であり、書き込まれたデータを不揮発に保持し、読み出し可能である記憶素子（ＭＴＪ（Magnetic Tunnel Junction）素子）として機能する。
（断面構造）
次に、メモリセルアレイ１０の断面構造の一例について説明する。図５は、メモリセルアレイ１０の一部領域の断面図である。図５は、ワード線に沿う断面構造の一例を示している。
メモリセルアレイ１０は、基板３０上に設けられる。基板３０は、例えば半導体基板で構成される。以下の説明では、半導体基板３０の表面と平行な面をＸＹ平面とし、ＸＹ平面に垂直な方向をＺ方向とする。また、ワード線ＷＬに沿う方向をＸ方向とし、ビット線ＢＬに沿う方向をＹ方向とする。Ｘ方向とＹ方向とは、例えば、直交する。
半導体基板３０上には、例えば、ワード線ＷＬａとして機能する複数の導電層３１が設けられる。複数の導電層３１は、例えば、Ｙ方向に並んで配置され、各々がＸ方向に延びる。
複数の導電層３１の各々の上には、磁気抵抗効果素子ＭＴＪａとして機能する複数の素子３２が、Ｘ方向に沿って設けられる。複数の素子３２の各々の上には、セレクタＳＥＬａとして機能する素子３３が設けられる。
素子３３は、例えば２端子間スイッチング素子である。２端子間に印加する電圧が閾値より小さい場合、そのスイッチング素子は、高抵抗状態、例えば電気的に非導通状態である。２端子間に印加する電圧が閾値以上である場合、スイッチング素子は、低抵抗状態、例えば電気的に導通状態である。スイッチング素子は、電圧がどちらの極性でもこの機能を有している。スイッチング素子は、双方向において上述した機能を有してもよい。Ｘ方向に並んだ複数の素子３３上にはそれぞれ、ビット線ＢＬとして機能する複数の導電層３４が設けられる。複数の導電層３４は、Ｘ方向に並んで配置され、各々がＹ方向に延びる。
複数の導電層３４の各々の上には、磁気抵抗効果素子ＭＴＪｂとして機能する複数の素子３５が、Ｙ方向に沿って設けられる。複数の素子３５の各々の上には、セレクタＳＥＬｂとして機能する素子３６が設けられる。Ｙ方向に並んだ複数の素子３６の上には、ワード線ＷＬａとして機能する複数の導電層３７が設けられる。複数の導電層３７は、Ｙ方向に並んで配置され、各々がＸ方向に延びる。なお、素子３６は上記素子３５と同様な機能を有する。
メモリセルＭＣａ、ＭＣｂの周囲には、図示しない絶縁層が設けられる。
以上のように構成されることにより、メモリセルアレイ１０は、１本のビット線ＢＬと１本のワード線ＷＬとの組によって１つのメモリセルＭＣを選択可能な構造を有する。さらに、メモリセルアレイ１０は、Ｚ方向に積層された構造を有する。
［１−１−２］ 磁気抵抗効果素子ＭＴＪの構成
次に、磁気抵抗効果素子ＭＴＪの構成の一例について説明する。図６は、磁気抵抗効果素子ＭＴＪの断面図である。
磁気抵抗効果素子ＭＴＪは、参照層ＲＬ（reference layer）として機能する強磁性層４１、トンネルバリア層ＴＢ（tunnel barrier layer）として機能する非磁性層４２、及び記憶層ＳＬ（storage layer）として機能する強磁性層４３を含む。強磁性層４１、非磁性層４２、及び強磁性層４３は、磁気トンネル接合を構成する。
素子３２（ＭＴＪａ）は、例えば、ワード線ＷＬａ側からビット線ＢＬ側に向けて（Ｚ方向に）強磁性層４１、非磁性層４２、及び強磁性層４３の順に、複数の材料が積層される。素子３５（ＭＴＪｂ）は、例えば、ビット線ＢＬ側からワード線ＷＬｂ側に向けて（Ｚ方向に）強磁性層４１、非磁性層４２、及び強磁性層４３の順に、複数の材料が積層される。磁気抵抗効果素子ＭＴＪは、例えば、強磁性層４１及び４３の磁化方向がそれぞれ膜面に対して垂直方向を向く、垂直磁化型ＭＴＪ素子として機能する。
強磁性層４１は、強磁性を有し、膜面に垂直な磁化容易軸を有する。強磁性層４１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性層４１は、例えば、コバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、又はコバルトパラジウム（ＣｏＰｄ）を含む。強磁性層４１の磁化方向は、固定されており、図６の例では、強磁性層４３側を向いている。なお、「磁化方向が固定されている」とは、強磁性層４３の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
非磁性層４２は、非磁性を有し、例えば酸化マグネシウム（ＭｇＯ）を含む。
強磁性層４３は、強磁性を有し、膜面に垂直な磁化容易軸を有する。強磁性層４３は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性層４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性層４３の磁化方向は、変化可能である。
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書き込み電流を流し、この書き込み電流によって記憶層ＳＬにスピントルクを注入し、記憶層ＳＬの磁化方向を制御するスピン注入書き込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかを取ることができる。
磁気抵抗効果素子ＭＴＪに、図６における矢印Ａ１の方向、すなわち記憶層ＳＬから参照層ＲＬに向かう方向に、或る大きさの書き込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は小さくなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、「Ｐ（Parallel）状態」と呼ばれ、例えばデータ“０”の状態と規定される。
また、磁気抵抗効果素子ＭＴＪに、図６における矢印Ａ２の方向、すなわち参照層ＲＬから記憶層ＳＬに向かう方向に、データ“０”を書き込む際の書き込み電流より大きい書き込み電流を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は大きくなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、「ＡＰ（Anti-Parallel）状態」と呼ばれ、例えばデータ“１”の状態と規定される。
なお、以下の説明では、上述したデータの規定方法に従って説明するが、データ“１”及びデータ“０”の規定の仕方は、上述した例に限られない。例えば、Ｐ状態をデータ“１”と規定し、ＡＰ状態をデータ“０”と規定してもよい。
［１−２］ メモリセルアレイ１０の消費電力について
次に、メモリセルアレイ１０の消費電力について説明する。図７は、ニアセル（near cell）を選択した場合の消費電力を説明する図である。ニアセルは、ロウ選択回路１１及びカラム選択回路１２の両方に最も近いメモリセルであり、すなわち、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルである。以下、メモリセルの符号を簡略化して“Ｃ”で示す場合があり、メモリセルの位置を“Ｃ”に続く２桁の数字で表す。２桁の数字の順番は、左から、行番号（ワード線番号）、列番号（ビット線番号）の順である。ニアセルは、Ｃ００と表記される。図７では、ワード線ＷＬが縦方向に延び、ビット線ＢＬが横方向に延びるように図示している。
図８は、ファーセル（far cell）を選択した場合の消費電力を説明する図である。ファーセルは、ロウ選択回路１１及びカラム選択回路１２の両方から最も遠いメモリセルであり、すなわち、ワード線ＷＬ（ｍ−１）及びビット線ＢＬ（ｎ−１）に接続されたメモリセルＣ（ｍ−１，ｎ−１）である。
ロウ選択回路１１に含まれる選択トランジスタ２０に電圧Ｖｗｌが印加され、ワード線ＷＬからメモリセルを介してビット線ＢＬに電流が流れるものとする。メモリセルＣ００が選択された場合におけるワード線ＷＬ０の電圧Ｖｗｌ０、メモリセルＣ（ｍ−１，ｎ−１）が選択された場合におけるワード線ＷＬ（ｍ−１）の電圧Ｖｗｌ（ｍ−１）とする。メモリセルＣ００が選択された場合のセル電流Ｉ００、メモリセルＣ（ｍ−１，ｎ−１）が選択された場合のセル電流Ｉ（ｍ−１，ｎ−１）とする。
図７のメモリセルＣ００が選択された場合、経由するワード線ＷＬ及びビット線ＢＬが短くなり、配線抵抗も小さくなる。一方、図８のメモリセルＣ（ｍ−１，ｎ−１）が選択された場合、経由するワード線ＷＬ及びビット線ＢＬが長くなり、配線抵抗も大きくなる。メモリセルＣ００が選択された場合の電圧Ｖｗｌ０と、メモリセルＣ（ｍ−１，ｎ−１）が選択された場合の電圧Ｖｗｌ（ｍ−１）とは、“Ｖｗｌ０＜Ｖｗｌ（ｍ−１）”の関係を有する。消費電力は、配線抵抗に応じて変化する。よって、選択されるメモリセルの位置に応じて、消費電力が大きく変わってくる。
さらに、本実施形態では、複数のメモリユニットＭＵを同時に選択可能である。例えば１２８個のメモリユニットＭＵの全てでメモリセルＣ００が選択された場合と、１２８個のメモリユニットＭＵの全てでメモリセルＣ（ｍ−１，ｎ−１）が選択された場合とでは、消費電力の差が大きくなってしまう。
そこで、本実施形態では、ロウアドレス及びカラムアドレスに応じて変化する消費電力のバラツキを低減することで、複数のメモリセルユニットＭＵが並列動作した際の最大消費電力を低減する。
［１−３］ 動作
次に、半導体記憶装置１の動作について説明する。まず、バンクＢＫの選択動作について説明する。本明細書における選択動作（バンク、メモリセルアレイ、及びメモリセルの選択を含む）には、書き込み動作時の選択動作、及び読み出し動作時の選択動作が含まれる。
図９は、バンクＢＫの選択動作を説明する図である。半導体記憶装置１は、複数のバンクＢＫを備える。図９では、８個のバンクＢＫ０〜ＢＫ７を例示している。各バンクＢＫは、複数のメモリユニットＭＵを備える。簡略化のために、図９及び以下の説明では、１個のバンクＢＫが４個のメモリユニットＭＵ０〜ＭＵ３を備える例を示す。各メモリユニットＭＵは、メモリセルアレイ１０を備える。便宜上、図９及び以下の説明では、メモリユニットＭＵ０〜ＭＵ３がそれぞれ備えるメモリセルアレイを“ＭＡ０〜ＭＡ３”と表記する。
本実施形態では、書き込み動作、及び読み出し動作において、複数のバンクＢＫのいずれか１つが選択される。選択されるバンクＢＫは、デコード回路１５により生成されるバンクアドレスによって指定される。図９に示すように、例えばバンクＢＫ６が選択されるものとする。また、選択されたバンクＢＫに含まれる４個のメモリユニットＭＵ０〜ＭＵ３は、並列に動作可能である。簡略化のために、図９及び以下の説明では、１個のメモリセルアレイＭＡには、４本のワード線ＷＬ０〜ＷＬ３、及び４本のビット線ＢＬ０〜ＢＬ３が配設され、メモリセルアレイＭＡは、４×４のメモリセルＣを備えるものとする。
［１−３−１］ 実施例１−１
実施例１−１に係るメモリユニットＭＵの選択動作について説明する。
図１０Ａ乃至図１０Ｄは、実施例１−１に係るメモリユニットＭＵの選択動作を説明する図である。図１０Ａ乃至図１０Ｄには、４個のメモリユニットＭＵ０〜ＭＵ３にそれぞれ含まれるメモリセルアレイＭＡ０〜ＭＡ３、ロウ選択回路１１−０〜１１−３、及びカラム選択回路１２−０〜１２−３を示している。各メモリセルアレイＭＡには、選択されたメモリセルＣのみ図示している。
ロウ選択回路１１−０〜１１−３の各々は、デコード回路１５から同一のロウアドレスＲＡを受け、同一のロウアドレスＲＡを用いて複数のワード線ＷＬのいずれか１本を選択する。カラム選択回路１２−０〜１２−３の各々は、デコード回路１５から同一のカラムアドレスＣＡを受け、同一のカラムアドレスＣＡを用いて複数のビット線ＢＬのいずれか１本を選択する。
図１０Ａ乃至図１０Ｄは、ロウアドレスＲＡが固定で、カラムアドレスＣＡを変化させた実施例である。図１０Ａ乃至図１０Ｄでは、ロウアドレスＲＡ＝０であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１０Ａ乃至図１０Ｄの順番に説明する。
図１０Ａは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ００が選択される。すなわち、ロウ選択回路１１−０は、選択されたメモリセルからロウ選択回路までのワード線長が最も短いワード線を選択し、カラム選択回路１２−０は、選択されたメモリセルからカラム選択回路までのビット線長が最も短いビット線を選択する。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ１を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ１１が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ２を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ２２が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ３を選択し、カラム選択回路１２−３は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ３３が選択される。すなわち、ロウ選択回路１１−３は、選択されたメモリセルからロウ選択回路までのワード線長が最も長いワード線を選択し、カラム選択回路１２−３は、選択されたメモリセルからカラム選択回路までのビット線長が最も長いビット線を選択する。
図１０Ａから理解できるように、同一ロウアドレスを受けた場合に、ロウ選択回路１１−０〜１１−３は、ワード線の番号が順に大きくなるように、選択動作を行う。また、同一カラムアドレスを受けた場合に、カラム選択回路１２−０〜１２−３は、ビット線の番号が順に大きくなるように、選択動作を行う。換言すると、隣り合うロウ選択回路１１は、隣り合うワード線を選択する。また、隣り合うカラム選択回路１２は、隣り合うビット線を選択する。
図１０Ｂは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ１を選択し、カラム選択回路１２−１は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ１２が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ２を選択し、カラム選択回路１２−２は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ２３が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ３を選択し、カラム選択回路１２−３は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。
図１０Ｃは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ１を選択し、カラム選択回路１２−１は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ１３が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ２を選択し、カラム選択回路１２−２は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ２０が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ３を選択し、カラム選択回路１２−３は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。
図１０Ｄは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ１を選択し、カラム選択回路１２−１は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ１０が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ２を選択し、カラム選択回路１２−２は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ２１が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ３を選択し、カラム選択回路１２−３は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。
このように、１個のバンクＢＫに含まれる４個のメモリユニットＭＵ０〜ＭＵ３が同一のロウアドレスＲＡ、及び同一のカラムアドレスＣＡを受けた場合に、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。これにより、１つのアドレスで選択される複数のメモリユニットＭＵ全体でセル電流が均等化され、アドレスに起因する消費電力のバラツキが低減される。
上記の選択動作は、例えば、ロウ選択トランジスタのゲートに接続されるロウ選択線（図示せず）の配線（接続関係）を変えることで実現できる。同様に、カラム選択トランジスタのゲートに接続されるカラム選択線（図示せず）の配線（接続関係）を変えることで実現できる。以下の選択動作についても同様である。
［１−３−２］ 実施例１−２
実施例１−２に係るメモリユニットＭＵの選択動作について説明する。
図１１Ａ乃至図１１Ｄは、実施例１−２に係るメモリユニットＭＵの選択動作を説明する図である。図１１Ａ乃至図１１Ｄでは、ロウアドレスＲＡ＝１であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１１Ａ乃至図１１Ｄの順番に説明する。
図１１Ａは、ロウアドレスＲＡ＝１、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ１を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ１０が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ２を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ２１が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ０を選択し、カラム選択回路１２−３は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。
図１１Ｂは、ロウアドレスＲＡ＝１、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ１を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ１１が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ２を選択し、カラム選択回路１２−１は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ２２が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ３３が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ０を選択し、カラム選択回路１２−３は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ００が選択される。
図１１Ｃは、ロウアドレスＲＡ＝１、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ１を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ１２が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ２を選択し、カラム選択回路１２−１は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ２３が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ０を選択し、カラム選択回路１２−３は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。
図１１Ｄは、ロウアドレスＲＡ＝１、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ１を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ１３が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ２を選択し、カラム選択回路１２−１は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ２０が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ０を選択し、カラム選択回路１２−３は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。
実施例１−２においても、１個のバンクＢＫにおいて、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。
同様に、ロウアドレスＲＡ＝２であり、カラムアドレスＣＡ＝０〜３に変化させた場合は、実施例１−２の動作からワード線ＷＬを１本ずらすようにして、選択動作が行われる。ロウアドレスＲＡ＝３の場合も、上記と同じ規則で選択動作が行われる。
［１−３−３］ 実施例１−３
実施例１−３に係るメモリユニットＭＵの選択動作について説明する。
図１２Ａ乃至図１２Ｄは、実施例１−３に係るメモリユニットＭＵの選択動作を説明する図である。図１２Ａ乃至図１２Ｄは、カラムアドレスＣＡが固定で、ロウアドレスＲＡを変化させた実施例である。図１２Ａ乃至図１２Ｄでは、カラムアドレスＣＡ＝０であり、ロウアドレスＲＡ＝０〜３に変化させている。以下、図１２Ａ乃至図１２Ｄの順番に説明する。
図１２Ａは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。この動作は、前述した図１０Ａと同じである。
図１２Ｂは、ロウアドレスＲＡ＝１、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ１を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ１０が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ２を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ２１が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ０を選択し、カラム選択回路１２−３は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。
図１２Ｃは、ロウアドレスＲＡ＝２、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ２を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ２０が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ０を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ１を選択し、カラム選択回路１２−３は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ１３が選択される。
図１２Ｄは、ロウアドレスＲＡ＝３、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ３を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ０を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ１を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ１２が選択される。
メモリセルアレイＭＡ３において、ロウ選択回路１１−３は、ワード線ＷＬ２を選択し、カラム選択回路１２−３は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ２３が選択される。
実施例１−３においても、１個のバンクＢＫにおいて、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。
同様に、カラムアドレスＣＡ＝１であり、ロウアドレスＲＡ＝１〜３に変化させた場合は、実施例１−３の動作からビット線ＢＬを１本ずらすようにして、選択動作が行われる。カラムアドレスＣＡ＝２、３の場合も、上記と同じ規則で選択動作が行われる。
［１−４］ 第１実施形態の効果
以上詳述したように第１実施形態では、同一ロウアドレスＲＡを受けた場合に、ロウ選択回路１１−０〜１１−３は、選択されたメモリセルからロウ選択回路までのワード線長が異なるように、ワード線の選択動作を行う。また、同一カラムアドレスＣＡを受けた場合に、カラム選択回路１２−０〜１２−３は、選択されたメモリセルからカラム選択回路までのビット線長が異なるように、ビット線の選択動作を行う。また、メモリセルアレイＭＡ０〜ＭＡ３内でそれぞれ選択される４個のメモリセルは、アレイ内の位置が異なる。すなわち、同一ロウアドレスＲＡ及び同一カラムアドレスＣＡを受けた場合に、メモリセルアレイＭＡ０〜ＭＡ３内で選択されるメモリセルを、ワード線ＷＬ１本ずつ及びビット線ＢＬ１本ずつずらすようにしている。
従って第１実施形態によれば、同時選択されるメモリユニットＭＵ０〜ＭＵ３において、アドレス（ロウアドレスＲＡ及びカラムアドレスＣＡを含む）に応じた消費電力のバラツキを低減できる。これにより、同時選択されるメモリユニットＭＵ０〜ＭＵ３における最大消費電力を低減できる。
［２］ 第２実施形態
第２実施形態は、１個のバンクＢＫに含まれる複数のメモリユニットＭＵを２個のグループに分ける。この２個のグループの各々に含まれるメモリユニットＭＵは、同じ選択動作を行う。そして、２個のグループは、ワード線長及びビット線長が異なるように、ワード線及びビット線の選択動作を行うようにしている。
［２−１］ バンクＢＫの構成
図１３は、第２実施形態に係るバンクＢＫの構成を説明する図である。図１３では、８個のバンクＢＫ０〜ＢＫ７を例示しており、１個のバンクＢＫが４個のメモリユニットＭＵ０〜ＭＵ３を備える例を示す。
バンクＢＫ０に含まれるメモリユニットＭＵ０〜ＭＵ３のうち、メモリユニットＭＵ０、ＭＵ１は、グループＧＰ０に属し、メモリユニットＭＵ２、ＭＵ３は、グループＧＰ１に属する。バンクＢＫ１〜ＢＫ７についても同様である。
グループＧＰ０に属するメモリユニットＭＵ０、ＭＵ１は、アドレスに応じて同じ選択動作を行う。グループＧＰ１に属するメモリユニットＭＵ２、ＭＵ３は、アドレスに応じて同じ選択動作を行う。また、グループＧＰ０とグループＧＰ１とは、アドレスに起因する消費電力のバラツキが低減されるように、互いに異なる選択動作を行う。
［２−２］ 動作
次に、半導体記憶装置１の動作について説明する。
［２−２−１］ 実施例２−１
実施例２−１に係るメモリユニットＭＵの選択動作について説明する。図１４Ａ乃至図１４Ｄは、実施例２−１に係るメモリユニットＭＵの選択動作を説明する図である。
図１４Ａ乃至図１４Ｄでは、ロウアドレスＲＡ＝０であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１４Ａ乃至図１４Ｄの順番に説明する。
図１４Ａは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ００が選択される。すなわち、ロウ選択回路１１−０は、選択されたメモリセルからロウ選択回路までのワード線長が最も短いワード線を選択し、カラム選択回路１２−０は、選択されたメモリセルからカラム選択回路までのビット線長が最も短いビット線を選択する。
メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ３３が選択される。すなわち、ロウ選択回路１１−２は、選択されたメモリセルからロウ選択回路までのワード線長が最も長いワード線を選択し、カラム選択回路１２−２は、選択されたメモリセルからカラム選択回路までのビット線長が最も長いビット線を選択する。
メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１４Ｂは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１４Ｃは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１４Ｄは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ３を選択し、カラム選択回路１２−２は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
実施例２−１においても、１個のバンクＢＫにおいて、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。
同様に、ロウアドレスＲＡ＝１であり、カラムアドレスＣＡ＝１〜３に変化させた場合は、実施例２−１の動作からワード線ＷＬを１本ずらすようにして、選択動作が行われる。
［２−２−２］ 実施例２−２
実施例２−２に係るメモリユニットＭＵの選択動作について説明する。図１５Ａ乃至図１５Ｄは、実施例２−２に係るメモリユニットＭＵの選択動作を説明する図である。
図１５Ａ乃至図１５Ｄでは、ロウアドレスＲＡ＝２であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１５Ａ乃至図１５Ｄの順番に説明する。
図１５Ａは、ロウアドレスＲＡ＝２、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ２を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ２０が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ１を選択し、カラム選択回路１２−２は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ１３が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１５Ｂは、ロウアドレスＲＡ＝２、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ２を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ２１が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ１を選択し、カラム選択回路１２−２は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ１２が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１５Ｃは、ロウアドレスＲＡ＝２、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ２を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ２２が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ１を選択し、カラム選択回路１２−２は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ１１が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
図１５Ｄは、ロウアドレスＲＡ＝２、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ２を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ２３が選択される。メモリセルアレイＭＡ１の選択動作は、メモリセルアレイＭＡ０と同じである。
メモリセルアレイＭＡ２において、ロウ選択回路１１−２は、ワード線ＷＬ１を選択し、カラム選択回路１２−２は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ１０が選択される。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ２と同じである。
実施例２−２においても、１個のバンクＢＫにおいて、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。
同様に、ロウアドレスＲＡ＝３であり、カラムアドレスＣＡ＝１〜３に変化させた場合は、実施例２−２の動作からワード線ＷＬを１本ずらすようにして、選択動作が行われる。
［２−３］ 第２実施形態の効果
第２実施形態では、１つのアドレスで同時選択される複数のメモリユニットＭＵの半分（グループＧＰ０）は、消費電力が大きくなるようにワード線及びビット線の選択動作を行い、残りの半分（グループＧＰ１）は、消費電力が小さくなるようにワード線及びビット線の選択動作を行う。
従って第２実施形態によれば、同時選択される複数のメモリユニットＭＵ全体で、消費電力のバラツキを低減できる。これにより、同時選択される複数のメモリユニットＭＵにおける最大消費電力を低減できる。
［３］ 第３実施形態
第３実施形態は、隣り合うメモリユニットで消費電力が大きい状態と小さい状態とになるように、ワード線ＷＬ及びビット線ＢＬを選択するようにしている。そして、１つのアドレスで選択される複数のメモリユニット全体で消費電力が均等になるようにしている。
［３−１］ バンクＢＫの構成
図１６は、第３実施形態に係るバンクＢＫの構成を説明する図である。図１３では、８個のバンクＢＫ０〜ＢＫ７を例示しており、１個のバンクＢＫが４個のメモリユニットＭＵ０〜ＭＵ３を備える例を示す。
バンクＢＫ０に含まれるメモリユニットＭＵ０〜ＭＵ３のうち、メモリユニットＭＵ０、ＭＵ２は、グループＧＰ０に属し、メモリユニットＭＵ１、ＭＵ３は、グループＧＰ１に属する。バンクＢＫ１〜ＢＫ７についても同様である。
グループＧＰ０に属するメモリユニットＭＵ０、ＭＵ２は、アドレスに応じて同じ選択動作を行う。グループＧＰ１に属するメモリユニットＭＵ１、ＭＵ３は、アドレスに応じて同じ選択動作を行う。また、グループＧＰ０とグループＧＰ１とは、アドレスに起因する消費電力のバラツキが低減されるように、互いに異なる選択動作を行う。
［３−２］ 動作
次に、メモリユニットＭＵの選択動作について説明する。図１７Ａ乃至図１７Ｄは、第３実施形態に係るメモリユニットＭＵの選択動作を説明する図である。
図１７Ａ乃至図１７Ｄでは、ロウアドレスＲＡ＝０であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１７Ａ乃至図１７Ｄの順番に説明する。
図１７Ａは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ００が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ３３が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１７Ｂは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１７Ｃは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１７Ｄは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
同様に、ロウアドレスＲＡ＝１である場合、メモリセルアレイＭＡ０、ＭＡ２では、正の方向にワード線ＷＬを１本ずらし、メモリセルアレイＭＡ１、ＭＡ３では、負の方向にワード線ＷＬを１本ずらすようにして、選択動作が行われる。ロウアドレスＲＡ＝２、３についても同様である。
また、カラムアドレスＣＡが任意のアドレスに固定され、ロウアドレスＲＡを変化させる場合、前述した動作におけるロウアドレスＲＡとカラムアドレスＣＡとの関係が逆になるように選択動作が行われる。
［３−３］ 第３実施形態の効果
第３実施形態においても、１つのアドレスで同時選択される複数のメモリユニットＭＵの半分（グループＧＰ０）は、消費電力が大きくなるようにワード線及びビット線の選択動作を行い、残りの半分（グループＧＰ１）は、消費電力が小さくなるようにワード線及びビット線の選択動作を行う。これにより、同時選択される複数のメモリユニットＭＵにおける最大消費電力を低減できる。
［４］ 第４実施形態
第４実施形態では、複数のメモリユニットにおいて、ロウ選択回路１１及びカラム選択回路１２の配置が異なるようにしている。また、複数のメモリユニットＭＵにおいて、選択されるメモリセルのアレイ内の位置は同じである。
［４−１］ メモリユニットＭＵの構成
図１８は、第４実施形態に係る複数のメモリユニットＭＵのブロック図である。図１８では、４個のメモリユニットＭＵ０〜ＭＵ３を例示している。また、簡略化のため、各メモリセルアレイＭＡには、４本のワード線ＷＬ０〜ＷＬ３、及び４本のビット線ＢＬ０〜ＢＬ３が配設される。
メモリユニットＭＵ０において、例えば、ロウ選択回路１１−０は、メモリセルアレイＭＡ０の上側に配置され、カラム選択回路１２―０は、メモリセルアレイＭＡ０の右側に配置される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、メモリセルアレイＭＡ１の下側に配置され、カラム選択回路１２―１は、メモリセルアレイＭＡ１の左側に配置される。例えば、ワード線ＷＬ０〜ＷＬ３は、左から右に順に配列され、ビット線ＢＬ０〜ＢＬ３は、図の下から上に順に配列される。
すなわち、ロウ選択回路１１−０とロウ選択回路１１−１とは、ロウ方向において互いに逆側に配置される。カラム選択回路１２−０とカラム選択回路１２−１とは、カラム方向において互いに逆側に配置される。
メモリユニットＭＵ２は、メモリユニットＭＵ０と同じ構成を有する。メモリユニットＭＵ３は、メモリユニットＭＵ１と同じ構成を有する。すなわち、ロウ選択回路１１−０〜１１−３は、ロウ方向において交互に配置される。カラム選択回路１２−０〜１２−３は、カラム方向において交互に配置される。
［４−２］ 動作
次に、メモリユニットＭＵの選択動作について説明する。図１９Ａ乃至図１９Ｄは、第４実施形態に係るメモリユニットＭＵの選択動作を説明する図である。
図１９Ａ乃至図１９Ｄでは、ロウアドレスＲＡ＝０であり、カラムアドレスＣＡ＝０〜３に変化させている。以下、図１９Ａ乃至図１９Ｄの順番に説明する。
図１９Ａは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝０である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ００が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ３３が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１９Ｂは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝１である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ０１が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ３２が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１９Ｃは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝２である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ２を選択する。これにより、メモリセルＣ０２が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ１を選択する。これにより、メモリセルＣ３１が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
図１９Ｄは、ロウアドレスＲＡ＝０、及びカラムアドレスＣＡ＝３である場合の選択動作を説明する図である。
メモリセルアレイＭＡ０において、ロウ選択回路１１−０は、ワード線ＷＬ０を選択し、カラム選択回路１２−０は、ビット線ＢＬ３を選択する。これにより、メモリセルＣ０３が選択される。
メモリセルアレイＭＡ１において、ロウ選択回路１１−１は、ワード線ＷＬ３を選択し、カラム選択回路１２−１は、ビット線ＢＬ０を選択する。これにより、メモリセルＣ３０が選択される。
メモリセルアレイＭＡ２の選択動作は、メモリセルアレイＭＡ０と同じである。メモリセルアレイＭＡ３の選択動作は、メモリセルアレイＭＡ１と同じである。
本実施形態では、メモリセルアレイＭＡ０〜ＭＡ３では、物理的に同じ位置のメモリセルが選択される。そして、隣り合うメモリセルアレイで、消費電力が大きい状態と小さい状態とになるようにワード線ＷＬ及びビット線ＢＬが選択される。
同様に、ロウアドレスＲＡ及びカラムアドレスＣＡを変化させた場合、メモリセルアレイＭＡ０〜ＭＡ３では、物理的に同じ位置のメモリセルが選択される。
［４−３］ 第４実施形態の効果
第４実施形態では、１個のバンクＢＫにおいて、ロウ選択回路１１から選択メモリセルまでのワード線長が長いものから短いもの、及びカラム選択回路１２から選択メモリセルまでのビット線長が長いものから短いものが均等に選択される。
従って第４実施形態によれば、同時選択される複数のメモリユニットＭＵ全体で、消費電力のバラツキを低減できる。これにより、同時選択される複数のメモリユニットＭＵにおける最大消費電力を低減できる。
［５］ その他
その他、上述の各実施形態は、例えば、以下のように変形可能である。
上記実施形態で説明したメモリセルＭＣでは、磁気抵抗効果素子ＭＴＪの上方にセレクタＳＥＬが設けられる場合について説明したが、これに限られない。例えば、メモリセルＭＣは、セレクタＳＥＬの上方に磁気抵抗効果素子ＭＴＪが設けられるように構成してもよい。
また、上記実施形態で説明した磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬの上方に設けられるトップフリー型である場合について説明したが、これに限られない。例えば、磁気抵抗効果素子ＭＴＪは、記憶層ＳＬが参照層ＲＬよりも基板３０側に設けられる（記憶層ＳＬが参照層ＲＬの下方に設けられる）ボトムフリー型に対しても同様に適用できる。
また、上記実施形態で説明した磁気抵抗効果素子ＭＴＪは、垂直磁化型ＭＴＪ素子である場合について説明したが、これに限らず、水平磁気異方性を有する水平磁化型ＭＴＪ素子であってもよい。 また、上記実施形態では、半導体記憶装置として、磁気抵抗効果素子を用いたＭＲＡＭを例に挙げて説明したが、これに限定されるものではなく、様々な種類の半導体記憶装置に適用可能である。例えば、ＭＲＡＭと同様の抵抗変化型メモリ、例えばＲｅＲＡＭ（Resistive Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）等のように抵抗変化を利用してデータを記憶する素子を有する半導体記憶装置にも適用可能である。また、揮発性メモリ、不揮発性メモリを問わず、電流または電圧の印加にともなう抵抗変化によりデータを記憶、もしくは、抵抗変化にともなう抵抗差を電流差または電圧差に変換することにより記憶されたデータの読み出しを行うことができる素子を有する半導体記憶装置に適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、１０…メモリセルアレイ、１１…ロウ選択回路、１２…カラム選択回路、１３…書き込み回路、１４…読み出し回路、１５…デコード回路、１６…入出力回路、１７…電圧生成回路、１８…制御回路、２０，２１…選択トランジスタ、３０…基板、３１，３４，３７…導電層、３２，３５…素子（磁気抵抗効果素子）、３３，３６…素子（セレクタ）、４１，４３…強磁性層、４２…非磁性層

Claims (8)

  1. 行列状に配置された複数のメモリセルをそれぞれが備える複数のメモリセルアレイと、
    前記複数のメモリセルアレイの各々の複数の行にそれぞれ接続された複数のワード線と、
    前記複数のメモリセルアレイの各々の複数の列にそれぞれ接続された複数のビット線と、
    前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記複数のワード線に接続された複数のロウ選択回路と、
    前記複数のメモリセルアレイにそれぞれ対応して設けられ、前記複数のビット線に接続された複数のカラム選択回路と
    を具備し、
    同一ロウアドレスを受けた場合に、前記複数のロウ選択回路は、選択されたメモリセルからロウ選択回路までのワード線長が異なるように、ワード線の選択動作を行い、
    同一カラムアドレスを受けた場合に、前記複数のカラム選択回路は、選択されたメモリセルからカラム選択回路までのビット線長が異なるように、ビット線の選択動作を行う
    半導体記憶装置。
  2. 前記複数のロウ選択回路及び前記複数のカラム選択回路は、前記複数のメモリセルアレイからそれぞれ複数の第１メモリセルを選択し、
    前記複数の第１メモリセルは、アレイ内の位置が異なる
    請求項１に記載の半導体記憶装置。
  3. 同一ロウアドレスを受けた場合に、前記複数のロウ選択回路のうち隣り合うロウ選択回路は、隣り合うワード線を選択し、
    同一カラムアドレスを受けた場合に、前記複数のカラム選択回路のうち隣り合うカラム選択回路は、隣り合うビット線を選択する
    請求項１又は２に記載の半導体記憶装置。
  4. 前記複数のメモリセルアレイは、第１及び第２メモリセルアレイを含み、
    前記複数のロウ選択回路は、前記第１及び第２メモリセルアレイにそれぞれ対応して設けられた第１及び第２ロウ選択回路を含み、
    前記複数のカラム選択回路は、前記第１及び第２メモリセルアレイにそれぞれ対応して設けられた第１及び第２カラム選択回路を含み、
    前記第１ロウ選択回路及び前記第１カラム選択回路は、前記ワード線長及び前記ビット線長が最も短いメモリセルを選択し、
    前記第２ロウ選択回路及び前記第２カラム選択回路は、前記ワード線長及び前記ビット線長が最も長いメモリセルを選択する
    請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記複数のメモリセルアレイは、第１及び第２メモリセルアレイを含み、
    前記複数のロウ選択回路は、前記第１及び第２メモリセルアレイにそれぞれ対応して設けられた第１及び第２ロウ選択回路を含み、
    前記複数のカラム選択回路は、前記第１及び第２メモリセルアレイにそれぞれ対応して設けられた第１及び第２カラム選択回路を含み、
    前記第１ロウ選択回路と前記第２ロウ選択回路とは、互いに異なる側に配置され、
    前記第１カラム選択回路と前記第２カラム選択回路とは、互いに異なる側に配置される
    請求項１に記載の半導体記憶装置。
  6. 前記第１ロウ選択回路及び前記第１カラム選択回路は、前記第１メモリセルアレイから第１メモリセルを選択し、
    前記第２ロウ選択回路及び前記第２カラム選択回路は、前記第２メモリセルアレイから第２メモリセルを選択し、
    前記第１メモリセルと前記第２メモリセルとは、アレイ内の位置が同じである
    請求項５に記載の半導体記憶装置。
  7. 行列状に配置された複数のメモリセルをそれぞれが備える第１乃至第４メモリセルアレイと、
    前記第１乃至第４メモリセルアレイの各々の複数の行にそれぞれ接続された複数のワード線と、
    前記第１乃至第４メモリセルアレイの各々の複数の列にそれぞれ接続された複数のビット線と、
    前記第１乃至第４メモリセルアレイにそれぞれ対応して設けられ、前記複数のワード線に接続された第１乃至第４ロウ選択回路と、
    前記第１乃至第４メモリセルアレイにそれぞれ対応して設けられ、前記複数のビット線に接続された第１乃至第４カラム選択回路と
    を具備し、
    同一ロウアドレスを受けた場合に、前記第１及び第３ロウ選択回路は、選択されたメモリセルからロウ選択回路までのワード線長が異なるように、ワード線の選択動作を行い、
    同一カラムアドレスを受けた場合に、前記第１及び第３カラム選択回路は、選択されたメモリセルからカラム選択回路までのビット線長が異なるように、ビット線の選択動作を行い、
    前記第２ロウ選択回路及び前記第２カラム選択回路は、前記第１ロウ選択回路及び前記第１カラム選択回路により選択されたメモリセルと同じ位置のメモリセルを選択し、
    前記第４ロウ選択回路及び前記第４カラム選択回路は、前記第３ロウ選択回路及び前記第３カラム選択回路により選択されたメモリセルと同じ位置のメモリセルを選択する
    半導体記憶装置。
  8. 前記第１メモリセルアレイと前記第３メモリセルアレイとは、互いに隣り合うように配置され、
    前記第２メモリセルアレイと前記第４メモリセルアレイとは、互いに隣り合うように配置される
    請求項７に記載の半導体記憶装置。
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