KR100861191B1 - 1-트랜지스터형 디램 - Google Patents

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Abstract

본 발명은 1-트랜지스터형 디램에 관한 것으로서, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 라이트 및 데이터 유지 특성을 반영한 레퍼런스 전압을 발생하도록 하는 기술을 개시한다. 이러한 본 발명은 비트라인과 소스 라인 사이에 연결되어 워드라인에 의해 제어되는 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서, 로오 방향으로 복수개 배열된 소스라인 및 워드라인과, 컬럼 방향으로 복수개 배열된 비트라인과, 컬럼 방향으로 배열된 한 쌍의 레퍼런스 비트라인과, 플로팅 바디 저장 소자를 포함하며, 소스라인, 워드라인, 및 비트라인이 교차하는 영역에 각각 형성된 셀 어레이와, 플로팅 바디 저장 소자를 포함하고, 소스라인, 워드라인, 한 쌍의 레퍼런스 비트라인이 교차하는 영역에 각각 형성되며, 서로 다른 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이와, 한 쌍의 레퍼런스 비트라인에 연결되어 서로 다른 레퍼런스 전류에 대응하는 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부, 및 비트라인에 각각 연결되어 레퍼런스 전압이 각각 인가되는 센스앰프 및 라이트 구동부를 포함한다.

Description

1-트랜지스터형 디램{One transistor type DRAM}
본 발명은 1-트랜지스터형 디램에 관한 것으로서, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 라이트 및 데이터 유지 특성을 반영한 레퍼런스 전압을 발생하도록 하는 기술이다.
일반적으로 디램(DRAM)과 같은 반도체 소자는 실리콘 웨이퍼 상에 집적된다. 그러나, 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 전체 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면으로부터 수 ㎛의 제한된 두께만 소자 동작에 이용된다. 결국, 소자의 동작에 필요한 일부를 제외한 나머지 실리콘 웨이퍼는 전력 소비를 증가시키고, 구동속도(Driving Speed)를 떨어뜨리는 요인이 된다.
이에, 실리콘 기판에 절연층을 개재해서 수 ㎛ 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었다. SOI 웨이퍼에 집적된 반도체 소자는 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화가 가능하고, 낮은 문턱전압에 의한 저전압화로 인해 고속화 및 저전압화를 충족시킬 있는 장점이 있다.
하지만, 이러한 SOI 웨이퍼에 집적된 반도체 소자에서 레퍼런스 전압을 효과적으로 제어하지 못할 경우 센스앰프의 센싱 효율이 저하된다. 이에 따라, 칩 전체의 데이터 센싱 마진 및 수율이 저하되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로서, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 라이트 및 데이터 유지 특성을 반영한 레퍼런스 전압을 발생하여 센스앰프의 효율을 증가시킬 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 1-트랜지스터형 디램에 NDRO(Non Destructive Read Out) 방식을 적용하여 리드 동작시 셀의 데이터가 파괴되지 않도록 함으로써 셀의 신뢰성을 향상시킬 수 있도록 하는데 그 목적이 있다.
또한, 본 발명은 1-트랜지스터형 디램을 구현하여 셀 사이즈를 획기적으로 줄일 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 1-트랜지스터형 디램은, 비트라인과 소스 라인 사이에 연결되어 워드라인에 의해 제어되는 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서, 로오 방향으로 복수개 배열된 소스라인 및 워드라인; 컬럼 방향으로 복수개 배열된 비트라인; 컬럼 방향으로 배열된 한 쌍의 레퍼런스 비트라인; 플로팅 바디 저장 소자를 포함하며, 소스라인, 워드라인, 및 비트라인이 교차하는 영역에 각각 형성된 셀 어레이; 플로팅 바디 저장 소자를 포함하고, 소스라인, 워드라인, 한 쌍의 레퍼런스 비트라인이 교차하는 영역에 각각 형성되며, 서로 다른 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이; 한 쌍의 레퍼런스 비트라인에 연결되어 서로 다른 레퍼런스 전류에 대응하는 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및 비트라인에 각각 연결되어 레퍼런스 전압이 각각 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서 레퍼런스 셀 어레이를 이용하여 메인 셀의 라이트 및 데이터 유지 특성을 반영한 레퍼런스 전압을 발생하여 센스앰프의 효율을 증가시킬 수 있도록 한다.
둘째, 본 발명은 1-트랜지스터형 디램에 NDRO(Non Destructive Read Out) 방식을 적용하여 리드 동작시 셀의 데이터가 파괴되지 않도록 함으로써 셀의 신뢰성을 향상시킬 수 있도록 하는데 그 목적이 있다.
셋째, 본 발명은 1-트랜지스터형 디램을 구현하여 셀 사이즈를 획기적으로 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으 로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 1-트랜지스터형 디램의 단위 셀을 도시한 단면도이다.
SOI(Silicon On Insulator) 웨이퍼(10)는 실리콘 기판(1)과 매몰 산화막(Buried Oxide Layer;2) 및 실리콘층(3)의 적층 구조로 이루어진다. 이러한 SOI 웨이퍼(10)의 실리콘층(3)에 활성영역을 한정하는 소자분리막(11)이 매몰산화막(2)과 접하도록 형성된다.
그리고, 실리콘층(3)의 활성영역 상부에는 게이트(12)가 형성된다. 또한, 게이트(12) 양측의 실리콘층(3) 내에 매몰산화막(2)과 접하도록 소스/드레인 영역(13a,13b)이 형성된다.
SOI 웨이퍼(10)에 구현된 디램 셀은, 게이트(12) 아래의 채널영역에 해당하는 플로팅 바디(Floating Body;15)에 정공(Hole)과 전자(Electron)가 포획되는 것에 의해 데이터 저장이 이루어진다.
예컨대, 도 2a에 도시된 바와 같이, 데이터 "1" 저장(Store) 상태는 플로팅 바디(15)에 정공이 많은 상태로 이해될 수 있다. 그리고, 도 2b에 도시된 바와 같이, 데이터 "0" 저장 상태는 플로팅 바디(15)에 정공이 적은 상태 또는 전자가 많은 상태로 이해될 수 있다.
도 3은 본 발명에 따른 1-트랜지스터형 디램의 멀티 레벨 리드 전류의 특성을 나타낸 파형도이다.
도 3은 SOI 웨이퍼(10)에 구현된 디램 셀에 대하여 셀 드레인 전압(Vd)을 0.2V로 하고, 셀 소스 전압을 그라운드(GND)로 하면서 셀 게이트 전압을 스윕(Sweep) 했을 때의 셀 읽기 전류를 나타낸 그래프이다.
즉, 워드라인(WL)에 워드라인 리드전압이 인가되면 리드전류가 비트라인(BL)에서 소스라인(SL) 쪽으로 흐른다. 이때, 흐르는 센싱 전류의 양이 기준전류보다 크면 데이터 "1"이 리드되고, 기준전류보다 낮으면 데이터 "0"이 리드된다.
도시된 바와 같이, 리드 상태에서 1-트랜지스터형 셀은 데이터 "1" 저장 상태일 때 데이터 "0" 저장 상태일 때보다 많은 양의 센싱 전류가 흐른다. 즉, 데이터 "1" 저장 상태일 때 리드 전류가 가장 크고, 데이터 "0" 상태일 때 리드 전류가 가장 작다. 그리고, 기준(Reference) 전류 REF는 데이터 "1" 저장 상태와 데이터 "0" 저장 상태의 중간값에 해당하는 리드 전류 값을 갖는다.
도 4a는 본 발명에 따른 1-트랜지스터형 디램의 데이터 리드 방법을 설명하기 위한 회로도이다.
본 발명의 1-트랜지스터형 디램은 플로팅 바디 트랜지스터 FBT의 소스(13a)와 드레인(13b)에 각각 소스 라인 SL과 비트라인 BL이 연결되고, 게이트(12)에 워드라인 WL이 연결된다.
도 4b는 도 4a의 동작을 설명하기 위한 타이밍도이다.
본 발명의 1-트랜지스터형 디램 셀은 데이터를 리드 하기 위한 타이밍이 t0 내지 t2 구간으로 구분된다. 여기서, t0,t2 구간은 데이터를 유지하는 홀드(Hold) 구간이다. 그리고, t1 구간은 데이터 리드를 수행하는 구간이다.
먼저, t0 구간 즉, 제 1홀드 구간에서는 워드라인 WL이 그라운드 GND 레벨을 유지한다. 그리고, 소스 라인 SL과, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다. 이에 따라, t0 구간에서는 플로팅 바디(15)에 데이터가 유지되는 동작을 수행한다.
그 후, t1 구간에서는 셀에 저장된 데이터를 리드하기 위해 워드라인 WL의 전압이 워드라인 센싱 전압 Vwlsense 레벨로 천이한다. 이때, 소스 라인 SL이 소스라인 센싱 전압 Vslsense 레벨로 천이하고, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다. 이에 따라, 비트라인 BL에서 소스 라인 SL 쪽으로 센싱 전류를 감지하기 위한 센싱 전류 Icellsense가 흐르게 된다.
즉, 비트라인 BL과 소스 라인 SL 사이에 센싱전류 Icellsense를 감지하기 위한 드레인 소스 전압 Vds이 걸리도록 하여 셀 데이터를 리드하게 된다.
이어서, t2 구간, 즉 제 2홀드 구간에서는 워드라인 WL이 그라운드 전압 GND 레벨로 천이한다. 그리고, 소스 라인 SL이 프리차지 전압 Vpre 레벨로 천이하고, 비트라인 BL이 프리차지 전압 Vpre 레벨을 유지한다.
본 발명의 실시예에서 워드라인 센싱 전압 Vwlsense은 그라운드 전압 GND 보다 높은 레벨을 가지며, 소스라인 센싱 전압 Vslsense은 프리차지 전압 Vpre 보다 낮고 그라운드 전압 GND 보다 높은 레벨을 갖는 것이 바람직하다.
도 5는 본 발명에 따른 1-트랜지스터형 디램의 제 1실시예이다.
본 발명은 레퍼런스(Reference) 셀 어레이(20)와, 셀 어레이(30)와, 레퍼런스 전압 발생부(40)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
여기서, 레퍼런스 셀 어레이(20)는 복수개의 소스라인 SL0~SL2과 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 한 쌍의 레퍼런스 비트라인 RBL0,RBL1이 컬럼 방향으로 배치된다. 이러한 레퍼런스 셀 어레이(20)는 메인 셀의 특성을 반영하는 레퍼런스 셀 RC1,RC2을 구현하여 레퍼런스 전압 Nref을 발생시킴으로써 센스앰프의 효율을 증가시킬 수 있도록 한다.
레퍼런스 셀 어레이(20)에서 각각의 레퍼런스 셀 RC1,RC2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 레퍼런스 비트라인 RBL0을 공유한다. 그리고, 레퍼런스 셀 RC1,RC2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 레퍼런스 셀 RC1,RC2은 소스 단자가 서로 다른 소스라인 SL0,SL1과 연결된다.
이러한 레퍼런스 셀 어레이(20)에 포함된 셀 들은 로오 방향으로 1개의 쌍을 이루게 된다. 즉, 2개의 컬럼을 기본 단위로 하여 레퍼런스 셀 RC을 구성하여 컬럼 셀 들을 서로 반대의 데이터를 저장하게 된다.
예를 들어, 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2 들은 메인 셀 C1,C2의 라이트 시점과 동일한 시간에 데이터 "0"을 라이트 하게 된다. 이에 따라, 레퍼런스 비트라인 RBL0에는 데이터 "0"과 대응하는 레퍼런스 전류 Iref_cell0가 흐르게 된다.
그리고, 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀 들은 메인 셀의 라이 트 시점과 동일한 시간에 데이터 "1"을 라이트 하게 된다. 이에 따라, 레퍼런스 비트라인 RBL1에는 데이터 "1"과 대응하는 레퍼런스 전류 Iref_cell1가 흐르게 된다.
레퍼런스 셀 어레이(20)는 메인 셀 어레이(30)와 동일한 특성을 유지하기 위해 셀 구조가 동일하게 형성되며, 라이트 타이밍도 동일한 조건으로 제어된다. 따라서, 데이터 "0"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "0"을 라이트한 메인 셀의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 그리고, 데이터 "1"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "1"을 라이트한 메인 셀의 센싱 전류 값은 동일한 값을 갖도록 설정된다.
그리고, 셀 어레이(30)는 복수개의 소스 라인 SL0~SL2과 복수개의 워드라인 WL0~WL3이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 BL0~BL2이 컬럼 방향으로 배치된다.
셀 어레이(30)에서 각각의 셀 C1,C2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 비트라인 BL0을 공유한다. 그리고, 셀 C1,C2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 셀 C1,C2은 소스단자가 서로 다른 소스라인 SL0,SL1과 연결된다.
여기서, 비트라인 BL과 소스라인 SL 사이에는 셀의 센싱 전류를 감지하기 위한 센싱 바이어스 전압인, 소스라인 센싱 전압 Vslsense이 인가된다. 이에 따라, 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Icell가 흐르게 된다.
또한, 레퍼런스 전압 발생부(40)는 센스앰프 S/A의 레퍼런스 전류를 발생시 키기 위해 한 쌍의 레퍼런스 비트라인 RBL0,RBL1과 연결된다. 그리고, 레퍼런스 전압 발생부(40)는 한 쌍의 레퍼런스 비트라인 RBL0,RBL1에 흐르는 레퍼런스 전류 Iref_cell0,Iref_cell1를 각각 제어하여 레퍼런스 전압 Nref을 발생시킨다.
각각의 비트라인 BL0~BL2에는 센스앰프 S/A 및 라이트 구동부 W/D가 일대일 대응하여 연결된다. 여기서, 센스앰프 S/A 및 라이트 구동부 W/D에는 센싱 전압을 판별하기 위한 레퍼런스 전압 Nref이 인가되어 셀 전류 Icell를 제어한다.
센스앰프 S/A는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
도 6은 본 발명에 따른 1-트랜지스터형 디램의 제 2실시예이다.
본 발명은 레퍼런스(Reference) 셀 어레이(100)와, 셀 어레이(110)와, 레퍼런스 전압 발생부(120)와, 센스앰프 S/A 및 라이트 구동부 W/D를 포함한다.
여기서, 레퍼런스 셀 어레이(100)는 복수개의 소스라인 SL0~SL3과 복수개의 워드라인 WL0~WL5이 로오 방향으로 배치된다. 그리고, 한 쌍의 레퍼런스 비트라인 RBL0,RBL1이 컬럼 방향으로 배치된다. 이러한 레퍼런스 셀 어레이(100)는 메인 셀의 특성을 반영하는 레퍼런스 셀 RC1,RC2을 구현하여 레퍼런스 전압 Nref을 발생시킴으로써 센스앰프의 효율을 증가시킬 수 있도록 한다.
레퍼런스 셀 어레이(100)에서 각각의 레퍼런스 셀 RC1,RC2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 레퍼런스 비트라인 RBL0을 공유한다. 그리고, 레퍼런스 셀 RC1,RC2은 게이트 단자가 워드라인 WL0,WL1과 각각 연 결된다. 상하로 배치된 레퍼런스 셀 RC1,RC2은 소스 단자가 서로 다른 소스라인 SL0,SL1과 연결된다.
이러한 레퍼런스 셀 어레이(100)에 포함된 셀 들은 로오 방향으로 1개의 쌍을 이루게 된다. 즉, 2개의 컬럼을 기본 단위로 하여 레퍼런스 셀 RC을 구성하여 컬럼 셀 들을 서로 반대의 데이터를 저장하게 된다.
예를 들어, 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2 들은 메인 셀 C1,C2의 라이트 시점과 동일한 시간에 데이터 "0"을 라이트 하게 된다. 이에 따라, 레퍼런스 비트라인 RBL0에는 데이터 "0"과 대응하는 레퍼런스 전류 Iref_cell0가 흐르게 된다.
그리고, 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀 들은 메인 셀의 라이트 시점과 동일한 시간에 데이터 "1"을 라이트 하게 된다. 이에 따라, 레퍼런스 비트라인 RBL1에는 데이터 "1"과 대응하는 레퍼런스 전류 Iref_cell1가 흐르게 된다.
레퍼런스 셀 어레이(100)는 메인 셀 어레이(110)와 동일한 특성을 유지하기 위해 셀 구조가 동일하게 형성되며, 라이트 타이밍도 동일한 조건으로 제어된다. 따라서, 데이터 "0"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "0"을 라이트한 메인 셀의 센싱 전류 값은 동일한 값을 갖도록 설정된다. 그리고, 데이터 "1"을 라이트한 레퍼런스 셀 RC의 센싱 전류와, 데이터 "1"을 라이트한 메인 셀의 센싱 전류 값은 동일한 값을 갖도록 설정된다.
그리고, 셀 어레이(110)는 복수개의 소스 라인 SL0~SL3과 복수개의 워드라인 WL0~WL5이 로오 방향으로 배치된다. 그리고, 복수개의 비트라인 BL0,BL1이 컬럼 방향으로 배치된다.
셀 어레이(110)에서 각각의 셀 C1,C2은 소스라인 SL0과 소스라인 SL1 사이에 연결되어 공통 드레인 단자가 비트라인 BL0을 공유한다. 그리고, 셀 C1,C2은 게이트 단자가 워드라인 WL0,WL1과 각각 연결된다. 상하로 배치된 셀 C1,C2은 소스단자가 서로 다른 소스라인 SL0,SL1과 연결된다.
여기서, 비트라인 BL과 소스라인 SL 사이에는 셀의 센싱 전류를 감지하기 위한 센싱 바이어스 전압인, 소스라인 센싱 전압 Vslsense이 인가된다. 이에 따라, 셀 데이터의 저장 상태에 따라 셀 센싱 전류 Icell가 흐르게 된다.
그리고, 레퍼런스 전압 발생부(120)는 센스앰프 S/A의 레퍼런스 전류를 발생시키기 위해 한 쌍의 레퍼런스 비트라인 RBL0,RBL1과 연결된다. 그리고, 레퍼런스 전압 발생부(120)는 레퍼런스 비트라인 RBL0,RBL1에 흐르는 레퍼런스 전류 Iref_cell0,Iref_cell1를 제어하여 하나의 레퍼런스 전압 Nref을 발생시킨다.
각각의 비트라인 BL0,BL1에는 센스앰프 S/A 및 라이트 구동부 W/D가 연결된다. 비트라인 BL0,BL1에는 센스앰프 S/A 및 라이트 구동부 W/D가 각각 일대일 대응하여 연결된다. 여기서, 각각의 센스앰프 S/A 및 라이트 구동부 W/D에는 센싱 전압을 판별하기 위한 레퍼런스 전압 Nref이 인가되어 셀 전류 Icell를 제어한다.
센스앰프 S/A는 셀 데이터를 감지하여 데이터 "1"과 데이터 "0"을 구별한다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
이러한 구성을 갖는 본 발명의 레퍼런스 셀 어레이(100)는 레퍼런스 비트라인 RBL0과 연결된 복수개의 레퍼런스 셀 그룹 RCG1,RCG2과, 레퍼런스 비트라인 RBL1과 연결된 복수개의 레퍼런스 셀 그룹 RCG3,RCG4을 포함한다. 그리고, 셀 어레이(110)는 비트라인 BL에 연결된 복수개의 셀 그룹 CG1,CG2을 포함한다.
여기서, 레퍼런스 비트라인 RBL0과 연결된 복수개의 레퍼런스 셀 그룹 RCG1,RCG2은 로오 및 컬럼 방향으로 하나 건너 하나씩 배치된다. 즉, 레퍼런스 비트라인 RBL0을 기준으로 하여 좌/우 지그재그 패턴으로 배치된다.
그리고, 레퍼런스 비트라인 RBL1과 연결된 복수개의 레퍼런스 셀 그룹 RCG3,RCG4은 로오 및 컬럼 방향으로 하나 건너 하나씩 배치된다. 즉, 레퍼런스 비트라인 RBL1을 기준으로 하여 좌/우 지그재그 패턴으로 배치된다. 또한, 비트라인 BL과 연결된 복수개의 셀 그룹 CG1,CG2은 로오 및 컬럼 방향으로 하나 건너 하나씩 배열된다.
또한, 상하로 배치된 두 개의 레퍼런스 셀 그룹 RCG1,RCG2은 하나의 소스 라인 SL1을 공유한다. 그리고, 동일한 로오 라인에 배열된 복수개의 레퍼런스 셀 그룹 RCG1,RCG3 및 셀 그룹 CG1은 하나의 소스 라인 SL1을 공유하게 된다.
동일한 컬럼 라인에 배열된 복수개의 레퍼런스 셀 그룹 RCG2,RCG3들 중, 소스 라인 SL1을 기준으로 상하로 인접하여 배치된 레퍼런스 셀 그룹 CCG2,CCG3은 각각 다른 레퍼런스 비트라인 RBL0 또는 레퍼런스 비트라인 RBL1에 연결된다. 즉, 소스 라인 SL1의 위쪽에 배치된 레퍼런스 셀 그룹 RCG3은 레퍼런스 비트라인 RBL1에 연결되고, 소스 라인 SL1의 아래쪽에 배치된 레퍼런스 셀 그룹 RCG2은 레퍼런스 비트라인 RBL0에 연결된다.
상하에 배치된 여러 개의 셀이 동일한 비트라인을 공유하는 경우 라이트 동작 모드시 소스 라인 SL1을 공유하는 상태에서 비트라인 BL에 바이어스 전압을 인가하게 되면, 상하에 배치된 플로팅 바디 셀 들에 공통으로 같은 전압이 인가된다. 이에 따라, 선택된 셀과 선택되지 않은 셀에서 모두 동일한 바이어스 전압이 인가되어 비 선택된 셀에 동작 오류가 발생하게 된다.
이에 따라, 본 발명은 상하에 배치된 셀 그룹 CG3,CG2이 각각 서로 다른 레퍼런스 비트라인 RBL1,RBL0과 연결되도록 한다. 따라서, 선택된 셀에만 바이어스 전압이 인가되고, 선택되지 않은 셀에는 비트라인으로부터의 바이어스 전압이 인가되지 않도록 하여 셀의 동작 오류를 방지할 수 있게 된다.
여기서, 레퍼런스 셀 그룹 RCG5은 실질적으로 레퍼런스 비트라인 RBL과 연결되지는 않지만, 프로세스(Process) 상에서의 셀 연속성을 유지하기 위해 셀 어레이에 구현된다. 이에 따라, 셀 그룹의 배치를 도 6과 같이 변경함으로써 각 셀에 인가되는 바이어스 조건을 달리할 수 있게 된다.
도 7은 본 발명에 따른 1-트랜지스터형 디램의 레퍼런스 전류를 설명하기 위한 파형도이다.
도 4b의 센싱 구간 t1에서 워드라인 WL의 전압이 워드라인 센싱 전압 Vwlsense 레벨로 천이하면, 메인 셀 C1,C2의 데이터 "0"에 대응하는 전류 Icell0과 동일한 레퍼런스 전류 Iref_cell0가 레퍼런스 비트라인 RBL0에 연결된 레퍼런스 셀 RC1,RC2에 흐르게 된다.
그리고, 메인 셀의 데이터 "1"에 대응하는 전류 Icell1와 동일한 레퍼런스 전류 Iref_cell1가 레퍼런스 비트라인 RBL1에 연결된 레퍼런스 셀에 흐르게 된다. 이에 따라, 레퍼런스 전압 발생부(40)는 메인 셀의 전류 Icell0와 Icell1의 중간 값을 갖는 레퍼런스 전류 Iref를 발생시킨다.
이를 위해, 레퍼런스 전류 Iref_cell0와 레퍼런스 전류 Iref_cell1의 값을 평균하게 된다. 즉, 레퍼런스 전류 Iref_cell0와 레퍼런스 전류 Iref_cell1의 값을 합쳐서 2로 나누게 된다. 따라서, 레퍼런스 전류 Iref는 메인 셀의 전류 Icell0와 전류 Icell1의 중간값에 해당하는 전류 값을 갖게 된다.
도 8은 도 5 및 도 6의 전류 센스앰프 S/A에 관한 상세 회로도이다.
센스앰프 S/A는 이퀄라이징부(200)와, 증폭부(210)와, 풀업부(220)와, 증폭부(230)와, 증폭 활성화 제어부(240)와, 전류 감지 로드부(250) 및 비트라인 전압 바이어스 제어부(260)를 포함한다.
여기서, 이퀄라이징부(200)는 PMOS트랜지스터 P1~P3를 포함한다. PMOS트랜지스터 P1는 전원전압 VDD 인가단과 출력단 OUT 사이에 연결된다. PMOS트랜지스터 P2는 전원전압 VDD 인가단과 출력단 /OUT 사이에 연결된다. PMOS트랜지스터 P3는 출력단 OUT,/OUT 사이에 연결된다. 그리고, PMOS트랜지스터 P1~P3는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(210)는 PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N1,N2를 포함한다. PMOS트랜지스터 P4,P5와, NMOS트랜지스터 N1,N2는 크로스 커플드 연결된다.
풀업부(220)는 PMOS트랜지스터 P6~P8를 포함한다. 여기서, PMOS트랜지스터 P6는 전원전압 VDD 인가단과 노드 Nsabl 사이에 연결된다. PMOS트랜지스터 P7는 노드 Nsabl와 노드 Nsaref 사이에 연결된다. PMOS트랜지스터 P8는 전원전압 VDD 인가단과 노드 Nsaref 사이에 연결된다. PMOS트랜지스터 P6~P8는 공통 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
증폭부(230)는 NMOS트랜지스터 N3,N4를 포함한다. NMOS트랜지스터 N3는 노드 Nsabl와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자가 노드 Nbl에 연결된다. 그리고, NMOS트랜지스터 N4는 노드 Nsaref와 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자를 통해 레퍼런스 전압 Nref0이 인가된다.
증폭 활성화 제어부(240)는 증폭부(230)와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 통해 센스앰프 인에이블 신호 SEN가 인가된다.
전류 감지 로드부(250)는 PMOS트랜지스터 P9를 포함한다. 여기서, PMOS트랜지스터 P9는 전원전압 VDD 인가단과 노드 Nbl 사이에 연결되어 게이트 단자를 통해 로드전압 Vload이 인가된다.
비트라인 전압 바이어스 제어부(260)는 NMOS트랜지스터 N6를 포함한다. 여기서, NMOS트랜지스터 N6는 노드 Nbl와 비트라인 BL 사이에 연결되어 게이트 단자를 통해 클램프 전압 VCLMP이 인가된다.
이러한 구성을 갖는 센스앰프 S/A의 동작 과정을 도 9의 파형도를 참조하여 설명하면 다음과 같다.
클램프 전압 VCLMP이 상승하게 되면 NMOS트랜지스터 N6가 턴온되어 메인 셀의 비트라인 전류가 노드 Nbl에 전달된다. 여기서, NMOS트랜지스터 N6의 게이트 전압은 클램프 전압 VCLMP에 의해 제어된다.
전류 감지 로드부(250)는 로드전압 Vload에 의해 제어되는 PMOS트랜지스터 P9를 포함한다. PMOS트랜지스터 P9의 로드 값에 의해 비트라인 BL의 전류가 노드 Nbl에서 센싱 전압 값으로 변환된다.
증폭 활성화 제어부(240)는 센스앰프 인에이블 신호 SEN에 의해 제어된다. 증폭 활성화 제어부(240)의 상태에 따라 증폭부(210,230)가 활성화된다. 여기서, 증폭부(230)는 NMOS트랜지스터 N3,N4의 이득(Gain)을 이용하여 노드 Nbl와 레퍼런스 전압 Nref 단의 전압을 증폭한다.
양 노드 Nsabl,Nsaref 단은 풀업부(220)의 동작에 따라 프리차지 기간 동안 하이 레벨로 프리차지된다. 이에 따라, 센스앰프 S/A의 1차 증폭 특성을 개선하게 된다. 즉, t1 구간 동안 양 노드 Nsabl,Nsaref 단은 풀다운 하면서 증폭된 전압 값을 갖게 된다. 증폭부(230)에서 증폭된 전압은 증폭부(210)에 전달되어 2차 증폭부의 증폭 특성을 개선하게 된다.
증폭부(210)는 증폭부(230)의 이득을 다시 한번 증폭하는 역할을 수행하여 센스앰프 S/A의 오프셋 특성을 개선할 수 있도록 한다. 이퀄라이징부(200)는 프치차지 구간 동안 증폭부(210)의 출력을 하이 레벨로 프리차지하게 된다.
도 10은 도 5 및 도 6의 레퍼런스 전압 발생부(40)에 관한 상세 회로도이다. 본 발명에서는 도 5의 레퍼런스 전압 발생부(40)의 구성을 그 실시예로 설명한다.
레퍼런스 전압 발생부(40)는 전류 감지 로드부(41)와, 비트라인 전압 바이어스 제어부(42)를 포함한다.
전류 감지 로드부(41)는 전원전압 VDD 인가단과 레퍼런스 전압 Nref 단 사이에 연결되어 공통 게이트 단자를 통해 로드전압 Vload이 인가되는 PMOS트랜지스터 P10,P11를 포함한다. 여기서, PMOS트랜지스터 P10,P11의 로드는 메인 센스앰프의 전류 감지 로드부의 사이즈 및 특성을 고려하여 동일하게 설정한다.
그리고, 비트라인 전압 바이어스 제어부(42)는 레퍼런스 전압 Nref 단과 레퍼런스 비트라인 RBL0,RBL1 사이에 각각 연결되어 공통 게이트 단자를 통해 클램프 전압 VCLMP이 인가되는 NMOS트랜지스터 N7,N8를 포함한다.
이러한 구성을 갖는 레퍼런스 전압 발생부(40)는 NMOS트랜지스터 N7,N8의 게이트 전압이 클램프 전압 VCLMP에 의해 제어된다. 그리고, PMOS트랜지스터 P10,P11의 로드 값에 의해 레퍼런스 전류 Iref_cell0,Iref_cell1가 레퍼런스 전압 Nref 단에서 레퍼런스 전압 값으로 변환된다. 즉, 레퍼런스 전류 Iref_cell0,Iref_cell1의 평균값에 의해 레퍼런스 전류 Iref가 레퍼런스 전압 Nref 값으로 변환된다.
또한, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "0"을 라이트 하기 위한 라이트 제어부(43)는 레퍼런스 비트라인 RBL0에 연결된다. 그리고, 라이트 모드시 메인 셀과 동일한 조건의 데이터 "1"을 라이트 하기 위한 라이트 제어부(44)는 레퍼런스 비트라인 RBL1에 연결된다.
도 1은 본 발명에 따른 1-트랜지스터형 디램의 단위 셀을 도시한 단면도.
도 2a 및 도 2b는 본 발명에 따른 1-트랜지스터형 디램의 셀 데이터 저장 상태를 보여주는 도면.
도 3은 본 발명에 따른 1-트랜지스터형 디램의 셀 리드 전류의 특성을 나타낸 파형도.
도 4a는 본 발명에 따른 1-트랜지스터형 디램의 리드 방법을 설명하기 위한 회로도.
도 4b는 도 4a의 동작을 설명하기 위한 타이밍도.
도 5 및 도 6은 본 발명에 따른 1-트랜지스터형 디램의 회로도.
도 7은 본 발명에 따른 1-트랜지스터형 디램의 레퍼런스 전류를 설명하기 위한 파형도.
도 8는 도 5 및 도 6의 센스앰프에 관한 상세 회로도.
도 9는 도 8의 센스앰프에서 1차 및 2차 증폭단의 동작 파형도.
도 10은 도 5 및 도 6의 레퍼런스 전압 발생부에 관한 상세 회로도.
도 11은 도 8의 센스앰프에서 동작 전압을 설명하기 위한 타이밍도.

Claims (17)

  1. 비트라인과 소스 라인 사이에 연결되어 워드라인에 의해 제어되는 플로팅 바디(Floating Body) 저장 소자를 이용한 1-트랜지스터형 디램에 있어서,
    로오 방향으로 복수개 배열된 소스라인 및 워드라인;
    컬럼 방향으로 복수개 배열된 비트라인;
    컬럼 방향으로 배열된 한 쌍의 레퍼런스 비트라인;
    상기 플로팅 바디 저장 소자를 포함하며, 상기 소스라인, 상기 워드라인, 및 상기 비트라인이 교차하는 영역에 각각 형성된 셀 어레이;
    상기 플로팅 바디 저장 소자를 포함하고, 상기 소스라인, 상기 워드라인, 상기 한 쌍의 레퍼런스 비트라인이 교차하는 영역에 각각 형성되며, 서로 다른 레퍼런스 전류를 출력하는 레퍼런스 셀 어레이;
    상기 한 쌍의 레퍼런스 비트라인에 연결되어 상기 서로 다른 레퍼런스 전류에 대응하는 레퍼런스 전압을 생성하는 레퍼런스 전압 발생부; 및
    상기 비트라인에 각각 연결되어 상기 레퍼런스 전압이 각각 인가되는 센스앰프 및 라이트 구동부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  2. 제 1항에 있어서, 상기 레퍼런스 셀 어레이에 포함된 상기 로오 방향으로 1개의 쌍을 이루는 각 셀 들은 서로 반대 데이터를 저장하는 것을 특징으로 하는 1-트랜지스터형 디램.
  3. 제 2항에 있어서, 상기 레퍼런스 셀 어레이에 포함된 각 셀 들은 이와 대응하는 상기 셀 어레이의 메인 셀과 동일한 데이터를 저장하는 것을 특징으로 하는 1-트랜지스터형 디램.
  4. 제 2항에 있어서, 상기 레퍼런스 셀 어레이는 상기 셀 어레이와 동일한 라이트 타이밍에 의해 데이터가 저장되는 것을 특징으로 하는 1-트랜지스터형 디램.
  5. 제 1항에 있어서, 상기 레퍼런스 전압 발생부는
    2 개의 레퍼런스 전류를 평균하여 하나의 레퍼런스 전압을 발생시키는 것을 특징으로 하는 1-트랜지스터형 디램.
  6. 제 1항에 있어서, 상기 셀 어레이는 제 1소스라인과 제 2소스라인 사이에 연결되어 공통 드레인 단자가 상기 비트라인과 연결되고, 각각의 게이트 단자가 서로 다른 워드라인에 연결된 제 1 및 제 2셀을 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  7. 제 6항에 있어서, 상기 레퍼런스 셀 어레이는
    상기 제 1소스라인과 상기 제 2소스라인 사이에 연결되어 공통 드레인 단자가 레퍼런스 비트라인과 연결되고, 각각의 게이트 단자가 상기 서로 다른 워드라인에 연결된 제 1 및 제 2레퍼런스 셀을 포함하는 것을 특징으로 하는 1-트랜지스터 형 디램.
  8. 제 1항에 있어서, 상기 셀 어레이는
    상기 비트라인에 연결된 복수개의 셀 그룹을 포함하고,
    상기 복수개의 셀 그룹 중 제 1그룹은 제 1비트라인과 연결되고, 상기 복수개의 셀 그룹 중 제 2그룹은 제 2비트라인과 연결되는 것을 특징으로 하는 1-트랜지스터형 디램.
  9. 제 8항에 있어서, 상기 제 1그룹 및 상기 제 2그룹은 로오 및 컬럼 방향으로 번갈아가며 배치되는 것을 특징으로 하는 1-트랜지스터형 디램.
  10. 제 5항에 있어서, 상기 레퍼런스 셀 어레이는
    상기 한 쌍의 레퍼런스 비트라인에 연결된 복수개의 레퍼런스 셀 그룹을 포함하고,
    상기 복수개의 레퍼런스 셀 그룹 중 제 1그룹은 제 1레퍼런스 비트라인과 연결되고, 상기 복수개의 레퍼런스 셀 그룹 중 제 2그룹은 제 2레퍼런스 비트라인과 연결되는 것을 특징으로 하는 1-트랜지스터형 디램.
  11. 제 10항에 있어서, 상기 제 1그룹 및 상기 제 2그룹은 로오 및 컬럼 방향으로 번갈아가며 배치되는 것을 특징으로 하는 1-트랜지스터형 디램.
  12. 제 1항에 있어서, 상기 센스앰프와 상기 라이트 구동부는 상기 비트라인과 일대일 대응하여 연결되는 것을 특징으로 하는 1-트랜지스터형 디램.
  13. 제 1항에 있어서, 상기 레퍼런스 전압 발생부는
    로드전압에 따라 상기 레퍼런스 전압의 로드를 제어하는 전류 감지 로드부; 및
    클램프 전압에 따라 상기 한 쌍의 레퍼런스 비트라인에 흐르는 상기 서로 다른 레퍼런스 전류를 제어하여 상기 레퍼런스 전압을 생성하는 비트라인 전압 바이어스 제어부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  14. 제 13항에 있어서, 상기 전류 감지 로드부는
    전원전압 인가단과 상기 레퍼런스 전압의 출력단 사이에 각각 연결되어 공통 게이트 단자를 통해 상기 로드전압이 인가되는 제 1 및 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  15. 제 13항에 있어서, 상기 비트라인 전압 바이어스 제어부는
    상기 레퍼런스 전압의 출력단과 상기 한 쌍의 레퍼런스 비트라인 사이에 연결되어 공통 게이트 단자를 통해 상기 클램프 전압이 인가되는 제 1 및 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  16. 제 1항에 있어서, 상기 센스앰프는
    상기 비트라인의 전압과 상기 레퍼런스 전압에 따라 출력단의 전압을 증폭하는 증폭수단;
    프리차지 구간 동안 상기 출력단을 프리차지시키는 이퀄라이징부;
    상기 프리차지 구간 동안 상기 증폭수단의 양단 노드를 풀업시키는 풀업부;
    센스앰프 인에이블 신호에 따라 상기 증폭수단의 활성화를 제어하는 증폭 활성화 제어부;
    로드전압에 따라 상기 비트라인의 전압을 제어하는 전류 감지 로드부; 및
    클램프 전압에 따라 상기 비트라인의 전류를 제어하는 비트라인 전압 바이어스 제어부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
  17. 제 16항에 있어서, 상기 증폭수단은
    상기 비트라인의 전압과 상기 레퍼런스 전압 단의 전압을 증폭하는 제 1증폭부; 및
    상기 제 1증폭부의 전압을 증폭하는 제 2증폭부를 포함하는 것을 특징으로 하는 1-트랜지스터형 디램.
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