JP4493666B2 - 強誘電体メモリ - Google Patents

Description

この発明は、強誘電体材料をキャパシタ絶縁膜として有するキャパシタを２値信号記憶素子として用いる強誘電体メモリに関する。

図４８は、強誘電体キャパシタの構成を概略的に示す図である。図４８において、強誘電体キャパシタＦＣは、ノードＶＡに接続される一方電極ＦＣａとノードＶＢに接続される他方電極ＦＣｂと、これらの電極ＦＣａおよびＦＣｂの間に配置される強誘電体膜ＦＣｃを含む。強誘電体膜ＦＣｃは、その強誘電体材料固有の特性により、電極ＦＣａおよびＦＣｂに印加される電圧に従って分極を生じる。

図４９は、図４８に示す強誘電体キャパシタＦＣの印加電圧と電極ＦＣａの電荷の関係を示す図である。図４９においては、またこの強誘電体膜ＦＣｃの分極方向についても示す。図４９において、縦軸は、電極ＦＣａに存在する電荷量を示し、横軸は、電極ＦＣａを基準とする電極ＦＣｂの電圧を示す。電圧Ｖが幾分大きく正の値をとる場合には、誘電体膜ＦＣｃにおいては、電極ＦＣｂから電極ＦＣａに向かって分極が生じる。この電極ＦＣａには、点（状態）Ｂ１で示す電荷が誘起される。この電極ＦＣａ−ＦＣｂ間に与えられる電圧を小さくすると、電極ＦＣａの電荷量は、点Ｂから曲線Ｓ１に沿って点Ｂ０を介して点Ｃに到達する。さらに電圧Ｖを低くすると、この曲線Ｓ２に従って電荷量は点Ｃから点Ｄを介してさらに点Ｄ１にまで到達する。この点Ｄ１においては、誘電体膜ＦＣｃにおける分極方向は、電極ＦＣａから電極ＦＣｂに向かう方向となる。この状態で再び電圧Ｖを上昇させると、今度は、電荷量は点Ｄを介して曲線Ｓ４に従って点Ａ０を介してＡに到達し、さらに電圧を上昇させると、曲線Ｓ５に従ってＡから点Ｂを介して再び点Ｂ１に到達する。

すなわち、強誘電体膜を用いたキャパシタにおいては、その電圧と電荷量の関係にはヒステリシス特性が存在する。電圧Ｖが０Ｖのときの状態Ｂ０またはＡ０は分極状態が逆である（自発分極）。したがって、この状態Ａ０およびＢ０を情報０および１に対応づければ、この強誘電体キャパシタは２値情報を記憶することができる。

図５０は、従来の強誘電体メモリの１ビットのメモリセルの構成を概略的に示す図である。図５０において、メモリセルＭＣは、強誘電体キャパシタＦＣと、ワード線ＷＬ上の信号電位に応答して導通し、この強誘電体キャパシタＦＣをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴと、強誘電体キャパシタＦＣの他方電極に接続されるプレート線ＰＬを含む。ビット線ＢＬに対しては、読出動作時、ビット線ＢＬ上に読出された信号電位とリファレンスセルＲＦＣから読出された電位とを比較し、その比較結果を差動増幅するセンスアンプＳＡが設けられる。次に、この図５０に示すメモリセルの動作について簡単に説明する。

まず、図５１を参照して、データ書込動作について説明する。
時刻ｔ０において、ビット線ＢＬに書込データに応じた電位が伝達される。図５１においては、破線でＨレベルデータが書込まれる場合、実線でＬレベルデータが書込まれる場合を示す。次いで、時刻ｔ１においてワード線ＷＬを選択状態へ立上げる。これにより、アクセストランジスタＭＴが導通し、強誘電体キャパシタＦＣがビット線ＢＬに接続される。プレート線ＰＬは接地電位レベルである。したがって、Ｈレベルデータを書込む場合、この状態においては強誘電体キャパシタＦＣにおいては、記憶作用が生じる。すなわち、図４９に示すヒステリシス特性において、点Ａ０またはＢ０のいずれの状態にあっても、このビット線ＢＬがＨレベルにあり、プレート線ＰＬが接地電圧レベルであれば、この強誘電体キャパシタＦＣは、たとえば図４９の状態Ｄ１に移行する。これにより、Ｈレベルデータの書込が行なわれる。

時刻ｔ２において、プレート線電位ＰＬをＨレベルに立上げる。ビット線ＢＬの電位がＬレベルのときには、図４９に示すヒステリシス特性の状態Ａ０およびＢ０のいずれにおいても、状態Ｂ１へこの強誘電体キャパシタＦＣの状態が遷移する。これにより、Ｌレベルのデータの書込が行なわれる。ビット線ＢＬの電位がＨレベルのときに、プレート線ＰＬがＨレベルに立上げられても、このときには、強誘電体キャパシタＦＣに印加される電圧は０Ｖであり、それ以前の分極状態を維持する。これにより、Ｈレベル／Ｌレベルデータの書込が行なわれる。この後、プレート線ＰＬをＬレベルとし、またワード線ＷＬをＬレベルの非選択状態へ駆動する。

次に読出動作について図５２に示す波形図を参照して説明する。時刻ｔ０においてワード線ＷＬを選択状態へ駆動する。これによりアクセストランジスタＭＴが導通し、強誘電体キャパシタＦＣがビット線ＢＬに接続される。この状態においては、まだプレート線ＰＬの電位は接地電位レベルである。この状態においては、ビット線ＢＬはプリチャージ状態の接地電位レベルを保持する。

時刻ｔ１において、プレート線ＰＬの電位をＨレベルに立上げる。このプレート線ＰＬの電位立上がりに応答して、強誘電体キャパシタＦＣは、その分極状態に応じてビット線ＢＬへ電荷を供給する。図４９に示すヒステリシス特性において、この強誘電体キャパシタＦＣが状態Ｂ０のときには、プレート線ＰＬの電位上昇に従って状態Ｂ０は、状態Ｂ１にまで移動し、少しの電荷をビット線ＢＬに供給する。一方、状態Ａ０の場合には、このプレート線ＰＬの電位上昇に従って状態Ａ０から状態Ｂ１へ移行し、分極反転を生じる。したがって、この状態Ａ０から状態Ｂ１の間の分極電荷がビット線ＢＬに供給され、ビット線ＢＬの電位がより高く上昇する。リファレンスセルＲＦＣは、この強誘電体キャパシタＦＣのハイレベルおよびローレベルのビット線の信号変化の中間の電位を与える。

センスアンプＳＡが時刻ｔ２において活性化され、このリファレンスセルＲＦＣが与える基準電位とビット線ＢＬの電位を差動増幅する。ビット線ＢＬの電位が基準電位よりも低い場合には、ビット線ＢＬの電位は接地レベルとなり、一方ビット線ＢＬの電位が基準電位よりも高い場合にはビット線ＢＬは電源電圧レベルのＨレベルとなる。

次いで、プレート線ＰＬの電位をＬレベルに立下げる。センスアンプＳＡは活性状態を維持している。ビット線ＢＬの電位がＨレベル、プレート線ＰＬがＬレベルとなる場合には、先のＨレベルデータ（状態Ａ０）書込時と同じ状態である。一方、Ｌレベルデータ（状態Ｂ０）書込時においては、ビット線ＢＬがＬレベル、プレート線ＰＬがＨレベルである。したがってセンスアンプＳＡの活性化時プレート線ＰＬの電位がＨレベルとなったときには、Ｌレベルデータの再書込は行なわれており、またプレート線ＰＬの電位をＬレベルに立下がることにより、Ｈレベルのデータの再書込が完了する。次いで、ワード線ＷＬを非選択状態へ駆動した後、センスアンプＳＡを非活性状態へ駆動する。これにより、データの再書込を伴う読出サイクルが完了する。

図５３は、従来の強誘電体メモリの他の構成を示す図である。図５３においては、１つのメモリセルは、ビット線ＢＬおよび／ＢＬとワード線ＷＬの交差部に対応して配置される。メモリセルは、それぞれの一方電極がプレート線ＰＬに接続される強誘電体キャパシタＦ１およびＦ２と、ワード線ＷＬの信号電位に応答して導通し、強誘電体キャパシタＦ１およびＦ２を、それぞれビット線ＢＬおよび／ＢＬへ接続するアクセストランジスタＴＧ１およびＴＧ２を含む。ビット線ＢＬおよび／ＢＬには、センスアンプ活性化信号φＳの活性化時活性化されて、このビット線ＢＬおよび／ＢＬの電位を差動増幅するセンスアンプＳＡが設けられる。ビット線ＢＬおよび／ＢＬには相補なデータが現われる。次に、この図５３に示す強誘電体メモリセルの動作について説明する。

まず、図５４（Ａ）を参照してデータ書込動作について説明する。時刻ｔ０において、ビット線ＢＬおよび／ＢＬに書込データを伝達する。今、一例としてビット線ＢＬにＨレベルのデータが伝達され補のビット線／ＢＬにＬレベルのデータが伝達された状態について説明する。時刻ｔ１において、ワード線ＷＬが選択状態へ駆動される。プレート線ＰＬはＬレベルにある。この状態において、強誘電体メモリキャパシタＦ１は、ビット線ＢＬがＨレベルであり、プレート線ＰＬがＬレベルであるため、この方向に沿って分極を生じる。一方、強誘電体キャパシタＦ２は、その両電極の電位がともにＬレベルであり、先の分極状態を維持する。

時刻ｔ２において、プレート線ＰＬの電位をＨレベルに立上げる。強誘電体キャパシタＦ１は、その両電極が、ともにＨレベルであり、先の分極状態を保持する。一方、強誘電体キャパシタＦ２は、プレート線ＰＬがＨレベル、補のビット線／ＢＬがＬレベルであり、この方向に沿って分極する。したがって、強誘電体キャパシタＦ１およびＦ２は、互いに逆方向の分極状態を有する。

時刻ｔ３においてプレート線ＰＬをＬレベルに立下げる。この状態において、強誘電体キャパシタＦ１は、先に書込まれた分極状態を保持し、また強誘電体キャパシタＦ２も、その両電極の電位差が０であり、時刻ｔ２において設定された分極状態を保持する。

次いでワード線ＷＬをＬレベルに立下げ、強誘電体キャパシタＦ１およびＦ２をビット線ＢＬおよび／ＢＬから切離す。これにより、書込動作が完了する。

次に、図５４（Ｂ）を参照して、データ読出動作について説明する。ビット線ＢＬおよび／ＢＬはＬレベルにプリチャージされており、またプレート線ＰＬもＬレベルに設定されている。時刻ｔ０においてワード線ＷＬを選択状態へ駆動する。これにより、強誘電体キャパシタＦ１およびＦ２がビット線ＢＬおよび／ＢＬに接続される。この状態においては、キャパシタＦ１およびＦ２の電極間電圧は０Ｖであり、状態変化が生じない。

次いで時刻ｔ１において、プレート線ＰＬの電位をＨレベルに立上げる。強誘電体キャパシタＦ１およびＦ２において、電源電圧Ｖｃｃレベルの電圧が印加される。強誘電体キャパシタＦ１は、ビット線ＢＬからプレート線ＰＬ方向に分極しており、また強誘電体キャパシタＦ２は、プレート線ＰＬからビット線／ＢＬ方向に分極している。この状態において、強誘電体キャパシタＦ１が図４９に示す状態Ａ０から状態Ｂ１へ移行し、この分極状態変化に伴う大量の電荷をビット線ＢＬ上に供給する。一方、強誘電体キャパシタＦ２は、図４９に示す状態Ｂ０から状態Ｂ１へ移行するだけであり、この状態変化に伴う電荷を供給する。したがって、ビット線ＢＬおよび／ＢＬには、この放出電荷に応じた電位差が生じる。

この電位変化量は微小であり、論理判定には不十分であるため、時刻ｔ２においてセンスアンプ活性化信号φＳを活性化し、センスアンプＳＡにより、このビット線ＢＬおよび／ＢＬの電位を差動増幅する。これにより、ビット線ＢＬが電源電圧Ｖｃｃレベル、ビット線／ＢＬが接地電圧のＬレベルへ駆動される。このセンスアンプＳＡにより増幅されたデータが読出される。ビット線／ＢＬはＬレベルであり、プレート線ＰＬがＨレベルであれば、データ書込時と同じ状態であり、この強誘電体キャパシタＦ２に対する再書込は完了する。一方、強誘電体キャパシタＦ１は、ビット線ＢＬがＨレベルであり、プレート線ＰＬもＨレベルであり、分極状態が反転した状態を保持している。

時刻ｔ３において、プレート線ＰＬをＬレベルに立下げる。この状態においてビット線ＢＬがＨレベル、プレート線ＰＬがＬレベルであり、強誘電体キャパシタＦ１は、先の記憶情報に応じた状態（図４９の状態Ｄ１）へ分極状態が移行する。これにより、強誘電体キャパシタＦ１に対する再書込が完了する。次いで、ワード線ＷＬをＬレベルに立下げ、センスアンプ活性化信号φＳをＬレベルに非活性状態とする。図示しないプリチャージ回路によりビット線ＢＬおよび／ＢＬは接地電圧レベルにプリチャージされる。

図５５は、ビット線容量Ｃｂと強誘電体キャパシタ容量値Ｃｓの比とビット線に現われる信号振幅との関係を示す図である。図５５に示すように、ビット線容量Ｃｂが存在しない場合、すなわち容量比Ｃｂ／Ｃｓが０の場合、ビット線において信号が生成されないことおよびメモリセル容量Ｃｓが存在しない場合、すなわち比率が無限大の場合、信号が生成されない。この信号振幅を最大とするためには、容量比Ｃｂ／Ｃｓには、たとえば３のような最適値が存在する。この図５５に示すような曲線が得られる理由は以下のとおりである。

（１） ビット線容量Ｃｂが小さい場合、メモリセルからの読出電荷により、ビット線電位が大きく変化する。したがって、たとえば図４９において、状態Ａ０から状態Ｂ１へ移行すべきときに、この強誘電体キャパシタからの放出電荷により、ビット線電位が強誘電体キャパシタの電極電位とが早く同じとなり、図４９に示す曲線Ｓ５に従って状態Ａから状態Ｂへ変移すべき動作点電位が変化しない時点で電荷放出が終了する。したがって、たとえば図４９に示す状態Ａのような時点で電荷放出が終了し、分極反転が十分に生じた場合に比べると小さな電荷量しか発生しない。

（２） ビット線容量Ｃｂが大きい場合、このビット線容量Ｃｂは、十分にメモリセルキャパシタ（強誘電体キャパシタ）からの放出電荷を吸収することができ、したがって、この強誘電体キャパシタは十分に分極反転するほど状態遷移を生じる。しかしながら、メモリセルから読出された放出電荷は大きなビット線容量Ｃｂに吸収されるため、このビット線上の電位変化は、ビット線容量Ｃｂが大きくなるほど小さくなる。

上述のような理由（１）および（２）により、ビット線上の読出信号電位は、ビット線容量Ｃｂがある値をとるときに最大となるような依存性を持ち、したがってビット線容量Ｃｂにはある最適値が存在している。この最適値を実現するために、ビット線の配線上の浮遊容量では不十分なため、このビット線の浮遊容量を補完するために図５６に示すように、各ビット線に対し外部容量が接続される。この外部容量は、強誘電体により形成される。ここで、図５６においては、１本のビット線ＢＬ（または／ＢＬ）についてのみ示す。図５６においては、ビット線ＢＬ（または／ＢＬ）と交差するようにワード線ＷＬ０…，ＷＥｎが配置され、各交差部に対応してメモリセルＭＣが配置される。ビット線ＢＬの一方端に、このビット線の容量を補完するための付加容量ＡＦＣが接続される。この付加容量ＡＦＣは、強誘電体をキャパシタ絶縁膜として備えている。

データ読出時、十分な大きさの信号電位変化をビット線に生じさせるために、各ビット線に対し、強誘電体により形成された比較的大きなキャパシタＡＦＣを設けることが必要となる。しかしながら、各ビット線ＢＬに対し、付加強誘電体キャパシタＡＦＣを設ける場合、メモリセルアレイの面積が増加する。特に、この付加強誘電体キャパシタＡＦＣの占有面積は大きく、このような比較的大きな面積の付加強誘電体キャパシタＡＦＣを設けることにより、メモリセルアレイの面積は増加し、高集積化に対する大きな障害となる。

また、データ書込時においては、このビット線ＢＬ（または／ＢＬ）上に書込データが伝達される。このとき、付加強誘電体キャパシタＡＦＣも書込データに応じて充電される必要があり、この付加強誘電体キャパシタＡＦＣのために、ビット線ＢＬ（または／ＢＬ）の電位を高速で書込データに応じて変化させることができず、データ書込速度が低下するという問題がある。

それゆえ、この発明の目的は、チップ面積増加および／またはデータ書込時の信号遅延をもたらすことなく有効に十分な読出電圧振幅を得ることのできる強誘電体メモリを提供することである。

この発明に係る強誘電体メモリは、各々が列方向に延在しかつ互いに平行に配置される複数のビット線と、各々が行方向に延在しかつ互いに平行に配置される複数のワード線と、行方向および列方向に整列して配置され、各々が強誘電体をキャパシタ絶縁膜として有するキャパシタを含む複数のメモリセルを含む。これら複数のメモリセルは、隣接する３本のビット線を単位として行方向において単位の３本のビット線の組のうちの２本のビット線に接続されかつ隣接する３本のワード線を単位として単位となる３本のワード線の組において２本のワード線に接続されかつさらに隣接ワード線および隣接ビット線においてメモリセルの配列パターンが異なるように配置される。

この発明に係る強誘電体メモリは、さらに、アドレス信号に従ってアドレス指定された列に対応するビット線をデータ線に選択的に接続する列選択手段と、データ線上の信号電位を検知増幅する手段を備える。

また、データ線が第１および第２の相補データ線対を有する。列選択手段は、複数のビット線の一方側端部に配置され、隣接する２本のビット線を単位としてアドレス信号に従ってアドレス指定された列対応のビット線を含むビット線対を第１の相補データ線に接続する第１の列選択ゲートと、複数のビット線の他方側端部に配置され、隣接する２本のビット線を単位としてアドレス指定された列のビット線を含むビット線対を選択して第２の相補データ線対に接続する第２の列選択ゲートとを含む。第２の列選択ゲートが選択するビット線の組と第１の列選択ゲートが選択するビット線対の組とは、１本のビット線だけ行方向においてずれている。

また、好ましくは、さらに、列選択手段により選択されてかつ検知増幅手段により信号電位が増幅されるビット線に付加容量を電気的に接続する手段が設けられる。
また、この発明に係る他の強誘電体メモリは、各々が列方向に延在しかつ互いに平行に配置される複数のビット線と、各々が行方向に延在しかつ互いに平行に配置される複数のワード線と、それぞれ複数のビット線に対応して設けられる複数の列選択信号線と、行方向および列方向に整列して配置され、各々が強誘電体をキャパシタ絶縁膜として有するキャパシタを含む複数のメモリセルを備えたものである。複数のビット線は、各々が隣接する３本のビット線を含む複数の第１グループに分割され、複数のワード線は、各々が隣接する３本のワード線を含む複数の第２グループに分割され、複数の列選択信号線は、各々が隣接する３本の列選択信号線を含み、それぞれ複数の第１グループに対応する複数の第３グループに分割される。複数のメモリセルは、行方向において各第１グループに含まれる３本のビット線のうちの２本のビット線に接続されるように配置され、かつ列方向において各第２グループに含まれる３本のワード線のうちの２本のワード線に接続され、かつ隣接ワード線および隣接ビット線においてメモリセルの配列パターンが異なるように配置される。
この強誘電体メモリは、さらに、それぞれ各第３グループに属する３本の列選択信号線に対応して複数の第３グループに共通に設けられる３本の列グループ特定信号線と、それぞれ各第２グループに属する３本のワード線に対応して複数の第２グループに共通に設けられる３本の行グループ特定信号線と、各列グループ特定信号線および各行グループ特定信号線をプリチャージ電圧に充電するプリチャージ回路と、列アドレス信号に従って複数の列選択信号線のうちのいずれかの列選択信号線を選択レベルにする列デコーダと、行アドレス信号に従って複数のワード線のうちのいずれかのワード線を選択レベルにする行デコーダと、各列選択信号線に対応して設けられ、対応の列信号選択線が選択レベルにされた場合に、プリチャージ電圧に充電された対応の列グループ特定信号線を放電させる第１の放電回路と、各ワード線に対応して設けられ、対応のワード線が選択レベルにされた場合に、プリチャージ電圧に充電された対応の行グループ特定信号線を放電させる第２の放電回路と、３本の列グループ特定信号線および３本の行グループ特定信号線の電圧の組合せに基づいて、列アドレス信号によって指定された列のビット線の両側に隣接する２本のビット線のうちの、行アドレス信号によって指定された行のワード線に接続されたメモリセルに接続されていない方のビット線に対応する列選択信号線を指定するデコード回路を備える。列デコーダは、デコード回路によって指定された列選択信号線をも選択レベルにする。この強誘電体メモリは、さらに、列デコーダによって選択レベルにされた２本の列選択信号線に対応する２本のビット線間の電圧を増幅し、列アドレス信号および行アドレス信号によって指定されたメモリセルの記憶データを読み出す読出回路を備える。

メモリセルを行方向および列方向において３／２交点方式で配置することにより、メモリセルアレイの占有面積を低減することができる。

すなわち、行方向および列方向に対し、３本のワード線または３本のビット線を単位として、単位の組において２本のワード線または２本のビット線に対しメモリセルが接続されかつ隣接ワード線および隣接ビット線間でメモリセルの配置態様が異なるように構成することにより、メモリセル占有面積を低減して効率的にメモリセルを配置することができ、アレイ占有面積を低減することができる。

また、相補データ線対に対し、メモリセルが接続するビット線とこのビット線と隣接しかつ同一行においてメモリセルが非選択のビット線とを同時に選択して相補データ線に電気的に接続することにより、このデータ線上の信号電位を差動増幅することができ、高速でデータ読出を行なうことができる。

また、ビット線の一方側および他方側それぞれに相補データ線対を設け、一方側の相補データ線対とビット線対との接続態様および他方側の相補データ線対とビット線対との接続態様は１本ずつビット線をずらすように構成することにより、選択メモリセルの位置に応じて容易に選択メモリセルが接続するビット線とメモリセルが接続されないリファレンスビット線とを選択してデータ線に接続することができる。

また、データ線に対し、選択列に対応するビット線対に対してのみ付加容量を電気的に接続するように構成することにより、付加容量を複数のビット線に共通に設けることができ、アレイ占有面積を低減することができる。また、非選択ビット線対上に読出されたメモリセルデータは非破壊的に読出すことができ、ビット線プリチャージ電位の自由度が増加する。
また、３本の列グループ特定信号線および３本の行グループ特定信号線の電圧の組合せに基づいてリファレンスビット線を選択することにより、複雑な演算を利用する必要がなく、高速で必要とされるビット線を選択状態へ駆動することができ、高速アクセスが可能となる。

［実施の形態１］
図１は、この発明の実施の形態１に従う強誘電体メモリの全体の構成を概略的に示す図である。図１において、強誘電体メモリは、行列状に配列される複数のメモリセルを有するメモリセルアレイ１と、外部からのアドレス信号に従ってメモリセルアレイ１のアドレス指定された行に対応するワード線を選択状態へ駆動するためのロウデコーダ２と、このアドレス信号に従って、選択ワード線に対応して配置されたプレート電位を変化させるプレート電位制御回路３を含む。メモリセルアレイ１は、以下に説明するように、強誘電体をキャパシタ絶縁膜として有するメモリセルを含む。ロウデコーダ２は、アドレス指定された行に対応して配置されるワード線のみを選択状態へ駆動し、残りのワード線は非選択状態（プリチャージ状態）に維持する。プレート電位制御回路３は、このアドレス信号に従って、選択行に対応して配置されたプレート線に対し、所定のタイミングでワンショットのパルス信号を与え、残りの非選択ワード線に対して設けられたプレート線には、書込／読出パルス電圧が与えられない。

強誘電体メモリは、さらに、アドレス信号に従ってメモリセルアレイ１のアドレス指定された列を選択するための列選択信号を発生するコラムデコーダ４と、メモリセルアレイ１の各列に対応して配置され、対応の列のメモリセルデータの検知、増幅およびラッチを行なうセンスアンプと、コラムデコーダ４からの列選択信号に従ってアドレス指定された列に対応して配置されたビット線を内部データバス５に接続するＩ／Ｏゲートを含む。図１においては、センスアンプとＩ／Ｏゲートを１つのブロック６で示す。

この内部データバス５に対して、比較的大きな駆動力を有するデータバスセンスアンプ７が設けられる。このデータバスセンスアンプ７は、データバスセンスアンプ活性化信号ＰＳの活性化に応答して活性化される。このデータバスセンスアンプ７により検知増幅されたデータが出力回路８へ与えられる。データバスセンスアンプ７の構成は後に説明するが、この内部データバス５を駆動して、その電位を増幅する機能を備える。

この内部データバス５に対し、さらに強誘電体をキャパシタ絶縁膜として備える付加容量１０が設けられる。図１においては、付加容量１０は、その内部データバスと接地電位との間に配置されるように示される。この付加容量１０は、メモリセルアレイ１の各列に対して共通に設けられており、データ読出時には、選択列に対してのみ接続される。したがって選択列においてのみそのビット線負荷容量が大きくなり、十分な読出電圧がビット線に読出される。ここで、メモリセルアレイ１においては、メモリセルの各行に対応してワード線が配置され、メモリセルの各列に対応してビット線が配置される。

この強誘電体メモリは、さらに、外部からの動作制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥに従って内部動作に必要な制御信号を発生させる制御回路１２を含む。

図２は、図１に示す強誘電体メモリの要部の構成を概略的に示す図であり、メモリセルアレイ１の１列に関連する部分の構成を概略的に示す。図２においては、メモリセルとして、２トランジスタ／２キャパシタ型のメモリセルＭＣが一例として示される。もちろん、このメモリセルＭＣは、１トランジスタ／１キャパシタ型のメモリセルであってもよい。

図２において、ビット線ＢＬおよび／ＢＬとワード線ＷＬの交差部に対してメモリセルＭＣが配置される。メモリセルＭＣは、強誘電体キャパシタＦ１およびＦ２と、ワード線ＷＬの信号電位に従って強誘電体キャパシタＦ１およびＦ２をそれぞれビット線ＢＬおよび／ＢＬへ接続するアクセストランジスタＴＧ１およびＴＧ２を含む。強誘電体キャパシタＦ１およびＦ２の一方電極は共通にプレート線ＰＬに接続される。ワード線ＷＬには、このメモリセルアレイ１の行方向に整列して配置されるメモリセル（アクセストランジスタ）が接続される。ビット線ＢＬおよび／ＢＬには、このメモリセルアレイ１の列方向に整列して配置される１列のメモリセルが接続される。プレート線ＰＬは、このワード線ＷＬと平行に配設され、１行のメモリセルが接続される。

センスアンプＳＡは、ｐチャネルＭＯＳトランジスタＰ１およびＰ２で構成されるＰセンスアンプとｎチャネルＭＯＳトランジスタＱ１およびＱ２で構成されるＮセンスアンプ部分を含む。ｐチャネルＭＯＳトランジスタＰ１は、その一方電極がビット線ＢＬに接続され、そのゲートがビット線／ＢＬに接続され、そのソースが、センスアンプ活性化信号φＳＰを受けるように結合される。ｐチャネルＭＯＳトランジスタＰ２は、その一方電極がビット線／ＢＬに接続され、そのゲートがビット線ＢＬに接続され、その他方導通ノードがセンスアンプ活性化信号φＳＰを受けるように結合される。ｎチャネルＭＯＳトランジスタＱ１は、その一方導通ノードがビット線ＢＬに接続され、そのゲートが、ビット線／ＢＬに接続され、その他方導通ノードがセンスアンプ活性化信号φＳＮを受けるように接続される。ｎチャネルＭＯＳトランジスタＱ２は、その一方導通ノードがビット線／ＢＬに接続され、そのゲートがビット線ＢＬに接続され、その他方導通ノードがセンスアンプ活性化信号φＳＮを受けるように接続される。

Ｉ／Ｏゲートは、コラムデコーダからの列選択信号ＣＳの活性化に従って導通し、ビット線ＢＬを内部データバス線５ａに接続する列選択ゲートＳＧａと、列選択信号ＣＳの活性化に応答して導通し、ビット線／ＢＬを内部データバス線５ｂに接続する列選択ゲートＳＧｂを含む。内部データバス線５ａには、付加容量１０ａが接続され、内部データバス線５ｂには、付加容量１０ｂが接続される。このデータバスセンスアンプ７は、内部データバス線５ａおよび５ｂの電位を差動的に増幅し、センスアンプＳＡと同様の構成を備える。次にこの図１および図２に示す強誘電体メモリのデータ読出動作を、図３に示す波形図を参照して説明する。

時刻ｔ０において、外部からのロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態となり、メモリサイクルが始まる。このロウアドレスストローブ信号／ＲＡＳの活性化に従ってロウデコーダ２が活性化され、アドレス信号を取込みメモリセルアレイ１においてアドレス指定された行に対応するワード線を接続状態へ駆動し、選択ワード線ＷＬの電位が上昇する。この電位上昇に従って、アクセストランジスタＴＧ１およびＴＧ２が導通し、強誘電体キャパシタＦ１およびＦ２の分極状態に従ってビット線ＢＬおよび／ＢＬに電荷が放出される。ビット線ＢＬおよび／ＢＬの寄生容量は小さく、接地電圧にプリチャージされたビット線ＢＬおよび／ＢＬは、少しの電位上昇でその電位変化が停止する。この状態においては、電荷放出量は僅かであり、強誘電体キャパシタＦ１およびＦ２は、その分極状態の変化は生じていない。

次いで、時刻ｔ２においてコラムアドレスストローブ信号／ＣＡＳをＬレベルの活性状態とする。このコラムアドレスストローブ信号／ＣＡＳの活性化に応答して、コラムデコーダ４が制御回路１２の制御の下に活性化され、与えられたアドレス信号をデコードして、アドレス指定された列を選択する列選択信号を活性状態とする。これにより、列選択ゲートＳＧａおよびＳＧｂが導通し、ビット線ＢＬおよび／ＢＬが内部データバス線５ａおよび５ｂに接続される。この内部データバス線５ａおよび５ｂには、付加容量１０ａおよび１０ｂが接続されており、ビット線ＢＬおよび／ＢＬの寄生容量が大きくなり、強誘電体キャパシタＦ１およびＦ２からの放出電荷がこの付加容量１０ａおよび１０ｂにより吸収される。したがってビット線ＢＬおよび／ＢＬ（データバス線５ａおよび５ｂ）の電位がさらに拡大される。ここで、データバス線５ａ，５ｂも接地電位レベルにプリチャージされている。この状態において、選択列に接続されるメモリセルにおいて、強誘電体キャパシタＦ１およびＦ２の一方は、その分極状態が変化している。

次いで、データバスセンスアンプ活性化信号ＰＳを活性状態として、データバスセンスアンプ７を駆動し、このデータバス線５ａおよび５ｂの電位を差動的に増幅する。このデータバス線５ａおよび５ｂの電位差は、同様ビット線ＢＬおよび／ＢＬにも伝達されており、したがってビット線ＢＬおよび／ＢＬは強誘電体キャパシタＦ１およびＦ２の分極状態に従ってＨレベルまたはＬレベルとなる。次いで、出力回路８を介してこのデータバス線５ａおよび５ｂの信号電位が読出される。

メモリセルＭＣにおいては、強誘電体キャパシタＦ１およびＦ２の一方は、その分極状態がデータバスセンスアンプ７により完全に反転している。このセンス動作時においてプレート線の電位ＰＬをＨレベルにすることにより、ローレベルデータを格納している強誘電体キャパシタの再書込が行なわれ、次いでプレート線ＰＬのデータを時刻ｔ４において立下げることにより、Ｈレベルデータを格納するキャパシタの再書込が行なわれる。次いで、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳを非選択状態のＨレベルとして１つのメモリサイクルが完了する。これにより、ワード線ＷＬ、列選択信号ＣＳが非選択状態へ駆動され、またデータバスセンスアンプ活性化信号ＰＳもＬレベルの非活性状態となる。これにより、ビット線ＢＬ，／ＢＬおよびデータバス線５ａおよび５ｂがそれぞれＬレベルに駆動される。

ここで、明確に示さないが、ビット線ＢＬおよび／ＢＬおよびデータバス線５ａおよび５ｂには、それぞれ接地電位レベルへのプリチャージ／イコライズ回路が設けられている。非選択ビット線に接続されるメモリセルにおいては、その記憶データが対応のビット線ＢＬおよび／ＢＬに読出されている。しかしながらビット線ＢＬ、／ＢＬの浮遊容量は十分小さく、これらの非選択ビット線に接続されるメモリセルの強誘電体キャパシタは、分極状態は反転していない。すなわち、これらの非選択ビット線に接続されるメモリセルのデータは非破壊的に読出されている。したがって、メモリサイクルが終了し、メモリがプリチャージ状態に復帰すると、これらの非選択メモリセルは、その記憶情報または分極状態に応じた初期状態に復帰する（強誘電体記憶情報は自発分極量により決定されている）。

この読出動作においては、各ビット線対ＢＬおよび／ＢＬに設けられたセンスアンプＳＡを動作させる必要はなく、通常動作時における消費電流を低減することができる。

また、メモリセルデータのビット線上への読出時において分極状態を反転させる必要がなく、したがって、このプレート線ＰＬとビット線ＢＬ，／ＢＬの間の電位差を小さくすることができ、ビット線ＢＬおよび／ＢＬのプリチャージ電圧に対する許容範囲が増加し、たとえばＶｃｃ／２のように、電源電圧の１／２の電圧をビット線プリチャージ電圧として利用することができる。このようなビット線ＢＬおよび／ＢＬのプリチャージ電圧を中間電圧に設定することにより、データバスセンスアンプ７のセンス時のビット線およびデータバス線の電位振幅をＶｃｃ／２とすることができ、低消費電流で高速の読出が可能となる。

［変更例１］
図４は、この発明の実施の形態１の変更例の要部の構成を概略的に示す図である。図４においては、メモリセルアレイとデータ読出部の構成を示す。

図４において、メモリセルＭＣが一例として、２５６行２５６列に配列される。メモリセルＭＣは、一方電極ノード（プレート電極）に一定のプレート電圧ＶＣＰを受け、他方がストレージノードＳＮＣに接続される強誘電体キャパシタＣｃと、対応のワード線ＷＬ（ＷＬ０〜ＷＬ２５５）の信号電位に応答して導通し、強誘電体キャパシタ（以下、メモリセルキャパシタと称す）Ｃｃを対応のビット線ＢＬ（ＢＬ０〜ＢＬ２５５）または／ＢＬ（／ＢＬ０〜／ＢＬ２５５）に接続するアクセストランジスタＭＴを含む。すなわち、この図４に示すメモリセルは、１トランジスタ／１キャパシタ型のメモリセルである。

このメモリセルの各行に対応してワード線ＷＬ０〜ＷＬ２５５が配置され、メモリセルの各列に対応してビット線ＢＬおよび／ＢＬが配置される。ビット線ＢＬおよび／ＢＬが対をなして配設される。このビット線構成は、「折返しビット線」構成として通常のＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）において知られている。すなわち、１対のビット線ＢＬおよび／ＢＬと１本のワード線の交差部に対応してメモリセルＭＣが配置される。

さらに、後に詳細に説明するメモリセルデータリコール時に、ビット線ＢＬまたは／ＢＬに対し読出データに対する基準電位を与えるためのリファレンスセルＲＦＣａおよびＲＦＣｂが設けられる。リファレンスセルＲＦＣａは、強誘電体キャパシタ（以下、リファレンスセルキャパシタと称す）Ｃｒと、リファレンスワード線選択信号ＲＷＬ１の活性化時導通し、リファレンスセルキャパシタＣｒをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタＮ７と、このリファレンスワード線選択信号／ＲＷＬ１がＨレベルのときに導通し、リファレンスセルキャパシタＣｒの電極を短絡するｎチャネルＭＯＳトランジスタＮ８を含む。

リファレンスセルＲＦＣｂは、リファレンスセルキャパシタＣｒと、リファレンスワード線選択信号ＲＷＬ０に応答してこのリファレンスセルキャパシタＣｒをビット線／ＢＬ０に接続するｎチャネルＭＯＳトランジスタＮ９と、リファレンスワード線選択信号／ＲＷＬ０がＨレベルのときに導通し、このリファレンスセルキャパシタＣｒを電気的に短絡するｎチャネルＭＯＳトランジスタＮ１０を含む。リファレンスセルＣｒの容量値はメモリセルキャパシタＣｃのそれの２倍とされる。

さらに、各ビット線に対し、センスアンプが設けられる。このセンスアンプは、活性化時、このビット線ＢＬおよび／ＢＬ（／ＢＬ０〜／ＢＬ２５５）の高電位のビット線電位を電源電圧ＶｃｃレベルにプルアップするためのＰセンスアンプＰＡと、ビット線ＢＬ（ＢＬ０〜ＢＬ２５５）および／ＢＬ（／ＢＬ０〜／ＢＬ２５５）の低電位のビット線電位を接地電位レベルへ放電するＮセンスアンプＮＡを含む。

ＰセンスアンプＰＡは、ビット線ＢＬ０に接続される一方導通ノードと、ビット線／ＢＬ０に接続されるゲートを有するｐチャネルＭＯＳトランジスタＰＴ１と、ビット線／ＢＬ０に接続される一方導通ノードとビット線ＢＬ０に接続されるゲート電極とを有するｐチャネルＭＯＳトランジスタＰＴ２と、センスアンプ活性化信号／ＳＯＰの活性化に応答して導通し、ＭＯＳトランジスタＰＴ１およびＰＴ２の他方導通ノードへ電源電圧Ｖｃｃを伝達するｐチャネルＭＯＳトランジスタＰＴ３を含む。ＮセンスアンプＮＡは、ビット線ＢＬ０に接続される一方導通ノードとビット線／ＢＬ０に接続されるゲートとを有するｎチャネルＭＯＳトランジスタＮＴ１と、ビット線／ＢＬ０に接続される一方導通ノードとビット線ＢＬ０に接続されるゲートとを有するｎチャネルＭＯＳトランジスタＮＴ２と、センスアンプ活性化信号ＳＯＮの活性化に応答して導通し、ＭＯＳトランジスタＮＴ１およびＮＴ２の他方導通ノードへ接地電圧Ｖｓｓを伝達するｎチャネルＭＯＳトランジスタＮＴ３を含む。他のビット線対ＢＬ，／ＢＬのセンスアンプも同じ構成を備える。

各ビット線対ＢＬおよび／ＢＬに対し、さらに、スタンバイサイクル時、ビット線ＢＬおよび／ＢＬを所定の中間電位ＶＢＬにプリチャージするビット線イコライズ／プリチャージ回路ＢＱが設けられる。このビット線イコライズ／プリチャージ回路ＢＱは、ビット線イコライズ指示信号ＢＬＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬを電気的に短絡するｎチャネルＭＯＳトランジスタＮ４と、このビット線イコライズ指示信号ＢＬＥＱの活性化に応答して導通し、ビット線ＢＬおよび／ＢＬへ中間電圧ＶＢＬをそれぞれ伝達するｎチャネルＭＯＳトランジスタＮ５およびＮ６を含む。

ビット線対ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５に対して、同じ構成要素が設けられる。図４においては、したがって、ビット線ＢＬ０および／ＢＬ０に対して設けられた構成のみを具体的に示し、他のビット線においては、これらの構成をブロックでのみ示す。

ビット線ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５それぞれに対し、列選択信号ＣＳ０〜ＣＳ２５５の活性化導通し、対応のビット線ＢＬ，／ＢＬを内部データバス線５ａおよび５ｂへ電気的に接続する列選択回路ＣＧ０〜ＣＧ２５５が設けられる。列選択回路ＣＧ０〜ＣＧ２５５の各々は、ビット線ＢＬおよび／ＢＬにそれぞれに対して設けられ、対応の列選択信号ＣＳの活性化時導通するパスゲートトランジスタを含む。

内部データ線５ａおよび５ｂそれぞれに対し、付加容量１０ａおよび１０ｂが接続される。この内部データバス線５ａおよび５ｂはデータバスセンスアンプに接続される。この図４に示す構成においては、ビット線ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５には、配線容量を大きくするための付加容量は設けられていない。単に内部データバス線５ａおよび５ｂに強誘電体キャパシタで構成される付加容量１０ａおよび１０ｂが接地との間に接続されているだけである。したがって、通常動作時において、これらのビット線ＢＬ，／ＢＬにおけるメモリセルから伝達される信号電荷による電位変化は小さい。

次に、この図４に示す強誘電体メモリの動作を図５および図６を参照して説明する。リファレンスセルＲＦＣａおよびＲＦＣｂのキャパシタＣｒは、プレート電圧ＶＣＰを受けるプレートノードからストレージノードＳＮＲに向かって分極するようにその分極状態が設定されている。また、図５において、メモリセルキャパシタが、ストレージノードＳＮｃからプレートノードの方向に分極状態が設定されている場合の動作について説明する。

時刻ｔ０において電源投入が行なわれ、電源電圧Ｖｃｃの電圧レベルが上昇する。この電源投入に従って、制御信号は初期状態に設定される。この状態において、ビット線プリチャージ電圧ＶＢＬは接地電圧レベルに保持される。この動作は、電源投入後プリチャージ電圧ＶＢＬを発生する動作を停止させることにより実現される。この電源電圧Ｖｃｃの上昇に従って、プレート電圧ＶＣＰは中間電圧レベルに上昇する。この図４に示すメモリの構成においては、メモリセルＭＣならびにリファレンスセルＲＦＣａおよびＲＦＣｂのプレートノードへは、常時一定の中間電圧ＶＣＰが供給される。このプレート電圧ＶＣＰの上昇に従って、リファレンスセルＲＦＣａおよびＲＦＣｂにおいては、ＭＯＳトランジスタＮ８およびＮ１０が導通しており、ストレージノードＳＮＲの電位がこのプレート電圧ＶＣＰレベルに上昇する。一方、メモリセルＭＣにおいては、メモリセルキャパシタＣｃの容量結合により、ストレージノードＳＮＣの電位も中間電圧ＶＣＰレベルに上昇する。

時刻ｔ１においてビット線イコライズ指示信号ＢＬＥＱを非活性状態のＬレベルに立下げ、ビット線イコライズ回路ＢＱを非活性状態とする。これにより、ビット線ＢＬおよび／ＢＬは電気的にフローティング状態とされる。次いで、図示しないアドレスカウンタからのアドレスに従って、ロウアドレス信号を生成し、時刻ｔ２においてワード線ＷＬ０を選択状態へ駆動し、またリファレンスワード線ＲＷＬ０を選択状態へ駆動する。リファレンスセルＲＦＣｂにおいては、ＭＯＳトランジスタＮ１０が非導通状態となり、リファレンスセルキャパシタＣｒは、キャパシタとして作用する。このとき、またリファレンスワード線ＲＷＬ０の電位も立上がっており、このリファレンスセルキャパシタＣｒは、接地電圧レベルのビット線に接続され、等価的に正のパルスがプレートノードに印加されたのと同じとなり、ビット線／ＢＬに電荷を放出する（図４９の状態Ａ０から状態Ａ）。またメモリセルＭＣも同様、ワード線ＷＬ０の電位上昇に従ってトランジスタＭＴが導通し、メモリセルキャパシタＣｃが同様にビット線ＢＬ（たとえばＢＬ０）に電荷を放出する。リファレンスセルキャパシタＣｒの分極方向は、プレート電圧ノードからストレージノードＳＮＲに向かう方向である。したがってその初期分極状態は、図４９に示す状態Ａ０であり、接地電圧レベルのビット線／ＢＬと中間電圧ＶＣＰレベルのプレート電圧の差に従って、電荷を放出する。ワード線ＷＬ０に接続されるメモリセルＭＣのメモリセルキャパシタＣｃの分極状態がこのリファレンスセルキャパシタの分極方向と逆の場合、このメモリセルキャパシタＣｃの初期分極状態が図４９に示す状態Ｂ０に対応している。このメモリセルキャパシタＣｃを接地電位レベルのビット線ＢＬに接続することにより、このメモリセルキャパシタＣｃの電極間に電圧が生じ、状態Ｂ０から状態遷移を生じて、比較的大量の電荷を供給する。この供給される電荷は分極による電荷であり、自発分極状態からの分極状態の変化により供給される電荷である。したがって、キャパシタＣｃの放出電荷量はリファレンスセルＣｒのそれより大きくなり、メモリセルの接続するビット線ＢＬの電位が高くなる。このとき、ビット線ＢＬおよび／ＢＬの浮遊容量は比較的小さく、この信号振幅（読出電圧振幅）は小さいが、リファレンスセルＲＦＣｂと選択メモリセルＭＣにより、ビット線ＢＬおよび／ＢＬにおいて電位差が生じている。

次いで、時刻ｔ３において、センスアンプ活性化信号ＳＯＮおよび／ＳＯＰの活性状態へ駆動し、センスアンプＮＡおよびＰＡを活性状態とし、このビット線ＢＬおよび／ＢＬの信号電位を差動的に増幅する。これにより、ビット線ＢＬの電位が電源電圧Ｖｃｃレベル、ビット線／ＢＬの電位が接地電圧レベルに駆動される。選択メモリセルは、ビット線の浮遊容量が小さく、この放出電荷量は小さく、分極反転は生じていない。このＰセンスアンプＰＡの動作により、ビット線ＢＬの電位が電源電圧Ｖｃｃレベルに駆動されることにより、モードのデータに示す曲線Ｓ５上の状態に移行書込時と同じ電位にビット線ＢＬが設定され、データの復元（リコール）が行なわれる。

時刻ｔ４において、ワード線ＷＬ０を非選択状態へ駆動し、メモリセルのデータの復元動作を完了する。また同時に、センスアンプ活性化信号ＳＯＮおよび／ＳＯＰの非活性状態へ駆動する。

次いで、時刻ｔ５においてビット線イコライズ指示信号ＢＬＥＱを活性状態へ駆動し、ビット線イコライズ／プリチャージ回路ＢＱを活性化し、ビット線ＢＬおよび／ＢＬを中間電圧レベルに駆動する。また、リファレンスワード線ＲＷＬ０を非選択状態へ駆動し、リファレンスセルＲＦＣｂをビット線／ＢＬから切離し、リファレンスセルキャパシタＣｒの電極を短絡し、その電極間電圧を０Ｖとし、元の分極状態を保持させる。ワード線ＷＬ０よりもリファレンスワード線ＲＷＬ０を遅いタイミングで非活性状態へ駆動しているのは、後の説明から明らかとなるが、このリファレンスセルキャパシタの分極方向を常時プレートノードからストレージノードへ向かう方向に設定するためである。

時刻ｔ６においてリファレンスワード線ＲＷＬ０がＬレベルの非活性状態へ移行すると、ＭＯＳトランジスタＮ８およびＮ１０が導通し、リファレンスセルＲＦＣｂのストレージノードＳＮＲの電位が中間電圧ＶＣＰレベルに復帰する。

次いで、通常のアクセスサイクルを行なうため、時刻ｔ７においてビット線イコライズ指示信号ＢＬＥＱを非活性状態へ駆動し、ビット線イコライズ／プリチャージ回路ＢＱを非活性化する。時刻ｔ７におけるこのビット線イコライズ指示信号ＢＬＥＱの非活性化の前に、ビット線イコライズ電圧ＶＢＬは接地電圧から中間電圧レベルに上昇させられている。また、この時刻ｔ７においては、ビット線ＢＬおよび／ＢＬはビット線イコライズ／プリチャージ回路により中間電圧レベルにプリチャージされている。この状態で、ビット線イコライズ／プリチャージ回路が非活性状態となり、ビット線ＢＬおよび／ＢＬは中間電圧レベルでフローティング状態となる。

時刻ｔ８において、外部からのアドレス信号に従ってワード線ＷＬ０が選択状態へ駆動される。この状態においては、リファレンスワード線ＲＷＬ０は選択状態へ駆動せず、非活性状態を維持する。このワード線ＷＬ０の選択状態への駆動に従って、メモリセルキャパシタＣｒの分極電荷がビット線ＢＬ上に放出される。メモリセルキャパシタＣｒは、その分極状態がストレージノードＳＮＣからプレートノードへ向かっている。この状態は、図４９に示す状態Ｂに対応し、このワード線選択に従ってビット線ＢＬへは、分極電荷が放出され、ビット線ＢＬの電位は中間電圧からさらに上昇する。このとき、ビット線ＢＬの浮遊容量は小さく、メモリセルキャパシタの状態遷移はわずかであり、小さな読出電圧が生じる。

次いで、時刻ｔａにおいて、コラムアドレス信号に従って列選択動作を行ない、列選択信号ＣＳ（たとえばＣＳ０）を選択状態へ駆動する。これにより、ビット線ＢＬ０および／ＢＬ０が列選択回路ＣＧ０を介して内部データバス線５ａおよび５ｂに接続され、付加容量１０ａおよび１０ｂに接続される。これにより、ビット線ＢＬおよび／ＢＬの浮遊容量が大きくなり、このメモリセルキャパシタＣｃからさらに電荷が放出され、ビット線ＢＬの電位がさらに上昇する。ビット線／ＢＬにはメモリセルは接続されていないため、中間電圧ＶＢＬレベルを保持する。

次いで、時刻ｔ９においてデータバスセンスアンプ活性化信号ＰＳを活性状態へ駆動し、このデータバス上の電位を差動的に増幅する。これにより、ビット線ＢＬおよび／ＢＬの電位がさらに拡大し、ビット線ＢＬの電位が電源電圧レベルのＨレベルとなり、ビット線／ＢＬの電位が接地電圧レベルのＬレベルとなる。次いで、出力回路を介してデータの読出が行なわれる。選択メモリセルのキャパシタＣｃは分極反転を生じていない。しかしながら、このデータバスセンスアンプ７により、差動増幅動作を行なうことにより、ビット線ＢＬおよび／ＢＬの電位も読出データに応じて変化し、選択メモリセルのキャパシタへのデータの再書込が行なわれる。

残りの非選択ビット線においては、メモリセルキャパシタからの微量の電荷放出が行なわれるだけであり、その電位が、中間電圧から少し上昇または下降している。しかしながら、ビット線の浮遊容量が小さく、状態遷移は極くわずかである。したがって再びワード線が非選択状態へ時刻ｔ１０において駆動され、対応のビット線からメモリセルキャパシタが切離されたとき、各非選択メモリセルのキャパシタは、ほぼ元の分極状態を保持する。データバスセンスアンプ活性化信号ＰＳを非活性状態とした後、時刻ｔ１１において、ビット線イコライズ指示信号ＢＬＥＱを活性状態とし、ビット線ＢＬおよび／ＢＬを中間電圧レベルのプリチャージ電圧ＶＢＬのレベルにプリチャージする。時刻ｔ１２以降は、次のアクセスサイクルを備えるスタンバイサイクルとなる。

次に図６を参照して、メモリセルの分極状態が、リファレンスセルと同じ場合の動作について説明する。

時刻ｔ０において電源投入が行なわれ、電源電圧Ｖｃｃの電圧レベルが上昇する。各信号は、非活性状態の初期状態に設定されるが、ビット線イコライズを行なうための電圧ＶＢＬは接地電圧レベルに保持される。リファレンスセルにおいては、リファレンスワード線ＲＷＬ０およびＲＷＬ１がＬレベルであり、応じて、リファレンスキャパシタＣｒの電極が短絡されており、リファレンスセルキャパシタのストレージノードＳＮＲの電位が中間電圧ＶＣＰレベルに設定される。メモリセルキャパシタＣｃのストレージノードＳＮＣは、その容量結合により、電位レベルが中間電圧ＶＣＰレベルに上昇する。

時刻ｔ１において、ビット線イコライズ指示信号ＢＬＥＱをＬレベルの非活性状態とし、ビット線ＢＬおよび／ＢＬを接地電圧レベルのフローティング状態に設定する。次いで、時刻ｔ２において図示しないアドレスカウンタからのアドレス信号に従って、ワード線ＷＬ０およびリファレンスワード線ＲＷＬ０が選択状態へ駆動される。これにより、リファレンスメモリセルＲＦＣｂにおいては、リファレンスセルキャパシタＣｒの電気的短絡が停止され、そのストレージノードＳＮＲがビット線／ＢＬ（たとえば／ＢＬ０）に接続される。一方メモリセルにおいては、メモリセルキャパシタＣｃがビット線ＢＬ（たとえばＢＬ０）に接続される。リファレンスセルキャパシタＣｒの容量は、メモリセルキャパシタＣｃのたとえば２倍と大きくされている。したがって、このメモリセルキャパシタＣｃおよびリファレンスセルキャパシタＣｒの分極状態が図４９に示す状態Ａ０であり、同じ分極状態である場合においても、リファレンスセルＲＦｂからの放出電荷量は大きくなり、ビット線ＢＬの電位は、ビット線／ＢＬの電位よりも低い状態となる。この状態においても、分極反転は存在していない。

次いで時刻ｔ３においてセンスアンプ活性化信号ＳＯＮおよび／ＳＯＰを活性状態とし、ビット線ＢＬおよび／ＢＬの電位を差動増幅する。この状態においてはビット線ＢＬの電位が接地電圧レベルに駆動され、ビット線／ＢＬの電位が電源電圧Ｖｃｃレベルに駆動される。このセンスアンプＰＡおよびＮＡのセンス動作により、リファレンスセルキャパシタＣｒは、プレート電位ＶＣＰよりもビット線／ＢＬの電位が高くなり、この分極状態は、元の分極状態と完全に反転した状態となる。メモリセルキャパシタＣｃは、このビット線ＢＬの電位がプレート電位ＶＣＰよりも低いため、元の記憶した状態と同じである。したがってメモリセルＭＣに対するデータの復元は完了する。

時刻ｔ４においてワード線ＷＬ０を非選択状態へ駆動し、メモリセルＭＣビット線ＢＬから切離し、次いでセンスアンプ活性化信号ＳＯＮおよび／ＳＯＰを非活性状態へ駆動する。この状態においてリファレンスワード線ＲＷＬ０は選択状態を保持している。この状態で、ビット線イコライズ指示信号ＢＬＥＱを時刻ｔ５においてＨレベルに立上げ、ビット線ＢＬおよび／ＢＬを接地電圧レベルにプリチャージする。これにより、リファレンスセルキャパシタＣｒは、そのビット線電位が、プレート電位よりも低い状態となり、その分極状態が元の分極状態に復帰する。この復元動作の後、リファレンスワード線ＲＷＬ０を非選択状態へ駆動する。これにより、時刻ｔ６において、リファレンスセルＲＦＣｂにおいて、ＭＯＳトランジスタＮ１０が導通し、リファレンスセルキャパシタＣｒの電極電圧は０Ｖとなり、元の分極状態を保持する。

時刻ｔ７以前において、ビット線プリチャージ電圧ＶＢＬを中間電圧レベルに設定される。次いでこのビット線プリチャージ電圧ＶＢＬが安定化すると、ビット線イコライズ指示信号ＢＬＥＱを非活性状態として、メモリセルデータの読出を行なう。ビット線イコライズ指示信号ＢＬＥＱの非活性化に従って、ビット線ＢＬおよび／ＢＬは中間電圧レベルのプリチャージ電圧ＶＢＬでフローティング状態となる。次いで、時刻ｔ８において、ワード線ＷＬ０を外部から与えられるアドレス信号に従って選択状態へ駆動する。このワード線ＷＬ０の選択状態への駆動により、メモリセルキャパシタＣｃがビット線ＢＬに接続される。この状態は、プレートノードに負のパルス電圧を印加した状態と等価となり、メモリセルキャパシタＣｃの分極電荷（負電荷）がビット線ＢＬに放出され、ビット線ＢＬの電位が低下すると、このビット線ＢＬの電位低下に従って、ストレージノードＳＮＣの電位は負電荷放出により上昇する。このとき、メモリセルはビット線ＢＬに接続されているだけで、その配線浮遊容量は小さく、メモリセルキャパシタＣｃは、分極反転は生じていない。

次いで、時刻ｔａにおいて、列選択信号ＣＳを、与えられたコラムアドレス信号に従って選択状態へ駆動し、ビット線ＢＬおよび／ＢＬを、内部データバス線５ａおよび５ｂに接続する。これにより、ビット線ＢＬおよび／ＢＬに大きな容量値を有する付加容量１０ａおよび１０ｂが接続され、選択列に接続されるメモリセルキャパシタＣｃからさらに電荷放出が行なわれ（負電荷の放出）、ビット線ＢＬ電位がさらに低下し、このビット線電位の低下に従ってストレージノードＳＮＣの電位が上昇する。

次いで、時刻ｔ９においてデータバスセンスアンプ活性化信号ＰＳを活性状態とし、データバスセンスアンプ７を活性化し、データバス線５ａおよび５ｂに伝達されたビット線電位を差動増幅する。これにより、ビット線ＢＬおよび／ＢＬはそれぞれＬレベルおよびＨレベルに駆動される。その後データの読出が行なわれる。このビット線ＢＬおよび／ＢＬのデータバスセンスアンプによる駆動により、メモリセルデータ読出時において放出された電荷の復元が行なわれる。

非選択メモリセルにおいては、単に状態遷移は生じているが、分極反転は生じておらず、内部の残留電荷として保持されるが、その量は極めて小さく、ほとんど問題はないが、定期的なリフレッシュによる再書込により問題は生じない。

この図５および図６に示すシーケンスのように、通常動作時においては、各ビット線に対して設けられたセンスアンプＮＡおよびＰＡは動作させない。単に、電源投入直後の各メモリセルデータの復元のためのリコール動作モード時においてのみセンスアンプは駆動される。このリコール動作モード時においては、メモリセルの分極方向を検出して、各メモリセルのストレージノード電位をこの記憶した分極方向に応じた電位レベルに設定するために行なわれる。これは内蔵のアドレスカウンタに従ってワード線を順次選択状態へ駆動して、ビット線上の信号電位をセンスアンプで検知増幅してデータをメモリセルに再書込することにより行なわれる。

この図４のメモリにおいては、メモリセルキャパシタはバイアス電圧が記憶情報に応じて極性が反転する。データ読出時ビット線電位が中間電圧でありプレート電位と同じ電位であり、自発分極状態方向に状態が変化する。この自発分極状態を越えての状態変化はなく、非破壊読出となり、センスアンプ動作により元のバイアス状態に復帰する。

データ書込動作時においては、単にビット線ＢＬおよび／ＢＬに書込データに応じた電位が伝達されるだけである。

［変更例２］
図７は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。図７において、行列状に配置されるメモリセルＭＣは、列方向に沿って複数のブロック♯０−♯ｍに分割される。各ブロックのメモリセル列に対して、ローカルビット線が配置される。すなわち、第０列においては、ローカルビット線ＬＢ００，／ＬＢ００〜ＬＢ０ｍ，／ＬＢ０ｍが配置され、これらのローカルビット線ＬＢ００，／ＬＢ００〜ＬＢ０ｍ，／ＬＢ０ｍに対して、対応の列のメモリセルＭＣが接続される。第ｎ列においても、ローカルビット線ＬＢｎ０，／ＬＢｎ０〜ＬＢｎｍ，／ＬＢｎｍが配置される。これらのローカルビット線ＬＢｎ０，／ＬＢｎ０〜ＬＢｎｍ，／ＬＢｎｍに対し、対応の列のメモリセルＭＣが接続される。

メモリセルＭＣは、１トランジスタ／１キャパシタ型の構成であってもよく、また２トランジスタ／２キャパシタ型の構造を備えていてもよい。図７においては、一例として、２トランジスタ／２キャパシタ型のメモリセルの構成を示す。すなわち、メモリセルＭＣは、ワード線ＷＬのローカルビット線対の交差部に対応して配置され、ワード線選択時、相補な信号電位が対応のローカルビット線対上に伝達される。

メモリセル列それぞれに対して、対応の列のローカルビット線に共通にグローバルビット線対ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎが配置される。これらのグローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎには、メモリセルは接続されない。

グローバルビット線対とローカルビット線対との接続は、ブロック選択信号により制御される。具体的に、メモリブロック♯０のローカルビット線ＬＢ００，／ＬＢ００〜ＬＢｎ０，／ＬＢｎ０に対しては、ブロック選択信号φＢＳ０に応答して導通し、ローカルビット線ＬＢ００，／ＬＢ００〜ＬＢｎ０，／ＬＢｎ０を対応のグローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎへ接続するブロック選択ゲートＧＢ００〜ＧＢｎ０が配置される。

メモリブロック♯１においては、ローカルビット線ＬＢ０１，／ＬＢ０１〜ＬＢｎ１，／ＬＢｎ１に対し、ブロック選択信号φＢＳ１の活性化時導通し、ローカルビット線ＬＢ０１，／ＬＢ０１〜ＬＢｎ１，／ＬＢｎ１を対応のグローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎへ接続するブロック選択ゲートＧＢ０１〜ＧＢｎ１が配置される。

メモリブロック♯ｍにおいても、ローカルビット線ＬＢ０ｍ，／ＬＢ０ｍ〜ＬＢｎｍ，／ＬＢｎｍとグローバルビット線対ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎの間に、ブロック選択信号φＢＳｍの活性化時導通するブロック選択ゲートＧＢ０ｍ〜ＧＢｎｍが配置される。グローバルビット線対ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎそれぞれに対し、活性化時対応のグローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎの信号電位を差動的に増幅するセンスアンプＳＡ０〜ＳＡｎが配置される。このセンスアンプＳＡ０〜ＳＡｎは、図４に示す構成と同様、交差結合されたｎチャネルＭＯＳトランジスタおよび交差結合されたｐチャネルＭＯＳトランジスタを含む。

このグローバルビット線対ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎに対し、列選択信号ＣＳ０〜ＣＳｎに応答して導通し、対応のグローバルビット線対ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎを内部データバス線ＤＢ，／ＤＢへ接続する列選択ゲートＣＧ０〜ＣＧｎが配置される。

グローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎそれぞれに対し、さらに、強誘電体をキャパシタ絶縁膜として有する強誘電体キャパシタ２０ａ０，２０ｂ０〜２０ａｎ，２０ｂｎが配置される。これらの強誘電体キャパシタ２０ａ０，２０ｂ０〜２０ａｎ，２０ｂｎは、比較的大きな容量値を有しており、ローカルビット線、およびグローバルビット線とこの強誘電体キャパシタの合成容量の容量値が、メモリセルキャパシタの容量値のほぼ３倍となるように設定される。

データバスＤＢ，／ＤＢに対しては、そのデータバス線ＤＢ，／ＤＢ上の信号電位を増幅して出力回路へ伝達するプリアンプＰＡが配置される。このプリアンプＰＡは、先の上で説明した実施の形態と異なり、単にデータバス線ＤＢ，／ＤＢ上の信号電位を受けて増幅して出力回路へ伝達するだけである。

次に動作について簡単に説明する。メモリセル選択動作時においては、与えられた行アドレスに従って、選択行を含むメモリブロックが選択され、ブロック選択信号が選択状態へ駆動される。今、メモリブロック♯０が選択されたと想定すると、ブロック選択信号φＢＳ０がＨレベルとなり、残りのブロック選択信号φＢＳ１〜φＢＳｍは、Ｌレベルとなる。これにより、ブロック選択ゲートＢＧ００〜ＢＧｎ０のみが導通状態となり、残りのブロック選択ゲートＢＧ０１〜ＢＧｎ１およびＢＧ０ｍ〜ＢＧｎｍは非導通状態となる。これにより、ローカルビット線ＬＢ００，／ＬＢ００〜ＬＢｎ０，／ＬＢｎ０が対応のグローバルビット線ＧＢ０，／ＧＢ０〜／ＧＢ０，／ＧＢ０に接続される。次いで、ワード線ＷＬが選択状態へ駆動され、この選択ワード線ＷＬに接続されるメモリセルＭＣのデータがローカルビット線ＬＢ００，／ＬＢ００〜ＬＢｎ０，／ＬＢｎ０が対応のグローバルビット線ＢＧ０，／ＢＧ０〜ＢＧｎ，／ＢＧｎに伝達される。残りのメモリブロック♯１〜♯ｍにおいては、ワード線は非選択状態にあり、これらのメモリブロック♯１〜♯ｍのビット線はプリチャージ状態を維持する。このグローバルビット線ＢＧ０，／ＢＧ０〜ＢＧｎ，／ＢＧｎには、付加容量２０ａ０，２０ｂ０〜２０ａｎ，２０ｂｎが接続されている。したがって、ローカルビット線およびグローバルビット線からなる階層ビット線の浮遊容量は大きくなり、メモリセルから十分な量の電荷が放出され、グローバルビット線ＢＧ０，／ＢＧ０〜ＢＧｎ，／ＢＧｎそれぞれにおいて、十分な大きさの信号電位が生じる。この状態においては、選択ワード線に接続されるメモリセルＭＣにおいては、その記憶データに応じて分極反転が生じている（プレート線をパルス方式で駆動するメモリの場合）。

次いでセンスアンプＳＡ０〜ＳＡｎを活性化し、このグローバルビット線ＢＧ０，／ＢＧ０〜ＢＧｎ，／ＢＧｎ上の信号電位を差動増幅する。センスアンプＳＡ０〜ＳＡｎの活性化により、メモリセルデータの再書込が行なわれる（このとき、メモリセルＭＣの構成に応じて、プレート線ＰＬの電位がワンショットパルスの形態で与えられてもよく、また先の変更例１のように、常時固定電位に設定されていてもよい）。

次いで、このセンスアンプＳＡ０〜ＳＡｎのセンス動作完了後、図示しないコラムデコーダからの列選択信号により、コラムアドレス信号によりアドレス指定された列を選択するために列選択信号ＣＳ０〜ＣＳｎのうちの１つが活性状態へ駆動される。次に、センスアンプＳＡ０〜ＳＡｎにより増幅されたデータのうちアドレス指定された列に対応するグローバルビット線のデータが内部データバス線ＤＢ，／ＤＢに伝達される。次いでプリアンプＰＡにより増幅されて、このプリアンプＰＡのデータが出力回路へ伝達される。

この図７に示すようなローカルビット線とグローバルビット線の階層ビット線構成の場合、グローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎに付加容量２０ａ０，２０ｂ０〜２０ａｎ，２０ｂｎに接続することにより、この付加容量をローカルビット線それぞれに接続する構成に比べて、付加容量の数が低減され、応じてこの付加容量の占有面積を低減することができ、応じてアレイ面積を低減することができる。

［変更例３］
図８は、この発明の実施の形態１の変更例３の構成を概略的に示す図である。この図８に示す構成は、先の図７に示す変更例２と同様、ビット線は、メモリセルＭＣが接続するローカルビット線ＬＢｉｊ，／ＬＢｉｊと、各列のローカルビット線に共通に配置され、対応の列のローカルビット線に選択的に接続されるグローバルビット線ＧＢｉ，／ＧＢｉの階層ビット線構成を備える。しかしながら、この図８に示す構成においては、グローバルビット線ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎへは、強誘電体キャパシタで構成される付加容量は設けられていない。内部データバス線ＤＢ，／ＤＢに対して、強誘電体キャパシタで構成される付加容量２０ａ，２０ｂがそれぞれ設けられる。この内部データバス線ＤＢ，／ＤＢに対し、交差結合型のＭＯＳトランジスタで構成されるデータバスセンスアンプ７が設けられる。残りの構成は、図７に示す変更例２の構成と同じであり、対応する部分には同一参照番号を付し、その説明は省略する。

この図８に示す構成においては、選択行／選択列に対して配置されるメモリセルはローカルビット線およびグローバルビット線を介して内部データバス線に接続される。選択行／非選択列に対して配置されたローカルビット線は、対応のグローバルビット線に対してのみ接続される。したがって、選択行／選択列に対応して配置されたメモリセルＭＣ、ローカルビット線、グローバルビット線、内部データバス線および付加容量により、十分な電荷を放出し、大きな信号電位の変化を生じさせる。残りの選択行／非選択列のローカルビット線は、単にグローバルビット線に接続されるだけである。このローカルビット線およびグローバルビット線において、１つのビット線に１列のメモリセルがすべて接続される構成に比べて、このローカルビット線およびグローバルビット線の浮遊容量は小さい（接続されるメモリセルの数は少なくなるため）。したがって、この選択行／非選択列に対応して配置されたメモリセルが放出する電荷量は小さく、小さな信号電位変化しか生じさせず、確実に非破壊的なデータの読出が行なわれる。選択行／選択列に対応して配置されたメモリセルは、大きな信号電位変化を生じさせるため、破壊的なデータの読出が行なわれている（プレート線をパルス駆動する場合）。この破壊的なデータ読出に対して、データバスセンスアンプ７を活性化し、データバスＤＢ，／ＤＢ、グローバルビット線ＧＢａ，／ＧＢａおよびローカルビット線ＬＢｉｊ，／ＬＢｉｊを駆動することにより、破壊的に読出されたメモリセルデータの再書込を行なう。

センスアンプＳＡ０〜ＳＡｎは、この通常データ読出時においては、非活性状態を維持する。図４に示すメモリにおいては先に説明したリコール動作またはリフレッシュ動作においてのみセンスアンプが活性化される。

この図８に示す構成の場合、単に内部データバス線ＤＢ，／ＤＢに付加容量２０ａおよび２０ｂが設けられるだけである。したがって、この変更例２に比べて、さらに付加容量を数を低減することができ、応じて付加容量に必要とされる面積を低減することができ、応じてアレイ占有面積を低減することができる。

［変更例４］
図９は、この発明の実施の形態１の変更例４の構成を概略的に示す図である。図９に示す構成においては、メモリアレイは、複数の行ブロック♯Ｒ０〜♯Ｒｍと複数の列ブロック♯Ｃ０〜♯Ｃｎに分割される。行ブロック♯Ｒ０〜♯Ｒｍの各々は、ワード線ＷＬを共有する。一方、列ブロック♯Ｃ０〜♯Ｃｎは、列選択信号伝達線ＣＳＬを共有する。これらの行ブロック♯Ｒ０〜♯Ｒｍおよび列ブロック♯Ｃ０〜♯Ｃｎに応じて、メモリアレイが、サブアレイ（メモリマット）ＭＢ００，…，ＭＢ０ｎ〜ＭＢｍ０，…，ＭＢｍｎに分割される。メモリサブアレイＭＢ００〜ＭＢｍｎの各々は、行列状に配列されるメモリセルを含む。

メモリサブアレイＭＢ００，…ＭＢ０ｎ〜ＭＢｍ０，…，ＭＢｍｎに対し、対応のメモリサブアレイとのみデータの授受を行なうローカルデータ線ＬＤ００，…，ＬＤ０ｎ〜ＬＤ０ｍ，…，ＬＤｍｎが配置される。

列ブロック♯Ｃ０〜♯Ｃｎに対し、グローバルデータ線ＧＤ０〜ＧＤｎが配置される。これらのグローバルデータ線ＧＤ０〜ＧＤｎは、対応の列ブロックに含まれるメモリサブアレイとのみデータの授受を行なう。

ローカルデータ線ＬＤｉｊ（ｉ＝０〜ｍ，ｊ＝０〜ｎ）とグローバルデータ線ＧＤｊの間に、行ブロック選択信号φＲＢｉの活性化に応答して導通し、ローカルデータバスＬＤｉｊを対応のグローバルデータバスＧＤｊに接続する行ブロック選択ゲートＲＧｉｊが配置される。この行ブロック選択信号φＲＢｉは、行ブロック♯Ｒｉに含まれるメモリサブアレイを同時に選択する。選択ワード線を含む行ブロックに対応して設けられたローカルデータバスのみが対応のグローバルデータバスに接続される。

このグローバルデータバスＧＤ０〜ＧＤｎに対し、それぞれ交差結合型のＭＯＳトランジスタを含むデータバスセンスアンプ７−０〜７−ｎが配置される。グローバルデータバスＧＤ０〜ＧＤｎに対し、さらに、強誘電体をキャパシタ絶縁膜として有する付加容量２０−０〜２０−ｎが接続される。メモリサブアレイＭＢ００〜ＭＢｍｎに含まれるビット線およびローカルデータバスＬＤ００〜ＬＤｍｎに対しては、付加容量は接続されない。

これらのデータバスセンスアンプ７−０〜７−ｎの出力を選択するために、Ｉ／Ｏ選択回路３０が設けられる。Ｉ／Ｏ選択回路３０の出力信号は出力回路３２へ与えられ、そこで外部読出データＱに変換されて出力される。

この図９に示す構成においても、選択列のみがローカルデータバス、グローバルデータバスおよび付加容量に接続される。非選択列においては、メモリセルはビット線とのみ接続され、ローカルデータバスとは分離されている。したがって選択列に対してのみビット線容量が大きくなり、選択メモリセルは十分な量の電荷を放出することができ、このグローバルデータバス線の信号電位差を大きくすることができる。データバスセンスアンプ７−０〜７−ｎの各々は、大きな駆動力を有しており、このデータの読出された選択メモリセルにデータの再書込を行なう。非選択列のメモリセルは、非破壊的にデータの読出が行なわれているだけであり、メモリセルサイクル完了後、元の状態に復帰する。

図１０は、図９に示す強誘電体メモリの１つの列ブロックに関連する部分の構成を示す図である。図１０においては、メモリサブアレイＭＢ♯０〜ＭＢ♯ｎを示し、その列ブロックに含まれるメモリサブアレイＭＢ♯ｉに含まれる１列の構成を概略的に示す。メモリブロックＭＢ♯ｉにおいては、行方向にワード線ＷＬおよびプレート線ＰＬが配置され、列方向にビット線ＢＬおよび／ＢＬが対をなして配置される。このビット線ＢＬおよび／ＢＬとワード線ＷＬの交差部にメモリセルＭＣが配置される。メモリセルＭＣは、一例として、２トランジスタ／２キャパシタ型の構造を備える。１トランジスタ／１キャパシタ型の構成であってもよい。

このビット線ＢＬおよび／ＢＬに対し、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタを含むセンスアンプＳＡが配置される。このセンスアンプＳＡはセンスアンプ活性化信号φＳＮおよびφＳＰの活性化に応答して活性化され、ビット線ＢＬおよび／ＢＬの電位を差動的に増幅する。このメモリサブアレイＭＢ♯０〜ＭＢ♯ｎにおいて、ビット線が対をなして配置され、相補データ信号を伝達するため、応じて対応のローカルデータバスＬＤ０〜ＬＤｍも、それぞれ相補なローカルデータバス線ＬＤＢ０，／ＬＤＢ０〜ＬＤＢｍ，／ＬＤＢｎを備える。このメモリサブアレイＭＢ♯ｉにおいて代表的に示すが、ビット線ＢＬおよび／ＢＬと対応のローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉの間に、列選択線ＣＳＬ上に図示しないコラムデコーダから与えられる列選択信号に従って導通する列選択ゲートＣＧが配置される。この列選択線ＣＳＬは、１つの列ブロックに含まれるメモリサブアレイＭＢ♯０〜ＭＢ♯ｍに共通に配置されるが、図面を簡単化するために、図１０においてはメモリサブアレイＭＢ♯ｉに対してのみ与えられるように示される。

これらのメモリサブアレイＭＢ♯０〜ＭＢ♯ｍに共通に、グローバルデータバス線ＧＤＢ，／ＧＤＢが配置される。ローカルデータバス線ＬＤＢ０，／ＬＤＢ０とグローバルデータバス線ＧＤＢ，／ＧＤＢの間には、行ブロック選択信号φＲＢ０の活性化時導通し、ローカルデータバス線ＬＤＢ０，／ＬＤＢ０をグローバルデータバス線ＧＤＢ，／ＧＤＢに接続する行ブロック選択ゲートＲＲＧ０が配置される。メモリサブアレイＭＢ♯ｉに対応して設けられたローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉに対して、行ブロック選択信号φＲＢｉの活性化に応答して導通し、ローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉをグローバルデータバス線ＧＤＢおよび／ＧＤＢに接続する行ブロック選択ゲートＲＲＧｉが設けられる。同様、メモリサブアレイＭＢ♯ｍに対応して設けられたローカルデータバス線ＬＤＢｍ，／ＬＤＢｍに対して、行ブロック選択信号φＲＢｍに応答して導通して、このローカルデータバス線ＬＤＢｍ，／ＬＤＢｍをグローバルデータバス線ＧＤＢ，／ＧＤＢに接続する行ブロック選択ゲートＲＲＧｍが設けられる。この行ブロック選択ゲートＲＲＧ０〜ＲＲＧｍは、図９に示す行ブロック選択ゲートＲＧ００〜ＲＧｍｎまたはＲＧ０１〜ＲＧｍ１，…、またはＲＧ０ｎ〜ＲＧｍｎを示す。

このグローバルデータバスＧＤに含まれるグローバルデータバス線ＧＤＢおよび／ＧＤＢに対し、強誘電体キャパシタで構成される付加容量２０−ａおよび２０−ｂが設けられる。このグローバルデータバスＧＤに対して設けられるデータバスセンスアンプ７は、活性化信号ＰＳの活性化に応答してこのグローバルデータバス線ＧＤＢおよび／ＧＤＢの信号電位を差動増幅する。このデータバスセンスアンプ７は、メモリサブアレイに含まれるセンスアンプＳＡと同様、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタを含む。したがって、このグローバルデータバス線ＧＤＢおよび／ＧＤＢも、データバスセンスアンプ７の活性化時、その信号電位は、差動的に増幅される。

この図１０に示すように、列ブロックにおいて１つのメモリサブアレイが選択状態とされ、この選択されたメモリサブアレイに対応して設けられたローカルデータバス線がグローバルデータバス線ＧＤＢおよび／ＧＤＢに接続される。今、メモリサブアレイＭＢ♯ｉが選択メモリセルを含む場合を想定する。この状態においては、ローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉが行ブロック選択ゲートＲＲＧｉを介してグローバルデータバス線ＧＤＢおよび／ＧＤＢに接続される。残りのメモリサブアレイに対して設けられた行ブロック選択ゲートＲＲＧ０〜ＲＲＧｉ−１，ＲＲＧｉ＋１〜ＲＲＧｍは非導通状態を維持する。この選択メモリサブアレイＭＢ♯ｉにおいてのみワード線ＷＬが選択状態へ駆動される。また応じてプレート線ＰＬの電位もワンショットパルスの形で変化する。この状態において、ローカルデータバス線ＬＤＢ，／ＬＤＢ（ＬＤＢ０，／ＬＤＢ０〜ＬＤＢｍ，／ＬＤＢｍを総称的に示す）は、対応の電位にプリチャージされている（ビット線のプリチャージ電位と同じである）。

したがって、列選択線ＣＳＬが、メモリサブアレイＭＢ♯０〜ＭＢ♯ｍに共通に設けられて、列選択動作が行なわれても、非選択メモリサブアレイのビット線およびローカルデータバス線の電位は変化しない。選択メモリサブアレイにおいてのみ、ビット線およびローカルデータバス線の変化が生じる。このとき、ビット線およびローカルデータバス線の浮遊容量は小さく、メモリセルＭＣは非破壊的にデータの読出が行なわれる。このビット線ＢＬおよび／ＢＬはローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉに列選択ゲートＣＧを介して接続される。ローカルデータバス線ＬＤＢｉおよび／ＬＤＢｉは行ブロック選択ゲートＲＲＧｉを介してグローバルデータバス線ＧＤＢおよび／ＧＤＢに接続される。これらのグローバルデータバス線ＧＤＢおよび／ＧＤＢには比較的大きな容量を有する付加容量２０−ａおよび２０−ｂが設けられている。したがって、この選択列に対応するビット線ＢＬおよび／ＢＬに接続されるメモリセルＭＣは、十分な電荷を放出し、このビット線ＢＬ，／ＢＬ、ローカルデータバス線ＬＤＢｉ，／ＬＤＢｉおよびグローバルデータバス線ＧＤＢおよび／ＧＤＢの電位を変化させる。

破壊読出方式のメモリ（プレート電位がパルス状に変化する）においては、選択メモリセルＭＣは破壊的にその記憶情報が読出されている。データバスセンスアンプ７を活性化し、グローバルデータバス線ＧＤＢおよび／ＧＤＢを介してローカルデータバス線ＬＤＢｉ，／ＬＤＢｉおよびビット線ＢＬ，／ＢＬの電位を差動増幅する。これにより、グローバルデータバス線上に読出されたデータの読出が行なわれるとともに、破壊的にデータが読出されたメモリセルデータの再書込が行なわれる。残りのメモリサブアレイＭＢ♯ｉにおける非選択列に接続されるメモリセルは、非破壊的にデータの読出が行なわれており、このデータバスセンスアンプ７による再書込が行なわれなくても、メモリサイクル完了後、プリチャージ状態への復帰時において、初期状態に復帰する。プレート線ＰＬの電位をワンショットパルスの形で与える場合、非選択列のメモリセルのプレート線電位も同様に変化し、このパルス立下がりに応じて、残留電荷をなくす方向にその状態が容量結合により変化し、元の状態に復帰する。

なお、この実施の形態１の変更例４においては、メモリアレイは行方向および列方向にメモリサブアレイに分割されている。しかしながら、これは、行方向に沿ってのみメモリサブアレイに分割され、列ブロックの数は１つである構成の場合であってもよい。

［変更例５］
図１１は、この発明の実施の形態１の変更例５の構成を概略的に示す図である。この図１１に示す構成においては、内部データバス線５ａおよび５ｂにそれぞれ接続される付加容量は、２つずつ設けられる。すなわち、内部データバス線５ａに対しては、内部データバス線５ａと接地電圧Ｖｓｓを受ける接地ノードの間に接続される強誘電体キャパシタで構成される付加容量２０ａａと、内部データバス線５ａと電源電圧Ｖｃｃを受ける電源ノードとの間に接続される強誘電体キャパシタで構成される付加容量２０ａｂが設けられる。また、内部データバス線５ｂに対しては、内部データバス線５ｂと接地ノードとの間に設けられる強誘電体キャパシタで構成される付加容量２０ｂａと、内部データバス線５ｂと電源ノードとの間に接続される強誘電体キャパシタで構成される付加容量２０ｂｂが設けられる。他の構成は、図２に示す構成と同じである。

この構成において、メモリセルＭＣは、２トランジスタ／２キャパシタの構成を備える。すなわち、強誘電体キャパシタで構成されるメモリキャパシタＦ１およびＦ２と、ワード線ＷＬ上の信号電位に応答してこのメモリキャパシタＦ１およびＦ２はビット線ＢＬおよび／ＢＬに接続するアクセストランジスタＴＧ１およびＴＧ２を含む。メモリキャパシタＦ１およびＦ２は、他方電極がプレート線ＰＬに接続される。

図１２は、強誘電体キャパシタのバイアス電圧と容量値との関係を示す図である。図１２において横軸にプレート電圧を示し、縦軸に容量値を示す。強誘電体キャパシタは、そのプレート電極が、ポリシリコンまたはアルミニウムなどの低抵抗導体であり、強誘電体材料を介して、ストレージノードに接続される。このストレージノードは、半導体（シリコン）領域である。プレート線ＰＬの電圧がストレージノードの電圧よりも高い場合には、その強誘電体と半導体との間の空乏層が小さくなり、その容量値が大きくなる。一方、プレートノードの電圧がストレージノードの電圧よりも低い場合には、この強誘電体と半導体の間の空乏層の幅が広くなり、その容量値が小さくなる。この強誘電体キャパシタの容量値においては、電圧に従ってその分極と同様、ヒステリシス特性が生じる。このヒステリシス特性は、用いられる材料に応じて幅に広狭があるが、メモリセルデータ読出時において、一方のメモリセルキャパシタが分極反転を生じた場合、その容量値が小さな容量値から大きな容量値へ変化する。このメモリセルキャパシタの分極反転による容量値の変化を、内部データバス線に設けられた付加容量により補償する。

今、内部データバス線５ａおよび５ｂならびにビット線ＢＬおよび／ＢＬが接地電圧レベルにプリチャージされる場合の動作について簡単に説明する。付加容量２０ａｂおよび２０ｂｂは、そのプレート電圧が電源電圧Ｖｃｃレベルであり、図１２に示す容量値Ｃ１を持つ。一方、付加容量２０ａａおよび２０ｂａは、電極間電圧が０Ｖであり、自発分極量を有する。今この付加容量２０ａａおよび２０ｂａは、付加容量２０ａｂおよび２０ｂｂと分極方向が反対であり、容量値Ｃ２を維持するようにデフォルトとして作成されている状態を考える。

メモリセルデータが読出され、メモリセルキャパシタＦ１およびＦ２から電荷が放出される。今、メモリセルキャパシタＦ２が分極反転を生じた場合を考える。この状態においては、内部データバス線５ｂの電位が接地電圧レベルから大きく上昇し、内部データバス線５ａの電位が、接地電位から少し変化する。このとき、付加容量２０ｂａは、プレート電圧よりも内部データバス線５ｂの電圧レベルが高くなるため、逆方向にバイアスされ、その容量値が容量値Ｃ２から容量値Ｃ３方向へと低下する。付加容量２０ｂｂは、容量値Ｃ１から容量値Ｃ２方向へと変化し、その変化はごく僅かである。したがって、この付加容量２０ｂａの容量値の変化および付加容量２０ｂｂの容量値の低下により、メモリセルキャパシタＦ２の分極反転による容量値の変化を補償することができる。

一方、メモリセルキャパシタＦ１においては、その容量値は、値Ｃ２からＣ１方向へ上昇する。一方、付加容量２０ａａは、容量値Ｃ２から少し低下するだけであり、また付加容量２０ａｂは、その容量値が容量値Ｃ１から少し低下するだけである。したがって、この付加容量２０ａａおよび２０ａｂの容量値の変化方向が、メモリセルキャパシタＦ１の容量値の変化方向と逆となり、このメモリセルキャパシタＦ２の容量値変化を補償することができる。これにより、データ読出時におけるビット線ＢＬおよび／ＢＬおよびデータバス線５ａおよび５ｂにおける容量値変化を補償し、これらの容量値のバランスをとることができる。

データバスセンスアンプ７の動作時においては、この内部データバス線５ａおよび５ｂのデータが差動的に増幅される。このデータバスセンスアンプの差動増幅動作時においても、分極状態反転を起こした付加容量は、容量値Ｃ１またはＣ３を有しており、その容量変化量は小さい。分極状態変化を生じていない付加容量についても、元の状態に復帰するだけであり、容量値変化は生じない。

この内部データバス線５ａおよび５ｂに付加容量を与え、接地電圧および電源電圧をそれぞれ受けるように接続する構成は、内部データバス線５ａおよび５ｂならびにビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬにプリチャージされる構成において最も効果的となる。この状態においては、確実に付加容量２０ａａおよび２０ｂａと付加容量２０ａｂおよび２０ｂｂの分極方向は逆状態となる。すなわち、付加容量２０ａａおよび２０ｂａが、容量値Ｃ３を有し、付加容量２０ａｂおよび２０ｂｂが、容量値Ｃ１を有する。したがって、メモリセルＭＣのデータ読出に応じて、内部データバス線５ａおよび５ｂに反対方向に電圧変化が生じ、一方において分極状態に変化が生じた場合、一方の容量値は容量値Ｃ０から容量値Ｃ１の方向に変化し、他方は、容量値Ｃ２から容量値Ｃ３方向へ変化する。これにより、容量値が変化を補償することができる。ここで、ビット線ＢＬおよび／ＢＬならびに内部データバス線５ａおよび５ｂを中間電圧ＶＢＬへのプリチャージ動作時において、プレート線ＰＬの電圧も同様、中間電圧ＶＣＰ（Ｖｃｃ／２）レベルに設定されており、プレート線電圧のパルス上の変化は生じないようにされている。ストレージノード電位が、分極方向に応じて電源電圧レベルまたは接地電圧レベルに保持されてもよい。

したがって、この図１１に示すように、２つの付加容量を内部データバス線５ａおよび５ｂそれぞれに接続することにより、分極状態変化時においても、確実に内部データバス線およびビット線の容量を同じとすることができ、データバスセンスアンプ７の有するＨレベル読出電圧およびＬレベル読出電圧の電位差を同じとすることができ（基準電圧を基準として）、センスマージンを大きくすることができ、安定なセンス動作を実現することができる。

［変更例６］
図１３は、この発明の実施の形態１の変更例６の構成を概略的に示す図である。この図１３に示す構成においては、先の変更例５に示すデータバス線およびビット線の容量バランスの構成を、通常の強誘電体メモリに適用する。図１３において、ビット線ＢＬおよび／ＢＬに対し、付加容量が接続される。すなわち、ビット線ＢＬには、ビット線ＢＬと接地ノードの間に接続される強誘電体キャパシタで構成される付加容量３０ａａと、ビット線ＢＬと電源ノードの間に接続される強誘電体キャパシタで構成される付加容量３０ａｂが接続される。ビット線／ＢＬに対しては、ビット線／ＢＬと接地ノードの間に接続される強誘電体キャパシタで構成される付加容量３０ｂａと、ビット線／ＢＬと電源ノードの間に接続される強誘電体キャパシタで構成される付加容量３０ｂｂが接続される。ビット線ＢＬおよび／ＢＬは、ビット線イコライズ回路ＢＱにより、スタンバイ時、中間電圧ＶＢＬにプリチャージされる。プレート線ＰＬには、パルス状のプレート電圧ＶＣＰが印加される。メモリセルＭＣは、２トランジスタ／２キャパシタ型で構成され、アクセストランジスタＴＧ１およびＴＧ２と、互いに相補なデータを記憶する（分極方向が逆方向である）メモリセルキャパシタＦ１およびＦ２を含む。

この図１３に示す構成においては、メモリセルのストレージノードならびにビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬにプリチャージされており、メモリセルのデータ読出時、ビット線ＢＬおよび／ＢＬには、逆方向に変化する電位変化が生じる。プレート線ＰＬのプレート電圧ＶＣＰはパルス状に変化し、この強誘電体キャパシタで構成されるメモリセルキャパシタＦ１およびＦ２のストレージノード電極（アクセストランジスタに接続されるノード）において、互いに極性の異なる電荷を放出させる。したがって、メモリセルデータ読出時において、付加容量３０ｂａおよび３０ｂｂの容量値が大きい場合には、一方が、状態変化を生じる。この分極反転が生じた場合、対応のビット線に接続される付加容量が、一方が同様に、分極反転を生じる。付加容量３０ａａおよび３０ａｂは、分極方向が逆であり、また、付加容量３０ｂａおよび３０ｂｂもその分極方向が逆のためである。したがって、これにより、分極反転が生じても、ビット線ＢＬおよび／ＢＬの容量値は完全に同じとすることができ、センスアンプＳＡのセンスノードの容量バランスを実現することができる。これにより、センスマージンの増大（ＨレベルデータおよびＬレベルデータの読出電圧の信号振幅が同じ）、またセンス動作時のビット線ＢＬおよび／ＢＬの容量も同様に活性して変化するため、正確にセンス動作を高速で行なうことができる。

この図１３に示す構成において、付加容量３０ａａ，３０ａｂ，３０ｂａおよび３０ｂｂの容量値が十分小さく、このメモリセルＭＣのキャパシタＦ１およびＦ２の一方において分極状態が反転しない場合においては、図１１に示す構成と組合せて用いることができる。

これにより、付加容量３０ａａ，３０ａｂ，３０ｂａ，３０ｂｂの容量値を十分小さくして、その占有面積によるあらゆるアレイ占有面積の増大を抑制する。

なお、図１３に示すビット線容量を平衡させる構成は、他のビット線ＢＬおよび／ＢＬを接地電圧レベルにプリチャージし、プレート線ＰＬの電圧をパルス方式でドライブする構成および図４に示すメモリにおいても適用可能である。

以上のように、この発明の実施の形態１に従えば、複数のビット線に共通に付加容量を設け、選択列に対応して配置されるビット線をこの付加容量に選択的に接続するように構成したため、余分の信号電荷を読出すための付加容量の個数を低減することができ、応じてアレイ占有面積を低減することができる。

また、データ読出動作時においては、各ビット線に対して設けられたセンスアンプＳＡを動作させる必要がなく、データ読出時の消費電流を低減することができる。

また、選択行／非選択列に対応して配置されたメモリセルは、そのビット線容量が小さく、データは非破壊的に読出されるため、ビット線プリチャージ電圧として、この分極反転を生じさせる電圧レベルを用いる必要がなく、ビット線プリチャージ電圧の選択の自由度が増加し、設計が容易となる。

なお、この図１１および図１２に示す構成は、プレート線電圧パルス駆動方式の１トランジスタ／１キャパシタ型のメモリセルにおいても当然適用可能である。

［実施の形態２］
図１４は、この発明の実施の形態２に従う強誘電体メモリの要部の構成を示す図である。この図１４に示す構成においては、図２に示す構成と、以下の点において異なっている。すなわち、内部データバス線５ａに対して設けられた付加容量１０ａは、書込ドライブ指示信号ＷＤＥをインバータ３３を介してゲートに受けるｎチャネルＭＯＳトランジスタ３２ａを介して内部データバス線５ａに接続される。一方、付加容量１０ｂは、そのインバータ３３の出力信号をゲートに受けるｎチャネルＭＯＳトランジスタ３２ｂを介して内部データバス線５ｂに接続される。書込ドライブ指示信号ＷＤＥは、また書込モード時所定のタイミングでワンショットパルスの形態で発生される。この書込ドライブ指示信号ＷＤＥの活性化に応答して、ライトドライバ３４が活性化され、入力回路から与えられた内部書込データＤから相補内部書込データを生成して内部データバス線５ａおよび５ｂに伝達する。したがって、この内部データバス線５ａおよび５ｂにはライトドライバ３４およびデータバスセンスアンプ７両者が接続される。他の構成は、図２に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

データ読出時においては、書込ドライブ指示信号ＷＤＥはＬレベルの非活性状態にあり、インバータ３３の出力信号はＨレベルである。これにより、ＭＯＳトランジスタ３２ａおよび３２ｂが導通状態にあり、付加容量１０ａおよび１０ｂはともに内部データバス線５ａおよび５ｂに接続される。したがってデータ読出時においては、メモリセルＭＣのデータが、ビット線ＢＬ，／ＢＬおよび列選択ゲートＣ１を介して内部データバス線５ａおよび５ｂに伝達され、その付加容量１０ａおよび１０ｂにより、メモリセルＭＣにおいて、内部のメモリセルキャパシタが分極反転を生じて、大きな信号電位差を生じさせる。この大きな信号電位差をデータバスセンスアンプ７で増幅して出力回路へ伝達する。

データ書込時においては、データバスセンスアンプ７は非活性状態に維持される。書込ドライブ指示信号ＷＤＥがＨレベルの活性状態となると、インバータ３３の出力信号がＬレベルとなり、ＭＯＳトランジスタ３２ａおよび３２ｂが内部データバス線５ａおよび５ｂから切離される。この状態で、ライトドライバ３４が活性化され、入力回路から与えられた書込データＤから相補な書込データを生成して内部データバス線５ａおよび５ｂに伝達する。センスアンプＳＡは非活性状態を維持している。したがって、この内部データバス線５ａおよび５ｂに伝達された相補な内部書込データは、列選択ゲートＣ１を介してメモリセルＭＣへ伝達され、メモリセルＭＣのキャパシタの分極状態がこの書込データに応じた状態に設定される。このとき内部データバス線５ａおよび５ｂは、付加容量１０ａおよび１０ｂから切離されており、その容量値が十分小さくされている。したがってライトドライバ３４は、その駆動すべき負荷が小さくなり、高速で内部書込データを選択メモリセルＭＣへ伝達することができる。これにより、内部データバス線５ａおよび５ｂに大きな付加容量が接続されている場合においても、高速でデータの書込を行なうことができる。

［変更例１］
図１５は、この発明の実施の形態２の変更例１の構成を示す図である。この図１５に示す構成は、図１１に示す構成の変更例であり、図１１に示す構成において付加容量２０ａａ，２０ａｂ，２０ｂａ，２０ｂｂが、それぞれＭＯＳトランジスタ３２ａ，３２ｂ，３４ａ，３４ｂを介して内部データバス線５ａおよび５ｂに接続される。具体的に、付加容量２０ａａは、インバータ３３の出力信号をゲートに受けるｎチャネルＭＯＳトランジスタ３２ａを介して内部データバス線５ａに接続される。電源ノードにその一方電極が接続される付加容量２０ａｂは書込ドライブ指示信号ＷＤＥをゲートに受けるｐチャネルＭＯＳトランジスタ３４ａを介して内部データバス線５ａに接続される。一方電極が接地ノードに接続される付加容量２０ｂａは、インバータ３３の出力信号をゲートに受けるｎチャネルＭＯＳトランジスタ３２ｂを介して内部データバス線５ｂに接続される。一方電極ノードが電源ノードに接続される付加容量２０ｂｂは、書込ドライブ指示信号ＷＤＥをゲートに受けるｐチャネルＭＯＳトランジスタ３４ｂを介して内部電源線５ｂに接続される。この構成は、図１４の構成に対し、さらに、電源ノードに接続される付加容量２０ａｂおよび２０ｂｂを設け、これらを、データ書込時においては、内部データバス線５ａおよび５ｂから切離し、データ読出時にはこれらの付加容量２０ａｂおよび２０ｂｂを接続する構成と等価である。

したがって、この図１５に示す構成においても、データ書込時においては、書込ドライブ指示信号ＷＤＥがＨレベルとなるため、ＭＯＳトランジスタ３２ａ，３２ｂ，３４ａ，３４ｂが非導通状態とされ、付加容量２０ａａ，２０ｂａ，２０ａｂ，２０ｂｂはすべて内部データバス線５ａおよび５ｂから切離される。これにより、ライトドライバ３４は、その駆動すべき負荷が小さくなり、選択メモリセルへ内部書込データを高速で伝達することができる。

データ読出時においては、ライトドライブ指示信号ＷＤＥはＬレベルであり、ＭＯＳトランジスタ３２ａ，３２ｂ，３４ａ，３４ｂはすべて導通状態にあり、内部データバス線５ａには付加容量２０ａａおよび２０ａｂが接続され、内部データバス線５ｂには、付加容量２０ｂａおよび２０ｂｂが接続される。これにより、ビット線容量を平衡して、安定にデータの読出を行なうことができる。

［変更例２］
図１６は、この発明の実施の形態２の変更例２の構成を示す図である。図１６においては、１つのビット線対ＢＬおよび／ＢＬを代表的に示す。ビット線ＢＬおよび／ＢＬの一方側端部に、選択メモリセルから読出されたデータを伝達する読出データバス線ＲＤＢおよび／ＲＤＢが配置され、ビット線ＢＬおよび／ＢＬの他方側端部に、書込データを伝達する書込データバス線ＷＤＢおよび／ＷＤＢが配置される。ビット線ＢＬおよび／ＢＬは、読出データバス線ＲＤＢおよび／ＲＤＢと、読出列選択ゲートＲＣＧを介して接続されかつ書込データバス線ＷＤＢおよび／ＷＤＢに書込列選択ゲートＷＣＧを介して接続される。読出列選択ゲートＲＣＧには、図示しないコラムデコーダからの列選択信号ＣＳＲが与えられ、同様、書込列選択ゲートＷＣＧは、図示しないコラムデコーダからの書込列選択信号ＣＳＷが与えられる。

書込データバス線ＷＤＢおよび／ＷＤＢには、ライトドライバ３４が設けられ、入力回路からの書込データＤに従って相補書込データが内部書込データバス線ＷＤＢおよび／ＷＤＢにライトドライバ３４から伝達される。

一方、読出データバス線ＲＤＢおよび／ＲＤＢには、読出データバス線ＲＤＢおよび／ＲＤＢの電位を差動増幅するデータバスセンスアンプ７が設けられる。このデータバスセンスアンプ７は、活性化信号ＰＳの活性化時活性化される。

読出データバス線ＲＤＢに対し、さらに、その一方電極ノードが接地ノードに接続される付加容量１０ａと、リードセンス指示信号φＲＳＡの活性化に応答して付加容量１０ａの他方電極を読出データバス線ＲＤＢに接続するｎチャネルＭＯＳトランジスタ３６ａが設けられる。読出データバス線／ＲＤＢに対しては、接地ノードに接続される一方電極ノードを有する付加容量１０ｂと、リードセンス指示信号φＲＳＡの活性化時導通し、付加容量１０ｂの他方電極ノードを読出データバス線／ＲＤＢに接続するｎチャネルＭＯＳトランジスタ３６ｂが設けられる。このリード指示信号φＲＳＡは、データ読出動作モード時、活性状態とされ、読出データバス線ＲＤＢおよび／ＲＤＢが所定電位のプリチャージ状態に復帰し、付加容量１０ａおよび１０ｂが元の状態に復帰した後に、非活性状態とされる。この付加容量１０ａおよび１０ｂの分極方向は、読出データバス線ＲＤＢおよび／ＲＤＢからの接地ノードへの方向である。データバスセンスアンプ７は、このリードセンス指示信号φＲＳＡが活性状態となり、十分な信号電位差がこの読出データバス線ＲＤＢおよび／ＲＤＢに生じた後に活性状態とされる。

この図１６に示す構成においては、読出データバスと書込データバスが別々に設けられるＩ／Ｏ分離構成である。書込データバス線ＷＤＢおよび／ＷＤＢには、付加容量は設けられていない。したがってデータ書込時ライトドライバ３４は、高速で書込列選択ゲートＷＣＧを介して選択メモリセルへデータを書込むことができる。データ読出時においては、その付加容量１０ａおよび１０ｂが読出データバス線ＲＤＢおよび／ＲＤＢに接続され、メモリセルからの放出電荷を吸収し、大きな信号電位差を生じさせる。

列選択信号ＣＳＲおよびＣＳＷはについて、データ読出動作モード時においては、列選択信号ＣＳＲが活性状態とされ、また書込動作時には列選択信号ＣＳＷが活性状態とされてもよい。しかしながら、データ書込時、データ読出時いずれにおいても、同時にこの列選択信号ＣＳＲおよびＣＳＷが選択状態とされてもよい。データ読出時において、この列選択ゲートＷＣＧおよびＲＣＧが同時に導通状態とされても、データ書込時においては、読出データバス線ＲＤＢおよび／ＲＤＢからは、付加容量１０ａおよび１０ｂは切離されているため、ライトドライバ３４の駆動すべき負荷は小さく、高速でデータ書込を行なうことができる。

なお、図１６に示す構成においても、さらに、電源ノードに接続される負荷容量をトランジスタを介して接続するように構成してもよい。

さらに、読出列選択信号ＣＳＲが、データ読出動作モード時においてのみ活性状態とされる場合には、この読出データバス線ＲＤＢおよび／ＲＤＢに常時付加容量１０ａおよび１０ｂが接続される構成が用いられてもよい。

上述の発明においては、内部データバス線について説明しているが、このデータバス線が、ローカルデータバスおよびグローバルデータバスと階層データバス構造を備える場合においても、グローバルデータバスに対し読出動作モード時にのみ付加容量が接続される構成が使用されてもよい。これは、先の変更例１ないし３において、内部データバス線または読出データバス線をグローバルデータバス線で置換えることに容易に実現される。また、メモリセルは１トランジスタ／１キャパシタ型でもよい。

以上のように、この発明の実施の形態２に従えば、データ書込時においては、付加容量を書込データを伝達するバス線に接続されないように構成しているため、データ書込時において高速でデータ書込を行なうことができる。またデータ読出時において、読出データが伝達されるデータバス線には、付加容量が接続されるため、十分な大きさの読出電圧を伝達することができる。

［実施の形態３］
図１７は、この発明の実施の形態３に従う強誘電体メモリの要部の構成を示す図である。この図１７に示す強誘電体メモリは、データを不揮発的に記憶するＦＲＡＭモードと、通常のＤＲＡＭと同様にアクセスすることのできるＤＲＡＭ動作モードとを備える。この構成は、先の図４に示す構成に対応する。この図１７に示す構成においては、ビット線ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５に対しては、センスアンプが設けられていない。ビット線ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５の各対においては、ビット線イコライズ指示信号ＢＬＥＱに応答して活性化され、対応のビット線対を所定電位ＶＢＬにプリチャージしかつイコライズするビット線イコライズ回路ＢＱと、リファレンスセルＲＦＣａおよびＲＦＣｂと、１列に整列して配置されるメモリセルＭＣが設けられる。これらの構成要素は、図４に示す構成要素と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。

これらのビット線ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５は、それぞれ列選択ゲートＣＧ０〜ＣＧ２５５を介して内部データバス線５ａおよび５ｂに接続される。内部データバス線５ａおよび５ｂには、付加容量１０ａおよび１０ｂが接続される。この内部データバス線５ａおよび５ｂに接続されるデータバスセンスアンプ７は、交差結合されたｐチャネルＭＯＳトランジスタＰａおよびＰｂと、交差結合されたｎチャネルＭＯＳトランジスタＮａおよびＮｂを含む。ｐチャネルＭＯＳトランジスタＰａおよびＰｂで構成されるＰセンスアンプは、センスアンプ活性化信号ＰＳＰにより活性化され、ｎチャネルＭＯＳトランジスタＮａおよびＮｂで構成されるＮセンスアンプは、センスアンプ活性化信号ＰＳＮにより活性化される。

この図１７に示す強誘電体メモリにおいては、電源投入後は、メモリセルデータを復元するためのリコール動作モードが必要とされる。このリコール動作モード時においては、メモリセルデータのリコールを内部データバス線５ａおよび５ｂに設けられたデータバスセンスアンプ７を用いて実行する。先に、図５および図６に示す波形図を参照して説明したように、リコール動作モード時においては、各ビット線対に対して設けられたセンスアンプＳＡを用いて１行のメモリセルデータの復元が行なわれている。一方、この図１７に示す構成においては、このリコール動作モード時において、センスアンプ活性化信号ＳＯＮおよび／ＳＯＰに代えて、センスアンプ活性化信号ＰＳＮおよびＰＳＰが活性状態とされる。このとき、行および列を、後に説明する内蔵のアドレスカウンタからのアドレスにより順次生成して、データバスセンスアンプ７によりリコール動作を実行する。内部データバス線５ａおよび５ｂに付加容量１０ａおよび１０ｂが接続されているため、選択列に接続されるメモリセルは、確実に大きな信号電位差を内部データバス線５ａおよび５ｂに生成する。これにより、リファレンスセルを基準として、メモリセルデータの復元を行なうことができる。この図１７に示す強誘電体メモリの動作は、図５および図６に示すリコール動作モード時において、センスアンプ活性化信号ＳＯＮおよび／ＳＯＰを、センスアンプ活性化信号ＰＳＮおよびＰＳＰで置換え、リコール動作モード時においても列選択信号ＣＳが活性状態とされるようにすれば同じ波形であり、その詳細説明は省略する。

図１８は、図１７に示す強誘電体メモリの、制御部の構成を概略的に示す図である。図１８において、制御部は、外部から与えられるロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳおよびライトイネーブル信号／ＷＥが所定の状態に設定されたときにリコールモードが指定されたことを検出するリコールモード検出回路５０と、リコールモード検出回路５０からのリコールモード検出信号の活性化に応答して、リコール動作に必要な制御を行なうリコール制御回路５２と、リコール制御回路５２の制御の下に、そのカウント値を順次更新するコラムアドレスカウンタ５４と、コラムアドレスカウンタ５４からのカウントアップ信号に応答してそのカウント値を１更新するロウアドレスカウンタ５６と、リコールモード検出回路５０からのリコールモード検出信号の活性化に応答してコラムアドレスカウンタ５４およびロウアドレスカウンタ５６の出力カウント値を外部からのコラムアドレスおよびロウアドレスに代えて選択するマルチプレクサ５８と、マルチプレクサ５８を介して与えられるアドレス信号をデコードし、列選択信号を生成するコラムデコーダ６０と、マルチプレクサ５８を介して与えられるアドレス信号をデコードして、ワード線選択信号を生成するロウデコーダ６２と、マルチプレクサ５８から与えられるアドレス信号の最下位ビットをデコードし、リファレンスセルワード線を駆動するリファレンスデコーダ６４を含む。これらのコラムデコーダ６０、ロウデコーダ６２およびリファレンスセルデコーダ６４は、リコール制御回路５２の制御の下に動作する。

ＶＢＬ発生回路６６はリコールモード検出信号の活性化時ビット線プリチャージ電圧ＶＢＬを接地電位レベルに設定し、それ以外は中間電圧レベルに設定する。

リコール制御回路５２は、タイマを内蔵し、リコールモード検出回路５０からのリコールモード検出信号の活性化に応答してタイマを起動し、所定時間（コラムアクセス時間程度）間隔でコラムアドレスカウンタ５４のカウント値を増分する。マルチプレクサ５８は、外部から与えられる（アドレスバッファを介して）コラムアドレスおよびロウアドレスに代えて、このコラムアドレスカウンタ５４およびロウアドレスカウンタ５６の出力カウント値を選択する。ロウデコーダ６２およびリファレンスデコーダ６４がリコール制御回路５２の制御の下に活性化され、ワード線ＷＬおよびリファレンスワード線ＲＷＬを活性状態へ駆動し、１行のメモリセルおよびリファレンスセルを選択状態へ駆動する。次いで、コラムデコーダ６０が活性状態とされ、列選択が行なわれ、選択列に接続されるメモリセルのデータがデータバスセンスアンプに伝達されて増幅される。１つの列についての、メモリセルのデータの復元が完了すると、コラム系回路をリセットし、再びリコール制御回路５２の制御の下にコラムアドレスカウンタ５４がそのカウント値を更新し、再び列選択動作が行なわれ、隣接列の選択が行なわれ、隣接列のメモリセルのデータの復元が行なわれる。

この間、ロウデコーダ６２およびリファレンスデコーダ６４は、活性状態を維持する。この動作により、１行のメモリセルのデータの復元が完了すると、リコール制御回路５２は、コラムアドレスカウンタ５４からのカウントアップ指示信号に従ってロウデコーダ６２およびリファレンスデコーダ６４をリセットし、メモリセルアレイをプリチャージ状態に復帰させる。いわゆる行系回路を初期状態（プリチャージ状態）に復帰させるのに必要なＲＡＳプリチャージ期間が経過すると、リコール制御回路５２は、再びロウデコーダ６２およびリファレンスデコーダ６４を活性化し、次のワード線およびリファレンスワード線を選択状態へ駆動する。この次のワード線およびリファレンスワード線の選択状態への駆動が完了すると、次いで列選択動作が順次実行される。次に、すべてのメモリセルのデータの復元が、データバスセンスアンプにより実行される。

このリコールモード動作時においては、ＶＢＬ発生回路６６から発生されるビット線プリチャージ電圧ＶＢＬは接地電圧レベルである。

このリコール制御回路５２は、行系駆動回路および列系駆動回路を含み、図１８においては、列系制御回路からのデータバスセンスアンプ活性化信号ＰＳＮおよびＰＳＰおよび行系駆動回路からのビット線イコライズ指示信号ＢＬＥＱを代表的に示す。ビット線イコライズ指示信号ＢＬＥＱは、コラムアドレスカウンタ５４のカウントアップ時（２５６列のカウント完了後）所定時間活性状態とされ、所定時間経過後再び非活性状態とされて、行選択が行なわれる。列系駆動回路は、コラムアドレスカウンタの出力変化をトリガとして列選択メモリセルデータの増幅、プリチャージ状態への復帰を行なうパルス信号を順次発生する回路で構成される。これにより、リコール動作モード時においてデータバスセンスアンプ７を用いてメモリセルのデータの復元を行なうことができる。

この実施の形態３に従えば、ビット線やセンスアンプは設けられておらず、リコール動作は、すべてデータバスに設けられたデータバスセンスアンプ７を用いて実行される。内部データバス線５ａおよび５ｂには、付加容量１０ａおよび１０ｂが接続されている。非選択列においては、非破壊的にデータの読出が行なわれており、選択列に接続されるメモリセルデータのみが実際にデータの読出が行なわれ、データバスセンスアンプにより、データの再書込が実行される。

したがって、この構成においても、付加容量の数が低減されるとともに、センスアンプの数が大幅に低減され、メモリアレイの占有面積を低減することができる。また、リコール動作モード時においては、データバスセンスアンプのみが動作し、１行のセンスアンプが動作しないため、消費電流を大幅に低減することができる。

［実施の形態４］
図１９は、この発明の実施の形態４に従う強誘電体メモリの要部の構成を概略的に示す図である。この図１９において、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎの各対に対し、１列のメモリセルＭＣ、センスアンプＳＡおよび列選択ゲートＣＧ（ＣＧ０〜ＣＧｎ）が配置される。メモリセルＭＣは、２トランジスタ／２キャパシタの構成を備えるが、１トランジスタ／１キャパシタの構成であってもよい。センスアンプＳＡは、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタを含む。このセンスアンプＳＡは、センスアンプ活性化信号φＳＰおよびφＳＮの活性化に応答して活性化され、対応のビット線ＢＬ，／ＢＬの電位を差動的に増幅する。

列選択ゲートＣＧ０〜ＣＧｎは、図示しないコラムデコーダからの列選択信号ＣＳ０〜ＣＳｎに応答して対応のビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎを内部データバス線５ａおよび５ｂに接続する。この内部データバス線５ａおよび５ｂには、交差結合型センスアンプで構成されるデータバスセンスアンプ７が設けられる。この内部データバス線５ａおよび５ｂには、付加容量は設けられていない。

この図１９に示す構成においては、ビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎの各対において、付加容量４０ａおよび４０ｂがそれぞれ配置される。これらの付加容量４０ａおよび４０ｂは、選択ゲート４２ａおよび４２ｂを介して対応のビット線ＢＬ（ＢＬ０〜ＢＬｎ）および／ＢＬ（／ＢＬ０〜／ＢＬｎ）に接続される。これらの選択ゲート４２ａおよび４２ｂには、対応の列選択信号が与えられる。

次に、この図１９に示す強誘電体メモリの動作について、その動作波形図である図２０を参照して説明する。時刻ｔ０においてワード線ＷＬが選択状態へ駆動され、１行のメモリセルＭＣが対応のビット線ＢＬ，／ＢＬに接続される。これにより、メモリセルＭＣの記憶データに応じた信号電荷がビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに伝達される。このとき、列選択信号ＣＳ０〜ＣＳｎはまだ非活性状態であり、ビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎの浮遊容量は小さく、メモリセルデータは非破壊的に読出される。図２０に示す読出波形図においては、ビット線ＢＬおよび／ＢＬが中間電圧ＶＢＬレベルにプリチャージされている場合の読出波形が一例として示される。この場合、プレート線ＰＬの電位は特にパルス化する必要はない。

次いで、時刻ｔ１において、列選択信号ＣＳが選択状態へ駆動され、アドレス指定された列に対応する列選択ゲートＣＧ（今ＣＧ０とする）が内部データバス線５ａおよび５ｂに接続される。このとき、列選択信号ＣＳ０の活性化に応じて、このビット線ＢＬ０および／ＢＬ０に設けられた選択ゲート４２ａおよび４２ｂも導通し、付加容量４０ａおよび４０ｂがそれぞれビット線ＢＬ０および／ＢＬ０に接続される。これにより、ビット線ＢＬ０および／ＢＬ０の浮遊容量が大きくなり、メモリセルＭＣからさらに電荷が放出され、ビット線ＢＬおよび／ＢＬの信号電位がさらに大きく変化し、この大きな信号電位変化が、内部データバス線５ａおよび５ｂに伝達される。他の非選択列においては、非破壊的に読出された信号電位を保持している。

次いで時刻ｔ２において、データバスセンスアンプ活性化信号ＰＳが活性化され、データバス線５ａおよびと５ｂに現われた信号電位を差動増幅し、応じてビット線ＢＬ０および／ＢＬ０の電位が電源電圧および接地電圧レベルに駆動される。これにより破壊的に読出されたメモリセルデータの復元が行なわれるとともに、データバスセンスアンプ７を介してデータの読出が行なわれる。メモリセルデータ読出サイクルが完了すると、ワード線ＷＬが非選択状態へ駆動され、メモリセルＭＣがビット線ＢＬ０および／ＢＬ０から切離され、次いで列選択信号ＣＳが非選択状態へ駆動された後、データバスセンスアンプ７が非活性状態とされて、次いでデータバス線５ａおよび５ｂならびにビット線ＢＬ，／ＢＬが中間電位レベルにプリチャージされる。

このデータ読出サイクル時において、センスアンプＳＡは非活性状態にあり、データバスセンスアンプ７のみが動作している。したがって、データ読出時における消費電流を低減することができる。この図１９に示す構成において、リコール動作時においては、付加容量４０ａ，４０ｂをそれぞれの対応のビット線ＢＬ，／ＢＬに接続する。このとき列選択ゲートＣＧ０〜ＣＧｎは非選択状態を保持する必要がある。したがって図１９に示す構成において、選択ゲート４２ａおよび４２ｂと対応の列選択ゲートＣＧへ与えられる信号は、説明するように別々の信号となる。この状態で、ワード線を選択状態へ駆動し、センスアンプＳＡを活性化する。以降、順次ワード線活性化およびセンスアンプ活性化を実行する。

この図１９に示す構成においては、通常のデータ読出時において、メモリセルデータの非破壊読出が保証される。したがって、破壊読出すなわち分極反転を必要とするためのビット線プリチャージ電位を固定する必要がなく、所望のプリチャージ電位にビット線をプリチャージすることができる。

図２１は、図１９に示す選択ゲートの構成をより詳細に示す図である。図２１に示すように、選択ゲート４２ａおよび４２ｂのゲートへは、リコールモード検出信号φｒｅｃａｌｌと列選択信号ＣＳを受けるＯＲゲート４５の出力信号が与えられる。リコールモード時においては、リコールモード検出信号φｒｅｃａｌｌはＨレベルの活性状態とされ、選択ゲート４２ａおよび４２ｂが導通し、付加容量４０ａおよび４０ｂを対応のビット線ＢＬおよび／ＢＬに接続する。通常動作モード時において、このリコールモード検出信号φｒｅｃａｌｌは、Ｌレベルであり、列選択信号ＣＳに従って付加容量４０ａおよび４０ｂは、選択ゲート４２ａおよび４２ｂにより選択的に対応のビット線ＢＬおよび／ＢＬに接続される。

この図２１に示す構成を利用することにより、リコールモード時においてのビット線に対し付加容量を接続して、センスアンプＳＡを活性化して１行のメモリセルに対し同時にデータの復元を行なうことができる。このとき、各ビット線は、内部データバス線と切離されており、１行のメモリセルデータが内部データバス線に伝達されて衝突することはなく、確実なリコール動作を行なうことができる。データ書込モード時に付加容量４０ａおよび４０ｂがビット線から切離されてもよい。

以上のように、この発明の実施の形態４に従えば、選択列に対応するビット線に対してのみ通常動作モード時においては、付加容量を接続するように構成しているため、非選択列のメモリセルデータは非破壊的に読出されるため、分極反転を生じさせるための破壊読出を保証するためのプリチャージ電圧範囲に対する条件が緩和され、所望の電位レベルにプリチャージ電圧を設定することができる。

また、通常動作モード時において、各ビット線に対して設けられたセンスアンプは動作しないため消費電流を低減することをできる。

この実施の形態４においても、１トランジスタ／１キャパシタ型のメモリセルも同様に用いることができ、ＦＲＡＭモードおよびＤＲＡＭモードで動作するメモリにおいても同様適用することができる。

［実施の形態５］
図２２は、この発明の実施の形態５に従う強誘電体メモリの要部の構成を概略的に示す図である。図２２においても、１つのビット線対ＢＬ，／ＢＬを代表的に示す。他のビット線対においても同様の構成が設けられる。この図２２に示す構成においては、ビット線ＢＬおよび／ＢＬに対し、強誘電体キャパシタで構成される付加容量５０ａおよび５０ｂが設けられる。これらの強誘電体キャパシタで構成される付加容量５０ａおよび５０ｂは、読出データ転送指示信号ＳＣに応答して導通するｎチャネルＭＯＳトランジスタ５２ａおよび５２ｂにより、ビット線ＢＬおよび／ＢＬに接続される。

ビット線ＢＬ，／ＢＬは、列選択信号ＣＳに応答して導通する列選択ゲートＣＧを介して内部データバス線５ａおよび５ｂに接続される。これらの内部データバス線５ａおよび５ｂには、付加容量は設けられておらず、プリアンプ５４が設けられる。このプリアンプ５４は、内部データバス線５ａおよび５ｂの信号電位を増幅して図示しない出力回路へ伝達する。この場合、内部データバス線５ａおよび５ｂの電位は、差動増幅はされない。

ビット線ＢＬおよび／ＢＬに対して、センスアンプＳＡが設けられ、また１例として２トランジスタ／２キャパシタ型のメモリセルＭＣが配置される。センスアンプＳＡを活性化するために、センスアンプ活性化信号Ｓに応答して導通し、センスアンプＳＡのＮセンスアンプ部に対し接地電圧Ｖｓｓを伝達するセンスアンプ活性化トランジスタ５５ａと、このセンスアンプ活性化信号Ｓをインバータ５６を介してゲートに受け、導通時、センスアンプＳＡのＰセンスアンプ部へ電源電圧Ｖｃｃを伝達するセンスアンプ活性化トランジスタ５５ｂが設けられる。センスアンプＳＡのセンスアンプ駆動信号線は、通常、ビット線ＢＬおよび／ＢＬと同じプリチャージ電圧（たとえば中間電圧）レベルにプリチャージされる。次に、この図２２に示す強誘電体メモリの動作について図２３に示す波形図を参照して説明する。

時刻ｔ０においてロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がってメモリサイクルが始まる。このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、時刻ｔ１において転送指示信号ＳＣがＨレベルに立上がり、ＭＯＳトランジスタ５２ａおよび５２ｂが導通し、付加容量５０ａおよび５０ｂがビット線ＢＬおよび／ＢＬに電気的に接続される。

時刻ｔ２において、このロウアドレスストローブ信号／ＲＡＳの立下がりに同期して取込んだ外部アドレス信号に従って行選択動作が行なわれ、ワード線ＷＬが選択状態へ駆動される。このワード線ＷＬの選択状態への駆動により、メモリセルＭＣに含まれるアクセストランジスタが導通し、そのメモリセルキャパシタの分極状態に応じた電荷がビット線ＢＬおよび／ＢＬに伝達される。ビット線ＢＬおよび／ＢＬには、付加容量５０ａおよび５０ｂが接続されており、ビット線ＢＬおよび／ＢＬの容量は大きく、十分な大きさの信号電位がビット線ＢＬおよび／ＢＬに伝達される。

時刻ｔ３において、この転送指示信号ＳＣをＬレベルの非活性状態とした後、センスアンプ活性化信号ＳをＨレベルの活性状態へ駆動する。これにより、センスアンプ活性化トランジスタ５５ａおよび５５ｂが導通し、センスアンプＳＡが活性化され、ビット線ＢＬおよび／ＢＬに生じた電位を差動的に増幅する。このとき、ビット線ＢＬおよび／ＢＬは、付加容量５０ａおよび５０ｂから電気的に切離されており、ビット線ＢＬおよび／ＢＬの負荷容量は十分小さくされている。したがって、センスアンプＳＡは、その駆動すべき容量が小さく、高速でセンス動作を行ない、ビット線ＢＬおよび／ＢＬの電位が高速でＨレベルおよびＬレベルに確定する。

時刻ｔ４において、外部からのコラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がり、列選択動作が開始され、このときのコラムアドレス信号に従って列選択信号ＣＳが選択状態へ駆動され、列選択ゲートＣＧが導通し、ビット線ＢＬおよび／ＢＬが内部データバス線５ａおよび５ｂに電気的に接続される。次いで、プリアンプ５４が活性化され、このデータバス線５ａおよび５ｂに現われた電位を増幅し、メモリセルデータの読出が行なわれる。この構成においては、内部データバス線５ａおよび５ｂは、電源電圧Ｖｃｃレベルにプリチャージされていてもよく、また図示のように中間電圧レベルにプリチャージされていてもよい。

図２４は、この図２２に示す強誘電体メモリの制御信号発生部の構成を概略的に示す図である。図２４において、制御信号発生部は、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答してワンショットのパルス信号を発生するＳＣ発生回路６１と、このＳＣ発生回路６１からの転送指示信号ＳＣの立上がりに応答してワード線ドライブ活性化信号ＲＸを活性状態へ駆動し、ロウアドレスストローブ信号／ＲＡＳの非活性化に応答してこのワード線ドライブ活性化信号ＲＸを非活性状態へ駆動するワード線ドライブ制御回路６３と、ＳＣ発生回路６１からのデータ転送指示信号ＳＣの非活性化に応答してセンスアンプ活性化信号Ｓを活性状態へ駆動しかつロウアドレスストローブ信号／ＲＡＳの非活性化に応答してセンスアンプ活性化信号Ｓを非活性状態へ駆動するセンス活性化制御回路６５を含む。

この図２４に示す構成に従えば、通常のゲート回路を用いてワード線ドライブ制御回路６３およびセンス活性化制御回路６５を実現することができる。ＳＣ発生回路６１からのデータ転送指示信号ＳＣが活性状態とされてからワード線ドライブ活性化信号ＲＸが活性状態へ駆動され、ロウデコーダ出力に従って選択ワード線が活性状態（選択状態）へ駆動される。センス活性化制御回路６５は、このデータ転送指示信号ＳＣが非活性状態となった後に、センスアンプ活性化信号Ｓを活性状態へ駆動し、ロウアドレスストローブ信号／ＲＡＳが非活性状態となるとセンスアンプ活性化信号Ｓを非活性状態へ駆動する。この構成により、選択メモリセルデータがビット線ＢＬおよび／ＢＬに伝達されるときのみビット線ＢＬおよび／ＢＬに対応して設けられた付加容量５０ａおよび５０ｂとビット線ＢＬおよび／ＢＬとを電気的に接続することができ、センス動作時には、ビット線ＢＬおよび／ＢＬを付加容量５０ａおよび５０ｂから切離して、ビット線ＢＬおよび／ＢＬの負荷容量を小さくすることができる。

［変更例１］
図２５は、この発明の実施の形態５の変更例の構成を概略的に示す図である。この図２５に示す構成においては、ビット線ＢＬおよび／ＢＬに対しては、１列のメモリセルＭＣおよびセンスアンプＳＡが配置される。付加容量はビット線ＢＬおよび／ＢＬには設けられない。このビット線ＢＬおよび／ＢＬは列選択ゲートＣＧを介して内部データバス線５ａおよび５ｂに接続される。この内部データバス線５ａおよび５ｂに対して、付加容量１０ａおよび１０ｂがそれぞれ設けられる。しかしながら、この付加容量１０ａは、転送指示信号φＰＴの活性化に応答して導通するｎチャネルＭＯＳトランジスタ６７ａを介して内部データバス線５ａに接続される。付加容量１０ｂは、この転送指示信号φＰＴの活性化に応答して導通するｎチャネルＭＯＳトランジスタ６７ｂを介して内部データバス線５ｂに接続される。この内部データバス線５ａおよび５ｂには、活性化信号ＰＳの活性化に応答して活性化され、この内部データバス線５ａおよび５ｂの電位を差動増幅するデータバスセンスアンプ７が設けられる。次に、この図２５に示す構成の動作について図２６に示す信号波形図を参照して説明する。

ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態に立下がると、転送指示信号φＰＴが活性状態となり、内部データバス線５ａおよび５ｂに付加容量１０ａおよび１０ｂが電気的に接続される。このロウアドレスストローブ信号／ＲＡＳの活性化に応答して、行選択動作が行なわれ、そのときに与えられたロウアドレスに従ってアドレス指定された行に対応するワード線ＷＬが選択状態へ駆動される。この状態においては、まだ列選択信号ＣＳはＬレベルの非活性状態にあり、ビット線ＢＬおよび／ＢＬは内部データバス線５ａおよび５ｂと電気的に分離されている。したがって、このワード線ＷＬの選択状態への駆動に従って、メモリセルＭＣは、その記憶データが非破壊的に読出され、ビット線ＢＬおよび／ＢＬの電位が少し変化する。

次いで、コラムアドレスストローブ信号／ＣＡＳがＬレベルに立下がると、列選択動作が行なわれ、このコラムアドレス信号に従ってアドレス指定された列に対応する列選択信号ＣＳがＨレベルに立上がり、列選択ゲートＣＧが導通する。これにより、ビット線ＢＬおよび／ＢＬが内部データバス線５ａおよび５ｂに電気的に接続され、選択列に対応するビット線ＢＬおよび／ＢＬの容量が、付加容量１０ａおよび１０ｂにより増大し、選択メモリセルＭＣの放出電荷量が増大し、ビット線ＢＬおよび／ＢＬならびに内部データバス線５ａおよび５ｂの電位が大きく変化する。

次いで、このコラムアドレスストローブ信号／ＣＡＳがＬレベルの活性状態となりかつ列選択信号ＣＳが選択状態へ駆動されてから所定時間経過後（内部データバス線５ａおよび５ｂのデータ信号電位差が広がった後）、転送指示信号φＰＴがＬレベルの非活性状態となり、ＭＯＳトランジスタ６７ａおよび６７ｂが非導通状態となり、内部データバス線５ａおよび５ｂからこの付加容量１０ａおよび１０ｂが切離される。この転送指示信号φＰＴが非活性状態となると、データバスセンスアンプ活性化信号ＰＳが活性状態とされ、データバスセンスアンプ７が、この内部データバス線５ａおよび５ｂの信号電位を差動増幅し、応じて選択列に対応するビット線ＢＬおよび／ＢＬの電位がＨレベルおよびＬレベルに駆動される。これにより、メモリセルＭＣの破壊的に読出されたデータが再書込され、かつ、データバスセンスアンプ７を介して出力回路へ内部読出データが伝達される。

次に、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がり、選択状態のワード線が非活性状態へ駆動され、コラムアドレスストローブ信号／ＣＡＳがＨレベルに立上がると、列選択信号ＣＳがＬレベルの非活性状態となる。このコラムアドレスストローブ信号／ＣＡＳの非活性化に従って、データバスセンスアンプ活性化信号ＰＳも非活性状態ヘ駆動され、ビット線ＢＬおよび／ＢＬが、内部データバス線５ａおよび５ｂと電気的に切離されるとともに、図示しないプリチャージ回路により中間電位レベルにプリチャージされる。内部データバス線５ａおよび５ｂは、所定のプリチャージ電位（たとえば中間電位）にプリチャージされる。

この図２５に示すように、内部データバス線５ａおよび５ｂに付加容量を接続し、選択列に対応するビット線ＢＬおよび／ＢＬのみが内部データバス線５ａおよび５ｂに電気的に接続してその読出信号電位を大きくする構成においても、信号電荷転送動作時にのみこの内部データバス線５ａおよび５ｂに付加容量１０ａおよび１０ｂを電気的に接続し、データバスセンスアンプ７の活性化時、この付加容量１０ａおよび１０ｂを内部データバス線５ａおよび５ｂから電気的に切離すことにより、データバスセンスアンプ７の駆動すべき容量が小さくなり、高速でセンス動作を行なうことができ、応じて、高速読出が可能となる。

図２７は、図２５に示す制御信号φＰＴおよびＰＳ発生部の構成を概略的に示す図である。図２７において、制御信号発生部は、コラムアドレスストローブ信号／ＣＡＳを所定時間遅延する遅延回路７０と、ロウアドレスストローブ信号／ＲＡＳの立下がりに応答してセットされかつ遅延回路７０の出力信号の立下がりに応答してリセットされるリセット優先型フリップフロップ７２と、このフリップフロップ７２からの出力Ｑからの出力信号と内部コラムアドレスストローブ信号／ＣＡＳを受けるＮＯＲ回路７４を含む。フリップフロップ７２の出力Ｑから、転送指示信号φＰＴが出力され、ＮＯＲ回路７４からデータバスセンスアンプ活性化信号ＰＳが出力される。

この図２７に示す構成においては、ロウアドレスストローブ信号／ＲＡＳが立下がると、転送指示信号φＰＴが活性状態に立上がる。次いでコラムアドレスストローブ信号／ＣＡＳが立下がり、活性状態とされ、遅延回路７０の遅延時間が経過し、列選択信号が生成されて内部データバス線に十分にメモリセルＭＣから信号電荷が伝達された後、このフリップフロップ７２がリセットされ、転送指示信号φＰＴが非活性状態とされる。この転送指示信号φＰＴが非活性状態のＬレベルとなると、ＮＯＲ回路７４は、その両入力がＬレベルとなり、データバスセンスアンプ活性化信号ＰＳをＨレベルの活性状態とする。この図２７に示す構成を利用することにより、メモリセルから電荷を内部データバス線へ転送するときのみ付加容量１０ａおよび１０ｂを内部データバス線に電気的に接続することができる。

以上のように、この発明の実施の形態５に従えば、メモリセルから信号電荷がビット線ＢＬおよび／ＢＬに読出されるときのみ、このビット線に付加容量を接続し、センス動作時においては、このビット線から付加容量を切離しているため、十分な大きさの信号電位をビット線に生じさせることができるとともに、センス動作を高速で行なうことができる。

［実施の形態６］
図２８は、この発明の実施の形態６に従う強誘電体メモリの要部の構成を示す図である。図２８においても、１つのビット線対を代表的に示す。この図２８に示す構成においては、ビット線／ＢＬとワード線ＷＬａの交差部に対応してメモリセルＭＣａが配置され、ワード線ＷＬａとビット線ＢＬの交差部に対応してメモリセルＭＣｂが配置される。これらのメモリセルＭＣａおよびＭＣｂの各々は、１トランジスタ／１キャパシタの構成を備える。すなわち、メモリセルＭＣａは、強誘電体キャパシタで構成されるメモリセルキャパシタＦａと、ワード線ＷＬａの信号電位に応答して導通し、メモリセルキャパシタＦａをビット線／ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＴａを含む。メモリセルＭＣｂは、強誘電体キャパシタで構成されるメモリセルキャパシタＦｂと、ワード線ＷＬｂの信号電位に応答して導通し、このメモリセルキャパシタＦｂをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＴｂを含む。メモリセルキャパシタＦａおよびＦｂのプレート電極ノードはプレート線ＰＬに接続される。

ワード線ＷＬａは、偶数アドレス（最下位アドレスビットＲＡ＝０）が指定する行群に含まれる。ワード線ＷＬｂは、奇数ロウアドレス（最下位ロウアドレスビットＲＡ＝１）が指定する行群に含まれる。したがって、この図２８に示す構成においては、ビット線ＢＬおよび／ＢＬのうち、一方のビット線に対しメモリセルデータが読出され、他方のビット線はプリチャージ電位を保持する。

ビット線ＢＬおよび／ＢＬは、さらに、センスアンプ活性化信号φＳＮおよびφＳＰに応答して活性化され、このビット線ＢＬおよび／ＢＬの電位を差動的に増幅するセンスアンプＳＡが配置される。このセンスアンプＳＡは、先の実施の形態と同様に、交差結合されたＭＯＳトランジスタで構成される。

ビット線ＢＬおよび／ＢＬは、列選択ゲートＣＧを介して内部データバス線５ａおよび５ｂに接続される。この内部データバス線５ａおよび５ｂには、付加容量は設けられていない。

ビット線ＢＬおよび／ＢＬに対し、共通に強誘電体キャパシタで構成される付加容量８０が設けられる。この付加容量８０は、選択信号φＲａの活性化時導通するｎチャネルＭＯＳトランジスタ８２ａを介してビット線／ＢＬに接続され、また選択信号φＲｂの活性化時導通するｎチャネルＭＯＳトランジスタ８２ｂを介してビット線／ＢＬに接続される。選択信号φＲａは、偶数ロウアドレス（ＲＡ＝０）が指定されたときに選択状態へ駆動される。選択信号φＲｂは、奇数アドレス（ＲＡ＝１）が選択されたときに、選択状態へ駆動される。

次に、この図２８に示す強誘電体メモリの動作について、図２９に示す波形図を参照して説明する。

まず、ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態にされ、メモリサイクルが開始される。このロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、行選択動作が行なわれる。このときに与えられるロウアドレス信号に従って、選択信号φＲａおよびφＲｂの一方が選択状態へ駆動され、他方は非選択状態を維持する。今、ワード線ＷＬａが選択された場合を仮定する。この状態においては、選択信号φＲａが選択状態へ駆動され、ＭＯＳトランジスタ８２ａが導通し、付加容量８０がビット線ＢＬへ電気的に接続され、一方、ＭＯＳトランジスタ８２ｂは非導通状態を保持し、ビット線ＢＬは、付加容量８０と切離される。この状態において、次いでワード線ＷＬａの電位がＨレベルに立上がり、メモリセルＭＣａのキャパシタＦａがビット線／ＢＬに接続される。メモリセルＭＣｂにおいては、ワード線ＷＬｂは非選択状態であり、アクセストランジスタＴｂは非導通状態である。したがってビット線ＢＬは中間電位のプリチャージ電位を保持する。この状態においては、ビット線／ＢＬの付加容量８０が接続されているため、大きな容量がビット線／ＢＬに存在し、ビット線／ＢＬには、大きな電位変化が生じる。

次いで、所定時間経過後（十分な大きさの信号電位がビット線／ＢＬに読出された後）、選択信号φＲａが非選択状態へ駆動され、この選択信号φＲａの非活性化に応答してセンスアンプ活性化信号φＳＮおよびφＳＰが活性状態へ駆動される。このセンスアンプＳＡは、ビット線ＢＬおよび／ＢＬには付加容量は接続されていないため、このビット線ＢＬおよび／ＢＬの電位を差動的に増幅する。ビット線ＢＬおよび／ＢＬの電位がＨレベルおよびＬレベルに確定すると、（図２９において、Ｈレベルデータが読出される場合を一例として示す）、コラムアドレスストローブ信号／ＣＡＳの立下がりに応答して、列選択動作が行なわれ、列選択信号ＣＳがＨレベルに立上がり、列選択ゲートＣＧが導通し、このセンスアンプＳＡにより記憶されたデータが内部データバス線５ａおよび５ｂに伝達される。これにより、データバスセンスアンプ７（通常のプリアンプでよい）が活性化され、この内部データバス線５ａおよび５ｂに読出されるデータを増幅して図示しない出力回路へ伝達する。

この図２８に示す構成においては、ビット線対ＢＬおよび／ＢＬに対し１つの付加容量が設けられるだけである。したがって、ビット線ＢＬおよび／ＢＬの付加容量を大きくし、読出電圧振幅を大きくするための付加容量の数は従来の構成に比べて半分にすることができ、応じて、付加容量占有面積を低減することができる。

この図２８に示す構成において、選択信号φＲｂおよびφＲａは、図２４に示す構成において、ＳＧ発生回路６０からの転送指示信号ＳＣとロウアドレス信号ビットＲＡのＡＮＤをとることにより生成することができる。

［変更例］
図３０は、この発明の実施の形態６の変更例の構成を示す図である。図３０に示す構成においては、ビット線ＢＬおよび／ＢＬには付加容量は設けられていない。メモリセルＭＣａおよびＭＣｂは１トランジスタ／１キャパシタ型の構成を備える（図２８参照）。内部データバス線５ａおよび５ｂに対し付加容量１０ａおよび１０ｂが設けられる。付加容量１０ａは、転送指示信号φＴＲｂの活性化時導通するｎチャネルＭＯＳトランジスタ８０ａを介して内部データバス線５ａに接続される。付加容量１０ｂは、転送指示信号φＴＲａの活性化時導通するｎチャネルＭＯＳトランジスタ８０ｂを介して内部データバス線５ｂに接続される。データバスセンスアンプ７は、活性化信号ＰＳの活性化時この内部データバス線５ａおよび５ｂの電位を差動増幅する。転送指示信号φＴＲａは、ワード線ＷＬｂの選択時（奇数ロウアドレスが指定されたとき）、選択状態へ駆動される。選択信号φＴＲａは、ワード線ＷＬａが選択されたとき（偶数ロウアドレスが指定されたとき）、選択状態へ駆動される。次に、この図３０に示す構成の動作を図３１に示す動作波形図を参照して説明する。

ロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態となり、メモリサイクルが始まる。このロウアドレスストローブ信号／ＲＡＳの活性化に従って、ロウアドレス信号が取込まれ、内部ロウアドレス信号が生成される。この内部ロウアドレス信号に従って転送指示信号φＴＲａおよびφＴＲｂの一方が選択状態へ駆動され、他方は非選択状態を保持する。これにより、内部データバス線５ａおよび５ｂには、付加容量１０ａおよび１０ｂの一方が電気的に接続される。

次いで、行選択動作が行なわれ、ワード線ＷＬａおよびＷＬｂの一方が選択状態へ駆動される。次いで、ビット線ＢＬおよび／ＢＬにメモリセルから電荷が放出され、他方のビット線は、プリチャージ電圧（中間電位レベル）を保持する。図３１において、Ｈレベルデータが読出される場合の動作波形を一例として示す。

次いで、コラムアドレスストローブ信号／ＣＡＳの立下がりに応答して列選択動作が行なわれ、選択信号ＣＳがＨレベルに立上がり、列選択ゲートＣＧが導通する。これにより、ビット線ＢＬおよび／ＢＬが内部データバス線５ａおよび５ｂに接続される。内部データバス線５ａおよび５ｂもビット線ＢＬおよび／ＢＬと同様の中間電位レベルに保持されている。この状態において、選択メモリセルデータが読出されたビット線に対し付加容量が接続され、一方、プリチャージ状態を維持し、リファレンス電位を与えるビット線は付加容量から切離されている。この状態において、メモリセルからの放出電荷量が増大し、ビット線ＢＬおよび／ＢＬの電位差がさらに増大する。

このビット線ＢＬおよび／ＢＬならびに内部データバス線５ａおよび５ｂの電位差が増大した状態において、転送指示信号φＴＲａおよびφＴＲｂはともに非選択状態へ駆動する。これにより、内部データバス線５ａおよび５ｂから付加容量１０ａおよび１０ｂが切離される。この付加容量１０ａおよび１０ｂの切離しの後、活性化信号ＰＳが活性化され、データバスセンスアンプ７が活性化され、内部データバス線５ａおよび５ｂおよびビット線ＢＬ，／ＢＬの電位を差動的に増幅する。このとき、内部データバス線５ａおよび５ｂには、付加容量は接続されていないため、データバスセンスアンプ７は、高速でセンス動作を行なって、高速でそれらの信号電位を読出されたデータに応じてＨレベルおよびＬレベルに駆動する。また、図示しない出力回路を介してメモリセルデータの読出が行なわれる。

メモリサイクルが完了すると、ロウアドレスストローブ信号／ＲＡＳおよびコラムアドレスストローブ信号／ＣＡＳがＬレベルおよびＨレベルに立上がり、選択ワード線ＷＬが非選択状態へ、また列選択信号ＣＳが非選択状態へ駆動され、次いで、データバス活性化信号ＰＳが非活性状態とされる。この後、図示しないプリチャージ回路により、ビット線ＢＬおよび／ＢＬならびに内部データバス線５ａおよび５ｂが、所定のたとえば中間電位レベルにプリチャージされる。

この図３０に示すように、データバス線５ａおよび５ｂに付加容量１０ａおよび１０ｂを接続し、メモリセルから電荷が転送される期間のみ付加容量を接続することにより、転送動作時におけるビット線容量を大きくして大きな読出電圧を生成し、かつセンス動作時センスアンプの駆動すべき容量を小さくすることができ、高速センス動作を実現することができる。また図３０に示す構成においては、複数のビット線に対し共通に付加容量が設けられており、付加容量の数を大幅に低減することができ、アレイ占有面積を低減することができる。

この図３２に示す転送指示信号φＴＲａおよびφＴＲｂは、図２７に示す構成において、転送指示信号φＰＴを発生する部分において、ロウアドレス信号ＲＡと転送指示信号φＰＴのＡＮＤをとることにより容易に生成することができる。

なお、この実施の形態６において、スタンバイサイクル時において、内部データバス線またはビット線から付加容量８０または１０ａおよび１０ｂが切離されている。付加容量１０ａおよび１０ｂまたは８０は、スタンバイサイクル時において、ビット線ＢＬ，／ＢＬまたは内部データバス線５ａおよび５ｂに電気的に接続される構成が用いられてもよい。センス動作が行なわれるときのみ（センスアンプＳＡが活性状態のときまたはデータバスセンスアンプ７の活性状態の間）、このビット線ＢＬおよび／ＢＬから付加容量８０または内部データバス線５ａおよび５ｂから付加容量１０ａおよび１０ｂが切離される構成が用いられてもよい。

以上のように、この発明の実施の形態６に従えば、複数のビット線に対し１つの付加容量を設け、この付加容量はメモリセルデータの電荷転送時のみビット線に接続するように構成したため、センス動作時におけるセンスアンプまたはデータセンスアンプの駆動すべき負荷を小さくすることができ、高速センス動作が実現されるため、付加容量の数を低減することができ、アレイ占有面積を低減することができる。

［実施の形態７］
図３３は、この発明の実施の形態７に従う強誘電体メモリの全体の構成を概略的に示す図である。図３３において、メモリセルアレイは、複数個（図においては４個）のメモリサブアレイ１００ａ，１００ｂ，１００ｃおよび１００ｄに分割される。メモリサブアレイ１００ａ〜１００ｄの各々は、行列状に配列されるメモリセルを含む。メモリサブアレイ１００ａとメモリサブアレイ１００ｂの間にセンスアンプ帯１０２ａが設けられ、メモリサブアレイ１００ｃとメモリサブアレイ１００ｄの間にセンスアンプ帯１０２ｂが設けられる。センスアンプ帯１０２ａはメモリサブアレイ１００ａおよび１００ｂの各列に対応して設けられたセンスアンプを含み、メモリサブアレイ１００ａおよび１００ｂにより共有される。センスアンプ帯１０２ｂは、メモリサブアレイ１００ｃおよび１００ｄの各列に対応して設けられるセンスアンプを含み、メモリサブアレイ１００ｃおよび１００ｄにより共有される。

メモリサブアレイ１００ａ〜１００ｄそれぞれに対応して、図示しないロウアドレス信号をデコードし、対応のメモリサブアレイのアドレス指定された行を選択状態へ駆動するロウデコーダ１０４ａ，１０４ｂ，１０４ｃおよび１０４ｄが設けられる。メモリサブアレイ１００ａ〜１００ｄに共通にコラムデコーダ１０６が設けられる。この図３３に示す構成においては、選択メモリセル（選択ワード線）を含むメモリサブアレイのみが活性状態とされる。非選択メモリサブアレイは、プリチャージ状態を保持する。

センスアンプ帯１０２ａに含まれるＩＯゲートを介してメモリサブアレイ１００ａおよび１００ｂの選択列は内部データバス１０８ａに接続される。センスアンプ帯１０２ｂに含まれるＩＯゲートを介してメモリサブアレイ１００ｃおよび１００ｄの選択列が内部データバス１０８ｂに接続される。この内部データバス１０８ａおよび１０８ｂには付加容量は設けられていない。内部データバス１０８ａおよび１０８ｂは、プリアンプ／選択回路１１０に信号を伝達する。このプリアンプ／選択回路１１０は、内部データバス１０８ａおよび１０８ｂそれぞれに対応して設けられるプリアンプを含み、選択メモリセルデータが伝達された内部データバスに対して設けられたプリアンプのみが活性化されて増幅動作を行なう。このプリアンプ／選択回路１１０の出力信号は出力回路１１２へ与えられ、そこで外部読出データＱに変換されて出力される。

センスアンプ帯１０２ａに対しブロックアドレスＢＡとリード／ライト指示信号Ｒ／ＷＺに従ってセンスアンプ帯のセンスアンプとメモリサブアレイ１００ａおよび１００ｂの各列との接続を制御する列接続制御回路１１４ａが設けられセンスアンプ帯１０２ｂに対し、ブロックアドレスＢＡとリード／ライト指示信号Ｒ／ＷＺに従ってセンスアンプ帯１０２ｂに含まれるセンスアンプとメモリサブアレイ１００ｃおよび１００ｄの列の接続を制御する列接続制御回路１１４ｂが設けられる。

これらの列接続制御回路１１４ａおよび１１４ｂは、読出動作モード時においては、センスアンプ帯に含まれるセンスアンプと対応の列の接続を維持する。書込動作時においてのみ選択メモリサブアレイをセンスアンプ帯の各センスアンプに接続し、これと対をなすメモリサブアレイの各列をセンスアンプ帯のセンスアンプから切離す。対をなすメモリサブアレイがともに非選択サブアレイの場合には、センスアンプ帯のセンスアンプがこれらの非選択メモリサブアレイ対の各列に接続される。

図３４は、図３３に示すメモリアレイ部の構成をより詳細に示す図である。図３４においては、メモリサブアレイ１００ａおよび１００ｂにおける１列の部分の構成を代表的に示す。メモリサブアレイ１００ｃおよび１００ｄにおいても同様の構成が設けられる。

メモリサブアレイ１００ａに含まれるビット線ＢＬａおよび／ＢＬａが対をなして配線され、ワード線ＷＬａとこれらのビット線対ＢＬａおよび／ＢＬａの交差部に対応してメモリセルＭＣａが配置される。ワード線ＷＬａと平行にプレート線ＰＬａが配設される。メモリセルＭＣａは１例として２トランジスタ／２キャパシタ型の構成を備え、ビット線ＢＬａおよび／ＢＬａに相補な信号電位を伝達する。メモリサブアレイ１００ｂのビット線ＢＬｂおよび／ＢＬｂが対をなして配設され、ビット線対ＢＬｂおよび／ＢＬｂとワード線ＷＬｂの交差部に対応してメモリセルＭＣｂが配設される。このメモリセルＭＣｂも同様１例として２トランジスタ／２キャパシタ型の構成を備える。ワード線ＷＬｂと平行に、プレート線ＰＬｂが配設される。これらのメモリセルＭＣａおよびＭＣｂは、２トランジスタ／２キャパシタ型の構成を備えているが、１トランジスタ／１キャパシタ型の構成であってもよい。

ビット線ＢＬａおよび／ＢＬａに対し、ビット線分離指示信号ＢＬＩａに応答して導通し、ビット線ＢＬａおよび／ＢＬａを内部ノード１２０ａおよび１２０ｂに接続するビット線分離ゲートＢＩＧａが設けられる。ビット線ＢＬｂおよび／ＢＬｂに対して、ビット線分離指示信号ＢＬＩｂに応答して導通し、ビット線ＢＬｂおよび／ＢＬｂを内部ノード１２０ａおよび１２０ｂに接続するビット線分離ゲートＢＩＧｂが設けられる。

内部ノード１２０ａおよび１２０ｂの間に、センスアンプ活性化信号／ＳＯＰおよびＳＯＮの活性化時活性化されて、この内部ノード１２０ａおよび１２０ｂの信号電位を差動増幅するセンスアンプＳＡが設けられる。センスアンプＳＡは、交差結合されたｐチャネルＭＯＳトランジスタおよび交差結合されたｎチャネルＭＯＳトランジスタ、センスアンプ活性化信号／ＳＯＰの活性化時導通し、この交差結合されたｐチャネルＭＯＳトランジスタで構成されるフリップフロップを活性化するＰセンス活性化トランジスタ、およびセンスアンプ活性化信号ＳＯＮの活性化時導通し、交差結合されたｎチャネルＭＯＳトランジスタへ接地電圧Ｖｓｓを伝達して、Ｎセンスアンプを活性化するＮセンス活性化トランジスタを含む。

この内部ノード１２０ａおよび１２０ｂに対し、さらに、ビット線イコライズ指示信号ＢＬＥＱの活性化時活性化され、内部ノード１２０ａおよび１２０ｂをビット線プリチャージ電圧ＶＢＬにプリチャージするビット線イコライズ／プリチャージ回路ＢＱが設けられる。このビット線イコライズ／プリチャージ回路ＢＱは、ビット線イコライズ指示信号ＢＬＥＱの活性化時導通し、内部ノード１２０ａおよび１２０ｂを電気的に短絡するイコライズトランジスタ、およびビット線イコライズ指示信号ＢＬＥＱの活性化時導通し、内部ノード１２０ａおよび１２０ｂにそれぞれプリチャージ電圧ＶＢＬを伝達するプリチャージトランジスタを含む。

この内部ノード１２０ａおよび１２０ｂに対し、さらに、図示しないコラムデコーダから伝達される列選択信号ＣＳに応答して導通し、内部ノード１２０ａおよび１２０ｂを、それぞれ内部データバス線１０８ａａおよび１０８ａｂへ接続する列選択ゲートＣＧが設けられる。次に、この図３４に示す構成の動作について、図３５および図３６に示す動作波形を参照して説明する。

まず、図３５を参照して、メモリサブアレイ１００ａのメモリセルＭＣａの記憶データを読出す動作について説明する。

ロウアドレスストローブ信号／ＲＡＳがＨレベルのときには、ビット線イコライズ指示信号ＢＬＥＱがＨレベルであり、またビット線分離指示信号ＢＬＩａおよびＢＬＩｂもＨレベルである。この状態において、内部ノード１２０ａがビット線ＢＬａおよびＢＬｂに接続され、また内部ノード１２０ｂがビット線／ＢＬａおよび／ＢＬｂに接続されている。したがって、ビット線ＢＬａ，ＢＬｂ，／ＢＬａおよび／ＢＬｂは、ビット線イコライズ／プリチャージ回路ＢＱにより所定のプリチャージ電圧ＶＢＬにプリチャージされている。

ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルに立下がると、メモリサイクルが始まり、このときに与えられるアドレスがロウアドレスとして取込まれる。このロウアドレスに含まれるブロックアドレスに従って、選択メモリセルがメモリサブアレイ１００ａに含まれることが示されると、ビット線イコライズ指示信号ＢＬＥＱがＬレベルとなり、ビット線イコライズ／プリチャージ回路ＢＱが非活性状態となり、内部ノード１２０ａおよび１２０ｂ、ビット線ＢＬａ，ＢＬｂ，／ＢＬａおよび／ＢＬｂは、そのプリチャージ電圧ＶＢＬでフローティング状態となる。

メモリサブアレイ１００ａが選択メモリセルを含むため、ビット線分離指示信号ＢＬＩａおよびＢＬＩｂはデータ読出時においては、Ｈレベルを保持する。したがって、この状態において、ビット線ＢＬａはビット線ＢＬｂに接続され、ビット線／ＢＬａはビット線／ＢＬｂに接続されている。

次いで、行選択動作が始まり、選択ワード線の電位が上昇する。メモリセルＭＣａがアドレス指定されているため、ワード線ＷＬａの電位がＨレベルに立上がり、一方、メモリサブアレイ１００ｂにおいては、ワード線ＷＬｂは非選択状態のＬレベルを維持する。このワード線ＷＬａの立上がりに応答して、メモリセルＭＣａの記憶データがビット線ＢＬａおよび／ＢＬａに読出される。ビット線ＢＬａおよび／ＢＬａは、それぞれ、ビット線ＢＬｂおよび／ＢＬｂに接続されているため、その浮遊容量は大きく、メモリセルＭＣａからは、大量の電荷が放出され、ビット線ＢＬａおよび／ＢＬａの信号電位が十分大きく変化する。このビット線ＢＬａおよび／ＢＬａの信号電位変化は、内部ノード１２０ａおよび１２０ｂに伝達される。

次いで、所定のタイミングで、センスアンプ活性化信号／ＳＯＰおよびＳＯＮが活性状態へ駆動され、センスアンプＳＡがセンス動作を行ない、内部ノード１２０ａおよび１２０ｂの信号電位を差動増幅し、読出データに応じて内部ノード１２０ａおよび１２０ｂの電位をＨレベルおよびＬレベルに駆動する。

センスアンプＳＡのセンス動作が完了し、内部ノード１２０ａおよび１２０ｂの電位が安定化すると、次いで、コラムデコーダが列選択動作を行ない、列選択信号ＣＳをＨレベルの選択状態へ駆動する。これにより、列選択ゲートＣＧが導通し、内部ノード１２０ａおよび１２０ｂが内部データバス線１０８ａａおよび１０８ａｂに接続され、メモリセルデータの読出が行なわれる。

このデータ読出時においては、非選択メモリサブアレイ１００ｃおよび１００ｄはプリチャージ状態を維持している。

図３５に示す動作波形から明らかなように、データ読出時において、選択メモリサブアレイの各ビット線を対をなす非選択メモリサブアレイのビット線に接続してデータの読出を行なうことにより、各ビット線ＢＬ，／ＢＬの浮遊容量が大きくなり、付加容量を各ビット線に設けることなくビット線上の読出電圧振幅を大きくすることができる。これにより、付加容量を必要としないため、メモリセルアレイ占有面積を低減することができる。

次に、図３６を参照して、データ書込動作について説明する。
この図３６に示す動作波形図においては、メモリサブアレイ１００ａのメモリセルＭＣａへのデータ書込が行なわれる動作波形が一例として示される。

ロウアドレスストローブ信号／ＲＡＳがＨレベルのときには、メモリサブアレイ１００ａおよび１００ｂがプリチャージ状態にあり、ビット線ＢＬａがビット線ＢＬｂに電気的に接続され、またビット線／ＢＬａがビット線／ＢＬｂに電気的に接続され、これらのビット線は、ビット線イコライズ／プリチャージ回路ＢＱにより所定のプリチャージ電圧ＶＢＬにプリチャージされている。

ロウアドレスストローブ信号／ＲＡＳがＨレベルからＬレベルへ立下がると、メモリサイクルが始まり、ビット線イコライズ指示信号ＢＬＥＱがＬレベルに立下がり、ビット線イコライズ／プリチャージ回路ＢＱが非活性状態となり、ビット線ＢＬａ，ＢＬｂ，／ＢＬａおよび／ＢＬｂはプリチャージ電圧ＶＢＬでフローティング状態となる。

データ書込時においては、メモリアレイを特定するブロックアドレスに従って、選択メモリセルＭＣａを含むメモリサブアレイ１００ａに対するビット線分離指示信号ＢＬＩａはＨレベルを維持し、一方、これと対をなす非選択メモリサブアレイに対するビット線分離指示信号ＢＬＩｂがＬレベルに立下がる。これにより、ビット線ＢＬａおよび／ＢＬａは内部ノード１２０ａおよび１２０ｂに接続され、一方ビット線ＢＬｂおよび／ＢＬｂはこの選択ゲートＣＧ、ビット線プリチャージ／イコライズ回路ＢＱおよび内部ノード１２０ａおよび１２０ｂから分離される。

この状態において、ワード線選択動作が行なわれ、ワード線ＷＬａの電位がＨレベルに立上がり、メモリセルＭＣａの記憶データがビット線ＢＬａおよび／ＢＬａに読出され、ビット線ＢＬａおよび／ＢＬａの電位が変化する。このときビット線ＢＬａおよび／ＢＬａは、内部ノード１２０ａおよび１２０ｂに接続されているものの、ビット線ＢＬｂおよび／ＢＬｂから切離されており、その浮遊容量は十分小さく、ビット線ＢＬａおよび／ＢＬａの読出電圧振幅は十分小さく、メモリセルＭＣａのデータは非破壊的に読出される。次いで、図示しないコラムデコーダからの列選択信号ＣＳがＨレベルに立上がり、列選択ゲートＣＧが導通し、内部データバス線１０８ａａおよび１０８ａｂが内部ノード１２０ａおよび１２０ｂを介してビット線ＢＬａおよび／ＢＬｂに電気的に接続される。

この列選択動作において、内部データバス線には書込データが伝達されており、ビット線ＢＬａおよび／ＢＬａの電位が、この書込データに応じて変化する。メモリサブアレイ１００ａにおける非選択のビット線は、図３６において破線で示すように、微小電位変化を生じているだけで、記憶情報は非破壊的に読出されて、分極状態の反転は生じていない。メモリサイクルが完了すると、ロウアドレスストローブ信号／ＲＡＳがＨレベルに立上がり、選択ワード線ＷＬａの電位がＬレベルに立下がり、メモリセルＭＣａがビット線ＢＬａおよび／ＢＬａから切離され、次いで、ビット線分離指示信号ＢＬＩｂがＨレベルとなり、ビット線イコライズ指示信号ＢＬＥＱがＨレベルとなり、ビット線ＢＬａ，／ＢＬａ，ＢＬｂおよび／ＢＬｂが元のプリチャージ電圧ＶＢＬにプリチャージされる。このプリチャージ動作時においては、列選択信号ＣＳはＬレベルの非選択状態に復帰している。

データ書込時においては、選択メモリセルアレイの選択列のみを、内部データバス線１０８ａａおよび１０８ａｂに接続することにより、データ書込を行なうライトドライバの負荷が軽減され、高速でデータの書込を行なうことができる。

図３７は、図３３に示す列接続制御回路の構成の一例を示す図である。図３７においては、センスアンプ帯１０２ａに対して設けられた列接続制御回路１１４ａの構成を示す。列接続制御回路１１４ｂも同様の構成を備える。与えられるサブアレイ特定信号が異なるだけである。

図３７において、列選択制御回路１１４ａは、サブアレイ特定信号ＢＡａおよびＢＡｂを受けるＥＸＯＲ回路１１４ａａと、ＥＸＯＲ回路１１４ａａの出力信号とサブアレイ特定信号ＢＡａを受けるＯＲ回路１１４ａｂと、ＥＸＯＲ回路１１４ａａの出力信号とサブアレイ特定信号ＢＡｂを受けるＯＲ回路１１４ａｃと、リード／ライト指示信号Ｒ／ＷＺとロウアドレスストローブ信号／ＲＡＳとＯＲ回路１１４ａｂの出力信号を受けるＯＲ回路１１４ａｄと、リード／ライト指示信号Ｒ／ＷＺとロウアドレスストローブ信号／ＲＡＳとＯＲ回路１１４ａｃの出力信号を受けるＯＲ回路１１４ａｅを含む。ＯＲ回路１１４ａｄからビット線分離指示信号ＢＬＩａが出力され、ＯＲ回路１１４ａｅからビット線分離指示信号ＢＬＩｂが出力される。

サブアレイ特定信号ＢＡａは、メモリサブアレイ１００ａが選択メモリセルを含むときにＨレベルの活性状態とされる。サブアレイ特定信号ＢＡｂは、メモリサブアレイ１００ｂが選択メモリセルを含むときにＨレベルの活性状態とされる。これらのサブアレイ特定信号ＢＡａ，ＢＡｂは、ロウアドレス信号に含まれるたとえば２ビットの最上位アドレスをデコードすることにより生成される。サブアレイ特定信号ＢＡａおよびＢＡｂがともにＬレベルであり、メモリサブアレイ１００ａおよび１００ｂがともにプリチャージ状態を維持すべきときには、このＥＸＯＲ回路１１４ａａの出力信号がＨレベルとなる。これにより、ＯＲ回路１１４ａｂ，１１４ａｃの出力信号がＨレベルとなり、応じてＯＲ回路１１４ａｄおよび１１４ａｅから出力されるビット線分離指示信号ＢＬＩａおよびＢＬＩｂはＨレベルとなる。

一方、メモリサブアレイ１００ａおよび１００ｂの一方が選択メモリセルを含む場合、サブアレイ特定信号ＢＡａおよびＢＡｂの一方が選択状態となり、他方は非選択状態を維持する。この場合、ＥＸＯＲ回路１１４ａａの出力信号はＬレベルとなる。今、サブアレイ特定信号ＢＡａがＨレベル、サブアレイ特定信号ＢＡｂがＬレベルの場合を考える。この場合には、ＯＲ回路１１４ａｂの出力信号がＨレベル、ＯＲ回路１１４ａｃの出力信号がＬレベルとなる。データ読出時動作モード時においては、リード／ライト指示信号Ｒ／ＷＺは、Ｈレベルであり、ＯＲ回路１１４ａｂおよび１１４ａｃの出力信号の論理レベルにかかわらず、ビット線分離指示信号ＢＬＩａおよびＢＬＩｂはＨレベルを維持する。一方、リード／ライト指示信号Ｒ／ＷＺがＬレベルであり、データ書込動作が示されているときには、ロウアドレスストローブ信号／ＲＡＳがＬレベルに立下がると、ＯＲ回路１１４ａｄおよび１１４ａｅの出力信号はＯＲ回路１１４ａｂおよび１１４ａｃの出力信号と同じ論理レベルとなる。したがって、サブアレイ特定信号ＢＡａが選択状態のときには、ビット線分離指示信号ＢＬＩａはＨレベルであり、一方ビット線分離指示信号ＢＬＩｂはＬレベルとなる。これにより、データ書込時非選択メモリサブアレイ１００ｂがセンスアンプ帯から切離され、選択メモリセルアレイ１００ａがセンスアンプ帯に接続される。

図３８は、センスアンプ制御部の構成の一例を概略的に示す図である。図３８においては、センスアンプ帯１０２ａに対するセンスアンプ制御部の構成を示す。センスアンプ帯１０２ｂに対しても、同様の構成が設けられる。

図３８において、センスアンプ制御部は、サブアレイ特定信号ＢＡａおよびＢＡｂを受けるＯＲ回路１２０ａと、リード／ライト指示信号Ｒ／ＷＺとＯＲ回路１２０ａの出力信号とを受けるＡＮＤ回路１２０ｂと、ＡＮＤ回路１２０ｂの出力信号がＨレベルのとき活性化され、ロウアドレスストローブ信号／ＲＡＳに従って、所定時間経過後、センスアンプ活性化信号／ＳＯＰおよびＳＯＮを活性状態へ駆動するセンスアンプ制御回路１２０ｃを含む。このセンスアンプ制御回路１２０ｃは、単にロウアドレスストローブ信号／ＲＡＳを所定時間遅延する回路であり、この遅延回路の出力信号の有効／無効がＡＮＤ回路１２０ｂの出力信号により決定される。

データ読出動作時において、サブアレイ特定信号ＢＡａおよびＢＡｂの一方が選択状態のときには、ＯＲ回路１２０ａの出力信号がＨレベルとなり、応じてＡＮＤ回路１２０ｂの出力信号がＨレベルとなり、センスアンプ制御回路１２０ｃが活性化される。これにより、センスアンプ制御回路１２０ｃからのセンスアンプ活性化信号／ＳＯＰおよびＳＯＮが、ロウアドレスストローブ信号／ＲＡＳが活性状態とされてから所定時間経過後に活性状態とされる。

一方、サブアレイ特定信号ＢＡａおよびＢＡｂがともに非活性状態のＬレベルのときまたはリード／ライト指示信号Ｒ／ＷＺがＬレベルでありデータ書込を示しているときには、ＡＮＤ回路１２０ｂの出力信号はＬレベルであり、センスアンプ制御回路１２０ｃは、非活性状態を維持する。これにより、データ読出時における非選択メモリサブアレイまたはデータ書込動作時においては、センスアンプ活性化信号／ＳＯＰおよびＳＯＮは非活性状態を維持する。

データ書込動作モード時において、センスアンプ非活性状態において、書込データが選択列のメモリセルに伝達される。このとき、選択列に対応するビット線電位は電源電圧Ｖｃｃおよび接地電圧Ｖｓｓレベルに変化するが、センスアンプＳＡにおいては、センスアンプ活性化トランジスタが非導通状態にあり、電源線Ｖｃｃおよび接地線Ｖｓｓから分離されているため、リーク電流がセンスアンプＳＡにおいて生じることはなく、確実にメモリセルへデータを書込むことができる。

なお、この図３３に示すメモリアレイの構成においては、センスアンプ帯は、メモリサブアレイのそれぞれの一方側にのみ整列して配置されている。しかしながら、センスアンプが各メモリサブアレイの両側に交互に各１列おきごとに配置される「交互配置型シェアードセンスアンプ」構成が用いられてもよい。また、メモリサブアレイの数は４より多くてもよい。

以上のように、この発明の実施の形態７に従えば、データ読出動作モード時においては、選択メモリサブアレイの各列をこれと対をなすメモリセルアレイの各列と接続するように構成しているため、ビット線の浮遊容量が大きくなり、選択メモリセルの放出電荷量を大きくすることができ、十分な大きさの信号電位をビット線上に生じさせることができる。また、データ書込時においては、センスアンプを非活性状態としかつ選択メモリサブアレイの列を、これと対をなす非選択メモリセルアレイの各列と切離しているため、選択メモリサブアレイの非選択列のメモリセルのデータを非破壊的に読出しかつ選択列のメモリセルへは、高速でデータの書込を行なうことができる。また書込時の消費電流も低減できる。

また、単にビット線の接続／非接続により各ビット線の浮遊容量を大きくしているため、別に付加容量を設ける必要がなく、アレイ占有面積を低減することができる。

［実施の形態８］
図３９は、この発明の実施の形態８に従う強誘電体メモリの要部の構成を示す図である。図３９においては、１つのメモリセルおよび１つのビット線に接続される付加容量の断面構造を概略的に示す。

図３９において、メモリセルは、Ｐ型半導体基板（またはウェル）１２５表面に間をおいて形成される高濃度Ｎ型不純物領域（Ｎ＋）１２６ａおよび１２６ｂと、これらの不純物領域１２６ａおよび１２６ｂの間の半導体基板１２５表面上にゲート絶縁膜１２７を介して形成されるワード線ＷＬを構成する導電層１２８と、このワード線を構成する導電層１２８上層に形成される、ストレージノード１２９を形成する導電層１２９ａと、導電層１２９ａ上に形成される強誘電体膜１３０と、この強誘電体膜１３０上に形成されるプレート線（ＰＬ）を構成する導電層１３２を含む。導電層１２９ａは、導電層１２９ｂにより、不純物領域１２６ｂに接続される。不純物領域１２６ａは、この導電層１２９ａとワード線を構成する導電層１２８の間の配線層に形成されるビット線（ＢＬ）１３４に接続される。

このプレート線を構成する導電層１３２は、プレート線電圧ＶＣＰが一定の場合には、すべてのメモリセルに共通に配設され、一方、パルス方式で選択行のメモリセルに対してのみ読出／書込パルスが印加される場合には、このプレート線を構成する導電層１３２は、各行単位で分離して配置される。

付加容量は、ビット線（ＢＬ）を構成する導電層１３４上層に形成されかつこのビット線の導電層１３４に直接コンタクトがとられる導電層１３５と、この導電層１３５上に形成される強誘電体膜１３７と、プレート電極層と同一配線層に形成される導電層１３９を含む。導電層１３５は、メモリセルキャパシタの導電層１２９ａと同一配線層に形成され、同一プロセスで形成される。強誘電体膜１３７も、このメモリセルキャパシタの強誘電体膜１３０と同一プロセスで形成される。したがって強誘電体膜１３７は、メモリセルキャパシタの強誘電体膜１３０と同一材料および同一膜厚を有する。導電層１３９は、プレート線を構成する配線層と同一配線層に形成される。すべてのメモリセルに共通にプレート線電圧が印加される場合には、この導電層１３９とプレート線を構成する導電層１３２は同じ導電層である。プレート線電圧がパルス方式で与えられる場合には、この導電層１３９はプレート線を構成する導電層１３２と同一プロセスで同一配線層に互いに分離して形成される。

この図３９に示す構成の場合、付加容量の一方電極（ストレージノード）を構成する導電層１３５はビット線を構成する導電層１３０に直接コンタクトがとられる。したがって、メモリセルキャパシタのように、コンタクトのための導電層１２９ｂを用いてＰ型半導体基板１２５表面に形成された不純物領域に接続するとともに、この不純物領域を介してビット線に接続する必要はない。したがって、付加容量の占有面積を不純物領域を設ける必要がない分小さくすることができ、ビット線付加容量占有面積を小さくすることができる。

［実施の形態９］
図４０は、この発明の実施の形態９に従う強誘電体メモリの要部の構成を示す図である。図４０においては、メモリセルアレイ部の構成を概略的に示す。この図４０に示す構成において、メモリセルＭＣが行方向および列方向に整列して配置される。メモリセルＭＣは、破線の円内に示すように、強誘電体キャパシタで構成されるメモリセルキャパシタＣとｎチャネルＭＯＳトランジスタで構成されるアクセストランジスタＴを備える１トランジスタ／１キャパシタ型の構成を備える。プレート電圧ＶＣＰは一定でもよくパルス形式でもよい。

この１トランジスタ／１キャパシタ型のメモリセルにおいて、列方向に整列して配置されるメモリセル各列に対しビット線ＢＬが配置され、各ビット線には対応の列方向に整列して配置されたメモリセルが接続される。行方向に整列して配置されたメモリセルに対してワード線ＷＬが配置され、これらのワード線ＷＬには、対応の行方向に整列して配置されたメモリセルが接続される。

この図４０に示すメモリアレイ配置において、行方向および列方向において、２つ連続してメモリセルが配置されると、１つのメモリセル領域の空き領域を生成し、続いて２つのメモリセルを連続して配置する。隣接行においては、行方向のメモリセルの配置パターンは異なり、また列方向においても隣接列においてはメモリセルの配置パターンが異なる。

すなわち、列方向においては、３本のワード線ＷＬを単位として、この３本のワード線のうち２つのワード線にメモリセルが接続され、残りの１本のワード線にはメモリセルは接続されない。同様、行方向においても、３本のビット線ＢＬを単位として、この単位の３本のビット線のうち２本のビット線にメモリセルが接続され、残りの１本のビット線にはメモリセルは接続されない。このメモリセル配置は、１つのメモリセルに対し列方向に３Ｆ、行方向に２Ｆの長さをとることができ、メモリセルの占有面積として、３Ｆ・２Ｆ＝６Ｆ2 のメモリセル面積を実現する。ここで、Ｆは、ワード線ピッチおよびビット線ピッチの１／２を示す。

図４０において、６本のワード線ＷＬ０〜ＷＬ５を代表的に示し、また６本のビット線ＢＬ０〜ＢＬ５を代表的に示す。したがってビット線ＢＬ０〜ＢＬ２が１つの組となり、ビット線ＢＬ３〜ＢＬ５が１つの組となる。同様、ワード線ＷＬ０〜ＷＬ２が１つの組となり、ワード線ＷＬ３〜ＷＬ５が１つの組となる。この行方向および列方向において、図４０に示すメモリセル配置が繰返される。したがって、ワード線ＷＬ０とワード線ＷＬ３はそのメモリセルの配置の位置が同じであり、ワード線ＷＬ１とＷＬ４は同じメモリセル配置位置を有し、ワード線ＷＬ２およびＷＬ５は、同じメモリセル配置を有する。同様、ビット線ＢＬ０がビット線ＢＬ３と同じメモリセル配置を有し、ビット線ＢＬ１がビット線ＢＬ４と同じメモリセル配置を有し、ビット線ＢＬ２とビット線ＢＬ５が同じメモリセル配置を有する。メモリセル配置パターンは、図４０において括弧内に示すように、３の剰余系で同定され、３で各ワード線番号またはビット線番号を割ったときの余りが同じ場合には、同じメモリセル配置を有する。

ビット線ＢＬ０〜ＢＬ５それぞれに対して、ビット線選択ゲートＳＧ０〜ＳＧ５が設けられる。これらのビット線選択ゲートＳＧ０〜ＳＧ５は、それぞれ対応のビット線ＢＬ０〜ＢＬ５を内部データバス線５ａまたは５ｂに接続する。内部データバス線５ａおよび５ｂには、それぞれ付加容量１０ａおよび１０ｂが設けられ、ビット線選択時におけるビット線の浮遊容量を大きくする機能を備える。この内部データバス線５ａおよび５ｂに対して、交差結合型のＭＯＳトランジスタで構成されるデータバスセンスアンプ７が配置される。

この図４０に示すメモリセル配置において、ビット線の浮遊容量は小さく、ビット線が内部データバス線５ａおよび５ｂと分離されている場合には、このメモリセルＭＣのデータは非破壊的に読出すことができる。この図４０に示す配置において、選択メモリセルを含むビット線とこの選択ビット線に対し基準電位を与えるビット線を選択して内部データバス線５ａおよび５ｂに接続する。たとえば、図４０において、ワード線ＷＬ２とビット線ＢＬ２の交差部に対応して配置されるメモリセルが選択された場合、ビット線ＢＬ２およびＢＬ３を選択して、内部データバス線５ａおよび５ｂに接続する。これにより、データバスセンスアンプ７により、メモリセルデータの差動増幅を行なうことができる。

図４１は、この選択メモリセル位置とそのときに導通状態とされるビット線選択ゲートの対応関係を一覧にして示す図である。

図４１において、ワード線ＷＬおよびビット線ＢＬを、それぞれ単位内の番号を付している（これは、各ワード線番号またはビット線番号を３で除算し、その余りを求めることにより得ることができる：これはモジュロ３の演算である）。

（ｉ） ワード線ＷＬ０が選択されたとき：
ビット線ＢＬ０が選択された場合には、このビット線ＢＬ０と図示しないビット線ＢＬ０よりも上方のビット線ＢＬ（−１）を選択するため、選択ゲートＳＧ０およびＳＧ（−１）を選択する。ビット線ＢＬ１が指定された場合には、ビット線ＢＬ１およびビット線ＢＬ２を選択する。ビット線ＢＬ２が指定された場合には、この交差部にはメモリセルは存在せず、この状態では選択は任意（Ｘ：ドントケア）とされる（これは、アドレススクランブルにより実現される）。

（ｉｉ） ワード線ＷＬ１が選択されたとき：
ビット線ＢＬ０が選択された場合には、ビット線ＢＬ０およびビット線ＢＬ１を選択する。ビット線ＢＬ１が選択された場合には、交差部にはメモリセルが存在しないため、この状態は選択は任意とされる。ビット線ＢＬ２が選択された場合には、ビット線ＢＬ２とビット線ＢＬ１とを選択する。

（ｉｉｉ） ワード線ＷＬ２が選択されたとき：
ビット線ＢＬ０が選択された場合、交差部には、メモリセルは存在せず、この状態は選択は任意とされる。ビット線ＢＬ１が選択された場合には、ビット線ＢＬ０およびＢＬ１を選択する。ビット線ＢＬ２が選択された場合には、ビット線ＢＬ２およびその１列下のビット線ＢＬ３を選択する。この図４１に示す関係から、ビット線およびワード線の番号から、同時に選択状態とされるビット線選択ゲートを求めることができる。

図４２に、この選択ワード線および選択ビット線と同時に選択状態とされるリファレンスビット線の関係を一覧して示す。図４２において、数字ｉは、ワード線ＷＬｋの番号ｋに３のモジュロ演算を行なった値を示す。数字ｊは、ビット線ＢＬｌのビット線番号ｌをモジュロ３で演算した値を示す。この状態において、ｉ＋ｊの値を算出する。ｉ＋ｊ＝０の場合には、選択列は、単位内でビット線ｊおよび１列前のビット線ｊ−１である。ｉ＋ｊ＝１の場合には、選択列はｊおよび１列下のｊ＋１である。ｉ＋ｊ＝２の状態は存在しないため、選択は任意である。ｉ＋ｊ＝３は、モジュロ３の演算を行なえば、０と同じであり、ビット線ｊおよびｊ−１が選択される。ｉ＋ｊ＝４の場合、モジュロ３の演算で１と同じであり、対応のビット線ｊおよび１列下のビット線ｊ＋１が選択される。

すなわち、このｉ＋ｊのモジュロ３の値に従って、選択ビット線ＢＬｌと１列上位または１列下位のビット線を同時に選択する。

図４３は、ビット線選択信号ＣＳＧ発生部の構成を概略的に示す図である。図４３において、ビット線選択信号発生部は、外部から与えられるアドレスをワード線およびビット線の物理的配置位置に対応した物理アドレスに変換する物理アドレス変換部２００と、この物理アドレス変換部２００から与えられたロウアドレス信号をデコードし、ワード線を選択状態へ駆動するロウデコーダ２０２と、この物理アドレス変換部２００から与えられたコラムアドレスをデコードし、アドレス指定されたビット線を選択するビット線選択信号ＣＳＧを発生するコラムデコーダ２０４と、物理アドレス変換部２００からの物理アドレス信号にモジュロ３の演算を行ない、その演算結果に従って、コラムデコーダ２０４により同時に選択状態とされるビット線選択信号を決定するモジュロ演算部２０４を含む。この物理アドレス変換部２００は、メモリ外部に設けられていてもよい。ワード線およびビット線の番号が、物理アドレス変換部２００から与えられたロウアドレスおよびコラムアドレスにより２進表示される。

図４４は、この図４３に示すモジュロ演算部２０４の内部構成を概略的に示す図である。モジュロ演算部２０４は、物理アドレス変換部２００から与えられるロウアドレスおよびコラムアドレスを受け、これらのロウアドレスおよびコラムアドレスそれぞれを１０進値に変換する１０進変換部２０４ａと、この１０進変換部２０４ａにより変換された１０進値の各桁の値を加算する各桁加算部２０４ｂと、この各桁加算部２０４ｂにより計算された値を３で割り、その余りを求める除算器２０４ｃと、除算器２０４ｃからのロウアドレスについての剰余値ｉおよびコラムアドレスについての剰余値ｊを加算する加算器２０４ｄと、この加算器２０４ｄの加算値を３で除算し、その剰余値を求める除算器２０４ｅを含む。

この図４４に示すモジュロ演算部２０４は、たとえばＤＳＰ（ディジタルシグナルプロセサ）などで構成されてもよい。次にこの図４４に示すモジュロ演算部２０４の動作について説明する。１０進変換部２０４ａは、物理アドレス変換部２００から与えられたアドレスＡｄｄを１０進値に変換する。この演算は、Ａ＝Σａｉ・２i で表わされる。ここで、ａｉは、値０または１をとる。この１０進変換部２０４ａは、ロウアドレスおよびコラムアドレスそれぞれについて１０進値を求める。各桁加算部２０４ｂは、この求められた１０進値Ａの各桁の値Ａｉを１０進加算して加算値Ｂを求める。この各桁加算部２０４ｂもロウアドレスおよびコラムアドレスそれぞれについて１０進演算を行なって加算値を求める。次いで除算器２０４ｃが、この各桁加算部２０４ｂから与えられた加算値Ｂに対しモジュロ３の演算を施し、ロウアドレスおよびコラムアドレスそれぞれについて剰余値ｉおよびｊを算出する。この剰余値ｉおよびｊは、ワード線単位およびビット線単位内の選択ワード線および選択ビット線の位置を示し、加算器２０４ｄで加算されて除算器２０４ｅへ与えられる。除算器２０４ｅは、３でこの加算器２０４ｄから与えられた加算値を除算し、その剰余値を求める。これは、モジュロ３の演算に対応する。

除算器２０４ｅの出力値が０の場合には、シフト信号φＳＨ−が活性状態とされ、除算器２０４ｅから出力値が１の場合には、シフト信号φＳＨ＋が活性状態とされる。シフト信号φＳＨ＋およびφＳＨ−は、コラムデコーダからのビット線選択信号ＣＳＧｌのシフト方向を決定する。シフト信号φＳＨ−が活性状態とされると、ビット線選択信号ＣＳＧｌおよびＣＳＧｌ−１が同時に活性状態とされ、シフト信号φＳＨ＋が活性状態とされると、ビット線選択信号ＣＳＧｌおよびＣＳＧｌ＋１が活性状態とされる。

コラムデコーダ２０４はこのシフト信号φＳＨ−およびφＳＨ＋に従ってそのビット線選択信号のシフト動作を行なう。

図４５は、コラムデコーダ２０６の構成の一例を示す図である。図４５においては、４つのビット線選択信号ＣＳＧｊ−１，ＣＳＧｊ，ＣＳＧｊ＋１およびＣＳＧｊ＋２に対して設けられた部分の構成を示す。図４５において、コラムデコーダ２０６は、与えられたコラムアドレス信号をデコードし、対応のビット線がアドレス指定されたときに、その出力信号をＨレベルへ駆動するＡＮＤ型デコード回路２１６ｊ−１，２１６ｊ，２１６ｊ＋１および２１６ｊ＋２と、このＡＮＤ型デコード回路２１６ｊ−１〜２１６ｊ＋２それぞれに対応して設けられ、各々が一方入力に対応のＡＮＤ型デコード回路の出力信号を受けるＯＲ回路２１８ｊ−１，２１８ｊ，２１８ｊ＋１および２１８ｊ＋２を含む。ＯＲ回路２１８ｊ−１〜２１８ｊ＋２からビット線選択信号ＣＳＧｊ−１〜ＣＳＧｊ＋２がそれぞれ出力される。

コラムデコーダ２０６は、さらに、シフト信号φＳＨ−に従って、ＡＮＤ型デコード回路の出力信号を１列上位方向（ビット線番号の小さい方向）へシフトする転送ゲート２２０と、シフト信号φＳＨ＋に従って、ＡＮＤ型デコード回路２１６の出力信号を１列下位方向のＯＲ回路の他方入力へ伝達する転送ゲート２２２を含む。図４５において、ＡＮＤ回路２１６ｊの出力信号は、転送ゲート２２０ｊを介してＯＲ回路２１８ｉ−１の他方入力へ与えられ、ＡＮＤ回路２１６ｊ＋１の出力信号が、転送ゲート２２０ｊ＋１を介してＯＲ回路２１８ｊの他方入力へ与えられ、同様、転送ゲート２２０ｊ＋２により、ＡＮＤ回路２１６ｊ＋２の出力信号がＯＲ回路２１８ｊ＋１の他方入力へ与えられる。

一方、転送ゲート２２２ｊ−１は、ＡＮＤ回路２１６ｉ−１の出力信号をＯＲ回路２１８ｊの他方入力へ伝達し、転送ゲート２２２ｊが、ＡＮＤ回路２１６ｊの出力信号をＯＲ回路２１８ｊ＋１の他方入力へ伝達し、転送ゲート２２２ｊ＋１がＡＮＤ回路２１６ｊ＋１の出力信号をＯＲ回路２１８ｊ＋２の他方入力へ伝達する。

この図４５に示すコラムデコーダの構成を用いれば、ビット線選択信号ＣＳＧｊが選択状態のとき、転送ゲート群２２０または２２２により、ビット線選択信号ＣＳＧｊ−１またはビット線選択信号ＣＳＧｊ＋１が同時に選択状態へ駆動される。これにより、同時に、選択メモリセルが接続するビット線とメモリセルデータに対し基準電位を与えるリファレンスビット線とを選択状態とすることができる。

なお、この実施の形態９の構成において、ロウアドレスとコラムアドレスとが同時に与えられる構成が用いられてもよく、またロウアドレスが与えられて、先に値ｉについての算出動作を行ない、次いでコラムアドレスが与えられたときに、値ｊの算出動作が行なわれ、データバスセンスアンプ活性化前に、リファレンスビット線が選択されて内部データバス線に接続される構成が用いられてもよい。

［変更例１］
図４６は、この発明の実施の形態９の変更例１の構成を概略的に示す図である。図４６において、行方向にワード線ＷＬ０〜ＷＬ３，…が配設され、列方向にビット線ＢＬ０〜ＢＬ３，…が配設される。図４６においては、ワード線ＷＬ０〜ＷＬ３およびビット線ＢＬ０〜ＢＬ３を代表的に示す。これらワード線ＷＬ０〜ＷＬ３およびビット線ＢＬ０〜ＢＬ３の交差部に対応して、所定の配置順序でメモリセルＭＣが配置される。このメモリセルＭＣの配置順序は、図４０に示すものと同じである。

ワード線ＷＬ０〜ＷＬ３，…に対し、アドレス信号に従ってワード線を選択状態へ駆動するためのロウデコーダ２０２が設けられる。ビット線ＢＬ０〜ＢＬ３，…に対しては、コラムデコーダ２０６からの列選択信号ＣＳＧ０〜ＣＳＧ２５４の出力信号に従ってビット線と内部データバス線とを接続するビット線選択ゲート群ＳＧが配置される。

このビット線ＢＬ０〜ＢＬ３と平行に、ロウデコーダ２０２の出力部に、行グループ特定信号線２１０ａ，２１０ｂおよび２１０ｃが配置される。これらの行グループ特定信号線２１０ａ，２１０ｂおよび２１０ｃは、プリチャージトランジスタ２１１ａ，２１１ｂおよび２１１ｃを介して電源電圧Ｖｃｃレベルにプリチャージされる。これらのプリチャージトランジスタ２１１ａ〜２１１ｃは、ｐチャネルＭＯＳトランジスタでたとえば構成されており、プリチャージ指示信号／ＲＰＲの活性状態（Ｌレベル）のときに導通し、対応の行グループ特定信号線２１０ａ〜２１０ｃを電源電圧レベルにプリチャージする。ワード線ＷＬ０〜ＷＬ３とこれらの行グループ特定信号線２１０ａ〜２１０ｃの交差部に対応して、放電トランジスタＰＧ０〜ＰＧ３が所定のシーケンスで配置される。

これらの放電トランジスタＰＧ０〜ＰＧ３は、対応のワード線番号のモジュロ値（３のモジュロ値）に従って対応のワード線が選択状態へ駆動されたとき、対応の行グループ特定信号線２１０ａ〜２１０ｃを接地電位レベルに放電するように配置される。行グループ特定信号線２１０ａはワード線番号の３のモジュロ値０のグループを特定し、行グループ特定信号線２１０ｂは、ワード線番号の３のモジュロ値が１のワード線を特定し、行グループ特定信号線２１０ｃは、ワード線番号の３のモジュロ値が２のワード線を特定する。たとえば、ワード線ＷＬ０は選択状態へ駆動されると、放電トランジスタＰＧ０が導通し、行グループ特定信号線２１０ａを接地電位レベルに放電する。ワード線ＷＬ１が選択状態へ駆動されると、行グループ特定信号線２１０ｂが放電トランジスタＰＧ１を介して接地電位レベルへ放電される。ワード線ＷＬ２が選択状態へ駆動されると、放電トランジスタＰＧ２が導通し、行グループ特定信号線２１０ｃが接地電位レベルへ放電される。ワード線ＷＬ３が選択状態へ駆動されると、放電トランジスタＰＧ３が導通し、行グループ特定信号線２１０ａが接地電位レベルへ放電される。

コラムデコーダ２０６の出力部に対して、ワード線ＷＬと平行に列グループ特定信号線２１５ａ，２１５ｂおよび２１５ｃが配設される。列グループ特定信号線２１５ａはビット線番号の３のモジュロ値が０の列群を特定する。列グループ特定信号線２１５ｂは、列番号の３のモジュロ値が１の列群を特定する。列グループ特定信号線２１５ｃは、列番号の３のモジュロ値が２の列群を特定する。これらの列グループ特定信号線２１５ａ〜２１５ｃそれぞれに対し、プリチャージ指示信号／ＣＰＲの活性化時導通し、これらの列グループ特定信号線２１５ａ〜２１５ｃを電源電圧Ｖｃｃレベルにプリチャージするプリチャージトランジスタ２１６ａ，２１６ｂおよび２１６ｃが設けられる。

列選択信号線ＣＳＧ０〜ＣＳＧ２５４（列選択信号と列選択信号線とを同じ参照符号で示す）と列グループ特定信号線２１５ａ〜２１５ｃの交差部に対応して放電トランジスタＱＧ０〜ＱＧ２５４が配置される。これらの放電トランジスタＱＧ０〜ＱＧ２５４は、対応の列選択信号線が選択状態へ駆動されると、この列選択信号に対応する列グループ特定信号線を接地電位レベルへ放電するように配置される。たとえば、列選択信号線ＣＳＧ０が選択状態へ駆動されると、放電トランジスタＱＧ０が導通し、列グループ特定信号２１５ａを接地電位レベルへ放電する。列選択信号線ＣＳＧ１が選択状態へ駆動されると、放電トランジスタＱＧ１が導通し、列グループ特定信号線２１５ｂが接地電位レベルへ放電される。列選択信号線ＣＳＧ２が選択状態へ駆動されると、放電トランジスタＱＧ２が導通し、列グループ特定信号線２１５ｃが接地電位レベルへ放電される。同様にして、このビット線（列）番号の３のモジュロ値に応じて、対応の列グループ特定信号線が接地電位レベルへ放電される。

これらの列グループ特定信号線２１０ａ〜２１０ｃおよび列グループ特定信号線２１５ａ〜２１５ｃは、デコード回路２２０へ与えられる。デコード回路２２０は、これらの信号線２１０ａ〜２１０ｃおよび２１５ａ〜２１５ｃ上の信号電位をデコードし、シフト信号φＳＨ＋およびφＳＨ−を発生してコラムデコーダ２０６へ与える。次に動作について簡単に説明する。

スタンバイ状態においては、プリチャージ指示信号／ＲＰＲが活性状態のＬレベルにあり、同様、コラム系のプリチャージ指示信号／ＣＰＲも活性状態のＬレベルである。この状態においては、プリチャージトランジスタ２１１ａ〜２１１ｃおよび２１６ａ〜２１６ｃがすべて導通状態にあり、行グループ特定信号線２１０ａ〜２１０ｃおよび列グループ特定信号線２１５ａ〜２１５ｃはすべて電源電圧レベルにプリチャージされる。行選択動作が始まると、プリチャージ指示信号／ＲＰＲがＨレベルの非活性状態とされ、これらの行グループ特定信号線２１０ａ〜２１０ｃが電源電圧レベルでフローティング状態とされる。ロウデコーダ２０２からの出力信号により、ワード線が選択状態へ駆動されると、選択ワード線に従って対応のプリチャージトランジスタが導通し、この選択ワード線が含まれるグループに対応する行グループ特定信号線が接地電位レベルへ放電される。

また、列選択動作においても、コラムデコーダ２０６の動作前に、プリチャージ指示信号／ＣＰＲがＨレベルの非活性状態となり、プリチャージトランジスタ２１６ａ〜２１６ｃがすべて非導通状態となり、列グループ特定信号線２１５ａ〜２１５ｃがすべて電源電圧レベルでフローティング状態とされる。次いでコラムデコーダ２０６の列選択動作により、列選択信号線ＣＳＧ０〜ＣＳＧ２５４のいずれかが選択状態へ駆動される。これにより、選択状態へ駆動された列選択信号線が属する列グループに従って対応の列グループ特定信号線が接地電位レベルへ放電される。デコード回路２２０は、これらのグループ特定信号線２１０ａ〜２１０ｃおよび２１５ａ〜２１５ｃの電圧レベルに応じて、いずれのワード線グループおよびビット線グループが選択状態へ駆動されたかを判定し、その判定結果に従ってシフト信号φＳＨ＋およびφＳＨ−のいずれかを活性状態とする。コラムデコーダ２０６は、このシフト信号φＳＨ＋およびφＳＨ−に従って、列選択信号のシフト動作を行ない、隣接する２本の列選択信号を同時に選択状態へ駆動する。これにより、２つのビット線、すなわちメモリセルが接続するビット線と基準電位を与えるリファレンスビット線とを同時に選択することができる。

デコード回路２２０の構成は、単に図４２に示す関係が実現される構成であればよい。たとえば、ワード線ＷＬ０および列選択信号線ＣＳＧ０が選択状態へ駆動されると、この状態は、ｉ＋ｊ＝０に対応し、デコード回路２２０は、シフト信号φＳＨ−を活性状態とする。一方、ワード線ＷＬ０と列選択信号線ＣＳＧ１が選択状態へ駆動されると、この状態はｉ＋ｊ＝１に対応し、デコード回路２２０は、シフト信号ＳＨ＋を活性状態へ駆動する。

この図４６に示す構成の場合、単に、グループ特定信号２１０ａ〜２１０ｃおよび２１５ａ〜２１５ｃの電位レベルに従ってシフト動作の方向を決定している。したがって、複雑な演算を利用する必要がなく、高速で必要とされるビット線を選択状態へ駆動することができ、高速アクセスが可能となる。

［変更例２］
図４７は、この発明の実施の形態９に従う強誘電体メモリの変更例２の構成を示す図である。この図４７に示す構成においては、メモリセルアレイのビット線の一方側に内部データバス線５ａおよび５ｂが配列され、これらのビット線の他方端部に内部データバス線２０５ａおよび２０５ｂが配設される。図４７においては、ビット線ＢＬ０〜ＢＬ５およびワード線ＷＬ０〜ＷＬ２を代表的に示す。行方向および列方向それぞれに沿って、図４０に示すメモリセル配置と同じ配置でメモリセルＭＣが配置される。

選択列に対応するビット線およびリファレンスビット線を選択するために、ビット線ＢＬ０〜ＢＬ５の一方側端部に、選択回路ＳＲＧと内部データバス線５ａおよび５ｂの間に、選択ゲートＴＲ０〜ＴＲ５がそれぞれビット線ＢＬ０〜ＢＬ５に対応して配置される。ビット線ＢＬ０〜ＢＬ５の他方側端部に、選択回路ＳＲＧと内部データバス線２０５ａおよび２０５ｂの間に、ビット線ＢＬ０〜ＢＬ５それぞれに対応して選択ゲートＴＬ０〜ＴＬ５が配置される。

選択ゲートＴＲ０およびＴＲ１はそのゲートに、ビット線選択信号ＣＳＧ０およびＣＳＧ１を受けるＯＲ回路ＯＲ０の出力信号を受ける。選択ゲートＴＲ２およびＴＲ３はそれぞれのゲートに、ビット線選択信号ＣＳＧ２およびＣＳＧ３を受けるＯＲ回路ＯＲ２の出力信号を受ける。選択ゲートＴＲ４およびＴＲ５は、ビット線選択信号ＣＳＧ４およびＣＳＧ５を受けるＯＲ回路ＯＲ４の出力信号を受ける。このビット線選択信号ＣＳＧはコラムデコーダ２３０から出力され、２本の隣接ビット線が同時に選択される。コラムデコーダ２３０は、ＡＮＤ型デコード回路を備え、コラムアドレス信号ビットＣＡ０〜ＣＡｎをデコードし、選択列に対応するビット線を選択する信号を生成する。この図４７に示す構成において、コラムデコーダ２３０は、シフト機能を備えておらず、アドレス指定された列に対応するビット線のみを選択する信号を生成する。

選択ゲートＴＬ１およびＴＬ２は、ビット線選択信号ＣＳＧ１およびＣＳＧ２をゲートに受けるＯＲ回路ＯＬ１の出力信号を受ける。選択ゲートＴＬ３およびＴＬ４は、ビット線選択信号ＣＳＧ３およびＣＳＧ４を受けるＯＲ回路ＯＬ３の出力信号を受ける。選択ゲートＴＬ５は、ビット線選択信号ＣＳＧ５およびＣＳＧ６を受けるＯＲ回路ＯＬ５の出力信号を受ける。選択ゲートＴＬ０は、図示しないＯＲ回路の出力信号を受ける。

図４７に示すように、同時に、１対のビット線が選択される。しかしながら、この選択態様は、ＯＲ回路ＯＲ０，ＯＲ２およびＯＲ４が同時に選択状態とするビット線対と、ＯＲ回路ＯＬ１，ＯＬ３およびＯＬ５が同時に選択状態とするビット線とは、１本だけワード線延在方向に沿ってずれている。この１本ずつずらして同時にビット線対を選択する構成とすることにより、ビット線選択時、上位方向にシフトされたリファレンスビット線または下位方向にシフトされたリファレンスビット線の選択が可能となる。

この選択回路ＳＲＧおよびＳＬＧの選択動作を制御するために、シフト信号φＳＨ＋およびφＳＨ−ならびに、最下位コラムアドレス信号ビットＣＡ０および／ＣＡ０が用いられる。具体的に、この選択制御部は、シフト信号φＳＨ−とコラムアドレスビット／ＣＡ０を受けるＡＮＤ回路２１０ａと、シフト信号φＳＨ＋とコラムアドレスビットＣＡ０を受けるＡＮＤ回路２１０ｂと、ＡＮＤ回路２１０ａおよび２１０ｂの出力信号を受けるＯＲ回路２１０ｃと、シフト信号φＳＨ−とコラムアドレスビットＣＡ０を受けるＡＮＤ回路２１２ａと、シフト信号φＳＨ＋とコラムアドレスビット／ＣＡ０を受けるＡＮＤ回路２１２ｂと、ＡＮＤ回路２１２ａおよび２１２ｂの出力信号を受けるＯＲ回路２１２ｃを含む。コラムアドレスビットＣＡ０は、選択されるビット線が偶数列のときに０の値をとり、奇数列が選択されたときに１の値をとる。ここで、“０”をＬレベルの電位レベルに対応させ、“１”を、Ｈレベルの電位レベルに対応させる。

内部データバス線２０５ａおよび２０５ｂは、内部データバス線５ａおよび５ｂにそれぞれ接続される。内部データバス線５ａおよび２０５ａに対しては、付加容量２０ａａおよび２０ａｂと、ライトドライブ指示信号／ＷＥの非活性化時導通し、付加容量２０ａａを内部データバス線５ａに接続するｎチャネルＭＯＳトランジスタ３２ａと、ライトドライブ指示信号ＷＤＥの非活性化時導通し、付加容量２０ａｂを内部データバス線５ａに接続するｐチャネルＭＯＳトランジスタ３４ａが設けられる。内部データバス線５ｂに対しては、付加容量２０ｂａおよび２０ｂｂとライトドライブ指示信号／ＷＢＥの非活性化時導通し、付加容量２０ｂｅを内部データバス線５ｂに接続するｎチャネルＭＯＳトランジスタ３２ｂと、ライトドライブ指示信号ＷＤＥの非活性化時導通し、付加容量２０ｂｂを内部データバス線５ｂに接続するｐチャネルＭＯＳトランジスタ５ｂが設けられる。付加容量２０ａａおよび２０ａｂは、その一方電極ノードが接地ノードに接続され、付加容量２０ａｂおよび２０ｂｂは、その一方電極ノードが電源ノードに接続される。

データ書込動作時においては、これらの付加容量２０ａａ，２０ａｂ，２０ｂａおよび２０ｂｂは内部データバス線５ａおよび５ｂから分離される。内部データバス線５ａおよび５ｂならびに内部データバス線２０５ａおよび２０５ｂには、データバスセンスアンプ７が設けられ、データ読出時、この内部データバス線５ａおよび５ｂまたは２０５ａおよび２０５ｂの電位を差動的に増幅し、選択列に対応して設けられたメモリセルデータの増幅および再書込を行なう。次に動作について簡単に説明する。

シフト信号φＳＨ＋およびφＳＨ−は、先の実施の形態９において説明したシフト信号と同じである（図４２参照）。選択回路ＳＲＧは、偶数番号の列を下位方向（ビット線番号の大きい方向）へシフトさせ、奇数番号のビット線を、上位方向（ビット線番号の小さい方向）へシフトしている。一方、選択回路ＳＬＧは、奇数番号のビット線を下位方向にシフトさせ、また偶数番号のビット線を上位方向にシフトさせている。このビット線が偶数であるか奇数であるかは、コラムアドレスビットＣＡ０および／ＣＡ０により判定される。

したがって、シフト信号φＳＨ＋がＨレベルであり、コラムアドレスビット／ＣＡ０がＨレベルのときには、偶数列に対応して配置されたビット線とこの偶数列に配置されたビット線を下位方向にシフトさせたビット線とを同時に選択する必要がある。この状態においては、選択回路ＳＲＧが導通状態となる。シフト信号φＳＨ−がＨレベルであり、コラムアドレスビットＣＡ０がＨレベルのときには、奇数番号のビット線と、これを上位方向へシフトしたビット線とを同時に選択する必要がある。この場合には、ＡＮＤ回路２１２ａがＨレベルの信号を出力し、ＯＲ回路２１２ｃを介して選択回路ＳＲＧを導通状態とする。

一方、シフト信号φＳＨ＋がＨレベルであり、コラムアドレスビットＣＡ０がＨレベルのときには、奇数番号に対応するビット線と、これを下位方向にシフトしたビット線とを同時に選択する必要がある。この状態においては、ＡＮＤ回路２１０ｂの出力信号がＨレベルとなり、ＯＲ回路２１０ｃを介して選択回路ＳＬＧが導通する。また、シフト信号φＳＨ−がＨレベルであり、コラムアドレスビット／ＣＡ０がＨレベルのときには、偶数番号のビット線とこれと上位方向に隣接するビット線とを同時に選択する必要がある。したがって、この状態において、ＡＮＤ回路２１０ａがＨレベルの信号を出力し、ＯＲ回路２１０ｃを介して選択回路ＳＬＧが導通する。

この選択回路ＳＲＧおよびＳＬＧを用いて選択的に、シフト方向を設定することにより、先の変更例１の構成の場合と同様、ビット線選択信号のシフト動作を実現することができる。コラムデコーダにシフトのための回路を設ける必要がなく、コラムデコーダ占有面積を低減することができる。この図４７に示す構成においては、選択列に接続するメモリセルと、リファレンス電位を与えるリファレンスビット線とが内部データバス線に接続される。この内部データバス線には、付加容量２０ａａ，２０ａｂおよび２０ｂｂ，２０ｂａが接続されている。したがって、選択メモリセルデータの放出電荷量が大きく、大きな信号電圧の読出を行なうことができ、データバスセンスアンプ７のセンス動作により、正確なセンス動作を行なうとともに、データが破壊的に読出されても、この破壊的に読出された選択メモリセルデータの再書込を実現することができる。

この実施の形態９において、電源投入後のリコール動作時においては、アドレスデコーダへカウンタからのアドレス信号を与えて列選択を行なうことにより、メモリセルが接続するビット線とリファレンス電位を与えるリファレンスビット線とを選択して、データバスセンスアンプ７を用いてデータの復元を行なうことができる。

以上のように、この発明の実施の形態９に従えば、ビット線およびワード線各々３本あたり２個のメモリセルを配置するように構成したため、通常の折返しビット線の構成または２トランジスタ／２キャパシタ型メモリセルのようにビット線対とワード線の交差部に対応してメモリセルを配置する構成に比べて、メモリセル占有面積を低減することができ、高密度のメモリセルアレイを実現することができ、大記憶容量のメモリを限られた面積内で実現することができる。

また、ビット線対の両側に内部データバス線を配置し、これらを、ビット線対を１本ずつずらして選択する構成により、容易にメモリセルが接続するビット線と基準電位を与えるリファレンスビット線とを同時に選択することができる。

この発明は、チップ単体または他のロジック等の他装置と同一チップに集積化される強誘電体メモリに適用することにより、アレイ面積が低減された小占有面積の強誘電体メモリを実現することができる。

この発明の実施の形態１に従う強誘電体メモリの全体の構成を概略的に示す図である。 図１に示すメモリの１対のビット線のデータ読出経路に関連する部分の構成を概略的に示す図である。 図２に示すメモリの動作を示す信号波形図である。 この発明の実施の形態１の変更例１のメモリの要部の構成を概略的に示す図である。 図４に示すメモリの動作を示す信号波形図である。 図４に示すメモリの動作を示す信号波形図である。 この発明の実施の形態１の変更例２のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態１の変更例３のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態１の変更例４のメモリの要部の構成を概略的に示す図である。 図９に示すメモリの１つの列ブロックに関連する部分の構成をより詳細に示す図である。 この発明の実施の形態１の変更例５のメモリの要部の構成を概略的に示す図である。 図１１に示すメモリキャパシタのバイアス電圧と容量値の関係を示す図である。 この発明の実施の形態１の変更例６の構成を概略的に示す図である。 この発明の実施の形態２のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態２の変更例１の構成を概略的に示す図である。 この発明の実施の形態２の変形例２のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態３のメモリの要部の構成を概略的に示す図である。 図１７に示すメモリの制御部の構成を概略的に示す図である。 この発明の実施の形態４のメモリの要部の構成を概略的に示す図である。 図１９に示すメモリの動作を示す信号波形図である。 この発明の実施の形態４の変更例のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態５のメモリの要部の構成を概略的に示す図である。 図２２に示すメモリの動作を示す信号波形図である。 図２２に示すメモリの制御部の構成を概略的に示す図である。 この発明の実施の形態５の変更例１のメモリの要部の構成を概略的に示す図である。 図２５に示すメモリの動作を示す信号波形図である。 図２５に示すメモリの制御部の構成を概略的に示す図である。 この発明の実施の形態６のメモリの構成を概略的に示す図である。 図２８に示すメモリの動作を示す信号波形図である。 この発明の実施の形態６の変更例１の要部の構成を概略的に示す図である。 図３０に示すメモリの動作を示す信号波形図である。 図３０に示すメモリの制御部の構成を概略的に示す図である。 この発明の実施の形態７に従うメモリの要部の構成を概略的に示す図である。 図３３に示すメモリの構成をより具体的に示す図である。 図３４に示すメモリの動作を示す信号波形図である。 図３４に示すメモリの動作を示す信号波形図である。 図３３に示す列接続制御回路の構成の一例を示す図である。 図３３に示すメモリのセンスアンプ制御部の構成を概略的に示す図である。 この発明の実施の形態８に従うメモリのメモリセルおよび付加容量の構成を概略的に示す図である。 この発明の実施の形態９のメモリの要部の構成を概略的に示す図である。 図４０に示すメモリの選択ワード線および選択ビット線と選択ビット線選択ゲートの関係を一覧にして示す図である。 図４０に示すメモリの選択メモリセルと選択ビット線選択ゲートの対応関係を一覧にして示す図である。 図４０に示すメモリのビット線選択信号およびワード線選択信号発生部の構成を概略的に示す図である。 図４３に示すモジュロ演算部の構成を概略的に示す図である。 図４３に示すコラムデコーダの構成を概略的に示す図である。 この発明の実施の形態９の変更例１のメモリの要部の構成を概略的に示す図である。 この発明の実施の形態９の変更例２のメモリの要部の構成を概略的に示す図である。 従来の強誘電体キャパシタの構成を概略的に示す図である。 図４８に示す強誘電体キャパシタのバイアス電圧および電荷の関係を一覧にして示す図である。 従来の強誘電体メモリのメモリセルの構成を概略的に示す図である。 図５０に示すメモリセルのデータ書込時の波形を示す図である。 図５０に示すメモリセルのデータ読出時の動作を示す信号波形図である。 従来の強誘電体メモリの他の構成を概略的に示す図である。 （Ａ）および（Ｂ）は、図５３に示すメモリのデータ書込および読出時の信号波形をそれぞれ示す図である。 強誘電体メモリにおけるメモリセル容量とビット線容量との比とビット線に現われる信号振幅との関係を概略的に示す図である。 従来の強誘電体メモリのアレイ配置を概略的に示す図である。

符号の説明

１ メモリセルアレイ、２ ロウデコーダ、４ コラムデコーダ、５ 内部データバス、７ データバスセンスアンプ、１０，１０ａ，１０ｂ 付加容量、ＳＡ センスアンプ、Ｆ１，Ｆ２ メモリセルキャパシタ、ＭＣ メモリセル、Ｃｃ メモリセルキャパシタ、Ｃｒ リファレンスセルキャパシタ、ＲＦＣａ，ＲＦＣｂ リファレンスセル、ＢＱ ビット線イコライズ／プリチャージ回路、ＰＡ Ｐセンスアンプ、ＮＡ Ｎセンスアンプ、２０ａ０〜２０ａｎ，２０ｂ０〜２０ｂｎ 付加容量、ＧＢ０，／ＧＢ０〜ＧＢｎ，／ＧＢｎ グローバルビット線、ＬＢ００〜ＬＢｎｍ，／ＬＢ００〜／ＬＢｎｍ ローカルビット線、Ｄ，／ＤＢ 内部データバス線、２０ａ，２０ｂ 付加容量、ＬＤ００〜ＬＤｍｎ ローカルデータバス、ＧＤ０〜ＧＤｎ グローバルデータバス、２０−０〜２０−ｎ 付加容量、７，７−０〜７−ｎ データバスセンスアンプ、ＬＤＢ０，／ＬＤＢ０〜ＬＤＢｍ，／ＬＤＢｍ ローカルデータバス線、ＧＤＢ，／ＧＤＢ グローバルデータバス線、２０−ａ，２０−ｂ，２０ａａ，２０ａｂ，２０ｂａ，２０ｂｂ 付加容量、３０ａａ，３０ａｂ，３０ｂａ，３０ｂｂ 付加容量、３２ａ，３２ｂ ＭＯＳトランジスタ、３４ａ，３４ｂ ＭＯＳトランジスタ、３６ａ，３６ｂ ＭＯＳトランジスタ、ＲＤＢ，／ＲＤＢ 読出データ線、ＷＤＢ，／ＷＤＢ 書込データ線、４０ａ，４０ｂ 付加容量、４２ａ，４２ｂ ＭＯＳトランジスタ、５０ａ，５０ｂ 付加容量、５２ａ，５２ｂ ＭＯＳトランジスタ、６７ａ，６７ｂ ＭＯＳトランジスタ、８０ 付加容量、８２ａ，８２ｂ ＭＯＳトランジスタ、Ｆａ，Ｆｂ メモリキャパシタ、８４ａ，８４ｂ ＭＯＳトランジスタ、１００ａ〜１００ｄ メモリサブアレイ、１０２ａ，１０２ｂ センスアンプ帯、１１４ａ，１１４ｂ 列選択制御回路、１３４ ビット線配線層、１２９ａ，１３５ ストレージノード相当導電層、１３０，１３７ 強誘電体膜、１３２，１３９ プレート線相当導電層、１２５ 半導体基板領域、１２６ａ，１２６ｂ 不純物領域、１２８ ワード線相当導電層、ＳＧ０〜ＳＧ５ ビット線選択ゲート、２０４ モジュロ演算部、２０６ コラムデコーダ、２２０ デコード回路、ＳＲＤ，ＳＬＤ ビット線群選択回路、２０５ａ，２０５ｂ 内部データバス線、２３０ コラムデコーダ。

Claims (3)

1. 各々が列方向に延在しかつ互いに平行に配置される複数のビット線、
   各々が行方向に延在しかつ互いに平行に配置される複数のワード線、および
   前記行方向および列方向に整列して配置され、各々が強誘電体をキャパシタ絶縁膜として有するキャパシタを含む複数のメモリセルを備え、前記複数のメモリセルは、隣接する３本のビット線を単位として行方向において単位となる３本のビット線の組のうちの２本のビット線に接続されるように配置されかつ隣接する３本のワード線を単位として列方向において単位の３本のワード線の組において２本のワード線に接続されかつ隣接ワード線および隣接ビット線においてメモリセルの配列パターンが異なるように配置され、
   アドレス信号に従ってアドレス指定された列に対応するビット線をデータ線に選択的に接続する列選択手段、および
   前記データ線の信号電位を検知し増幅する手段を備え、
   前記データ線は第１および第２の相補データ線対を有し、前記列選択手段は、
   前記複数のビット線の一方側端部に配置され、隣接する２本のビット線を単位としてアドレス信号に従ってアドレス指定された列対応のビット線を含むビット線対を前記第１の相補データ線対に接続する第１の列選択ゲートと、
   前記複数のビット線の他方側端部に配置され、隣接する２本のビット線を単位としてアドレス指定された列のビット線を含むビット線対を選択して前記第２の相補データ線対に接続する第２の列選択ゲートとを含み、前記第２の列選択ゲートが選択するビット線の組と前記第１の列選択ゲートが選択するビット線の組とは行延在方向において１本のビット線だけずれて配置されている、強誘電体メモリ。
2. 前記列選択手段により選択されてかつ前記検知増幅手段により信号電位が増幅されるビット線に付加容量を電気的に接続する手段をさらに備える、請求項１に記載の強誘電体メモリ。
3. 各々が列方向に延在しかつ互いに平行に配置される複数のビット線、
   各々が行方向に延在しかつ互いに平行に配置される複数のワード線、
   それぞれ前記複数のビット線に対応して設けられる複数の列選択信号線、および
   前記行方向および列方向に整列して配置され、各々が強誘電体をキャパシタ絶縁膜として有するキャパシタを含む複数のメモリセルを備え、
   前記複数のビット線は、各々が隣接する３本のビット線を含む複数の第１グループに分割され、
   前記複数のワード線は、各々が隣接する３本のワード線を含む複数の第２グループに分割され、
   前記複数の列選択信号線は、各々が隣接する３本の列選択信号線を含み、それぞれ前記複数の第１グループに対応する複数の第３グループに分割され、
   前記複数のメモリセルは、行方向において各第１グループに含まれる３本のビット線のうちの２本のビット線に接続されるように配置されかつ列方向において各第２グループに含まれる３本のワード線のうちの２本のワード線に接続されかつ隣接ワード線および隣接ビット線においてメモリセルの配列パターンが異なるように配置され、
   さらに、それぞれ各第３グループに属する３本の列選択信号線に対応して前記複数の第３グループに共通に設けられる３本の列グループ特定信号線、
   それぞれ各第２グループに属する３本のワード線に対応して前記複数の第２グループに共通に設けられる３本の行グループ特定信号線、
   各列グループ特定信号線および各行グループ特定信号線をプリチャージ電圧に充電するプリチャージ回路、
   列アドレス信号に従って前記複数の列選択信号線のうちのいずれかの列選択信号線を選択レベルにする列デコーダ、
   行アドレス信号に従って前記複数のワード線のうちのいずれかのワード線を選択レベルにする行デコーダ、
   各列選択信号線に対応して設けられ、対応の列信号選択線が選択レベルにされた場合に、前記プリチャージ電圧に充電された対応の列グループ特定信号線を放電させる第１の放電回路、
   各ワード線に対応して設けられ、対応のワード線が選択レベルにされた場合に、前記プリチャージ電圧に充電された対応の行グループ特定信号線を放電させる第２の放電回路、
   前記３本の列グループ特定信号線および前記３本の行グループ特定信号線の電圧の組合せに基づいて、前記列アドレス信号によって指定された列のビット線の両側に隣接する２本のビット線のうちの、前記行アドレス信号によって指定された行のワード線に接続されたメモリセルに接続されていない方のビット線に対応する列選択信号線を指定するデコード回路を備え、
   前記列デコーダは、前記デコード回路によって指定された列選択信号線をも選択レベルにし、
   さらに、前記列デコーダによって選択レベルにされた２本の列選択信号線に対応する２本のビット線間の電圧を増幅し、前記列アドレス信号および前記行アドレス信号によって指定されたメモリセルの記憶データを読み出す読出回路を備える、強誘電体メモリ。

Images