JP2012084219A - データ感知のための半導体メモリ装置 - Google Patents

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Abstract

【課題】半導体メモリ装置の低電源電圧におけるデータ感知マージンを高める。
【解決手段】対をなすビットラインＢＬとビットラインバーＢＬＢに各々データを保存するメモリセル２０と、メモリセルと類似の構造を有し、基準電圧を提供する基準セル２１が接続されて互いに相補的に動作し、ビットラインとビットラインバーは、プリチャージモードにおいて電源電圧または接地電圧レベルにチャージされ、メモリセルと基準セルのプレートラインは分離し、メモリセルのプレート電圧ＶＰは固定された電圧レベルを維持し、基準セルのプレート電圧ＶＰｒｅｆは、アクティブモードで電圧レベルが変動されて容量性カップリングを誘導する。
【選択図】図２

Description

本発明は半導体メモリ装置に関し、より詳しくは、ビットラインを電源電圧レベルにプリチャージする半導体メモリ装置に関する。
半導体メモリ装置は、データを保存するメモリセルと、メモリセルとデータ伝送のための周辺回路を連結してデータ伝送の役割をするビットラインと、ビットラインを介した信号を感知するためのビットライン感知増幅器などを含む。
通常、ビットラインは、電源電圧Ｖｄｄと接地電圧ＶＳＳとの間の「Ｖｄｄ／２」にプリチャージされる。データ感知時、セルデータと該当ビットラインの電荷共有（Ｃｈａｒｇｅ ｓｈａｒｉｎｇ）による電圧レベルの変化を、基準となる隣接ビットライン（例えば、ビットラインバー、または、相補ビットライン）とのレベル比較によってデータの‘０’または‘１’を判別する。
しかし、半導体メモリ内部の電源電圧レベルが次第に減少し、例えば、電源電圧の１／２をその基準として使うことになれば、メモリセルに保存されたデータを決定することが難しくなる。
特開２００８−２１７９４４号公報 特開２００４−２６５５３３号公報 韓国特許０６７０７０１号明細書
本発明は、上述の問題点を解決するためになされたものであって、本発明の目的は、データ感知マージンを高めることのできる半導体メモリ装置を提供することにある。
本発明の実施形態に係る半導体メモリ装置は、第１ワードラインによって制御される第１スイッチング素子と第１スイッチング素子の第１端子と接続する第１端子を具備し、情報を保存する第１キャパシタを含むメモリセル、及び第２ワードラインによって制御される第１基準スイッチング素子と第１基準スイッチング素子の第１端子と接続する第１端子を具備する第１基準キャパシタを含む第１基準メモリセルとを含む。第１ビットラインと第２ビットラインは、電源電圧または接地電圧レベルにプリチャージすることができる。
本発明の実施形態に係る半導体メモリ装置は、第１ビットラインと第２ビットラインが互いに相補的に動作し、第１メモリセルが活性化すれば前記第１プレート電圧のレベルは固定されたレベルを維持し、第１基準プレート電圧のレベルは変動するように構成することができる。そして、第１メモリセルが非活性化されれば、第１プレート電圧は、電源電圧と接地電圧との間のレベルを有し、第１基準プレート電圧は電源電圧レベルまたは接地電圧レベルを維持することができ、
第１メモリセルが活性化されれば、第１プレート電圧はプリチャージ電圧レベルを維持し、第１基準プレート電圧は変動してプリチャージ電圧と異なるレベルを有するようにすることができる。
本発明の実施形態に係る半導体メモリ装置は、第３ワードラインによって制御される第２基準スイッチング素子と第２基準スイッチング素子の第１端子と接続される第１端子を有する第２基準キャパシタをさらに具備し、第２基準スイッチング素子の第２端子は、第３ビットラインに接続し、第２基準キャパシタの第２端子は、第１基準プレート電圧を受信することができ、
第２ビットライン及び第３ビットラインは制御信号に応答して互いに接続することができる。
本発明の実施形態に係る半導体メモリ装置は、制御信号に応答して第２ビットライン及び第３ビットラインを接続する平均化回路をさらに含むことができ、
第１基準ワードライン及び第２基準ワードラインが互いに接続することができる。
本発明の実施形態に係る半導体メモリ装置は、第１ワードラインによって制御される第１スイッチング素子と第１スイッチング素子の第１端子と接続される第１端子を具備し、情報を保存する第１キャパシタを含むメモリセル、第１基準ワードラインによって制御される第１基準スイッチング素子と前記第１基準スイッチング素子の第１端子と接続される第１端子を具備する第１基準キャパシタを含む第１基準メモリセルと、第２ワードラインによって制御される第２スイッチング素子と第２スイッチング素子の第１端子と接続される第１端子を有し、情報を保存する第２キャパシタを具備する第２メモリセルと、第２基準ワードラインによって制御される第２基準スイッチング素子と第２基準スイッチング素子の第１端子と接続される第１端子を有する第２基準スイッチング素子を含む第２基準メモリセルとを含むことができる。
本発明の実施形態に係る半導体メモリ装置は、第１ビットラインと第２ビットラインは、電源電圧または接地電圧レベルにプリチャージされ、
第１ビットラインと第２ビットラインは互いに相補的に動作し、第１ワードラインのレベルと第２基準プレート電圧のレベルが同時に変化し、第２ワードラインのレベルと第１基準プレート電圧のレベルが同時に変化するように構成することができる。
本発明の実施形態に係る半導体メモリ装置は、第１メモリセルまたは第２メモリセルが活性化されれば、第１プレート電圧のレベルは、固定されたレベルを維持し、第１基準プレート電圧または第２基準プレート電圧のレベルは、各々変化するように構成することができ、
第１メモリセルまたは第２メモリセルが活性化すれば、第１プレート電圧は、電源電圧と接地電圧との間のレベルを有し、第１基準プレート電圧または第２基準プレート電圧のレベルは、各々変化するように構成することができる。
本発明の実施形態に係る半導体メモリ装置は、第１メモリセルまたは第２メモリセルが活性化されれば、第１プレート電圧は電源電圧と接地電圧との間のレベルを有し、第１基準プレート電圧は電源電圧または接地電圧レベルを有するように構成することができる。
本発明の実施形態に係る半導体メモリ装置は、第３基準ワードラインによって制御される第３基準スイッチング素子と第３基準スイッチング素子の第１端子と接続される第１端子を有する第３基準キャパシタを含む第３基準メモリセルをさらに含み、第３基準スイッチング素子の第２端子は第３ビットラインに接続され、第３基準キャパシタの第２端子は第１基準プレート電圧を受信することができ、
第１ビットラインと第３ビットラインは、第１制御信号に応答して互いに接続することができ、
第１制御信号に応答して第１ビットラインと第３ビットラインを接続する第１平均化回路をさらに含むことができ、
第１基準ワードラインと第３基準ワードラインは互いに接続することができる。
本発明の実施形態に係る半導体メモリ装置は、第４基準ワードラインによって制御される第４基準スイッチング素子と第４基準スイッチング素子の第１端子に接続される第１端子を有する第４基準キャパシタをさらに含み、第４基準キャパシタの第２端子は第４ビットラインに接続されて、第４基準スイッチング素子は第２端子を具備することができ、
第２ビットラインと前記第４ビットラインは、第２制御信号に応答して接続することができ、
半導体メモリ装置は前記第２制御信号に応答して前記第２ビットライン及び前記第４ビットラインを接続する第２平均化回路をさらに含むことができ、
第２基準ワードラインと第４基準ワードラインは互いに接続することができる。
上述のように、本発明に係る半導体メモリ装置によれば、ハードウェア追加を最小化しながらデータセンシングマージンを高めることができ、半導体メモリ装置の動作に対する信頼性を高めることができる。
本発明において適用した概念を説明するための概略的な図面である。 本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。 図２に示した本発明の実施形態に係るＤＲＡＭの内部を示した回路図である。 図３の構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図である。 本発明の実施形態における効果を説明するためのタイミング図である。 図３に示した基準セルの配置に関する一実施形態を示した回路図である。 図３に示した基準セルの配置に関する他の実施形態を示した回路図である。 図３に示した基準セルの配置に関する他の実施形態を示した回路図である。 図３に示した基準セルの配置に関する他の実施形態を図示した回路図である。 本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。 図１０における本発明の実施形態に係るＤＲＡＭの内部を示した回路図である。 図１１の構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図である。 （ａ）〜（ｄ）はビットラインとビットラインバーの接地電圧及び電源電圧レベルへのプリチャージによる‘０’と‘１’の感知時の動作を比較したタイミング図である。 本発明のさらに他の実施形態に係るＤＲＡＭの内部を示した回路図である。 図１４の構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図である。 （ａ）は折畳みビットライン構造のＤＲＡＭ実施形態を示した図面であり、（ｂ）は開放ビットライン構造のＤＲＡＭ実施形態を示した図面である。 本発明のメモリ装置を含む電子システムの応用例を示したブロック図である。 本発明の実施形態に係るメモリシステムをグラフィックメモリシステムに応用した例を示した図面である。 図１８のメモリシステムをグラフィックカードに応用した例を示した図面である。 図１９のグラフィックカードを含むコンピューティングシステムの応用例を概略的に示した図面である。 本発明の実施形態に係る半導体メモリ装置の動作方法を示すフローチャートである。
上述の説明及び下記の詳細な説明は、ともに例示的であり、本発明の付加的説明がなされたものと見なすべきものである。
また、以下の詳細な説明で用いられる参照符号は、その例が添付した図面に表示されており、同一参照番号が同一または類似する部分を参照するために用いられている。
以下の詳細な説明は、本発明の範囲、技術的思想、そして目的から逸脱せずに、本発明の観点及びその応用に基づいて修正または変更することができる。以下、本発明に係る好ましい実施形態について、添付された図面を参照して詳細に説明する。
本発明の実施形態においては、ビットラインを「Ｖｄｄ」または「ＶＳＳ」でフリチャージすることによって‘１Ｖ’以下の電源電圧レベルにおいてもデータ感知マージンを十分に確保できるようにしている。このため、すべてのビットラインにメインセルと同じ構造、例えば、１Ｔ−１Ｃ（１つのトランジスタと１つのキャパシタ構造）セルを有する基準セルが接続するようにし、基準セルのプレート電圧をメインセルのプレート電圧と別途で制御している。そして、電荷共有と容量性カップリング（Ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）を通じてデータを感知している。
図１は、本発明で適用した概念を説明するための概略的な図面である。
ＤＲＡＭのセルにデータを使う動作（Ｃｅｌｌ Ｗｒｉｔｅ）における電荷サンプリング（Ｃｈａｒｇｅ ｓａｍｐｌｉｎｇ）を行った後、セルキャパシタとビットラインキャパシタとの間で行われる電荷共有動作は、カップリング入力電圧を予め出力端子にサンプリングさせておく、一種のユニポーラーカップリング（Ｕｎｉ−ｐｏｌａｒ ｃｏｕｐｌｉｎｇ）である。本発明においては、このような容量性カップリング概念を基準電圧生成のために導入している。
図１を参照して電荷サンプリングと電荷共有時の電圧変化をみてみる。先ず、セルに保存しなければならないデータに該当する電圧‘Ｖ１’を、書き込み動作によってセルキャパシタＣＳにサンプリングする。続いて、ビットラインキャパシタＣＢを‘Ｖ２＝ＶＢＬ’になるようにプリチャージ後、セルキャパシタの電圧’Ｖ１’とビットラインキャパシタの電圧‘Ｖ２’について電荷共有を通じてビットラインの電圧が‘Ｖ２＋ΔＶ’になるようにする。
続いて、容量性カップリング（Ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ）について見れば、セルに保存しなければならないデータに該当する電圧‘Ｖ２’を予めセルキャパシタＣＳにサンプリングする。続いて、プレート電圧ＶＰを‘Ｖ２’から‘Ｖ１’に変化させる時、現れる容量性カップリングを通じてビットラインＢＬが‘Ｖ２＋ΔＶ’になるようにする。
上述の通り、本発明ではメインセルと基準セルのプレート電圧を分離して、基準セルのプレート電圧を外部電圧として固定させずに制御できるようにすることによって、基準セルのプレート電圧は電荷共有に伴って変わる電圧の変化に追従することができる。
上述の説明においては、メインセル及び基準セルと称したが、メインセルはメモリセル、基準セルはまた基準メモリセルと称することもできる。
図２は、本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。
図２を参照すれば、ワードラインＷＬとビットラインＢＬが交差する地点にメインセル２０が配置され、基準ワードラインＷＬｒｅｆとビットラインバーＢＬＢが交差する地点に基準セル２１（または、基準メモリセル）が配置される。
ビットライン感知増幅器ＢＬＳＡ２２は、ビットラインＢＬとビットラインバーＢＬＢとの間に接続され、ビットラインＢＬとビットラインバーＢＬＢの一対を通じて伝達されるデータの‘０’と‘１’を感知してこれを増幅する。
ここではビットラインＢＬに接続された１つのメインセル２０とビットラインバーＢＬＢに接続された基準セル２１をその例としたが、ビットラインＢＬに接続された少なくとも１つの基準セル及び追加のメインセルがさらに含まれることができ、ビットラインバーＢＬＢに接続された少なくとも１つのメインセルと追加の基準セルをさらに含むことができる。
メインセル２０は、ワードラインＷＬによってゲートが制御されてドレーンがビットラインＢＬに接続されたスイッチングトランジスタＴ１（または、スイッチ、スイッチング素子）と、スイッチングトランジスタＴ１のソースと、メインプレート電圧ＶＰとの間に接続されたメインキャパシタＣ１を含む。
基準セル２１は、基準ワードラインＷＬｒｅｆによってゲートが制御され、ドレーンがビットラインバーＢＬＢに接続されたスイッチングトランジスタＴ２（または、基準スイッチング素子）と、スイッチングトランジスタＴ２のソースと基準プレート電圧ＶＰｒｅｆとの間に接続された基準キャパシタＣ２を含む。
その操作中においては、第１段階ＰＨＡＳＥ０では、ビットラインＢＬとビットラインバーＢＬＢが、電源電圧レベルＶｄｄにプリチャージされ、第２段階ＰＨＡＳＥ１では、ビットラインＢＬでは電荷共有が起き、ビットラインバーＢＬＢでは容量性カップリングが起きて、第３段階ＰＨＡＳＥ２ではデータが感知される。
具体的には、選択されたワードラインＷＬが活性化されれば、メインセル２０データが‘０’である場合、メインキャパシタＣ１に保存された電圧の「０Ｖ」とビットラインキャパシタＣＢにプリチャージされた「Ｖｄｄ」との間にΔ１の電荷共有が発生する。
一方、メインセル２０のデータが‘１’である場合、メインキャパシタＣ１に保存されたデータに対応する「Ｖｄｄ」とビットラインキャパシタＣＢにプリチャージされた電圧Ｖｄｄが同一であるので、‘Δ１＝０Ｖ’となる。
この時、ビットラインバーＢＬＢに接続された基準セル２１では、基準プレート電圧ＶＰｒｅｆが初期電圧（Ｖ１＝Ｖｄｄ）で初期電圧（Ｖ１）より小さいＶ２電圧、例えば、「Ｖｄｄ／２」に遷移する。これに従がって、ビットラインバーＢＬＢは、容量性カップリングによって「Δ２」となる。
「ＶＳＳ＜Ｖ２＜Ｖｄｄ」なら ‘Δ１＞Δ２’であり、「Ｖ２＝Ｖｄｄ／２」なら‘Δ２＝Δ１／２’であるので、上記スキームにより、データ感知に必要な基準電圧‘１’または‘０’は、容易に生成されるようになる。
図３は、図２に示した本発明の実施形態に係るＤＲＡＭの内部を示した回路図である。
ビットライン感知増幅器は、ラッチ回路３２を構成するように相互接続された２つのＰＭＯＳトランジスタＭＰ３１、ＭＰ３２と２つのＮＭＯＳトランジスタＭＮ３１、ＭＮ３２を含む。
ＰＭＯＳトランジスタＭＰ３１とＮＭＯＳトランジスタＭＮ３１のドレーンは、ビットラインＢＬに共通に接続されており、ＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３２のドレーンは、ビットラインバーＢＬＢに共通に接続されている。ビットラインＢＬから生成された電圧とビットラインバーＢＬＢで生成された電圧は互いに相補的である。
ＰＭＯＳトランジスタＭＰ３１とＰＭＯＳトランジスタＭＰ３２は、共にソースがバイアスノードＬＡに接続されており、ＮＭＯＳトランジスタＭＮ３１とＮＭＯＳトランジスタＭＮ３２は、どちらもソースがバイアスノードＬＡＢに接続されている。ＰＭＯＳトランジスタＭＰ３１とＮＭＯＳトランジスタＭＮ３１のゲートは、どちらもビットラインバーＢＬＢに接続されており、ＰＭＯＳトランジスタＭＰ３２とＮＭＯＳトランジスタＭＮ３２のゲートは、いずれもビットラインＢＬに接続されている。電源電圧と表示された高電圧バイアスＶｄｄは、バイアスノードＬＡを介してＰＭＯＳトランジスタＭＰ３１、ＭＰ３２のソースに提供される。
バイアシングＮＭＯＳトランジスタＭＮ３３（即ち、バイシングスイッチ）は、バイアスノードＬＡＢとグラウンドソースのような低いバイアス電圧Ｖｓｓとの間に接続されている。
ＮＭＯＳトランジスタＭＮ３１とＭＮ３２のソースは、バイアシングＮＭＯＳトランジスタＭＮ３３のドレーンとバイアスノードＬＡＢにおいて共に接続されている。バイアシングＮＭＯＳトランジスタＭＮ３３のソースは、低電圧バイアスソースＶｓｓに接続され、そのゲートはバイアス制御信号のＬＡＮＧによって制御される。
ＰＭＯＳトランジスタＭＰ３３は、ビットラインＢＬとビットラインバーＢＬＢとの間に接続され、イクオーライジング制御信号ＰＥＱによってゲートが制御されてビットラインＢＬとビットラインバーＢＬＢをイクオーライジングさせる。
ＰＭＯＳトランジスタＭＰ３４とＭＰ３５は、ソースが電源電圧レベルの高電圧バイアスソースＶｄｄに、共に接続されてビットラインＢＬとビットラインバーＢＬＢとの間に直列接続され、２つのゲートはＰＭＯＳトランジスタＭＰ３３に共に接続されてイクオーライジング制御信号ＰＥＱにより制御される。
図３に示した実施形態では、セルブロック２つをその例とするが、ビットラインＢＬに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ０とビットラインバーＢＬＢに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ１が、各々これに該当する。
ビットラインＢＬに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ０には、ワードラインＷＬ＿Ｌ０、ＷＬｎ＿Ｌ０によって各々ゲートが制御されるスイッチングトランジスタＭＮ３７、ＭＮ３８と、キャパシタＭＣ３２、ＭＣ３３とが各々対をなす１Ｔ１Ｃの複数のメインセル３０ａと、基準ワードラインＷＬｒｅｆ＿Ｌ０によってゲートが制御されるスイッチングトランジスタＭＮ３６と、キャパシタＭＣ３１からなる基準セル３１ａなどが配置される。
複数のメインセル３０ａの各キャパシタＭＣ３２、ＭＣ３３のビットラインＢＬの向い側ノードは、メインプレート電圧ソースＶＰに共に接続され、基準セル３１ａのキャパシタＭＣ３１のビットラインＢＬの向い側ノードは、基準プレート電圧ソースＶＰｒｅｆ＿Ｌ０に接続されており、基準セル３１ａと複数のメインセル３０ａは、そのプレート電圧ソースが分離されている。
ビットラインバーＢＬＢに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ１には、ワードラインＷＬ０＿Ｌ１及びＷＬｎ＿Ｌ１によって、ゲートが各々制御されるスイッチングトランジスタＭＮ３９、ＭＮ４０と、キャパシタＭＣ３４、ＭＣ３５が各々対をなす１Ｔ１Ｃの複数のメインセル３０ｂと、基準ワードラインＷＬｒｅｆ＿Ｌ１によってゲートが制御されるスイッチングトランジスタＭＮ４１と、キャパシタＭＣ３６からなる基準セル３１ｂなどが配置されている。
複数のメインセル３０ｂの各キャパシタＭＣ３４、ＭＣ３５のビットラインバーＢＬＢの向い側ノードは、プレート電圧ソースＶＰに共に接続され、基準セル３１ｂのキャパシタＭＣ３６のビットラインバーＢＬＢの向い側のノードは、基準プレート電圧ソースＶＰｒｅｆ＿Ｌ１に接続されており、基準セル３１ｂと複数のメインセル３０ｂは、そのプレート電圧ソースが分離されている。
コラム選択ＮＭＯＳトランジスタＭＮ３４は、ビットラインＢＬとローカルＩ／Ｏ（ＬＩ０）との間に接続され、コラム選択ライン（ＣＳＬ；Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）によってゲートが制御される。コラム選択ＮＭＯＳトランジスタＭＮ３５は、ビットラインバーＢＬＢとローカルＩ／Ｏバー（ＬＩＯＢ）との間に接続され、コラム選択ラインＣＳＬによってゲートが制御される。
コラム選択ＮＭＯＳトランジスタＭＮ３４とＭＮ３５は、コラム選択ラインＣＳＬにより制御されてターン−オン、または、ターン−オフされる。例えば、コラム選択ラインが「ロジックハイ」のレベルを有すれば、コラム選択ＮＭＯＳトランジスタＭＮ３４とＭＮ３５は、複数のメモリセル３０ａ、３１ｂが、メモリデコーダ３４によってアクセスされて選択される場合、ターン−オンされて各々ビットラインＢＬ、ビットラインバーＢＬＢとローカルＩ／Ｏ（ＬＩＯ）、ローカルＩ／Ｏバー（ＬＩＯＢ）を接続する。
例えば、メモリデコーダ３４は、リード動作（Ｒｅａｄ ｏｐｅｒａｔｉｏｎ）であり、アドレスをデコーディングして、ビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメインセル３０ａ、３０ｂを選択するためのコラム選択ラインＣＳＬ信号、ワードライン／ワードラインバ（ＷＬ０＿Ｌ０〜ＷＬｎ＿Ｌ０／ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）信号、基準ワードライン／基準ワードラインバー（ＷＬｒｅｆ＿Ｌ０／ＷＬｒｅｆ＿Ｌ１）信号を生成する。
また、メモリデコーダー３４は、メモリコントローラ３３（即ち、コントロールユニット）をさらに含む。メモリコントローラ３３は、メモリデコーダ３４の部品として、バイアス制御信号ＬＡＮＧとイクオーライジング制御信号ＰＥＱを生成する。
図４は、図３に示した構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図であり、以下においては図３及び図４を参照してＤＲＡＭのデータ感知過程を説明する。
ビットラインＢＬは、「ロジックハイ」であるデータの電圧レベルに該当する電源電圧レベルＶｄｄにプリチャージされている。電源電圧Ｖｄｄは、半導体メモリ装置の外部から提供されたり、または、内部で生成されることができる。また、メインセルのプレート電圧ＶＰは、すべての場合‘Ｖｄｄ／２’に維持される。これは「ロジックハイ」と「ロジックロー」との中間である‘Ｖｄｄ／２’がメインセルキャパシタ両断のフィールド（Ｆｉｅｌｄ）差を最小化することができるためである。
先ず、選択されてないブロック（Ｕｎ−ｓｅｌｅｃｔｅｄ ｂｌｏｃｋ）、即ち、スタンバイ状態であるブロックの動作について説明する。
メインセルでは、ワードラインＷＬ０＿Ｌ１が、低電圧レベルＶｂｂ２を維持しており、基準セルのワードラインＷＬｒｅｆ＿Ｌ１は、高電圧レベルＶＰＰ、プレート電圧ＶＰｒｅｆは、電源電圧レベルＶｄｄを維持する。この時、両端に配された基準セルキャパシタのうち、ビットライン方向ノードは、ターン−オンされているメインセルトランジスタによって、ビットラインプリチャージ電圧の電源電圧レベルＶｄｄが供給され、基準プレート電圧ＶＰｒｅｆは、電源電圧レベルＶｄｄを維持することによって両端の電位差は‘０Ｖ’を維持する。
従って、一般的なセルキャパシタに比べてフィールド差による信頼性の観点において有利である。
ここで、高電圧レベルＶＰＰは、電源電圧レベルＶｄｄ、または、それに準じたあるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。
低電圧レベルＶｂｂ２は、接地電圧レベル（ＧＮＤまたはＶＳＳ）に準じたあるいはそれ以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。
続いて、選択されたブロック、例えば、図３のブロックＢＬＯＣＫ＿Ｌ０の動作を説明する。
アクティブモード（Ａｃｔｉｖｅ ｍｏｄｅ）となれば書き込み、または、読み取り動作が行われるメインセルのワードラインＷＬ０＿Ｌ０は、「Ａ」のように低電圧レベルＶｂｂ２から高電圧レベルＶＰＰに遷移（Ｔｒａｎｓｉｔｉｏｎ）し、これによって、該当するメインセルのトランジスタ（例えば、図３のＭＮ３７）は、ターン−オンされる。
基準セルに該当する基準ワードラインＷＬｒｅｆ＿Ｌ０は、「Ｂ」のように高電圧レベルＶｐｐから低電圧レベルＶｂｂ２に遷移し、これによって、基準セルの該当するトランジスタ（例えば、図３のＭＮ３６）は、ターン−オフされる。
従って、基準セルキャパシタにチャージされた電荷がビットラインキャパシタンスと分離される。基準セルプレート電圧ＶＰｒｅｆ＿Ｌ０は、「Ｃ」のように電源電圧レベルＶｄｄを維持するので、基準セルキャパシタの両端電位差は‘０Ｖ’を維持する。
プリチャージモードになれば、選択されたメモリブロックＢＬＯＣＫ＿Ｌ０のメインセルは非活性化（Ｄｉｓａｂｌｅ）され、メインワードラインＷＬ０＿Ｌ０は、「Ｄ」のように高電圧レベルＶＰＰから低電圧レベルＶｂｂ２に遷移する。
基準ワードラインＷＬｒｅｆ＿Ｌ０は、「Ｅ」のように低電圧レベルＶｂｂ２から高電圧レベルＶＰＰに遷移し、これによって、基準セルは活性化（Ｅｎａｂｌｅ）され、基準セルキャパシタにプリチャージされた電源電圧レベルＶｄｄが伝達される。
ここで、基準セルキャパシタ両端に電源電圧レベルＶｄｄの電位差が印加されることを防止して信頼性を高めるために、感知動作はオフの状態とされる。即ち、ビットラインイクオーライジング動作以後に活性化される。
次に、非選択されたメモリブロック（図３のブロックＢＬＯＣＫ＿Ｌ１）の動作を説明する。
メインワードラインＷＬ０＿Ｌ１が低電圧レベルＶｂｂ２を維持するので、Ｌ１ブロックＢＬＯＣＫ＿Ｌ１のメインセルは、非活性状態を維持し、基準ワードラインＷＬｒｅｆ＿Ｌ１が高電圧レベルＶＰＰを維持するので、基準セルは活性化状態を維持する。
上述した「Ａ」の動作（メインワードラインＷＬ０＿Ｌ０が高電圧レベルＶＰＰに遷移）が行われた時、基準セルのプレート電圧ＶＰｒｅｆ＿Ｌ１は、「Ｆ」のように電源電圧レベルＶｄｄで電源電圧レベルＶｄｄと接地電圧レベルＶＳＳとの間、例えば、「Ｖｄｄ／２」レベルに遷移する。
この時、セルキャパシタンスＣＳとビットラインキャパシタンスＣＢとの間に、上述した容量性カップリングが発生する。
続いて、プリチャージモードにおいて「Ｇ」のように基準セルプレート電圧ＶＰｒｅｆ＿Ｌ１が「Ｖｄｄ／２」から電源電圧レベルＶｄｄに遷移し、プリチャージモードに進入する。
図５は、上述した構成を有する本発明の実施形態における効果を説明するためのタイミング図である。
本発明の実施形態における効果の第１は、‘１Ｖ’あるいは‘１Ｖ’以下（Ｓｕｂ−１Ｖ）の低い電源電圧レベルＶｄｄへのＤＲＡＭ動作が可能な点である。
セルトランジスタのビットラインノード電圧減少は、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）減少及び干渉（Ｉｎｔｅｒｆｅｒｅｎｃｅ）減少として現れるので、リフレッシュ（Ｒｅｆｒｅｓｈ）特性を改善することができる。
ビットライン感知増幅器の共通モード（Ｃｏｍｍｏｎ ｍｏｄｅ）電圧上昇によって感知速度が増加するので、ＮＭＯＳ感知増幅器のサイズを減少させることができる。
ビットライン感知増幅器におけるＰＭＯＳ感知増幅器の役割は、感知時には少なく、リストア（Ｒｅｓｔｏｒｅ）において主に寄与するので、ＰＭＯＳ感知増幅器のサイズもまた、減少させることができ、コラム動作（Ｃｏｌｕｍｎ ｏｐｅｒａｔｉｏｎ）時、データラインチャージ（Ｄａｔａ ｌｉｎｅ ｃｈａｒｇｅ）によって接地電圧レベルで感知中であるビットライン（または、ビットラインバー）が受けるディスターブ（Ｄｉｓｔｕｒｂ）特性を改善することができる。
本発明の実施形態における効果の第２は、通常的にビットラインを「Ｖｄｄ／２」にプリチャージする構成でデータＤ０、Ｄ１のマージンを調整することを、基準プレート電圧ＶＰｒｅｆの調節を通じて調整可能になるようにする点である。
図５を参照すれば、データ‘１’に対するセンシングマージンがデータ‘０’に対するセンシングマージンより向上される必要がある時（例えば、データ‘１’に対するエラーがさらに多く発生してデータ‘１’に対するセンシングマージンが増加すればデータ‘０’に対するセンシングマージンが増加した場合に比べてエラーをさらに減少させることができる時）、相応する基準プレート電圧ＶＰｒｅｆが電源電圧Ｖｄｄの半分以下のレベル（例えば、１／２Ｖｄｄ−α）に変化させることができる。
他の実施形態では、データ‘０’に対するセンシングマージンがデータ‘１’に対するセンシングマージンより向上される必要がある時、相応する基準プレート電圧ＶＰｒｅｆが電源電圧Ｖｄｄの半分以上のレベル（例えば、１／２Ｖｄｄ＋α）に変化させることができる。
図６は、図３に図示した基準セルの配置に関する一実施形態を示した回路図である。
図６を参照すれば、メインセル３０ｂのプレート電極ＶＰｒｅｆと基準セル３１ｂのプレート電極ＶＰを分離するために、複数のダミーセル３２ｂを挿入したことを確認することができる。
図６において点線で表示したように、例えば、プレート電極のためのポリシリコンを蒸着した後、ゲート電極パターン形成過程でダミーセル３２ｂに該当するポリシリコンのみを選択的に除去することによって、メインセル３０ｂのプレート電極ＶＰと基準セル３１ｂのプレート電極ＶＰｒｅｆを分離することができる。
図６において、メインセル３０ｂのワードライン（ＷＬ０〜ＷＬｎ）は、例えば、図３で示したメインセル３０ｂのワードライン（ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）に相当するものである。
基準セル３１ｂの位置は、セルアレイにおいてビットライン感知増幅器を基準として端部（Ｅｄｇｅ）または中央（Ｃｅｎｔｅｒ）に配置することができる。
また、基準セル３１ｂを複数個配置することにり、テスト過程において、パス（Ｐａｓｓ）／フェイル（Ｆａｉｌ）を判定して良好な基準セルを選択的にレーザヒュージングまたはＭＲＳなどを通じて指定することができる。
図７及び図８は、図３に示した基準セルの配置に関する他の実施形態を示した回路図である。
図８は、図７におけるブロックＢＬＯＣＫ＿Ｌ１の構成を詳細に示す回路図であり、図６と同じ構成要素に対しては同じ図面符号を用いその詳細な説明を省略する。
図７及び図８を参照すれば、セルキャパシタが通常的に有している散布特性を改善するために基準セル３１ｂに複数の単位セルを配置し、これらのビットラインＢＬｉ、ＢＬｊを、プレートラインＰＬｉ、ＰＬｊ単位で結びつけ、これらについて平均化回路７０を通じて平均化することができる。
図８におけるメインセル３０ｂのワードライン（ＷＬ０〜ＷＬｎ）は、例えば、図３に示したメインセル３０ｂのワードライン（ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）に相当するものである。
即ち、基準セルプレート電極を利用した容量性カップリング時に隣接したＭ（Ｍは自然数）個のビットラインＢＬｉ、ＢＬｊを、平均化回路７０のトランジスタＭＮ７２、ＭＮ７３を通じて電気的に接続することによって、セルキャパシタの散布にともなう基準電圧レベルを平均化することができ、トランジスタＭＮ７２、ＭＮ７３のオン／オフは、平均化制御信号ＥＱｒｅｆによって制御することができる。
例えば、基準セルが使われない場合、メインセルのキャパシタは基準セルのいずれのキャパシタとも関連しない。しかし、基準セルを使う場合、基準セルとメインセルそれぞれのキャパシタ２つが関与するので、セルキャパシタ散布は平均化しない場合より、√２＝（１．４１４）倍の増加が予想される。
反面、４つのプレートライン単位でビットラインを平均化する場合、√５／２ ＝（１．１１８）倍の散布増加が予想されるので、キャパシタ散布が改善されることが分かる。
図９は、図３に示した基準セルの配置に関する他の実施形態を示した回路図であり、図６、図７及び図８と同じ構成要素については同じ図面符号を用い、その詳細な説明は省略する。
図９を参照すれば、セルキャパシタが通常的に有している散布特性を改善するために、基準セル３１ｂに複数の単位セルを配置し、これらのワードラインを同時に活性化して基準電圧レベルを平均化することができる。
図９において、メインセル３０ｂのワードライン（ＷＬ０〜ＷＬｎ）は例えば、図３に示したメインセル３０ｂのワードライン（ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）に相当するものである。
上記のような場合には、同時に選択される基準ワードラインＷＬｒｅｆの数が増えるほど基準プレート電極ＶＰｒｅｆの電圧レベルをＶ１からＶ２に遷移させる時（例えば、Ｖ１＝Ｖｄｄ、Ｖ２＝Ｖｄｄ／２）、１つの基準ワードラインを使う時よりも‘Ｖ２’の電圧レベルを高める必要がある。
上述した実施形態ではビットラインを電源電圧レベルＶｄｄにプリチャージすることをその例として説明したが、以下では接地電圧レベルＶＳＳにプリチャージすることをその例として説明する。
図１０は、本発明の実施形態に係る半導体メモリ装置のデータ感知過程を概略的に示した図面である。
図１０を参照すれば、ワードラインＷＬとビットラインＢＬが交差する地点にメインセル９０が配置され、基準ワードラインＷＬｒｅｆとビットラインバーＢＬＢが交差する地点に基準セル９１が配置される。
ビットライン感知増幅器ＢＬＳＡ９２は、ビットラインＢＬとビットラインバーＢＬＢとの間に接続され、ビットラインＢＬとビットラインバーＢＬＢとの一対を通じて伝達されるデータの‘０’と‘１’を感知してこれを増幅する。
ここではビットラインＢＬに接続されたメインセル９０とビットラインバーＢＬＢに接続された基準セル９１をその例としたが、ビットラインＢＬに接続された少なくとも複数の基準セル及び複数のメインセルをさらに含むことができ、ビットラインバーＢＬＢに接続された複数のメインセルと複数の基準セルをさらに含むことができる。
メインセル９０はワードラインＷＬによりゲートが制御されてドレーンがビットラインＢＬに接続されたスイッチングトランジスタＴ９１とスイッチングトランジスタＴ９１の、ソースとメインプレート電圧ＶＰとの間に接続されたメインキャパシタＣ９１を含む。
基準セル９１は、基準ワードラインＷＬｒｅｆによりゲートが制御されてドレーンがビットラインバーＢＬＢに接続されたスイッチングトランジスタＴ９２とスイッチングトランジスタＴ９２の、ソースと基準プレート電圧ＶＰｒｅｆとの間に接続された基準キャパシタＣ９２を含む。
第１段階ＰＨＡＳＥ０では、ビットラインＢＬとビットラインバーＢＬＢが接地電圧レベルの「ＶＳＳ」にプリチャージされており、第２段階ＰＨＡＳＥ１では、ビットラインＢＬでは電荷共有が起こり、ビットラインバーＢＬＢでは容量性カップリングが起きて、第３段階ＰＨＡＳＥ２ではデータ感知が行われる。
具体的に、選択されたワードラインＷＬが活性化すれば、メインセル９０データが‘１’の場合、メインキャパシタＣ９１に保存された電圧の「１Ｖ」とビットラインキャパシタＣＢにプリチャージされた電圧ＶＳＳとの間にΔ１の電荷共有が発生する。
一方、メインセル９０データが‘０’の場合、メインキャパシタＣ９１に保存された電圧の「ＶＳＳ」とビットラインキャパシタＣＢにプリチャージされた電圧ＶＳＳが同一であるので、‘Δ１＝０Ｖ’となる。
この時、ビットラインバーＢＬＢに接続された基準セル９１では、基準プレート電圧ＶＰｒｅｆを初期電圧（Ｖ１＝ＶＳＳ）からこれより大きいＶ２電圧、例えば、「Ｖｄｄ／２」になるようにする。これによってビットラインバーＢＬＢは容量性カップリングによって「Δ２」となる。
「ＶＳＳ＜Ｖ２＜Ｖｄｄ」であれば、「Δ１＞Δ２」であり、「Ｖ２＝Ｖｄｄ／２」であれば、「Δ２＝Δ１／２」であるので、‘１’または‘０’データ感知に必要な基準電圧生成が容易になる。
図１１は、図１０における本発明の実施形態に係るＤＲＡＭの内部を示した回路図である。
ビットライン感知増幅器は、ラッチ回路１０２を構成するように相互に接続された２つのＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０２と、２つのＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２とを含む。
ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１のドレーンは、ビットラインＢＬに共に接続されており、ＰＭＯＳトランジスタＭＰ１０２とＮＭＯＳトランジスタＭＮ１０２のドレーンは、ビットラインバーＢＬＢに共に接続されている。ビットラインＢＬで生成された電圧とビットラインバーＢＬＢで生成された電圧とは、互いに相補的である。
ＰＭＯＳトランジスタＭＰ１０１とＰＭＯＳトランジスタＭＰ１０２は、バイアスノードＬＡにソースが共に接続されており、ＮＭＯＳトランジスタＭＮ１０１とＮＭＯＳトランジスタＭＮ１０２は、バイアスノードＬＡＢにソースが共に接続されている。
ＰＭＯＳトランジスタＭＰ１０１とＮＭＯＳトランジスタＭＮ１０１のゲートは、ビットラインバーＢＬＢに共に接続されており、ＰＭＯＳトランジスタＭＰ１０２とＮＭＯＳトランジスタＭＮ１０２のゲートは、ビットラインＢＬに共に接続されている。
接地電圧と表示された高電圧バイアスＶｓｓは、ＬＡＢノードを通じてＮＭＯＳトランジスタＭＮ１０１とＭＮ１０２のソースに提供される。
バイアシングＰＭＯＳトランジスタＭＰ１０３（即ち、バイアシングスイッチ）は、バイアスノードＬＡと電源電圧ソースと共に高電圧バイアス電圧Ｖｄｄとの間に接続されている。
ＰＭＯＳトランジスタＭＰ１０１とＭＰ１０２のソースは、バイアシングＰＭＯＳトランジスタＭＰ１０３のドレーンとバイアスノードＬＡとで共に接続される。
バイアシングＰＭＯＳトランジスタＭＰ１０３のソースは、高電圧バイアスソースＶｄｄに接続され、そのゲートはバイアス制御信号のＬＡＰＧによって制御される。
ＰＭＯＳトランジスタＭＰ１０４は、ビットラインＢＬとビットラインバーＢＬＢとの間に接続され、イクオーライジング制御信号ＰＥＱによってゲートが制御されてビットラインＢＬとビットラインバーＢＬＢとをイクオーライジングさせる。
ＰＭＯＳトランジスタＭＰ１０５とＭＰ１０６は、ソースが接地電圧レベルの低電圧バイアスソースＶｓｓに共に接続され、ビットラインＢＬとビットラインバーＢＬＢとの間に直列接続され、２つのゲートはＰＭＯＳトランジスタＭＰ１０４に共に接続されてイクオーライジング制御信号ＰＥＱにより制御される。
図１１では、セルブロック２つをその例として、ビットラインＢＬに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ００とビットラインバーＢＬＢに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ０１が各々これに該当する。
ビットラインＢＬに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ００には、ワードライン（ＷＬ０＿Ｌ０〜ＷＬｎ＿Ｌ０）によって各々ゲートが制御されるスイッチングトランジスタＭＮ１０６、ＭＮ１０７と、キャパシタＭＣ１０２、ＭＣ１０３が各々対をなす１Ｔ１Ｃの複数のメインセル１００ａと、基準ワードラインＷＬｒｅｆ＿Ｌ０によりゲートが制御されるスイッチングトランジスタＭＮ３６と、キャパシタＭＣ１０１からなった基準セル１０１ａなどが配置される。
複数のメインセル１００ａの各キャパシタＭＣ１０２、ＭＣ１０３のビットラインＢＬの向い側のノードは、メインプレート電圧ソースＶＰに共に接続され、基準セル１０１ａのキャパシタＭＣ１０１のビットラインＢＬの向い側のノードは、基準プレート電圧ソースＶＰｒｅｆに接続される。
即ち、基準セル１０１ａと複数のメインセル１００ａは、そのプレート電圧ソースが分離されている。
ビットラインバーＢＬＢに接続されたメモリセルブロックＢｌｏｃｋ＿Ｌ０１には、ワードライン（ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）によりゲートが制御されるスイッチングトランジスタＭＮ１０８、ＭＮ１０９とキャパシタＭＣ１０４、ＭＣ１０５が各々対をなす１Ｔ１Ｃの複数のメインセル１００ｂと、基準ワードラインＷＬｒｅｆ＿Ｌ１によってゲートが制御されるスイッチングトランジスタＭＮ１１０と、キャパシタＭＣ１０６からなる基準セル１０１ｂなどが配置される。
複数のメインセル１００ｂの各キャパシタＭＣ１０４、ＭＣ１０５のビットラインバーＢＬＢの向い側のノードは、プレート電圧ソースＶＰに共に接続され、基準セル１０１ｂのキャパシタＭＣ１０６のビットラインバーＢＬＢの向い側のノードは、基準プレート電圧ソースＶＰｒｅｆ＿Ｌ１に接続される。
即ち、基準セル１０１ｂと複数のメインセル１００ｂは、そのプレート電圧ソースが分離されている。
コラム選択ＮＭＯＳトランジスタＭＮ１０３は、ビットラインＢＬとローカルＩ／Ｏ（ＬＩＯ）との間に接続され、コラム選択ライン（ＣＳＬ；Ｃｏｌｕｍｎ Ｓｅｌｅｃｔ Ｌｉｎｅ）によりゲートが制御される。
コラム選択ＮＭＯＳトランジスタＭＮ１０４は、ビットラインバーＢＬＢとローカルＩ／Ｏバー（ＬＩＯＢ）との間に接続され、コラム選択ラインＣＳＬによりゲートが制御される。
コラム選択ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４は、コラム選択ラインＣＳＬにより制御されてターン−オン、または、ターン−オフされる。
例えば、コラム選択ラインが「ロジックハイ」のレベルを有すれば、コラム選択ＮＭＯＳトランジスタＭＮ１０３とＭＮ１０４は、複数のメモリセル１００ａ、１０１ｂがメモリデコーダ１０４によってアクセスされて選択される場合、ターン−オンされて各々ビットラインＢＬ、ビットラインバーＢＬＢとローカルＩ／Ｏ（ＬＩＯ）、ローカルＩ／Ｏバー（ＬＩＯＢ）を接続させる。
例えば、メモリデコーダ１０４は、リード動作において、アドレスをデコーディングしてビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメモリセル１００ａ、１００ｂを選択するために、コラム選択ラインＣＳＬ信号とワードライン／ワードラインバー（ＷＬ０＿Ｌ０〜ＷＬｎ＿Ｌ０／ ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）信号、基準ワードライン／基準ワードラインバー（ＷＬｒｅｆ＿Ｌ０／ＷＬｒｅｆ＿Ｌ１）信号を生成する。
また、図１１では、メモリコントローラ１０３（即ち、コントロールユニット）をさらに含む。
メモリコントローラ１０３は、メモリデコーダ１０４の一部となることができ、バイアス制御信号ＬＡＮＧとイクオーライジング制御信号ＰＥＱを生成する。
図１２は図１１の構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図であり、以下では図１１及び図１２を参照してＤＲＡＭのデータ感知過程を説明する。
ビットラインＢＬは「ロジックロー」であるデータ電圧に該当する接地電圧レベルＶＳＳにプリチャージされている。また、メインセルのプレート電圧ＶＰは、すべての場合、「Ｖｄｄ／２」で維持される。
これは「ロジックハイ」と「ロジックロー」の中間の「Ｖｄｄ／２」がメインセルキャパシタ両端のフィールド（Ｆｉｅｌｄ）差を最小化することができるためである。
先ず、選択されなかったブロックの動作を説明する。
メインセルは、ワードラインＷＬ０＿Ｌ０１が低電圧レベルＶｂｂ２を維持していて、基準セルのワードラインＷＬｒｅｆ＿Ｌ０１は高電圧レベルＶＰＰを、プレート電圧ＶＰｒｅｆ＿Ｌ０１は接地電圧レベルＶＳＳを維持する。
この時、基準セルキャパシタの両端のうち、ビットライン方向ノードは、ターン−オンされているメインセルトランジスタによって、ビットラインプリチャージ電圧の接地電圧レベルＶＳＳが供給され、基準プレート電圧ＶＰｒｅｆ＿Ｌ０１は、接地電圧レベルＶＳＳを維持することによって両端の電位差は、‘０Ｖ’を維持する。
従って、一般的なセルキャパシタに比べてフィールド差による信頼性において有利である。
ここで、高電圧レベルＶＰＰは、電源電圧レベルＶｄｄまたはそれに準じたあるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。
低電圧レベルＶｂｂ２は、接地電圧レベル（ＧＮＤまたはＶＳＳ）に準じたあるいはその以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。
続いて、選択されたブロック（例えば、図１１のブロックＢＬＯＣＫ＿Ｌ００）の動作を説明する。
アクティブモードになれば書き込み、または、読み取り動作が行われるメインセルのワードラインＷＬ０＿Ｌ００は、「Ｈ」のように低電圧レベルＶｂｂ２から高電圧レベルＶＰＰに遷移し、これによって、該当するメインセルのトランジスタ（例えば、図１１のＭＮ１０６）はターン−オンされる。
基準セルに該当する基準ワードラインＷＬｒｅｆ＿Ｌ００は、「Ｉ」のように高電圧レベルＶＰＰから低電圧レベルＶｂｂ２に遷移して、これに伴い、基準セルの該当するトランジスタ（例えば、図１１のＭＮ１１０）はターン−オフされる。
従って、基準セルキャパシタにチャージされた電荷がビットラインキャパシタンスと分離される。
基準セルプレート電圧ＶＰｒｅｆ＿Ｌ００は、「Ｊ」のように接地電圧レベルＶＳＳを維持するので、基準セルキャパシタの両端電位差は、‘０Ｖ’を維持する。
プリチャージ（ＰＲＥＣＨ）モードとなれば、メインセルは非活性化され、メイン ワードラインＷＬ０＿Ｌ００は「Ｋ」とともに高電圧レベルＶＰＰから低電圧レベルＶｂｂ２に遷移する。
基準ワードラインＷＬｒｅｆ＿Ｌ０は、「Ｌ」とともに低電圧レベルＶｂｂ２から高電圧レベルＶＰＰに遷移し、これに伴い、基準セルは活性化（Ｅｎａｂｌｅ）される。
基準セルキャパシタにプリチャージされた接地電圧レベルＶＳＳが伝達される。そこで、基準セルキャパシタ両端に接地電圧レベルＶＳＳの電位差が印加されることを防止して信頼性を高めるために、感知動作はオフさせ、ビットラインイクオーライジング動作以後に活性化させる。
次に、選択されなかったメモリブロックの動作について説明する。
メインワードラインＷＬ０＿Ｌ０１が低電圧レベルＶｂｂ２を維持するので、Ｌ１ブロックＢＬＯＣＫ＿Ｌ１のメインセルは、非活性状態を維持する。
基準ワードラインＷＬｒｅｆ＿Ｌ０１が高電圧レベルＶＰＰを維持するので、基準セルは活性化状態を維持する。
上述した「Ｈ」の動作（メインワードラインＷＬｒｅｆ＿Ｌ００が高電圧レベルＶＰＰに遷移）が行われる時、基準セルのプレート電圧ＶＰｒｅｆ＿Ｌ０１は、「Ｎ」のように接地電圧レベルＶＳＳで電源電圧レベルＶｄｄと接地電圧レベルＶＳＳとの間、例えば、「Ｖｄｄ／２」レベルに遷移される。
この時、セルキャパシタンスＣＳとビットラインキャパシタンスＣＢとの間に上述した容量性カップリングが発生する。
図１３の（ａ）〜（ｄ）は、上述したビットラインとビットラインバーの接地電圧及び電源電圧レベルへのプリチャージにともなう‘０’と‘１’の感知時の動作を比較したタイミング図である。
図１３の（ａ）と（ｂ）は、電源電圧レベルＶｄｄプリチャージ時のデータ感知動作を示したものであり、基準セルのプレート電圧が変動することによって、容量性カップリングにより基準ビットラインのレベルが２程度変動するということが分かる。
従って、図１３の（ａ）に示すように、データ‘１’に対しては２程度変動した基準ビットラインを通じてデータ感知が可能である。また、図１３の（ｂ）に示すようにデータ‘０’に対してはビットラインとセルキャパシタとの間の電荷共有による１程度の変化を通じてデータを感知することができる。
図１３の（ｃ）と（ｄ）は、接地電圧レベルＶｓｓプリチャージ時のデータ感知動作を示したものであり、基準セルのプレート電圧が変動することによって、容量性カップリングにより基準ビットラインのレベルが２程度変動するということが分かる。
従って、図１３の（ｄ）に示すようにデータ‘０’に対しては２程度変動した基準ビットラインを通じてデータ感知が可能である。また、図１３の（ｃ）に示すようにデータ‘１’に対してはビットラインとセルキャパシタとの間の電荷共有による１程度の変化を通じてデータを感知することができる。
上述した実施形態では、ビットラインとビットラインバーにメインセルと同じ構造（キャパシタとスイッチング素子（トランジスタ））を有する各々少なくとも１つの基準セルを具備し、メインセルと基準セルのプレートラインを分離して基準セルのプレートラインの電圧を変動させることによって容量性カップリングを誘導することができた。
一方、このような基準セルを具備しなくても上述した効果を得ることができ、以下にこれについて説明する。
図１４は、本発明のまた他の実施形態に係るＤＲＡＭの内部を示した回路図である。
ビットライン感知増幅器は、ラッチ回路１３１を構成するように相互接続された２つのＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２と、２つのＮＭＯＳトランジスタＭＮ１３１、ＭＮ１３２を含む。
ＰＭＯＳトランジスタＭＰ１３１、ＭＰ１３２のソースは、バイアスソースＶＬＡに共通に接続される。また、具体的な構成は、前述の図３及び図１１と実際的に同一なので省略する。
バイアシングＮＭＯＳトランジスタＭＮ１３３（即ち、バイアシングスイッチ）は、バイアスノードＬＡＢとグラウンドソースとともに低いバイアス電圧Ｖｓｓの間に接続されている。
バイアシングＮＭＯＳトランジスタＭＮ１３３のソースは、低電圧バイアスソースＶｓｓに接続され、そのゲートはバイアス制御信号のＬＡＮＧによって制御される。
ＰＭＯＳトランジスタＭＰ１３３は、ビットラインＢＬとビットラインバーＢＬＢとの間に接続され、イクオーライジング制御信号ＰＥＱによりゲートが制御されてビットラインＢＬとビットラインバーＢＬＢをイクオーライジングさせた。
ＰＭＯＳトランジスタＭＰ１３４とＭＰ１３５は、ソースがバイアスソースＶＥＱに共通接続され、ビットラインＢＬとビットラインバーＢＬＢとの間に直列接続され、２つのゲートはＰＭＯＳトランジスタＭＰ１３３に共通接続されてイクオーライジング制御信号ＰＥＱにより制御される。
図示した例ではセルブロック２つをその例とするところ、ビットラインＢＬに接続されたメモリセルブロックＢＬＯＣＫ＿Ｌ０とビットラインバーＢＬＢに接続されたメモリセルブロックＢＬＯＣＫ＿Ｌ１が各々これに該当する。
ビットラインＢＬに接続されたメモリセルブロックＢＬＯＣＫ＿Ｌ０には、ワードラインＷＬ０＿Ｌ０〜ＷＬｎ＿Ｌ０によって各々ゲートが制御されるスイッチングトランジスタＭＮ１３６、ＭＮ１３７と、キャパシタＭＣ１３１、ＭＣ１３２が各々対をなす１Ｔ１Ｃの複数のメインセル１３０ａなどが配置される。
複数のメインセル１３０ａの各キャパシタＭＣ１３１、ＭＣ１３２のビットラインＢＬの向い側のノードは、メインプレート電圧ソースＶＰに共に接続される。
ビットラインバーＢＬＢに接続されたメモリセルブロックＢＬＯＣＫ＿Ｌ１にはワードライン（ ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）によってゲートが制御されるスイッチングトランジスタＭＮ１３８、ＭＮ１３９と、キャパシタＭＣ１３３、ＭＣ１３４が、各々対をなす１Ｔ１Ｃの複数のメインセル１３０ｂなどが配置される。
複数のメインセル１３０ｂの各キャパシタＭＣ１３３、ＭＣ１３４のビットラインバーＢＬＢの向い側のノードは、プレート電圧ソースＶＰに共に接続される。
コラム選択ＮＭＯＳトランジスタＭＮ１３４は、ビットラインＢＬとローカルＩ／Ｏ（ＬＩＯ）との間に接続され、コラム選択ラインＣＳＬによってゲートが制御される。
コラム選択ＮＭＯＳトランジスタＭＮ１３５は、ビットラインバーＢＬＢとローカルＩ／Ｏバー（ＬＩＯＢ）との間に接続され、コラム選択ラインＣＳＬによってゲートが制御される。
コラム選択ＮＭＯＳトランジスタＭＮ３４とＭＮ３５は、コラム選択ラインＣＳＬにより制御されてターン−オン、または、ターン−オフされる。
例えば、コラム選択ラインが「ロジックハイ」のレベルを有すれば、コラム選択ＮＭＯＳトランジスタＭＮ３４とＭＮ３５は、複数のメモリセル１３０ａがメモリデコーダ３４によりアクセスされて選択される場合、ターン−オンされて、各々ビットラインＢＬとビットラインバーＢＬＢ並びにローカルＩ／Ｏ（ＬＩＯ）とローカルＩ／Ｏバー（ＬＩＯＢ）を結びつける。
例えば、メモリデコーダ１３４は、リード動作であり、アドレスをデコーディングしてビットライン感知増幅器によって感知及び増幅されるアドレスに該当するメインセル１３０ａ、１３０ｂを選択するために、コラム選択ラインＣＳＬ信号とワードライン／ワードラインバー（ＷＬ０＿Ｌ０〜ＷＬｎ＿Ｌ０／ＷＬ０＿Ｌ１〜ＷＬｎ＿Ｌ１）信号及び基準ワードライン／基準ワードラインバー（ＷＬｒｅｆ＿Ｌ０／ＷＬｒｅｆ＿Ｌ１）信号を生成する。
また、図１４ではメモリコントローラ１３３（即ち、コントロールユニット）をさらに含む。
メモリコントローラ１３３は、メモリデコーダ１３４の一部となることができ、バイアス制御信号ＬＡＮＧとイクオーライジング制御信号ＰＥＱを生成する。
上述した構成を有するＤＲＡＭでは、ＩＴ−ＩＣからなるＤＲＡＭセルにビットライン電圧を、例えば、電源電圧レベルＶｄｄにプリチャージする場合「１Ｖ」以下でも動作可能な特性を利用する。
即ち、セルキャパシタの容量が減少する場合にもセルデータを感知できる電荷共有電圧（Ｃｈａｒｇｅ ｓｈａｒｉｎｇ ｖｏｌｔａｇｅ）を確保するためにプリチャージ時に、セルにリストア（Ｒｅｓｔｏｒｅ）される高電圧を電源電圧レベルの少なくとも２倍（例えば、２＊Ｖｄｄ）で保存する。
このように、プリチャージ時にバイアス電圧ＶＬＡを電源電圧レベルＶｄｄで、その２倍（２Ｖｄｄ）でセルにリストアした後、ビットラインイクオーライジング動作時、再び、バイアス電圧ＶＬＡを逆に（２ＶｄｄからＶｄｄに）遷移させてプリチャージする。
図１５は、図１４の構成を有するＤＲＡＭのデータ感知過程を説明するためのタイミング図であり、以下では、図１４及び図１５を参照してＤＲＡＭのデータ感知過程を説明する。
ビットラインＢＬは、「ロジックハイ」であるデータ電圧に該当する電源電圧レベルＶｄｄにプリチャージされている。また、メインセルのプレート電圧ＶＰはすべての場合「Ｖｄｄ／２」で維持される。
選択されなかったブロックの場合、メインセルのワードラインＷＬ０＿Ｌ０は、ある電圧レベルＶｂｂ２を維持する。ここで、高電圧レベルＶＰＰは電源電圧レベルＶｄｄ、または、それに準じた或あるいはそれ以上の電圧レベルを含むことができ、ここではそれ以上の電圧レベルを示す。
ある電圧レベルＶｂｂ２は、接地電圧レベル（ＧＮＤまたはＶＳＳ）に準じた或あるいはその以下の電圧レベルを含むことができ、ここではそれ以下の電圧レベルを示す。
選択されたブロック（例えば、図１４のブロックＢＬＯＣＫ＿Ｌ０）の動作を説明する。
アクティブモード（ＲＡＳ ＡＣＴＩＶＥ）となれば、書き込み、または、読み取り動作が行われるメインセルのワードラインＷＬ０＿Ｌ０は、「Ｐ」のように低電圧レベルＶｂｂ２から高電圧レベルＶＰＰに遷移し、これに伴い、該当するメインセルのトランジスタ（例えば、図１４のＭＮ１３７）はターン−オンされる。
上述した通り、プリチャージ時、メインセルにリストアされるデータ‘１’に該当する電圧を「２＊Ｖｄｄ」で保存するので、データ１を保存しているメモリセルは、「ＣＥＬＬ＿Ｄ１」のように「２Ｖｄｄ」の電圧レベルを有する。
上述した「Ｐ」の動作（メインワードラインＷＬ０＿Ｌ０が高電圧レベルＶＰＰに遷移）が行われる時、セルキャパシタンスＣＳとビットラインキャパシタンスＣＢとの間に「Ｔ」または「Ｖ」のように電荷共有が行われる。ここで、「Ｔ」はデータ‘１’に該当し、「Ｖ」はデータ‘０’に該当する。
プリチャージモードＰＲＥＣＨとなれば、メインセルは非活性化され、メインワードラインＷＬ０＿Ｌ０は、「Ｑ」とともに高電圧レベルＶＰＰから低電圧レベルＶｂｂ２に遷移する。
また、バイアス電圧ＶＬＡは、「Ｓ」とともに電源電圧レベルＶｄｄから「２Ｖｄｄ」レベルに遷移し、「Ｕ」とともにメモリセルに「２Ｖｄｄ」のデータをリストアする。
一方、イクオーライジング時には、「Ｘ」とともにバイアス電圧ＶＬＡが「２Ｖｄｄ」から「Ｖｄｄ」に遷移し、ビットラインＢＬは、電源電圧レベルＶｄｄにプリチャージされる。
データ‘０’に該当するビットラインバーＢＬＢ＿Ｄ０は、「Ｖ」のような電荷共有を通したデータ感知後電源電圧レベルＶｄｄを維持するが、プリチャージ時「Ｗ」とともに「２Ｖｄｄ」の電圧レベルで遷移する。
上述した図１４の構成を有するＤＲＡＭの場合、データ‘１’に対して「２Ｖｄｄ」、データ‘０’に対して接地電圧レベルＶＳＳ、そして、基準となるビットライン、例えば、ビットラインバーは、電源電圧レベルＶｄｄを有するようにすることによって、電荷共有電圧がデータ‘１’に対して「２Ｖｄｄ−」、データ‘０’に対して「ＶＳＳ＋」となる。これによって、電源電圧レベルにプリチャージされたビットライン／ビットラインバーによって自体基準レベルを有するように（Ｓｅｌｆ−ｒｅｆｅｒｅｎｃｅ）データ感知することが可能となる。
上述した実施形態では半導体メモリ装置のうち、ＤＲＡＭの動作をその例とした。これはＤＲＡＭのみならずＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など、他の揮発性メモリにも適用可能である。なお、ビットラインの構造が折畳み（Ｆｏｌｄｅｄ）または、開放（Ｏｐｅｎ）構造ともに適用することができる。
図１６の（ａ）及び（ｂ）は，オープンビットラインと折畳みビットライン構造のＤＲＡＭＮＯ実施形態を示した図面である。
図１６の（ａ）は、折畳みビットライン構造を示す。図１６の（ａ）を参照すれば、メインセルＭと基準セルＲが、ワードラインＷＬ１、ＷＬ２とビットラインＢＬ１、ＢＬ２と交互に配置されたビットラインＢＬ２、ＢＬＢ２交差地点に配置されていて、それぞれのビットライン対と接続されたビットライン感知増幅器ＳＡがセルブロックＢＯ周辺に配置されている。
ここでは基準セルＲが、各ビットライン対の端部に配置されたことをその例としたが、任意の位置に配置されてよい。なお、基準セルＲが分離された基準ワードライン（図示せず）によって別途制御することもできるが、ここではメインセルＭと同じワードラインＷＬ１、ＷＬ２により制御することをその例とした。
図示した通り、折畳みビットライン構造のＤＲＡＭは、ビットラインＢＬ１、ＢＬ２とビットラインバーＢＬＢ１、ＢＬＢ２が同じブロックＢ０（または、アレイ（Ａｒｒａｙ））に配置され、一対のビットライン／ビットラインバーは共に同じセルブロックに位置されるので、ワードラインＷＬ１、ＷＬ２とのカップリングノイズ（Ｃｏｕｐｌｉｎｇ ｎｏｉｓｅ）は、ビットラインＢＬ１、ＢＬ２とビットラインバーＢＬＢ１、ＢＬＢ２とにおいてすべて同一であり、基板を介してカップリングされる量も同一である。
このような共通モードノイズ（Ｃｏｍｍｏｎ ｍｏｄｅ ｎｏｉｓｅ）はビットライン感知増幅器ＳＡの差等増幅作用によって除去されるので、感度を高めることができる長所がある。
図１６の（ｂ）は、オープンビットライン構造を示す。図１６の（ｂ）を参照すれば、メインセルＭと基準セルＲが、ワードライン（ＷＬ１〜ＷＬ９）及びビットラインＢＬ１、ＢＬ２）と交互に配置されたビットラインＢＬ２、ＢＬＢ２の交差地点に配置されていて、それぞれのビットライン対と接続されたビットライン感知増幅器ＳＡがセルブロックＢ１、Ｂ２、Ｂ３周辺に配置されている。
ここでは基準セルＲが各ビットライン対の端部に配置されたことをその例としたが、任意の位置に配置されてよい。
図示したように、オープンビットライン構造のＤＲＡＭは、ビットラインＢＬ１、ＢＬ２とビットラインバーＢＬＢ１、ＢＬＢ２が互いに異なるブロック（Ｂ１〜Ｂ３）に配置され、一対のビットライン、ビットラインバーが互いに異なる電気的環境に置かれることになるので、微細信号を感知増幅するためにはより精密な設計が必要である。
オープンビットライン構造では、ワードラインとビットラインの各交差点ごとにメインセルＭが配置されるので（図１６の（ａ）の例では基準セルＲによりメインセルＭが満たされていない交差点がこの例では満たされている）、ビットライン感知増幅器ＳＡを中心にビットラインＢＬ１、ＢＬ２とビットラインバーＢＬＢ１、ＢＬＢ２が、左右に配置される。オープンビットライン構造はメインセルＭがビットラインとワードラインのすべての交差点に配置されるので、集積度の面で有利である。
ここで基準セルＲが、各ビットラインカップルの端部に配置されたことをその例としたが、任意の位置に配置されてもよい。なお、基準セルＲは分離した基準ワードライン（図示せず）によって別途制御することもできるが、ここではメインセルＭと同じワードラインＷＬ１、ＷＬ３、ＷＬ４、ＷＬ６、ＷＬ７、ＷＬ９により制御することをその例とした。
図１７は、本発明のメモリ装置を含む電子システムの応用例を図示したブロック図である。
図１７を参照すれば、電子システム１０００は、入力装置１１００、出力装置１２００、プロセッサ装置１３００、及びメモリ装置１４００を含む。
プロセッサ装置１３００は、各々該当するインターフェースを通じて入力装置１１００、出力装置１２００、及びメモリ装置１４００を制御する。
図１８は、本発明のメモリシステムをグラフィックメモリシステムに応用した例を示した図面である。
図１８を参照すれば、グラフィックメモリシステム２０００は、複数のメモリ２１１０と、内部インターフェース２１３０及びメモリインターフェース２１２０を含むメモリグループ２１００と、メモリグループ２１００を制御するためのコントローラ２２００（例えば、ＧＰＵ）と、メモリグループ２１００とコントローラ２２００との間のシステムバス２３００を含む。
複数のメモリ２１１０は、上述した通りビットラインを電源電圧レベルまたは接地電圧レベルにプリチャージしてセンシングマージンを増加させることができる。
コントローラ２２００は、グラフィックエンジンコアを含むことができ、メモリグループ２１００とデータを送受信する。上述したシステムバス２３００とメモリインターフェース２１２０及び内部インターフェース２１３０は統合して１つのＩ／Ｏで具現することや或いは分離することができ、応用システムの構成によりＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅｒ ＤＥＳｅｒｉａｌｉｚｅｒ）などを通じてデータフォーマットが一部変化することができる。
図１９は、図１８のメモリシステムをグラフィックカードシステムに応用した例を示した図面である。
図１９を参照すれば、グラフィックカードシステム３０００は、グラフィックメモリシステム３１００、チップセット３２００、及びモニタ３３００を含むことができる。
グラフィックメモリシステム３１００は、メモリ３１１０とメモリ３１１０を制御するためのコントローラ３１２０（例えば、ＧＰＵ）と、メモリ３１１０とコントローラ３１２０との間のシステムバス３１３０を含む。
コントローラ３１２０は、第１インターフェース３４００を通じてモニタ３３００とデータなどを送受信するが、モニタ３３００を画像及び映像信号を受信してそれを画面で表示する。
また、コントローラ３１２０は、第２インターフェース３５００を通じてチップセット（Ｃｈｉｐｓｅｔ）３２００とデータなどを送受信する。
ここで、第１及び第２インターフェース３４００、３５００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）、ＰＣＩ−Ｅ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ−Ｅｘｐｒｅｓｓ）、ＳＡＳ（Ｓｅｒｉａｌ−ａｔｔａｃｈｅｄ ＳＣＳＩ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＰＡＴＡ（Ｐａｒａｌｌｅｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＳＣＳＩ（Ｓｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍ Ｉｎｔｅｒｆａｃｅ）、ＥＳＤＩ（Ｅｎｈａｎｃｅｄ Ｓｍａｌｌ Ｄｉｓｋ Ｉｎｔｅｒｆａｃｅ）、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）などのような多様なインターフェース プロトコルのうちいずれか１つを満足するものである。
図２０は、図１９のグラフィックカードシステムを含むコンピューティングシステムの応用例を概略的に示した図面である。
図２０を参照すれば、本発明に係るコンピューティングシステム４０００は、システムバス４７１０、４７２０、４７３０、４７４０、４７５０に、各々電気的に接続されたモニタ４１００、グラフィックカード４２００、メインメモリ４３００、チップセット４４００、入出力装置４６００、及びＣＰＵ４５００を含む。
グラフィックカード４２００は、上述した図１９のグラフィックメモリシステム３１００の構成を有することができ、メインメモリ４３００はモジュール（Ｍｏｄｕｌｅ）の形態で実装されることができる。
メインメモリ４３００は、本発明の実施形態に係るＤＲＡＭで構成されてビットラインを電源電圧レベル、または、接地電圧レベルにプリチャージして感知マージンを増加させることができる。
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然、本発明の技術的範囲に属するものである。
本発明に係るコンピューティングシステムがモバイル装置の場合、コンピューティングシステムの動作電圧を供給するためのバッテリ（図示せず）が追加的に提供される。
例えば、図面には示していないが、本発明に係るコンピューティングシステムには、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ：ＣＩＰ）、モバイルＤＲＡＭ（Ｍｏｂｉｌｅ ＤＲＡＭ）などがさらに含まれる。
さらに、メモリシステムまたはコンピューティングシステムなどは、多様な形態のパッケージを利用して実装されることができる。
例えば、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢＧＡｓ（Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ）、ＣＳＰｓ（Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ）、ＰＬＣＣ（Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＰＤＩＰ（Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）、ＣＥＲＤＩＰ（Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ）、ＭＱＦＰ（Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＯＩＣ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＱＦＰ（Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ−Ｐａｃｋ）、ＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）、ＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）、ＷＦＰ（Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ）、ＷＳＰ（Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ）などのようなパッケージを利用して実装することができる。
また、本発明の実施形態に係るメモリシステムとコンピューティングシステムは、移動電話、ＰＤＡ、タブレットコンピュータ、ノートパソコン、デスクトップ コンピュータなどを含むことができる。
２０、３０ａ、３０ｂ、９０、１００ａ、１００ｂ、１３０ａ、１３０ｂ
メインセル
２１、３１ａ、３１ｂ、９１、１０１ａ、１０１ｂ
基準セル
２２、９２ ビットライン感知増幅器
３２、１０２、１３１ ラッチ回路
３２ｂ ダミーセル
３３、１０３、１３３ メモリコントローラ
３４、１０４、１３４ メモリデコーダ
７０ 平均化回路
１０００ 電子システム
１１００ 入力装置
１２００ 出力装置
１３００ プロセッサ装置
１４００ メモリ装置
１４５０、２１１０、３１１０ メモリ
２０００、３１００ グラフィックメモリシステム
２１００ メモリグループ
２１２０ メモリインターフェース
２１３０ 内部インターフェース
２２００、３１２０ コントローラ
２３００、３１３０、４７１０、４７２０、４７３０、４７４０、４７５０
システムバス
３０００ グラフィックカードシステム
３２００、４４００ チップセット
３３００、４１００ モニタ
３４００ 第１インターフェース
３５００ 第２インターフェース
４０００ コンピューティングシステム
４２００ グラフィックカード
４３００ メインメモリ
４５００ ＣＰＵ
４６００ 入出力装置

Claims (24)

  1. 第１キャパシタと接続される第１端子と第１ビットラインに接続される第２端子を具備し、第１ワードラインによって制御される第１スイッチング素子と、前記第１スイッチング素子と接続される第１端子と第１プレート電圧を受ける第２端子を具備し、情報を保存する第１キャパシタを含むメモリセルと、
    第１基準キャパシタと接続される第１端子と第２ビットラインに接続される第２端子を具備し、第１基準ワードラインによって制御される第１基準スイッチング素子と、前記第１基準スイッチング素子と接続される第１端子と前記第１プレート電圧とは異なる第１基準プレート電圧を受ける第２端子を具備する第１基準キャパシタを含む第１基準メモリセルと、を含む半導体メモリ装置。
  2. 前記第１ビットラインと前記第２ビットラインは、電源電圧または接地電圧レベルにプリチャージされることを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１ビットラインと前記第２ビットラインは互いに相補的に動作することを特徴とする請求項２に記載の半導体メモリ装置。
  4. 前記半導体メモリ装置は、
    前記第１メモリセルが活性化すれば前記第１プレート電圧のレベルは固定されたレベルを維持し、前記第１基準プレート電圧のレベルは変動するように構成されることを特徴とする請求項３に記載の半導体メモリ装置。
  5. 前記第１メモリセルが非活性化されれば、前記第１プレート電圧は、前記電源電圧と前記接地電圧との間のレベルを有し、前記第１基準プレート電圧は、前記電源電圧レベルまたは前記接地電圧レベルを維持することを特徴とする請求項３に記載の半導体メモリ装置。
  6. 前記第１メモリセルが活性化されれば、前記第１プレート電圧はプリチャージ電圧レベルを維持し、前記第１基準プレート電圧は変動して前記プリチャージ電圧と異なるレベルを有することを特徴とする請求項３に記載の半導体メモリ装置。
  7. 第２基準ワードラインによって制御される第２基準スイッチング素子と前記第２基準スイッチング素子の第１端子と接続される第１端子を有する第２基準キャパシタをさらに具備し、前記第２基準スイッチング素子の第２端子は第３ビットラインに接続し、前記第２基準キャパシタの第２端子は、前記第１基準プレート電圧を受信することを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記第２ビットライン及び前記第３ビットラインは制御信号に応答して互いに接続されることを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記制御信号に応答して前記第２ビットライン及び前記第３ビットラインを接続する平均化回路をさらに含むことを特徴とする請求項８に記載の半導体メモリ装置。
  10. 前記第１基準ワードライン及び前記第２基準ワードラインが互いに接続されることを特徴とする請求項７に記載の半導体メモリ装置。
  11. 第１キャパシタと接続される第１端子と第１ビットラインに接続される第２端子を具備し、第１ワードラインによって制御される第１スイッチング素子と、前記第１スイッチング素子と接続される第１端子と第１プレート電圧を受ける第２端子を具備し、情報を保存する第１キャパシタを含むメモリセルと、
    第１基準キャパシタと接続される第１端子と第２ビットラインに接続される第２端子を具備し、第１基準ワードラインによって制御される第１基準スイッチング素子と、前記第１基準スイッチング素子と接続される第１端子と前記第１プレート電圧とは異なる第１基準プレート電圧を受ける第２端子を具備する第１基準キャパシタを含む第１基準メモリセルと、
    第２キャパシタと接続される第１端子と第２ビットラインに接続される第２端子を具備し、第２ワードラインによって制御される第２スイッチング素子と、前記第２スイッチング素子と接続される第１端子と第１プレート電圧を受ける第２端子を有し、情報を保存する第２キャパシタを具備する第２メモリセルと、
    第２基準キャパシタと接続される第１端子と第２ビットラインに接続される第２端子を具備し、第２基準ワードラインによって制御される第２基準スイッチング素子と、前記第２基準スイッチング素子と接続される第１端子と前記第１プレート電圧とは異なる第２基準プレート電圧を受ける第２端子を有する第２基準キャパシタを含む第２基準メモリセルと、を含むことを特徴とする半導体メモリ装置。
  12. 前記第１ビットラインと前記第２ビットラインは、電源電圧または接地電圧レベルにプリチャージされることを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記半導体メモリ装置は、
    前記第１ビットラインと前記第２ビットラインは互いに相補的に動作し、前記第１ワードラインのレベルと前記第２基準プレート電圧のレベルが同時に変化し、前記第２ワードラインのレベルと前記第１基準プレート電圧のレベルが同時に変化するように構成されることを特徴とする請求項１２に記載の半導体メモリ装置。
  14. 前記半導体メモリ装置は、
    前記第１メモリセルまたは前記第２メモリセルが活性化されれば、前記第１プレート電圧のレベルは、固定されたレベルを維持し、前記第１基準プレート電圧または前記第２基準プレート電圧のレベルは、各々変化するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
  15. 前記半導体メモリ装置は、
    前記第１メモリセルまたは前記第２メモリセルが活性化すれば、前記第１プレート電圧は、前記電源電圧と前記接地電圧との間のレベルを有し、前記第１基準プレート電圧または前記第２基準プレート電圧のレベルは、各々変化するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
  16. 前記半導体メモリ装置は、前記第１メモリセルまたは前記第２メモリセルが活性化されれば、前記第１プレート電圧は前記電源電圧と前記接地電圧との間のレベルを有し、前記第１基準プレート電圧は前記電源電圧または前記接地電圧レベルを有するように構成されることを特徴とする請求項１３に記載の半導体メモリ装置。
  17. 前記半導体メモリ装置は、第３基準ワードラインによって制御される第３基準スイッチング素子と前記第３基準スイッチング素子の第１端子と接続される第１端子を有する第３基準キャパシタを含む第３基準メモリセルをさらに含み、前記第３基準スイッチング素子の第２端子は第３ビットラインに接続され、前記第３基準キャパシタの第２端子は前記第１基準プレート電圧を受信することを特徴とする請求項１１に記載の半導体メモリ装置。
  18. 前記第１ビットラインと前記第３ビットラインは、第１制御信号に応答して互いに接続されることを特徴とする請求項１７に記載の半導体メモリ装置。
  19. 前記半導体メモリ装置は、前記第１制御信号に応答して前記第１ビットラインと前記第３ビットラインを接続する第１平均化回路をさらに含むことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記第１基準ワードラインと前記第３基準ワードラインは互いに接続されることを特徴とする請求項１７に記載の半導体メモリ装置。
  21. 第４基準ワードラインによって制御される第４基準スイッチング素子と前記第４基準スイッチング素子の第１端子に接続される第１端子を有する第４基準キャパシタをさらに含み、前記第４基準キャパシタの第２端子は第４ビットラインに接続されて、前記第４基準スイッチング素子は第２端子を具備することを特徴とする請求項１１に記載の半導体メモリ装置。
  22. 前記第２ビットラインと前記第４ビットラインは、第２制御信号に応答して互いに接続されることを特徴とする請求項２１に記載の半導体メモリ装置。
  23. 前記第２制御信号に応答して前記第２ビットライン及び前記第４ビットラインを接続する第２平均化回路をさらに含むことを特徴とする請求項２２に記載の半導体メモリ装置。
  24. 前記第２基準ワードラインと前記第４基準ワードラインは互いに接続されることを特徴とする請求項２１に記載の半導体メモリ装置。

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