KR100675299B1 - 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 기준 워드 라인, 제2비트 라인 및 제2소스 라인사이에 연결된 플로팅 바디를 가지는 기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 라이트 동작시 및 리드 동작의 제3기간에 제1비트 라인과 반전 센스 비트 라인사이에 신호를 전송하고, 리드 동작의 제1기간에 제1비트 라인과 센스 비트 라인사이에 신호를 전송하는 제1아이솔레이션 게이트부, 리드 동작의 제1기간에 제2비트 라인과 반전 센스 비트 라인사이에 신호를 전송하는 제2아이솔레이션 게이트부, 프리차지 동작시에 센스 비트 라인 및 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 라이트 동작, 리드 동작의 제2 및 제3기간에 센스 비트 라인과 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부로 구성되어 있다. 따라서, 데이터 리드를 위하여 사용되는 센스 증폭 회로의 구성이 단순화되고, 리프레쉬 동작에 소요되는 시간을 줄일 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device, and data write and read method of the same}
도1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도2는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 반도체 메모리 장치의 기준 라이트 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
도4는 도2에 나타낸 반도체 메모리 장치의 라이트 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
도5는 도2에 나타낸 반도체 메모리 장치의 리드 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디를 가지는 하나의 트랜지스터로 구성된 동적 메모리 셀을 구비하는 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 "1"을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 "0"을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬(재저장)를 해주어야 한다.
그러나, 일반적인 동적 메모리 셀은 캐패시터가 반드시 필요하기 때문에 이 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
그래서, 최근에 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하며, 저장된 다수 캐리어는 일정 시간이 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처럼 캐패시터를 가지지는 않지만 캐패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용된다.
이와같이 플로팅 바디를 가지는 트랜지스터는 하나의 트랜지스터가 하나의 메모리 셀을 구성하기 때문에, 동일한 용량의 반도체 메모리 장치를 두가지 종류의 메모리 셀을 이용하여 제조한다고 가정하면, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 레이아웃 면적이 휠씬 줄어들게 된다.
도1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1, BLK2), 비트 라인 선택기들(10-11 ~ 10-1m, 10-21 ~ 10-2m), 기준 비트 라인 선택기(12-1), 레벨 리미터들(14-1 ~ 14-m, 14-(m+1)), 센스 증폭기들(16-1 ~ 16-m), 기준 전압 발생기(18), 비교기들(COM1 ~ COMm), 래치들(LA1 ~ LAm), 라이트 백 게이트(WBG1 ~ WBGm), 리드 컬럼 선택 게이트들(RG1 ~ RGm), 라이트 컬럼 선택 게이트들(WG1 ~ WGm), 및 기준 라이트 컬럼 선택 게이트(RWG)로 구성되어 있다.
도1에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1, BLK2) 각각의 메모리 셀들(MC) 및 기준 메모리 셀들(RMC)은 라이트 동작시에 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 소정 레벨보다 높은 레벨의 전압(예를 들면, 1.5V)이 인가되면 임펙트 이온화(impact ionization)에 의해서 많은 수의 전자-홀 쌍들이 메모리 셀을 이루는 NMOS트랜지스터의 드레인 근처에서 생성되고, 이 쌍들중에 전자들은 NMOS트랜지스터의 드레인으로 흡수되고 정공들은 플로팅 바디에 저장되어 데이터 "1"이 라이트된다. 즉, 데이터 "1"을 라이트할 때 NMOS트랜지스터는 포화 영역에서 동작한다. 반면에, 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 소정 레벨보다 낮은 레벨의 전압(예를 들면, -1.5V)이 인가되면 NMOS트랜지스터의 플로팅 바디와 드레인이 순방향으로 바이어스되고, 이에 따라 플로팅 바디에 저장된 대부분의 정공들이 드레인으로 방출되어 데이터 "0"이 라이트된다. 데이터 "1"이 저장되면 NMOS트랜지스터의 문턱전 압이 감소되고, 데이터 "0"이 저장되면 NMOS트랜지스터의 문턱전압이 증가된다. 그리고, 리드 동작시에 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 트랜지스터를 선형 영역에서 동작하도록 하기 위한 전압(예를 들면, 0.2V)이 인가되면 해당 비트 라인에 전류 차를 발생하며, 이 전류 차를 감지함에 의해서 데이터 "0"과 데이터 "1"을 리드하게 된다. 메모리 셀이 데이터 "1"을 저장하고 있는 경우에 문턱전압이 낮으므로 데이터 "1"을 리드하는 경우의 비트 라인 전류가 커지고, 데이터 "0"을 저장하고 있는 경우에 문턱전압이 높으므로 데이터 "0"을 리드하는 경우의 비트 라인 전류가 작아진다. 비트 라인 선택기들(10-11 ~ 10-1m, 10-21 ~ 10-2m) 각각은 비트 라인 선택 신호들(BS1 ~ BSk) 각각에 응답하여 서브 메모리 셀 어레이 블록들(SBLK11 ~ SBLK1m, SBLK21 ~ SBLK2m) 각각의 k개의 비트 라인들(BL1 ~ BLk) 중의 하나의 비트 라인을 선택하여 해당 센스 비트 라인(SBL1 ~ SBLm)과 연결한다. 기준 비트 라인 선택기들(12-1, 12-2) 각각은 해당 기준 비트 라인 선택신호(RBS1, 2)에 응답하여 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인들(RBL1, RBL2)을 기준 센스 비트 라인(RSBL)에 연결한다. 레벨 리미터들(14-1 ~ 14-m, 14-(m+1)) 각각은 해당 센스 비트 라인(SBL1 ~ SBLm) 및 기준 센스 비트 라인(RSBL)의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 해당 센스 비트 라인(SBL1 ~ SBLm) 및 기준 센스 비트 라인(RSBL)으로 해당 전류(Ic1 ~ Ic(m+1))가 공급되는 것을 차단한다. 즉, 제한 전압(VBLR)의 레벨을 0.2V정도로 설정하면 레벨 리미터들(14-1 ~ 14-(m+1))에 의해서 리드 동작을 위한 전압이 비트 라인들(BL1 ~ BLk) 및 기준 비트 라인들(RBL1, RBL2)로 인가 되고, 이때 해당 전류(Ic1 ~ Ic(m+1))가 흐르게 한다. 제한 전압(VBLR)의 레벨을 O.2V정도로 낮게 설정하는 이유는 만일 제한 전압(VBLR)의 레벨을 0.2V보다 큰 값으로 설정하면 플로팅 바디를 가지는 NMOS트랜지스터가 포화 상태로 바이어스되고, 이에 따라 데이터 "0"을 리드할 때 임팩트 이온화에 의해서 데이터 "1"로 잘못 리드할 수 있기 때문이다. 기준전압 발생기(18)는 전류(Ic(m+1))에 따른 기준전압(VREF)을 발생한다. 센스 증폭기들(16-1 ~ 16-m) 각각은 해당 전류(Ic1 ~ Icm)를 감지하여 해당 전류(Ic1 ~ Icm)에 따른 전압을 발생한다. 기준전압 발생기(18)로부터 출력되는 기준 전압(VREF)은 센스 증폭기들(16-1 ~ 16-m) 각각으로부터 출력되는 데이터 "0"에 해당하는 전압과 데이터 "1"에 해당하는 전압사이의 전압을 가지게 된다.
도1에 나타낸 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
먼저, 기준 메모리 셀들(RMC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)이 활성화되어 1.5V정도의 전압이 인가되고 기준 비트 라인 선택신호(RBS1)가 활성화되면 기준 비트 라인(RBL1)이 기준 센스 비트 라인(RSBL)에 연결된다. 기준 라이트 컬럼 선택신호(RWCSL)가 활성화되면 NMOS트랜지스터(N7)가 온되고, 이에 따라 라이트 데이터 라인(WD)으로 전송되는 데이터가 기준 비트 라인 선택신호(RSBL)를 통하여 기준 비트 라인(RBL1)으로 전송된다. 이때, 라이트 데이터가 -1.5V정도의 전압을 가지면 워드 라인(WL11)과 기준 비트 라인(RBL1)사이에 연결된 기준 메모리 셀(RMC)에 데이터 "0"가 라이트된다. 이와같은 방법으로, 나머지 워드 라인들과 기준 비트 라인들(RBL1)사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 "0"을 라이트한다.
그리고, 워드 라인들(WL11 ~ WL1n, WL21 ~ WL2n) 각각과 기준 비트 라인(RBL2) 각각의 사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 "1"을 라이트한다. 이때, 라이트 데이터는 1.5V정도의 전압을 가지면 된다.
즉, 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인(RBL1)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "0"가 라이트되고, 기준 비트 라인(RBL2)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "1"이 라이트된다. 그래서, 리드 동작시에 기준 전압(VREF)을 발생하기 위하여 사용된다.
다음으로, 메모리 셀들(MC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결된다. 라이트 컬럼 선택신호(WCSL1)가 활성화되면 NMOS트랜지스터(N6)가 온되고, 이때, 라이트 데이터 라인(WD)으로 -1.5V의 전압이 인가되면, 이 전압이 센스 비트 라인(SBL1)을 통하여 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이 연결된 메모리 셀(MC)에 데이터 "0"이 라이트된다. 반면에, 라이트 데이터 라인(WD)으로 1.5V의 전압이 인가되면 데이터 "1"이 라이트된다. 이와같은 방법으로, 모든 메모리 셀들(MC)에 대한 라이트 동작이 수행된다.
이제, 메모리 셀들(MC)에 대한 리드 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1) 가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결되고, 비트 라인(BL1)으로부터 센스 비트 라인(SBL1)으로 신호가 전송된다. 이때, 기준 비트 라인 선택신호들(RBS1, 2)가 동시에 활성화되고, 이에 따라 기준 비트 라인들(RBL1, 2)이 기준 센스 비트 라인(RSBL)에 연결되고, 기준 비트 라인들(RBL1, 2)로부터 기준 센스 비트 라인(RSBL)으로 신호가 전송된다. 레벨 리미터(14-1)는 센스 비트 라인(SBL1)으로 흐르는 전류에 의해서 센스 비트 라인(SBL1)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a1)로부터 센스 비트 라인(SBL1)으로부터 전류가 흐르는 것을 방지하여 센스 비트 라인(SBL1)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고, 메모리 셀(MC)에 저장된 데이터에 해당하는 전류(Ic1)를 발생한다. 레벨 리미터(14-(m+1))은 기준 센스 비트 라인(RSBL)으로 흐르는 전류에 의해서 기준 센스 비트 라인(RSBL)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a(m+1))로부터 기준 센스 비트 라인(RSBL)으로 전류가 흐르는 것을 방지하여 기준 센스 비트 라인(RSBL)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고 기준 메모리 셀(RMC)에 저장된 데이터에 해당하는 전류(Ic(m+1))를 발생한다. 센스 증폭기(16-1)는 전류(Ic1)를 감지하여 센싱 전압(sn1)을 발생한다. 기준전압 발생기(18)는 전류(Ic(m+1))를 감지하여 기준전압(VREF)을 발생한다. 비교기(COM1)는 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)과 기준전압(VREF)을 비교하여 센싱 데이터를 발생한다. 즉, 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)의 레벨이 기준전압(VREF)의 레벨보다 낮으면 해당 노드(a)로 "하이"레벨 의 신호를 출력하고, 반대로 기준전압(VREF)의 레벨보다 높으면 해당 노드(a)로 "로우"레벨의 신호를 출력한다. 래치(LA1)는 센싱 데이터를 래치한다. 그리고, 리드 컬럼 선택신호(RCSL1)가 활성화되면 NMOS트랜지스터들(N2, N4)가 온되고, 이때, 노드(a)가 "하이"레벨이면 NMOS트랜지스터(N5)가 온되어 "로우"레벨의 데이터를 반전 리드 데이터 라인(RDB)으로 전송하고, 반면에, 노드(b)가 "하이"레벨이면 NMOS트랜지스터(N3)가 온되어 "로우"레벨의 데이터를 리드 데이터 라인(RD)으로 전송한다. 즉, 리드 동작시에 리드 데이터 라인(RD) 또는 반전 리드 데이터 라인(RDB)으로 "로우"레벨의 데이터가 전송된다. 리드 동작이 수행된 후, 라이트 백 신호(WB)가 활성화되면 NMOS트랜지스터(N1)가 온되고, 이에 따라 래치(LA1)의 해당 노드(b)의 "하이"레벨의 데이터가 센스 비트 라인(SBL1)으로 전송되고, 센스 비트 라인(SBL1)의 데이터가 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이에 연결된 데이터 "1"이 저장된 메모리 셀(MC)에 대한 리프레쉬 동작이 수행된다. 이와같은 방법으로, 모든 메모리 셀들(MC)에 대한 리드 동작이 수행된다.
도1에 나타낸 종래의 반도체 메모리 장치는 미국 공개 특허번호 제2003/0231524호에 공개되어 있는 내용을 기초로 작성된 것이며, 플로팅 바디를 가지는 메모리 셀들 및 기준 메모리 셀들을 구비하는 반도체 메모리 장치는 미국 공개 특허번호 제2005/0068807호, 미국 특허번호 제6,567,330호, 및 미국 특허번호 제6,882,008호 등에 소개되어 있다.
그런데, 종래의 플로팅 바디를 가지는 메모리 셀들을 구비하는 반도체 메모리 장치는 리드 동작을 수행하기 위하여 도1에 나타낸 바와 같은 레벨 리미터, 센 스 증폭기, 비교기, 래치, 라이트 백 게이트 등의 복잡한 회로 구성을 가져야 한다는 문제가 있다.
또한, 종래의 반도체 메모리 장치는 리프레쉬 동작 수행시에 리프레쉬 시간이 오래 걸린다는 문제가 있다. 이는 하나의 센스 비트 라인쌍사이에 연결된 리드 동작(리프레쉬 동작)을 수행하기 위하여 사용되는 회로 구성이 k개의 비트 라인쌍들에 공유되기 때문이다. 즉, 하나의 워드 라인을 k번씩 활성화시켜야만 모든 메모리 셀들에 대한 리프레쉬 동작이 수행된다.
본 발명의 목적은 데이터 리드를 위하여 사용되는 회로 구성을 간단화할 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 리프레쉬 동작에 소요되는 시간을 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 목적과 다른 목적을 달성하기 위한 반도체 메모리 장치의 데이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 기준 워드 라인, 제2비트 라인 및 제2소스 라인사이에 연결된 플로팅 바디를 가지는 기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 라이트 동작시 및 리드 동작의 제3기간에 상기 제1비트 라인과 반전 센스 비트 라인사이에 신호를 전 송하고, 상기 리드 동작의 제1기간에 상기 제1비트 라인과 센스 비트 라인사이에 신호를 전송하는 제1아이솔레이션 게이트부, 상기 리드 동작의 제1기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2아이솔레이션 게이트부, 프리차지 동작시에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 라이트 동작 및 상기 리드 동작의 제2 및 제3기간에 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 한다.
상기 제1아이솔레이션 게이트부는 제1아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제1트랜지스터, 및 제2아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2트랜지스터를 구비하고, 상기 제2아이솔레이션 게이트부는 제3아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제3트랜지스터를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 센스 증폭 전압을 인가하고, 상기 리드 동작의 제1기간동안 상기 제1아이솔레이션 제어신호 및 상기 제3아이솔레이션 제어신호를 활성화하고, 상기 라이트 동작시 및 상기 리드 동작의 제2기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 리드 동작의 제3기간동안 상기 제2아이솔레이션 제어 신호를 활성화하고 상기 제1 및 제2센스 증폭 전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 하고, 상기 제1센스 증폭 전압은 포지티브 제1전압을 가지고, 상기 제2센스 증폭 전압은 네거티브 제2전압을 가지는 것을 특징으로 한다. 그리고, 상기 제어부는 기준 라이트 동작시에 상기 제3아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압과는 다른 레벨의 제3센스 증폭 전압을 인가하는 것을 특징으로 하고, 상기 제3센스 증폭 전압은 상기 포지티브 제1전압과 상기 네거티브 제2전압사이의 레벨의 전압을 가지는 것을 특징으로 한다. 또한, 상기 반도체 메모리 장치는 상기 라이트 동작 전후 및 상기 리드 동작의 제1기간 전 및 상기 리드 동작의 제3기간 후에 상기 프리차지 동작을 수행하는 것을 특징으로 한다.
상기 목적과 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 제1워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 제1기준 워드 라인, 상기 제1비트 라인, 및 상기 제1소스 라인사이에 연결된 플로팅 바디를 가지는 제1기준 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 제2워드 라인, 제2비트 라인 및 제2소스 라인에 연결된 플로팅 바디를 가지는 제2메모리 셀들 및 제2기준 워드 라인, 상기 제2비트 라인 및 상기 제2소스 라인사이에 연결된 플로팅 바디를 가지는 제2기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 제1라이트 동작시 및 제1리드 동작의 제3기간에 상기 제1비트 라인과 반전 센스 비트 라인사이에 신호를 전송하고, 제1리드 동작의 제1기간에 상기 제1비트 라인과 센스 비트 라인사 이에 신호를 전송하고, 제2리드 동작의 제3기간에 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제1아이솔레이션 게이트부, 제2라이트 동작시 및 제2리드 동작의 제3기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하고, 제2리드 동작의 제1기간에 상기 제2비트 라인과 상기 센스 비트 라인사이에 신호를 전송하고, 제1리드 동작의 제3기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2아이솔레이션 게이트부, 프리차지 동작시에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 제1 및 제2라이트 동작, 제1 및 제2리드 동작의 제2 및 제3기간에 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 한다.
상기 제1아이솔레이션 게이트부는 제1아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제1트랜지스터, 및 제2아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2트랜지스터를 구비하고, 상기 제2아이솔레이션 게이트부는 제3아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제3트랜지스터, 및 제4아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제4트랜지스터를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 제1라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제1리드 동작의 제1기간동안 상기 제1아이솔레이션 제어신호 및 상기 제4아이솔레이션 제어신호를 활성화하고, 제2 및 제3기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제1리드 동작의 제3기간동안 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 제2라이트 동작시에 상기 제4아이솔레이션 제어신호를 활성화하고, 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제2리드 동작의 제1기간동안 제2아이솔레이션 제어신호 및 상기 제3아이솔레이션 제어신호를 활성화하고, 제2 및 제3기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제2리드 동작의 제3기간동안 상기 제4아이솔레이션 제어신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 하고, 상기 제1센스 증폭 전압은 포지티브 제1전압을 가지고, 상기 제2센스 증폭 전압은 네거티브 제2전압을 가지는 것을 특징으로 한다. 그리고, 상기 제어부는 제1기준 라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압 및 제2센스 증폭 전압과는 다른 레벨의 제3센스 증폭 전압을 인가하고, 제2기준 라이트 동작시에 상기 제4아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압 및 상기 제3센스 증폭 전압을 인가하는 것을 특징으로 하고, 상기 제3센스 증폭 전압은 상기 포지티브 제1전압과 상기 네거티브 제2전압사이의 레벨의 전압을 가지는 것을 특징으로 한다.
상기 반도체 메모리 장치는 상기 제1 및 제2라이트 동작 전후 및 상기 제1 및 제2리드 동작의 제1기간 전 및 상기 제1 및 제2리드 동작의 제3기간 후에 상기 프리차지 동작을 수행하는 것을 특징으로 한다.
상기 제1 및 제2형태의 상기 반도체 메모리 장치는 상기 센스 비트 라인과 데이터 입출력 라인사이에 데이터를 전송하고, 상기 반전 센스 비트 라인과 반전 데이터 입출력 라인사이에 데이터를 전송하는 컬럼 선택 게이트부를 추가적으로 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 상기 반도체 메모리 장치의 상기 센스 증폭부는 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "하이"레벨의 데이터를 센싱하여 상기 제1센스 증폭 전압 레벨로 증폭하는 제1 및 제2PMOS트랜지스터들을 구비하는 PMOS센스 증폭기, 및 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "로우"레벨의 데이터를 센싱하여 상기 제2센스 증폭 전압 레벨로 증폭하는 제1 및 제2NMOS트랜지스터들을 구비하는 NMOS센스 증폭기를 구비하는 것을 특징으로 하고, 상기 프리차지부는 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 프리차지 제어신호에 응답하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인을 상기 프리차지 전압 레벨로 프리차지하는 제3 및 제4NMOS트랜지스터들을 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 제1 및 제2기준 메모리 셀은 상기 제1 및 제2메모리 셀들중 데이터 "1"이 저장된 메모리 셀의 문턱전압보다 높고 데이터 "0"이 저장된 메모리 셀의 문턱전압보다 낮은 문턱전압을 가지는 것을 특징으로 한다.
상기 또 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법은 워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 기준 워드 라인, 제2비트 라인 및 제2소스 라인사이에 연결된 플로팅 바디를 가지며 상기 메모리 셀들중 데이터 "1"이 저장된 메모리 셀과 데이터 "0"이 저장된 메모리 셀의 중간 레벨의 데이터를 저장하는 기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이, 센스 비트 라인 및 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부, 및 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서, 상기 라이트 동작시에 상기 제1비트 라인과 상기 반전 센스 비트 라인을 연결하고, 상기 센스 증폭부에 의해서 증폭된 상기 반전 센스 비트 라인의 전압 레벨을 상기 제1비트 라인으로 전송하고, 상기 리드 동작의 제1기간에 상기 제1비트 라인과 상기 센스 비트 라인을 연결하고, 상기 제2비트 라인과 상기 반전 센스 비트 라인을 연결하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 전압 차를 발생하고, 상기 리드 동작의 제2 및 제3기간에 상기 센스 증폭부에 의해서 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 상기 제1 및 제2센스 증폭 전압 레벨로 증폭하고, 상기 반전 센스 비트 라인과 상기 제1비트 라인을 연결하는 것을 특징으로 한다.
상기 데이터 라이트 및 리드 방법은 상기 라이트 동작의 전후, 상기 리드 동 작의 제1기간 전, 및 상기 리드 동작의 제3기간 후에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 상기 프리차지부에 의해서 상기 프리차지 전압 레벨로 프리차지하는 것을 특징으로 한다.
상기 라이트 동작시에 상기 워드 라인이 활성화된 상태에서 상기 반전 센스 비트 라인의 전압 레벨이 포지티브 전압이면 상기 메모리 셀이 임팩트 이온화에 의해서 데이터 "1"이 라이트되고, 상기 워드 라인이 활성화된 상태에서 상기 반전 센스 비트 라인의 전압 레벨이 네거티브 전압이면 상기 메모리 셀이 순방향 바이어스에 의해서 데이터 "0"이 라이트되는 것을 특징으로 한다.
상기 리드 동작의 제2기간에 상기 제1비트 라인과 상기 센스 비트 라인사이의 연결을 끊고, 상기 제2비트 라인과 상기 반전 센스 비트 라인사이의 연결을 끊고, 상기 리드 동작의 제3기간에 상기 제1비트 라인과 상기 반전 센스 비트 라인을 연결하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(100), 로우 디코더(110), 컬럼 디코더(120), 및 제어부(130)로 구성되며, 메모리 셀 어레이(100)는 메모리 셀 어레이 블록들(BLK0 ~ BLK(k+1)), 아이솔레이션 게이트들(IS0 ~ IS(k+1)), 프리차지 회로(PRE), 센스 증폭기(PSA, NSA), 및 컬럼 선택 게이트(CSG)로 구성되어 있다.
도2에서, SA로 나타낸 블록은 프리차지 회로(PRE), 비트 라인 센스 증폭기(PSA, NSA), 및 컬럼 선택 게이트(CSG)를 포함하는 구성을 나타내는 것이다.
그리고, 프리차지 회로(PRE)는 NMOS트랜지스터들(N1, N2)로 구성되고, 센스 증폭기는 PMOS센스 증폭기(PSA)와 NMOS센스 증폭기(NSA)로 구성되며, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N3, N4)로 구성되고, 컬럼 선택 게이트(CSG)는 NMOS트랜지스터들(N5, N6)로 구성되어 있다. 아이솔레이션 게이트들(IS1 ~ ISk) 각각은 NMOS트랜지스터들(N7, N8)로 구성되어 있다.
도2의 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1 ~ BLKk)의 좌우에 배치된 2쌍의 데이터 라인들을 통하여 2쌍의 데이터를 입출력하는 경우의 구성을 나타낸 것이다.
도2에서, 메모리 셀 어레이 블록들(BLK1 ~ BLKk) 각각은 기준 워드 라인(RWL)과 워드 라인들(WL11 ~ WL1n)에 각각 연결된 게이트와 비트 라인들(BL1, BL2, ...)에 각각 연결된 드레인과 공통 소스 라인에 공통 연결된 소스를 가지는 플로팅 바디를 가지는 기준 NMOS트랜지스터들(RM)과 NMOS트랜지스터들(M)로 구성되어 있다. 메모리 셀 어레이 블록들(BLK0, BLK(k+1)) 각각은 기준 워드 라인들(RWLO, RWL(k+1))에 각각 연결된 게이트와 비트 라인들(BL1, BL2, ...)에 각각 연결된 드레인과 공통 소스 라인에 공통 연결된 소스를 가지는 플로팅 바디를 가지는 기준 NMOS트랜지스터들(RM)로 구성되어 있다. 기준 NMOS트랜지스터들(RM)은 기준 메모리 셀들을 구성하고, NMOS트랜지스터들(M)은 메모리 셀들을 구성한다. 그리고, 공통 소스 라인은 접지전압에 공통으로 연결되어 있다.
도2에서, 메모리 셀 어레이 블록들(BLK0, BLK(k+1))이 메모리 셀 어레이 블록들(BLK1 ~ BLKk)과 다른 구성을 가지는 것으로 도시하였으나, 동일한 구성을 가지도록 구성할 수도 있다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1 ~ BLKk) 각각의 메모리 셀들(M)은 라이트 동작시에 해당 워드 라인(WL11 ~ WLkn)으로 소정 레벨의 전압(예를 들면, 1.6V)이 인가되고, 해당 비트 라인(BL1, BL2, ...)으로 소정 레벨보다 높은 레벨의 전압(예를 들면, 2.3V)이 인가되면 데이터 "0"이 라이트되고, 해당 워드 라인(WL1 ~ WLkn)으로 소정 레벨의 전압(예를 들면, 1.6V)이 인가되고, 해당 비트 라인(BL1, BL2, ...)으로 소정 레벨보다 낮은 레벨의 전압(예를 들면, -2.3V)이 인가되면 데이터 "1"이 라이트된다. 또한, 기준 메모리 셀들(RM)은 기준 라이트 동작시에 모든 워드 라인(RWL1 ~ RWLk)으로 소정 레벨의 전압(예를 들면, 1.6V)이 인가되고, 해당 비트 라인(BL1, BL2, ...)으로 소정 레벨의 전압(예를 들면, 1.6V)이 인가되면 데이터 "0"과 데이터 "1"의 중간 레벨의 데이터가 라이트된다. 이에 따라, 데이터 "1"이 저장된 메모리 셀(M)의 문턱전압은 낮고, 데이터 "0"이 저장된 메모리 셀(M)의 문턱전압은 높고, 데이터 "1"과 데이터 "0"의 중간 레벨의 데이터가 저장된 메모리 셀(M)의 문턱전압은 중간 값을 가지게 된다. 그리고, 리드 동작시에 해당 워드 라인(WL11 ~ WLkn)으로 소정 레벨의 전압(예를 들면, 1.6V)이 인가되면 해당 비트 라인(BL1, BL2, ...)으로 흐르는 전류가 달라지게 된다. 아이솔레이션 게이트들(IS1 ~ ISk)의 NMOS트랜지스터들(N7) 각각은 해당 아이솔레이션 제어신호들((IE1L1, IE1R1) ~ (IEkL1, IEkR1)) 각각에 응답하여 온된다. 그리고, 아이솔레이션 게이트들(IS1 ~ ISk)의 NMOS트랜지스터들(N8) 각각은 해당 아이솔레이션 제어신호들((IE1L2, IE1R2) ~ (IEkL2, IEkR2)) 각각에 응답하여 온된다. 프리차지 회로(PRE)는 프리차지 제어신호(VPRE)에 응답하여 해당 센스 비트 라인쌍((SBL1, SBL1B), (SBL2, SBL2B), ...)을 프리차지 전압(VBL)레벨로 프리차지한다. PMOS센스 증폭기(PSA)는 해당 비트 라인쌍((BL1, BL1B), (BL2, BL2B), ...)의 하나의 라인의 "로우"레벨의 전압을 감지하여 전압(LA) 레벨로 증폭한다. NMOS센스 증폭기(NSA)는 해당 비트 라인쌍((BL1, BL1B), (BL2, BL2B), ...)의 하나의 라인의 "하이"레벨의 전압을 감지하여 전압(LAB) 레벨로 증폭한다. 예를 들면, 라이트 동작과 리드 동작시에 전압들(LA, LAB)은 각각 2.3V와 -2.3V가 되고, 기준 라이트 동작시에 전압들(LA, LAB)은 각각 1.6V와 0V(또는 -2.3V)가 된다. 컬럼 선택 게이트들(CSG)은 해당 컬럼 선택 신호(CSL1 ~ CSLm)을 통하여 전송되는 해당 컬럼 선택신호에 응답하여 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)과 해당 데이터 라인쌍((D1, D1B), (D12, D12B), ..., (DOk, DOkB))사이에 데이터를 전송한다. 로우 디코더(110)는 액티브 명령(ACT)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL11 ~ WLkn)중의 하나의 워드 라인을 선택하고, 기준 라이트 명령(RWR)에 응답하여 기준 워드 라인들(RWL1 ~ RWLk)을 동시에 선택한다. 컬럼 디코더(120)는 리드 명령(RD) 또는 라이트 명령(WR)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인들(CSL1 ~ CSLm)중의 하나의 컬럼 선택 신호 라인을 선택한다. 제어부(130)는 액티브 명령(ACT)과 함께 인가되는 제2로우 어드레스(RA2)를 입력하고, 기준 라이트 명령(RWR)에 응답하여 모든 메모리 셀 어레이 블록들(BLK0 ~ BLK(k+1))의 좌우의 아이솔레이션 게이트들(IS0 ~ IS(k+1))의 NMOS트랜지스터들(N8)을 온하기 위하여 아이솔레이션 제어신호들(IE0R2, IE1L2, ..., IE(k+1)L2)을 활성화하고, 프리차지 제어신호(VPRE)를 비활성화하고 모든 센스 증폭 회로들로 센스 증폭 전압들(LA, LAB)을 인가한다. 예를 들면, 2.3V, 1.6V의 센스 증폭 전압들(LA, LAB)을 인가한다. 또한, 제어부(130)는 라이트 명령(WR)에 응답하여 프리차지 제어신호(VPRE)를 비활성화하고, 제2로우 어드레스(RA2)가 지정하는 해당 메모리 셀 어레이 블록의 좌우의 해당 아이솔레이션 게이트들의 NMOS트랜지스터들(N8) 및 해당 메모리 셀 어레이 블록의 좌우에 인접한 메모리 셀 어레이 블록들의 해당 아이솔레이션 게이트들의 NMOS트랜지스터들(N7)을 온하기 위하여 해당 아이솔레이션 제어신호들을 활성화하고, 해당 메모리 셀 어레이 블록의 좌우의 센스 증폭 회로들로 센스 증폭 전압들(LA, LAB)을 인가한다. 예를 들면, 2.3V, -2.3V의 센스 증폭 전압들(LA, LAB)을 인가한다. 그리고, 제어부(130)는 리드 명령(RD)에 응답하여 제1기간에 프리차지 제어신호(VPRE)를 비활성화하고, 제2로우 어드레스(RA2)가 지정하는 해당 메모리 셀 어레이 블록의 좌우의 해당 아이솔레이션 게이트들의 NMOS트랜지스터들(N7) 및 해당 메모리 셀 어레이 블록의 좌우에 인접한 메모리 셀 어레이 블록들의 해당 아이솔레이션 게이트들의 NMOS트랜지스터들(N8)을 온하기 위하여 해당 아이솔레이션 제어신호들을 활성화하고, 제2기간에 제2로우 어드레스(RA2)가 지정하는 해당 메모리 셀 어레이 블록의 좌우의 센스 증폭회로들로 센스 증폭 전압들 (LA, LAB)을 인가하고, 제3기간에 해당 메모리 셀 어레이 블록의 좌우의 해당 아이솔레이션 게이트들의 NMOS트랜지스터들(N8)을 온하기 위하여 해당 아이솔레이션 제어신호들을 활성화한다. 제어부(130)는 기준 라이트 동작, 라이트 동작 및 리드 동작이 수행되기 전후에 프리차지 제어신호(VPRE)를 활성화하고, 소정 레벨의 프리차지 전압, 예를 들면, 1.2V 또는 1.6V의 전압을 인가한다.
도3은 도2에 나타낸 반도체 메모리 장치의 기준 라이트 동작을 설명하기 위한 실시예의 동작 타이밍도이다.
기준 라이트 명령(RWR)이 인가되면, 로우 디코더(110)는 모든 기준 워드 라인들(RWL0 ~ RWL(k+1))을 선택하기 위하여 모든 기준 워드 라인 선택신호들을 활성화한다. 예를 들면, 기준 워드 라인들(RWL0 ~ RWL(k+1))로 1.6V의 전압을 인가한다. 제어부(130)는 아이솔레이션 제어신호들(IE0R2, IE1L2, IE1R2, ..., IE(k+1)L2)을 활성화하고, 모든 센스 증폭회로(SA)의 센싱 동작을 인에이블하기 위한 소정 레벨의 전압들(LA, LAB)을 인가한다. 예를 들면, 2.3V의 전압(LA)과 0V 또는 1.6V의 전압(LAB)을 인가한다. 그러면, 아이솔레이션 게이트들(IS0 ~ IS(k+1))의 NMOS트랜지스터(N8)가 온된다. 그리고, 컬럼 디코더(120)는 모든 컬럼 선택 신호 라인들(CSL1 ~ CSLm)을 선택하기 위하여 모든 컬럼 선택신호들을 활성화한다. 그러면, 모든 컬럼 선택 게이트들(CSG)의 NMOS트랜지스터들(N5, N6)이 온된다. 이때, 모든 데이터 입출력 라인쌍들(DO1/B ~ DOk/B)을 통하여 "하이"레벨과 "로우"레벨의 데이터 쌍이 인가되면 모든 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)사이에 전압 차가 발생되고, 이 전압 차는 PMOS센스 증폭기(PSA)와 NMOS센스 증폭기(NSA)에 의해서 증폭되어 모든 센스 비트 라인들(SBL1, SBL2, ...)로 전압(LA)을 전송하고, 모든 반전 센스 비트 라인들(SBL1B, SBL2B, ...)로 전압(LAB)을 전송한다. 이에 따라, 모든 비트 라인들(BL1, BL2, ...)로도 전압(LAB)이 전송된다. 그러면, 모든 기준 메모리 셀들(RM)에 데이터 "1"과 데이터 "0"의 중간 레벨의 데이터가 저장되고, 이에 따라 모든 기준 메모리 셀들(RM)은 데이터 "1"이 저장된 셀의 문턱전압과 데이터 "0"이 저장된 메모리 셀의 문턱전압의 중간 레벨의 문턱전압을 가지게 된다.
상술한 바와 같은 방법으로, 모든 기준 메모리 셀들(RM)에 대한 기준 라이트 동작이 수행된다.
도4는 도2에 나타낸 반도체 메모리 장치의 라이트 동작을 설명하기 위한 실시예의 동작 타이밍도로서, 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL11)과 비트 라인들(BL1, BL2)에 연결된 메모리 셀들(M)에 각각 데이터 "1"과 데이터 "0"을 라이트하는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
액티브 명령(WR)과 제1 및 제2로우 어드레스(RA1, RA2)가 인가되면, 로우 디코더(110)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11)을 활성화한다. 예를 들면, 워드 라인(WL11)으로 1.6V의 전압을 인가한다. 제어부(130)는 제2로우 어드레스(RA2)를 디코딩하여 2아이솔레이션 제어신호들(IE1L2, IE1R2)을 활성화한다. 그리고, 라이트 명령(WR)과 함께 컬럼 어드레스(CA)가 인가되면, 컬럼 디코더(120)는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 활성화한다. 제어부(130)는 라이트 명령(WR)이 인가되면 메모리 셀 어레이 블록(BLK1)의 좌 우의 센스 증폭회로(10)의 동작을 인에이블하기 위한 전압들(LA, LAB)을 인가한다. 예를 들면, 2.3V, -2.3V의 전압들(LA, LAB)을 인가한다. 이에 따라, 메모리 셀 어레이 블록(BLK1)의 좌우의 컬럼 선택 게이트들(CSG)이 온되고, 좌우의 아이솔레이션 게이트들(IS1)의 NMOS트랜지스터(N8)가 온된다. 그래서, 데이터 라인쌍들((D1, D1B), (D12, D12B))이 해당 센스 비트 라인쌍((SBL1, SBL1B), (SBL2, SBL2B))에 연결되고, 해당 반전 센스 비트 라인(SBL1B, SBL2B)은 메모리 셀 어레이 블록(BLK1)의 해당 비트 라인(BL1, BL2)에 연결된다. 따라서, 데이터 라인쌍(D1, D1B)의 "로우"레벨과 "하이"레벨의 데이터 쌍이 센스 비트 라인쌍(SBL2, SBL2B)으로 전송되고, 데이터 라인쌍(D12, D12B)의 "하이"레벨과 "로우"레벨의 데이터 쌍이 센스 비트 라인쌍(SBL1, SBL1B)으로 전송된다. 그러면, 센스 증폭기들(PSA, NSA)에 의해서 센스 비트 라인쌍((SBL1, SBL1B), (SBL2, SBL2B))의 전압이 증폭된다. 예를 들면, 센스 비트 라인쌍(SBL1, SBL1B)은 2.3V, -2.3V로 증폭되고, 센스 비트 라인쌍(SBL2, SBL2B)은 -2.3V, 2.3V로 증폭된다. 이에 따라, 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL11)과 비트 라인(BL1)에 연결된 메모리 셀(M)에 데이터 "1"이 라이트되고, 워드 라인(WL11)과 비트 라인(BL2)에 연결된 메모리 셀(M)에 데이터 "0"이 라이트된다.
상술한 바와 같은 방법으로, 메모리 셀들(M)에 대한 라이트 동작이 수행되게 된다.
도5는 도2에 나타낸 반도체 메모리 장치의 리드 동작을 설명하기 위한 실시예의 동작 타이밍도로서, 메모리 셀 어레이 블록(BLK1))의 워드 라인(WL11)과 비트 라인들(BL1, BL2)에 연결된 메모리 셀들(M)에 각각 데이터 "1"과 데이터 "0"을 리드하는 경우의 동작을 설명하기 위한 동작 타이밍도이다.
액티브 명령(WR)과 제1 및 제2로우 어드레스(RA1, RA2)가 인가되면, 로우 디코더(110)는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인(WL11) 및 기준 워드 라인들(RWL0, RWL2)을 활성화한다. 예를 들면, 워드 라인(WL11) 및 기준 워드 라인들(RWL0, RWL2)로 1.6V의 전압을 인가한다. 제어부(130)는 제2로우 어드레스(RA2)를 디코딩하여 아이솔레이션 제어신호들(IE1L1, IE1R1, IE0R2, IE2L2)을 활성화한다.
즉, 기간(T1)에서, 워드 라인(WL11), 아이솔레이션 제어신호들(IE1L1, IE1R1, IE0R2, IE2L2)가 활성화된다. 그러면, 메모리 셀 어레이 블록(BLK1)의 좌우의 아이솔레이션 게이트들(IS1)의 NMOS트랜지스터(N7)와 아이솔레이션 게이트들(IS0, IS2)의 NMOS트랜지스터들(N8)이 온된다. 그리고, 메모리 셀 어레이 블록(BLK1)의 비트 라인(BL1)의 전압은 프리차지 전압(VBL)에서 데이터 "1"이 저장된 메모리 셀(M)의 문턱전압(Vth1)을 뺀 전압(VBL-Vth1)이 되고, 비트 라인(BL2)의 전압은 프리차지 전압(VBL)에서 데이터 "0"이 저장된 메모리 셀(M)의 문턱전압(Vth0)을 뺀 전압(VBL-Vth0)이 되고, 해당 비트 라인(BL1, BL2)의 전압이 해당 센스 비트 라인(SBL1, SBL2)의 전압이 된다. 메모리 셀 어레이 블록(BLK2)의 비트 라인(BL1)과 메모리 셀 어레이 블록(BLK0)의 비트 라인(BL2)의 전압은 프리차지 전압(VBL)에서 데이터 "1"과 데이터 "0"사이의 레벨의 데이터가 저장된 기준 메모리 셀(RM)의 문턱전압(Vth(1/2))을 뺀 전압(VBL-Vth(1/2))이 되고, 해당 비트 라인(BL1, BL2)의 전압이 해당 반전 센스 비트 라인(SBL1B, SBL2B)의 전압이 된다.
결과적으로, 데이터 "1"이 저장된 메모리 셀(M)의 문턱전압(Vth1)이 데이터 "0"이 저장된 메모리 셀(M)의 문턱전압(Vth0)보다 낮으므로, 센스 비트 라인(SBL1)의 전압이 반전 센스 비트 라인(SBL1B)의 전압보다 높고, 센스 비트 라인(SBL2)의 전압이 반전 센스 비트 라인(SBL2B)의 전압보다 낮아지게 된다. 기간(T1)에서, 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B)) 각각의 사이에 전압 차가 발생된다.
제어부(130)는 리드 명령(RD)에 응답하여 아이솔레이션 제어신호들(IE1L1, IE1R1, IE0R2, IE2L2)을 비활성화하고, 메모리 셀 어레이 블록(BLK1)의 좌우의 센스 증폭회로(10)의 동작을 인에이블하기 위한 전압들(LA, LAB)을 인가한다. 예를 들면, 2.3V, -2.3V의 전압들(LA, LAB)을 인가한다.
즉, 기간(T2)에서, 아이솔레이션 제어신호들(IE1L1, IE1R1, IE0R2, IE2L2)이 비활성화되고, 전압들(LA, LAB)이 인가된다. 그러면, 아이솔레이션 게이트들(IS1)의 NMOS트랜지스터들(N7), 및 아이솔레이션 게이트들(IS0, IS2)의 NMOS트랜지스터들(N8)이 오프된다. 그리고, 메모리 셀 어레이 블록(BLK1)의 좌우의 PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 센싱 동작을 수행하여 메모리 셀 어레이 블록(BLK1)의 우측의 센스 비트 라인쌍(SBL1, SBL1B)을 2.3V, -2.3V로 만들고, 좌측의 센스 비트 라인쌍(SBL2, SBL2B)을 -2.3V, 2.3V로 만든다.
기간(T2)에서, 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))에 대한 센싱 및 증폭 동작이 수행된다.
제어부(130)는 기간(T2) 후에 아이솔레이션 제어신호들(IE1R1, IE1L1)를 활성화한다. 컬럼 디코더(120)는 리드 명령(RD)과 함께 인가되는 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택 신호 라인(CSL1)을 활성화한다.
즉, 기간(T3)에서, 아이솔레이션 제어신호들(IE1R1, IE1L1)이 활성화되고, 컬럼 선택 신호 라인(CSL1)이 활성화된다. 그러면, 아이솔레이션 게이트들(IS1)의 NMOS트랜지스터들(N8)이 온된다. 이에 따라, 반전 센스 비트 라인(SBL1B)의 -2.3V가 비트 라인(BL1)으로 전송되고, 반전 센스 비트 라인(SBL2B)의 2.3V가 비트 라인(BL2)로 전송된다. 따라서, 메모리 셀 어레이 블록(BLK1)의 워드 라인(WL11)과 비트 라인(BL1)사이에 연결된 메모리 셀(M)에 데이터 "1"이 재저장되고, 워드 라인(WL11)과 비트 라인(BL2)사이에 연결된 메모리 셀(M)에 데이터 "0"이 재저장된다. 또한, 컬럼 선택 선택 게이트들(CSG)이 온되어 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B))의 데이터를 해당 데이터 라인쌍((D1, D1B), (D12, D12B))으로 전송한다. 즉, 기간(T3)에서, 메모리 셀들(M)에 대한 데이터 재저장 및 전송 동작이 수행된다.
상술한 바와 같은 동작을 수행함에 의해서 리드 동작이 완료된다.
그리고, 기준 라이트 동작, 라이트 동작, 및 리드 동작의 전과 후에 제어부(130)는 비트 라인들(BL1, BL2, ...) 및 센스 비트 라인쌍들((SBL1, SBL1B), (SBL2, SBL2B), ...)을 프리차지하기 위하여 프리차지 제어신호(VPRE)를 활성화하고 프리차지 전압(VBL)을 인가한다.
본 발명의 반도체 메모리 장치의 메모리 셀들(M)에 대한 리프레쉬 동작은 컬 럼 선택 신호 라인들을 활성화하기 위한 컬럼 선택 신호들을 활성화하지 않는 것을 제외하면 리드 동작과 동일하게 수행된다. 그리고, 본 발명의 반도체 메모리 장치의 기준 메모리 셀들(RM)에 대한 리프레쉬 동작은 메모리 셀들(M)에 대한 리프레쉬 동작과 유사한 방법으로 수행될 수 있다. 즉, 컬럼 선택 게이트들(CSG)을 활성화하기 위한 컬럼 선택 신호 라인들을 활성화하지 않고, 센스 증폭회로(SA)로 인가되는 전압을 기준 라이트 동작시에 인가되는 전압과 동일한 전압을 인가함에 의해서 기준 메모리 셀들(RM)에 대한 리프레쉬 동작을 수행한다.
본 발명의 반도체 메모리 장치는 하나의 비트 라인에 하나의 센스 증폭회로가 대응되게 구성되어 있기 때문에 리프레쉬 동작을 수행하는 경우에 워드 라인을 한번만 활성화시키면 워드 라인에 연결된 모든 메모리 셀들(MC)에 대한 리프레쉬 동작이 수행된다.
따라서, 본 발명의 반도체 메모리 장치는 리프레쉬 동작을 수행하는 경우에 워드 라인을 한번씩만 활성화시키면 되기 때문에 리프레쉬 동작에 소요되는 시간을 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 데이터 리드를 위하여 사용되는 센스 증폭 회로의 구성이 단순화되고, 리프레쉬 동작에 소요되는 시간을 줄일 수 있다.

Claims (28)

  1. 워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 기준 워드 라인, 제2비트 라인 및 제2소스 라인사이에 연결된 플로팅 바디를 가지는 기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이;
    라이트 동작시 및 리드 동작의 제3기간에 상기 제1비트 라인과 반전 센스 비트 라인사이에 신호를 전송하고, 상기 리드 동작의 제1기간에 상기 제1비트 라인과 센스 비트 라인사이에 신호를 전송하는 제1아이솔레이션 게이트부;
    상기 리드 동작의 제1기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2아이솔레이션 게이트부;
    프리차지 동작시에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부; 및
    상기 라이트 동작 및 상기 리드 동작의 제2 및 제3기간에 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    상기 센스 비트 라인과 데이터 입출력 라인사이에 데이터를 전송하고, 상기 반전 센스 비트 라인과 반전 데이터 입출력 라인사이에 데이터를 전송하는 컬럼 선 택 게이트부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 센스 증폭부는
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "하이"레벨의 데이터를 센싱하여 상기 제1센스 증폭 전압 레벨로 증폭하는 제1 및 제2PMOS트랜지스터들을 구비하는 PMOS센스 증폭기; 및
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "로우"레벨의 데이터를 센싱하여 상기 제2센스 증폭 전압 레벨로 증폭하는 제1 및 제2NMOS트랜지스터들을 구비하는 NMOS센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 프리차지부는
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 프리차지 제어신호에 응답하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인을 상기 프리차지 전압 레벨로 프리차지하는 제3 및 제4NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서, 상기 기준 메모리 셀은
    상기 메모리 셀들중 데이터 "1"이 저장된 메모리 셀의 문턱전압보다 높고 데 이터 "0"이 저장된 메모리 셀의 문턱전압보다 낮은 문턱전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 제1아이솔레이션 게이트부는
    제1아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제1트랜지스터; 및
    제2아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 제2아이솔레이션 게이트부는
    제3아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제3트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 센스 증폭 전압을 인가하고,
    상기 리드 동작의 제1기간동안 상기 제1아이솔레이션 제어신호 및 상기 제3아이솔레이션 제어신호를 활성화하고,
    상기 라이트 동작시 및 상기 리드 동작의 제2기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고,
    상기 리드 동작의 제3기간동안 상기 제2아이솔레이션 제어신호를 활성화하고 상기 제1 및 제2센스 증폭 전압을 인가하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제1센스 증폭 전압은 포지티브 제1전압을 가지고, 상기 제2센스 증폭 전압은 네거티브 제2전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 제어부는
    기준 라이트 동작시에 상기 제3아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압과는 다른 레벨의 제3센스 증폭 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 제3센스 증폭 전압은
    상기 포지티브 제1전압과 상기 네거티브 제2전압사이의 레벨의 전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 라이트 동작 전후 및 상기 리드 동작의 제1기간 전 및 상기 리드 동작의 제3기간 후에 상기 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제1워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 제1기준 워드 라인, 상기 제1비트 라인, 및 상기 제1소스 라인사이에 연결된 플로팅 바디를 가지는 제1기준 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 제2워드 라인, 제2비트 라인 및 제2소스 라인에 연결된 플로팅 바디를 가지는 제2메모리 셀들 및 제2기준 워드 라인, 상기 제2비트 라인 및 상기 제2소스 라인사이에 연결된 플로팅 바디를 가지는 제2기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이;
    제1라이트 동작시 및 제1리드 동작의 제3기간에 상기 제1비트 라인과 반전 센스 비트 라인사이에 신호를 전송하고, 제1리드 동작의 제1기간에 상기 제1비트 라인과 센스 비트 라인사이에 신호를 전송하고, 제2리드 동작의 제3기간에 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제1아이솔레이션 게이트부;
    제2라이트 동작시 및 제2리드 동작의 제3기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하고, 제2리드 동작의 제1기간에 상기 제2비트 라인과 상기 센스 비트 라인사이에 신호를 전송하고, 제1리드 동작의 제3기간에 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2아 이솔레이션 게이트부;
    프리차지 동작시에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부; 및
    제1 및 제2라이트 동작, 제1 및 제2리드 동작의 제2 및 제3기간에 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 반도체 메모리 장치는
    상기 센스 비트 라인과 데이터 입출력 라인사이에 데이터를 전송하고, 상기 반전 센스 비트 라인과 반전 데이터 입출력 라인사이에 데이터를 전송하는 컬럼 선택 게이트부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 센스 증폭부는
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "하이"레벨의 데이터를 센싱하여 상기 제1센스 증폭 전압 레벨로 증폭하는 제1 및 제2PMOS트랜지스터들을 구비하는 PMOS센스 증폭기; 및
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 상기 센스 비트 라인 또는 상기 반전 센스 비트 라인의 "로우"레벨의 데이터를 센싱하여 상기 제2센스 증폭 전압 레벨로 증폭하는 제1 및 제2NMOS트랜지스터들을 구비 하는 NMOS센스 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 프리차지부는
    상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 직렬 연결되고, 프리차지 제어신호에 응답하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인을 상기 프리차지 전압 레벨로 프리차지하는 제3 및 제4NMOS트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제13항에 있어서, 상기 제1 및 제2기준 메모리 셀들은
    상기 제1 및 제2메모리 셀들중 데이터 "1"이 저장된 메모리 셀의 문턱전압보다 높고 데이터 "0"이 저장된 메모리 셀의 문턱전압보다 낮은 문턱전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 제1아이솔레이션 게이트부는
    제1아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제1트랜지스터; 및
    제2아이솔레이션 제어신호에 응답하여 상기 제1비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제2트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 제2아이솔레이션 게이트부는
    제3아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 센스 비트 라인사이에 신호를 전송하는 제3트랜지스터; 및
    제4아이솔레이션 제어신호에 응답하여 상기 제2비트 라인과 상기 반전 센스 비트 라인사이에 신호를 전송하는 제4트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 반도체 메모리 장치는
    상기 제1라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 제1 및 제2센스 증폭 전압을 인가하고,
    상기 제1리드 동작의 제1기간동안 상기 제1아이솔레이션 제어신호 및 상기 제4아이솔레이션 제어신호를 활성화하고, 제2 및 제3기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제1리드 동작의 제3기간동안 상기 제2아이솔레이션 제어신호를 활성화하고,
    상기 제2라이트 동작시에 상기 제4아이솔레이션 제어신호를 활성화하고, 상기 제1 및 제2센스 증폭 전압을 인가하고,
    상기 제2리드 동작의 제1기간동안 제2아이솔레이션 제어신호 및 상기 제3아이솔레이션 제어신호를 활성화하고, 제2 및 제3기간동안 상기 제1 및 제2센스 증폭 전압을 인가하고, 상기 제2리드 동작의 제3기간동안 상기 제4아이솔레이션 제어신호를 활성화하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 제1센스 증폭 전압은 포지티브 제1전압을 가지고, 상기 제2센스 증폭 전압은 네거티브 제2전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 제어부는
    제1기준 라이트 동작시에 상기 제2아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압 및 제2센스 증폭 전압과는 다른 레벨의 제3센스 증폭 전압을 인가하고,
    제2기준 라이트 동작시에 상기 제4아이솔레이션 제어신호를 활성화하고, 상기 제1센스 증폭 전압 및 상기 제3센스 증폭 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 제3센스 증폭 전압은
    상기 포지티브 제1전압과 상기 네거티브 제2전압사이의 레벨의 전압을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제13항에 있어서, 상기 반도체 메모리 장치는
    상기 제1 및 제2라이트 동작 전후 및 상기 제1 및 제2리드 동작의 제1기간 전 및 상기 제1 및 제2리드 동작의 제3기간 후에 상기 프리차지 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  25. 워드 라인, 제1비트 라인 및 제1소스 라인사이에 연결된 플로팅 바디를 가지는 메모리 셀들을 구비하는 제1메모리 셀 어레이 블록과 기준 워드 라인, 제2비트 라인 및 제2소스 라인사이에 연결된 플로팅 바디를 가지며 상기 메모리 셀들중 데이터 "1"이 저장된 메모리 셀과 데이터 "0"이 저장된 메모리 셀의 중간 레벨의 데이터를 저장하는 기준 메모리 셀을 구비하는 제2메모리 셀 어레이 블록을 구비하는 메모리 셀 어레이;
    센스 비트 라인 및 반전 센스 비트 라인을 프리차지 전압 레벨로 프리차지하는 프리차지부; 및
    상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 제1 및 제2센스 증폭 전압 레벨로 증폭하는 센스 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서,
    상기 라이트 동작시에 상기 제1비트 라인과 상기 반전 센스 비트 라인을 연결하고, 상기 센스 증폭부에 의해서 증폭된 상기 반전 센스 비트 라인의 전압 레벨을 상기 제1비트 라인으로 전송하고,
    상기 리드 동작의 제1기간에 상기 제1비트 라인과 상기 센스 비트 라인을 연결하고, 상기 제2비트 라인과 상기 반전 센스 비트 라인을 연결하여 상기 센스 비트 라인과 상기 반전 센스 비트 라인사이에 전압 차를 발생하고, 상기 리드 동작의 제2 및 제3기간에 상기 센스 증폭부에 의해서 상기 센스 비트 라인과 상기 반전 센스 비트 라인의 전압을 상기 제1 및 제2센스 증폭 전압 레벨로 증폭하고, 상기 반전 센스 비트 라인과 상기 제1비트 라인을 연결하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  26. 제25항에 있어서, 상기 데이터 라이트 및 리드 방법은
    상기 라이트 동작의 전후, 상기 리드 동작의 제1기간 전, 및 상기 리드 동작의 제3기간 후에 상기 센스 비트 라인 및 상기 반전 센스 비트 라인을 상기 프리차지부에 의해서 상기 프리차지 전압 레벨로 프리차지하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  27. 제25항에 있어서, 상기 라이트 동작시에
    상기 워드 라인이 활성화된 상태에서 상기 반전 센스 비트 라인의 전압 레벨이 포지티브 전압이면 상기 메모리 셀이 임팩트 이온화에 의해서 데이터 "1"이 라이트되고,
    상기 워드 라인이 활성화된 상태에서 상기 반전 센스 비트 라인의 전압 레벨이 네거티브 전압이면 상기 메모리 셀이 순방향 바이어스에 의해서 데이터 "0"이 라이트되는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  28. 제25항에 있어서, 상기 리드 동작의 제2기간에
    상기 제1비트 라인과 상기 센스 비트 라인사이의 연결을 끊고, 상기 제2비트 라인과 상기 반전 센스 비트 라인사이의 연결을 끊고,
    상기 리드 동작의 제3기간에 상기 제1비트 라인과 상기 반전 센스 비트 라인을 연결하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
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