KR100892732B1 - 1-트랜지스터형 디램 구동 방법 - Google Patents

1-트랜지스터형 디램 구동 방법 Download PDF

Info

Publication number
KR100892732B1
KR100892732B1 KR1020080000289A KR20080000289A KR100892732B1 KR 100892732 B1 KR100892732 B1 KR 100892732B1 KR 1020080000289 A KR1020080000289 A KR 1020080000289A KR 20080000289 A KR20080000289 A KR 20080000289A KR 100892732 B1 KR100892732 B1 KR 100892732B1
Authority
KR
South Korea
Prior art keywords
data
voltage
line
transistor
bipolar transistor
Prior art date
Application number
KR1020080000289A
Other languages
English (en)
Inventor
강희복
홍석경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080000289A priority Critical patent/KR100892732B1/ko
Priority to US12/166,753 priority patent/US7724569B2/en
Priority to JP2008191505A priority patent/JP2009163855A/ja
Application granted granted Critical
Publication of KR100892732B1 publication Critical patent/KR100892732B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 1-트랜지스터형 디램 구동 방법은, NMOS 트랜지스터의 워드라인은 비활성화하고 소스라인과 비트라인은 프리차지시켜서 데이터를 유지하는 제 1 홀드 구간; 상기 제 1 홀드 기간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 활성화되고 상기 소스라인은 그라운드 전압으로 천이되며 상기 비트라인의 전압은 멀티 레벨 중 해당 비트의 레벨의 전압으로 천이되어 NMOS 트랜지스터 성분과 바이폴라 트랜지스터 성분을 같이 동작시키는 복합 동작 구간; 상기 복합 동작 구간 이후, 상기 NMOS 트랜지스터의 상기 워드라인의 전압이 음의 전압으로 천이되어서 상기 바이폴라 트랜지스터 성분만 동작시키는 바이폴라 트랜지스터 동작 구간; 및 상기 바이폴라 트랜지스터 동작 구간 후, 상기 NMOS 트랜지스터의 상기 소스라인과 상기 비트라인이 프리차지되어 상기 데이터를 유지하는 제 2 홀드 구간을 포함함으로써 상기 비트라인에 인가된 레벨에 해당하는 상기 비트의 데이터 라이트를 수행하는 기술을 개시한다.
1-트랜지스터, 음의 전압, NMOS트랜지스터

Description

1-트랜지스터형 디램 구동 방법{1-Transistor Type DRAM Driving Method}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 멀티비트 오퍼레이션(Multi-bit operation)을 수행하는 1-트랜지스터형 디램 구동 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 소자는 일반적으로 실리콘 웨이퍼 상에 집적된다. 그러나, 반도체 소자에서 사용되고 있는 실리콘 웨이퍼는 전체 실리콘이 소자의 동작에 이용되는 것이 아니라 단지 표면으로부터 수㎛의 제한된 두께만 소자 동작에 이용된다. 결국, 소자의 동작에 필요한 일부를 제외한 나머지 실리콘 웨이퍼는 전력 소비를 증가시키고, 구동속도(driving speed)를 떨어뜨리는 요인이 된다.
이에, 실리콘 기판에 절연층을 개재해서 수㎛ 두께의 실리콘 단결정층을 형성하여 구성한 SOI(Silicon On Insulator) 웨이퍼의 필요성이 대두되었으며, SOI 웨이퍼에 집적된 반도체 소자는 통상의 실리콘 웨이퍼에 집적된 반도체 소자와 비교해서 작은 접합 용량에 의한 고속화가 가능하고, 낮은 문턱 전압에 의한 저전압화로 인해 고속화 및 저전압화를 충족시킬 수 있는 것으로 보고된 바 있다.
도 1은 종래의 SOI 웨이퍼에 구현된 디램 셀을 도시한 단면도이다. 도 1에 서, SOI 웨이퍼(10)는 실리콘기판(1)과 매몰산화막(2) 및 실리콘층(3)의 적층 구조로 이루어지며, 이러한 SOI 웨이퍼(10)의 실리콘층(3)에 활성영역을 한정하는 소자분리막(11)이 매몰산화막(2)과 접하도록 형성되어 있고, 상기 실리콘층(3)의 활성영역 상부에는 게이트(12)가 형성되며, 그리고, 게이트(12) 양측의 실리콘층(3) 내에 매몰산화막(2)과 접하도록 소오스/드레인 영역(13a, 13b)이 형성된다.
SOI 웨이퍼(10)에 구현된 디램 셀에 있어서, 게이트(12) 아래의 채널영역에 해당하는 플로우팅 바디에 정공(Hole)과 전자(Electron)가 포획되는 것에 의해 데이터 저장이 이루어진다.
예컨데, 도 2a에 도시된 바와 같이, 저장(Store) "1" 상태는 플로우팅 바디에 정공이 많은 상태로 이해될 수 있으며, 도 2b에 도시된 바와 같이, 저장(Store) "0" 상태는 플로우팅 바디에 정공이 적은 상태, 또는, 전자가 많은 상태로 이해될 수 있다. 그리고, 리드 상태에서 1-트랜지스터형 셀은 저장 "1"일 때 저장 "0"일 때보다 많은 양의 센싱 전류가 흐른다.
상술한 종래 SOI 웨이퍼에 구현된 디램 셀은 저전압 상태에서 효과적으로 데이터를 라이트하고 리드할 수 있는 방법의 제시가 필요한 상태이다.
그리고, 상기 1-트랜지스터형 디램 셀의 멀티비트 동작을 안정되게 구동할 수 있는 방법의 제시가 필요하다.
본 발명은 저전압 상태에서 다량의 홀 캐리어를 발생시켜서 멀티비트에 대응 한 라이트 동작 마진을 개선시킬수 있는 1-트랜지스터형 디램의 구동 방법을 제공한다.
본 발명에 따른 1-트랜지스터형 디램의 구동 방법은, NMOS 트랜지스터의 워드라인은 비활성화하고 소스라인과 비트라인은 프리차지시켜서 데이터를 유지하는 제 1 홀드 구간; 상기 제 1 홀드 기간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 활성화되고 상기 소스라인은 그라운드 전압으로 천이되며 상기 비트라인의 전압은 멀티 레벨 중 해당 비트의 레벨의 전압으로 천이되어 NMOS 트랜지스터 성분과 바이폴라 트랜지스터 성분을 같이 동작시키는 복합 동작 구간; 상기 복합 동작 구간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 비활성화되어서 상기 바이폴라 트랜지스터 성분만 동작시키는 바이폴라 트랜지스터 동작 구간; 및 상기 바이폴라 트랜지스터 동작 구간 후, 상기 NMOS 트랜지스터의 상기 소스라인과 상기 비트라인이 프리차지되어 상기 데이터를 유지하는 제 2 홀드 구간을 포함함으로써 상기 비트라인에 인가된 레벨에 해당하는 상기 비트의 데이터 라이트를 수행함을 특징으로 한다.
상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 2비트에 해당하는 4레벨의 전압 레벨 중 어느 하나의 레벨을 갖는 전압이 데이터 라이트를 위하여 인가될 수 있다.
또한, 상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 데이터 "00", "01", "10", "11" 중 어느 하나에 해당하는 레벨의 라이트 전압이 인가될 수 있다.
또한, 본 발명에 따른 1-트랜지스터형 디램의 구동 방법은, NMOS 트랜지스터의 워드라인은 비활성화하고 소스라인과 비트라인은 프리차지시켜서 데이터를 유지하는 제 1 홀드 구간; 상기 제 1 홀드 기간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 활성화되고 상기 소스라인은 그라운드 전압으로 천이되며 상기 비트라인의 전압은 멀티 레벨 중 해당 비트의 레벨의 전압으로 천이되어 NMOS 트랜지스터 성분과 바이폴라 트랜지스터 성분을 같이 동작시키는 복합 동작 구간; 상기 복합 동작 구간 이후, 상기 NMOS 트랜지스터의 상기 워드라인의 전압이 음의 전압으로 천이되어서 상기 바이폴라 트랜지스터 성분만 동작시키는 바이폴라 트랜지스터 동작 구간; 및 상기 바이폴라 트랜지스터 동작 구간 후, 상기 NMOS 트랜지스터의 상기 소스라인과 상기 비트라인이 프리차지되어 상기 데이터를 유지하는 제 2 홀드 구간을 포함함으로써 상기 비트라인에 인가된 레벨에 해당하는 상기 비트의 데이터 라이트를 수행함을 특징으로 한다.
상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 2비트에 해당하는 4레벨의 전압 레벨 중 어느 하나의 레벨을 갖는 전압이 데이터 라이트를 위하여 인가될 수 있다.
상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 데이터 "00", "01", "10", "11" 중 어느 하나에 해당하는 레벨의 라이트 전압이 인가될 수 있다.
본 발명은 다량의 홀 캐리어가 발생된 상태에서 멀티비트 라이트 동작이 수행됨으로써 라이트 동작의 마진이 개설될 수 있는 효과가 있다.
본 발명에 따른 1-트랜지스터(One Transistor) 플로팅 바디(Floating Body) 형 DRAM은 NMOS 트랜지스터 성분과 기생 NPN 바이폴라 트랜지스터(bipolar transistor) 성분으로 구성된다. 기생 NPN 바이폴라 트랜지스터 성분은 플로팅 바디(Floating Body)가 베이스(Base)를 이루고, 소스 라인(SL)이 에미터(Emitter)를 이루며, 비트라인(BL)이 콜렉터(Collector)를 이룸으로써 형성된다.
본 발명에 따른 1-트랜지스터형 DRAM은 NDRO(Non Destructive Read Out) 방식에 의해 Read 시 Cell 의 Data 가 파괴되지 않아서 셀의 신뢰성이 향상되고 리드(Read) 속도를 높일 수 있다. 그리고, 많은 홀 캐리어(Hole Carrier)를 플로팅 바디(Floating Body)에 포획할 수 있어 데이터의 라이트 동작 마진을 향상시킬 수 있다.
본 발명의 라이트 방법의 제 1 실시예에 대하여 도 3 내지 도 6을 참조하여 설명한다. 도 3a 및 도 3b는 데이터 "00" 라이트 동작에 대한 도면이고, 도 4a 및 도 4b는 데이터 "01" 라이트 동작에 대한 도면이며, 도 5a 및 도 5b는 데이터 "10" 라이트 동작에 대한 도면이고, 도 6a 및 도 6b는 데이터 "11" 라이트 동작에 대한 도면이다.
먼저, 제 1 실시예에 의한 데이터 "00" 라이트에 대한 방법을 도 3a 및 도 3b를 참조하여 설명하며, 도 3a 및 도 3b는 4-레벨 2-비트 셀 데이터 "00"를 라이 트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 ㅇ워드라인(WL) 전압이 하이(High)로 온(ON)되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간에서 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이 함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터가 동작을 개시한다.
그런데, 비트라인(BL) 전압이 소스라인(SL)과 같이 "00" 레벨로 천이함으로써 데이터 "00" 라이트 전류 Iwt00은 오프(Off) 상태가 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 다시 그라운드 전압 GND로 천이함으로써 기생 바이폴라 트랜지스터(BJT)만 동작한다.
데이터 "00" 라이트 상태에서는 비트라인(BL) 전압이 소스라인(SL)과 같이 그라운드 전압 GND로 천이함으로써 데이터 "00" 라이트 전류 Iwt00은 "0" 이 되어 오프(Off) 상태가 된다.
따라서 플로팅 바디(Floating Body) 에 남아 있던 다량의 홀 차지(Hole Charge)는 비트라인(BL)과 소스라인(SL) 쪽으로 방출된다.
도 4a 및 도 4b는 제 1 실시예에 의하여 4-레벨 2-비트 셀 데이터 "01"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 ㅇ워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간에서 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이 함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "01" 레벨로 천이함으로써 데이터 "01" 라이트 전류 Iwt01가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 다시 그라운드 전압 GND으로 천이함으로써 기생 바이폴라 트랜지스터(BJT)만 동작한다.
데이터 "01" 라이트(Write)에서는 비트라인(BL) 전압은 "01" 레벨이 되고 소스라인(SL) 전압은 그라운드 전압 GND로 천이 함으로써 데이터 "01" 라이트 전류 Iwt01이 흐르게 된다.
따라서 플로팅 바디(Floating Body)에서는 "01" 라이트 전류 Iwt01에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
도 5a 및 도 5b는 제 1 실시예에 의하여 4-레벨 2-비트 셀 데이터 "10"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 ㅇ워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "10" 레벨로 천이함으로써 데이터 "10" 라이트 전류 Iwt10가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 다시 그라운드 전압 GND로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
데이터 "10" 라이트에서는 비트라인(BL) 전압은 "10" 레벨이 되고 소스라인(SL) 전압은 그라운드 전압 GND로 천이함으로써 데이터 "10" 라이트 전류 Iwt10 이 흐르게 된다.
따라서 플로팅 바디(Floating Body)에서는 데이터 "10" 라이트 전류 Iwt10 에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
도 6a 및 도 6b는 제 1 실시예에 의하여 4-레벨 2-비트 셀 데이터 "11"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 워 드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "11" 레벨로 천이함으로써 데이터 "11" 라이트 전류 Iwt11가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 다시 그라운드 전압 GND로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
데이터 "11" 라이트에서는 비트라인(BL) 전압은 "11" 레벨이 되고 소스라인(SL) 전압은 그라운드 전압 GND로 천이함으로써 데이터 "11" 라이트 전류 Iwt11 이 흐르게 된다.
따라서, 플로팅 바디에서는 데이터 "11" 라이트 전류 Iwt11에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
본 발명의 라이트 방법의 제 2 실시예에 대하여 도 7 내지 도 10을 참조하여 설명한다. 도 7a 및 도 7b는 데이터 "00" 라이트 동작에 대한 도면이고, 도 8a 및 도 8b는 데이터 "01" 라이트 동작에 대한 도면이며, 도 9a 및 도 9b는 데이터 "10" 라이트 동작에 대한 도면이고, 도 10a 및 도 10b는 데이터 "11" 라이트 동작에 대한 도면이다.
먼저, 제 2 실시예에 의한 데이터 "00" 라이트에 대한 방법을 도 7a 및 도 7b를 참조하여 설명하며, 도 7a 및 도 7b는 4-레벨 2-비트 셀 데이터 "00"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre 에서 그라운드 전압 GND로 천이 함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "00" 레벨로 천이함으로써 데이터 "00" 라이트 전류 Iwt00 가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동자 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 음의 전압 Vneg로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
워드라인(WL) 전압을 음의 전압 Vneg로 함으로써 홀 캐리어(Hole Carrier)를 플로팅 바디(Floating Body)에 더 많이 포획할 수 있어 라이트 동작 마진을 향상시킬 수 있다.
데이터 "00" 라이트에서는 비트라인(BL) 전압과 소스라인(SL) 전압은 그라운드 전압 GND로 천이 함으로써 데이터 "00" 라이트 전류 Iwt00이 "0"이 된다.
따라서 다량의 플로팅 바디(Floating Body)에 남아 있던 홀 차지(Hole Charge)는 비트라인(BL)과 소스라인(SL) 쪽으로 방출되게 된다.
도 8a 및 도 8b는 제 2 실시예에 의하여 4-레벨 2-비트 셀 데이터 "01"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이 함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "01" 레벨로 천이함으로써 데이터 "01" 라이트 전류 Iwt01 가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 음의 전압 Vneg로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
워드라인(WL) 전압을 음의 전압 Vneg로 함으로써 홀 캐리어(Hole Carrier)를 플로팅 바디(Floating Body)에 더 많이 포획할 수 있어 데이터 "01"의 라이트 ㄷ도동작 마진(Margin)을 향상 시킬 수 있다.
데이터 "01" 라이트에서는 비트라인(BL) 전압은 "01" 레벨이 되고 소스라 인(SL) 전압은 그라운드 전압 GND로 천이함으로써 데이터 "01" 라이트 전류 Iwt01 이 흐르게 된다.
따라서 플로팅 바디(Floating Body)에서는 데이터 "01" 라이트 전류 Iwt01 에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
도 9a 및 도 9b는 제 2 실시예에 의하여 4-레벨 2-비트 셀 데이터 "10"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터를 라이트할 때 워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND으로 천이함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "10" 레벨로 천이함으로써 데이터 "10" 라이트 전류 Iwt10가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 음의 전압 Vneg로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
워드라인(WL) 전압을 음의 전압 Vneg로 함으로써 홀 캐리어(Hole Carrier)를 플로팅 바디(Floating Body)에 더 많이 포획할 수 있어 데이터 "10"의 라이트 ㄷ도 동작 마진(Margin)을 향상 시킬 수 있다.
데이터 "10" 라이트에서는 비트라인(BL) 전압은 "10"이 되고 소스라인(SL) 전압은 그라운드 전압 GND로 천이함으로써 데이터 "10" 라이트 전류 Iwt10이 흐르게 된다.
따라서 플로팅 바디(Floating Body)에서는 데이터 "10" 라이트 전류 Iwt10 에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
도 10a 및 도 10b는 제 2 실시예에 의하여 4-레벨 2-비트 셀 데이터 "11"를 라이트하는 방법을 나타낸다.
t0, t3 구간이 홀드(Hold) 구간으로써 데이터 유지 구간이 된다.
t1 구간은 복합 동작 구간(MOS & BJT)으로써 셀에 데이터 를 라이트할 때 워드라인(WL) 전압이 하이(High)로 온(ON) 되어 NMOS 트랜지스터 동작이 수행된다.
또한, t1 구간은 소스라인(SL) 전압이 프리차지 전압 Vpre에서 그라운드 전압 GND로 천이함으로써 NMOS 트랜지스터의 플로팅 바디(Floating Body)의 P-형 반도체와 소스라인(SL)의 N-형 반도체 간에 순방향 전압이 바이어스(Bias)되어 기생 바이폴라 트랜지스터(BJT)가 동작을 개시하는 구간이다.
그런데, 비트라인(BL) 전압이 "11" 레벨로 천이함으로써 데이터 "11" 라이트 전류 Iwt11 가 흐르게 된다.
t2 구간은 바이폴라 트랜지스터 동작 구간(BJT)으로써, 이 구간에서 워드라인(WL)이 음의 전압 Vneg로 천이함으로써 기생 바이폴라 트랜지스터(BJT) 동작만 수행하는 구간이 된다.
워드라인(WL) 전압을 음의 전압 Vneg로 함으로써 홀 캐리어(Hole Carrier)를 플로팅 바디(Floating Body)에 더 많이 포획할 수 있어 데이터 "11"의 라이트 동작 마진(Margin)을 향상 시킬 수 있다.
데이터 "11" 라이트에서는 비트라인(BL) 전압은 "11" 이 되고 소스라인(SL) 전압은 그라운드 전압 GND로 천이함으로써 데이터 "11" 라이트 전류 Iwt11 이 흐르게 된다.
따라서 플로팅 바디(Floating Body)에서는 데이터 "11" 라이트 전류 Iwt11에 비례하는 홀 차지(Hole Charge)가 쌓이게 된다.
한편, 본 발명에 따른 디램의 리드 방법은 도 11a 및 도 11b에 의하여 설명될 수 있다.
t0, t2 구간은 홀드(Hold) 구간으로 데이터를 유지하는 구간이다.
t1 구간은 센스(Sense) 구간에서 워드라인(WL) 전압을 그라운드 전압 VDD에서 센싱 워드라인 전압 Vwlsense로 상승시킨다. 센싱 워드라인 전압 Vwlsense은 비트라인(BL)에서 소스라인(SL)으로 흐르는 센스 전류 Isense를 감지하기 위한 전압이다. 소스라인(SL)에는 프리차지 전압 Vpre보다 낮은 센싱 소스라인 전압 Vslsense를 인가한다. 이때, 비트라인(BL) 과 소스라인(SL) 사이에 0.2V 이내의 전압이 걸리도록 설정한다. 비트라인(BL)은 프리차지 전압 Vpre로 고정시킨다.
상술한 바와 같은 라이트/리드 동작을 수행하는 본 발명에 따른 DRAM은 도 12와 같은 셀 어레이(Cell Array) 구조를 갖는다.
셀 어레이의 셀들은 컬럼(Column) 방향에 대하여 2 개의 셀 단위로 각 비트 라인(BL0, BL1, BL2, BL3)을 공유하고, 로오(Raw) 방향의 셀들은 각 소스라인(SLO, SL1, SL2)과 각 워드라인(WL0, WL1, WL2)을 소스와 게이트에 공유한다.
각각의 비트라인(BL)은 센스앰프, 라이트 드라이버 및 레지스터 블록(S/A, W/D, REG)에 연결되고, 각 센스앰프, 라이트 드라이버 및 레지스터 블록(S/A, W/D, REG)에 기준전압 ref2, ref1, ref0가 공급된다.
여기에서, 센스앰프, 라이트 드라이버 및 레지스터 블록(S/A, W/D, REG)은 센스앰프(S/A)와 라이트 드라이브(W/D) 및 레지스터(REG)를 포함한다. 센스앰프(S/A)는 셀 데이터(Cell Data)를 감지하여 Data 11, Data 10, Data 01 과 Data 00을 구별하는 동작을 수행하고, 레지스터(Register, REG)는 센스앰프(S/A)의 데이터를 일시적으로 저장하기 위한 임시 기억장치 회로이다. 그리고, 라이트 드라이버(W/D)는 셀에 데이터를 라이트(Write)할 때 비트라인(BL)에 라이트 데이터(Write Data)에 따라 구동 전압 Write 11, Write 10, Write 01, Write 00을 생성하는 회로이다.
본 발명에 따른 라이트 동작의 사이클을 도 13을 참조하여 설명하면, 라이트 동작은 리드 사이클(Read Cycle)과 라이트 사이클(Write Cycle)을 포함한다.
리드 사이클(Read Cycle) 구간에서 선택된 로오(Row)의 모든 셀들에 대해 셀 데이터가 센싱 및 증폭된 후 레지스터(Register)에 저장된다.
라이트 사이클(Write Cycle) 구간에서는 레지스터(Register)에 저장된 데이터(data)를 다시 라이트하여 복구한다. 만약 새로운 데이터를 라이트하는 경우, 레지스터(Register)에 새로운 데이터가 저장되고, 새로이 저장된 외부 데이터가 셀에 라이트된다.
한편, 본 발명에 따른 리프세쉬(Refresh) 동작의 사이클은 도 14를 차조하여 설명하면, 리프레쉬 동작은 리드 사이클(Read cycle)과 라이트 사이클(Write cycle)을 포함한다.
리드 사이클(Read cycle) 구간에서 선택된 로오(Row)의 모든 셀(cell)들에 대해 셀 데이터가 센싱 및 증폭된 후 레지스터(Register)에 저장된다.
라이트 사이클(Write Cycle) 구간에서는 리드 사이클(Read Cycle)에서 레지스터(Resister)에 저장한 데이터를 다시 라이트(Write)하여 복구한다.
상술한 바와 같이 동작되는 본 발명에 EKfms 4-레벨 2-비트 셀 리드 전류는 도 15와 같이 나타날 수 있다.
도 15는 DRAM 셀에 대해 셀 드레인 전압(Vd)을 0.2V로 하고 셀 소오스 전압을 그라운드(GND)로 하면서 셀 게이트 전압을 스위프(sweep)했을 때의 셀 리드 전류를 나타낸 그래프이다. 도시된 바와 같이, 가장 높은 레벨은 데이터 "11", 그 다음 낮은 레벨은 데이터 "10", 그다음 낮은 레벨은 데이터 "01", 그리고 가장 낮은 레벨은 데이터 "00"로 구성되며, 각 레벨의 사이에 기준전압 REF2, REF1, REF0가 위치하여 멀티비트 리드 동작이 가능하다.
도 1은 종래의 SOI 구조의 플로팅 바디 셀을 도시한 단면도.
도 2a 및 도 2b는 종래의 1-트랜지스터형 플로팅 바디 셀의 데이터 저장 상태를 설명하는 회로도.
도 3a 및 도 3b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 1 실시예에 따른 데이터 "00" 라이트를 설명하는 회로도 및 파형도.
도 4a 및 도 4b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 1 실시예에 따른 데이터 "01" 라이트를 설명하는 회로도 및 파형도.
도 5a 및 도 5b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 1 실시예에 따른 데이터 "10" 라이트를 설명하는 회로도 및 파형도.
도 6a 및 도 6b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 1 실시예에 따른 데이터 "11" 라이트를 설명하는 회로도 및 파형도.
도 7a 및 도 7b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 2 실시예에 따른 데이터 "00" 라이트를 설명하는 회로도 및 파형도.
도 8a 및 도 8b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 2 실시예에 따른 데이터 "01" 라이트를 설명하는 회로도 및 파형도.
도 9a 및 도 9b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 2 실시예에 따른 데이터 "10" 라이트를 설명하는 회로도 및 파형도.
도 10a 및 도 10b는 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 제 2 실시예에 따른 데이터 "11" 라이트를 설명하는 회로도 및 파형도.
도 11은 본 발명에 따른 1-트랜지스터형 디램 구동 방법의 리드 방법을 설명하는 회로도 및 파형도.
도 12는 본 발명의 실시예가 적용되는 셀 어레이 구조를 나태는 회로도.
도 13은 본 발명의 실시예에 의한 라이트 방법을 나타내는 사이클 파형도.
도 14은 본 발명의 실시예에 의한 리프레쉬 방법을 나타내는 사이클 파형도.
도 15는 본 발명에 따른 1-트랜지스터형 디램 구동에 의한 셀 리드 전류를 표시하는 그래프.

Claims (6)

  1. NMOS 트랜지스터의 워드라인은 비활성화하고 소스라인과 비트라인은 프리차지시켜서 데이터를 유지하는 제 1 홀드 구간;
    상기 제 1 홀드 기간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 활성화되고 상기 소스라인은 그라운드 전압으로 천이되며 상기 비트라인의 전압은 멀티 레벨 중 해당 비트의 레벨의 전압으로 천이되어 NMOS 트랜지스터 성분과 바이폴라 트랜지스터 성분을 같이 동작시키는 복합 동작 구간;
    상기 복합 동작 구간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 비활성화되어서 상기 바이폴라 트랜지스터 성분만 동작시키는 바이폴라 트랜지스터 동작 구간; 및
    상기 바이폴라 트랜지스터 동작 구간 후, 상기 NMOS 트랜지스터의 상기 소스라인과 상기 비트라인이 프리차지되어 상기 데이터를 유지하는 제 2 홀드 구간을 포함함으로써 상기 비트라인에 인가된 레벨에 해당하는 상기 비트의 데이터 라이트를 수행함을 특징으로 하는 1-트랜지스터형 디램 구동 방법.
  2. 제 1 항에 있어서,
    상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 2비트에 해당하는 4레벨의 전압 레벨 중 어느 하나의 레벨을 갖는 전압이 데이터 라이트를 위하여 인가됨을 특징으로 하는 1-트래지스터형 디램 구동 방 법.
  3. 제 1 항에 있어서,
    상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 데이터 "00", "01", "10", "11" 중 어느 하나에 해당하는 레벨의 라이트 전압이 인가됨을 특징으로 하는 1-트래지스터형 디램 구동 방법.
  4. NMOS 트랜지스터의 워드라인은 비활성화하고 소스라인과 비트라인은 프리차지시켜서 데이터를 유지하는 제 1 홀드 구간;
    상기 제 1 홀드 기간 이후, 상기 NMOS 트랜지스터의 상기 워드라인이 활성화되고 상기 소스라인은 그라운드 전압으로 천이되며 상기 비트라인의 전압은 멀티 레벨 중 해당 비트의 레벨의 전압으로 천이되어 NMOS 트랜지스터 성분과 바이폴라 트랜지스터 성분을 같이 동작시키는 복합 동작 구간;
    상기 복합 동작 구간 이후, 상기 NMOS 트랜지스터의 상기 워드라인의 전압이 음의 전압으로 천이되어서 상기 바이폴라 트랜지스터 성분만 동작시키는 바이폴라 트랜지스터 동작 구간; 및
    상기 바이폴라 트랜지스터 동작 구간 후, 상기 NMOS 트랜지스터의 상기 소스라인과 상기 비트라인이 프리차지되어 상기 데이터를 유지하는 제 2 홀드 구간을 포함함으로써 상기 비트라인에 인가된 레벨에 해당하는 상기 비트의 데이터 라이트를 수행함을 특징으로 하는 1-트랜지스터형 디램 구동 방법.
  5. 제 4 항에 있어서,
    상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 2비트에 해당하는 4레벨의 전압 레벨 중 어느 하나의 레벨을 갖는 전압이 데이터 라이트를 위하여 인가됨을 특징으로 하는 1-트래지스터형 디램 구동 방법.
  6. 제 4 항에 있어서,
    상기 비트라인에는 상기 복합 동작 구간과 상기 바이폴라 트랜지스터 동작 구간 중에 데이터 "00", "01", "10", "11" 중 어느 하나에 해당하는 레벨의 라이트 전압이 인가됨을 특징으로 하는 1-트래지스터형 디램 구동 방법.
KR1020080000289A 2008-01-02 2008-01-02 1-트랜지스터형 디램 구동 방법 KR100892732B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080000289A KR100892732B1 (ko) 2008-01-02 2008-01-02 1-트랜지스터형 디램 구동 방법
US12/166,753 US7724569B2 (en) 2008-01-02 2008-07-02 1-transistor type DRAM driving method with an improved write operation margin
JP2008191505A JP2009163855A (ja) 2008-01-02 2008-07-24 １−トランジスタ型ｄｒａｍ駆動方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080000289A KR100892732B1 (ko) 2008-01-02 2008-01-02 1-트랜지스터형 디램 구동 방법

Publications (1)

Publication Number Publication Date
KR100892732B1 true KR100892732B1 (ko) 2009-04-10

Family

ID=40757584

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080000289A KR100892732B1 (ko) 2008-01-02 2008-01-02 1-트랜지스터형 디램 구동 방법

Country Status (3)

Country Link
US (1) US7724569B2 (ko)
JP (1) JP2009163855A (ko)
KR (1) KR100892732B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714309B1 (ko) 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
KR100773349B1 (ko) 2006-10-27 2007-11-05 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치
KR100800156B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
KR100861190B1 (ko) 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2629941B1 (fr) * 1988-04-12 1991-01-18 Commissariat Energie Atomique Memoire et cellule memoire statiques du type mis, procede de memorisation
JP3407232B2 (ja) * 1995-02-08 2003-05-19 富士通株式会社 半導体記憶装置及びその動作方法
US6259634B1 (en) * 2000-05-22 2001-07-10 Silicon Access Networks, Inc. Pseudo dual-port DRAM for simultaneous read/write access
US7075821B2 (en) * 2004-09-30 2006-07-11 Intel Corporation Apparatus and method for a one-phase write to a one-transistor memory cell array
JP4469744B2 (ja) * 2005-03-18 2010-05-26 株式会社東芝 半導体記憶装置および半導体記憶装置の駆動方法
US7606066B2 (en) * 2005-09-07 2009-10-20 Innovative Silicon Isi Sa Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same
US7630262B2 (en) * 2007-07-04 2009-12-08 Hynix Semiconductor, Inc. One-transistor type dram
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714309B1 (ko) 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치
KR100800156B1 (ko) 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
KR100773349B1 (ko) 2006-10-27 2007-11-05 삼성전자주식회사 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치
KR100861190B1 (ko) 2007-07-04 2008-09-30 주식회사 하이닉스반도체 1-트랜지스터형 디램

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660024B2 (en) 2014-12-18 2017-05-23 Samsung Electronics Co., Ltd. Semiconductor device with two transistors and a capacitor

Also Published As

Publication number Publication date
US20090168558A1 (en) 2009-07-02
JP2009163855A (ja) 2009-07-23
US7724569B2 (en) 2010-05-25

Similar Documents

Publication Publication Date Title
US11594280B2 (en) Content addressable memory device having electrically floating body transistor
CN100435340C (zh) 半导体存储装置
KR100843947B1 (ko) 1-트랜지스터형 디램
JP2009205724A (ja) 半導体記憶装置
US7126185B2 (en) Charge trap insulator memory device
US7710759B2 (en) Nonvolatile ferroelectric memory device
US7733718B2 (en) One-transistor type DRAM
KR20100070158A (ko) 커패시터가 없는 동작 메모리 셀을 구비한 반도체 메모리 장치 및 이 장치의 동작 방법
KR100800156B1 (ko) 1-트랜지스터형 디램 셀의 멀티레벨 구동회로 및 그의 구동방법
US7352605B2 (en) Nonvolatile ferroelectric memory device and method thereof
US7310268B2 (en) Float gate memory device
US7630262B2 (en) One-transistor type dram
KR100892732B1 (ko) 1-트랜지스터형 디램 구동 방법
KR100892731B1 (ko) 1-트랜지스터형 디램 구동 방법
KR20090002803A (ko) 1-트랜지스터형 디램의 멀티 레벨 구동 방법
KR100800158B1 (ko) 1-트랜지스터형 디램 구동 방법
KR100800154B1 (ko) 더블게이트형 디램의 멀티레벨 구동회로 및 그 구동방법
KR100696768B1 (ko) 차지 트랩 인슐레이터 메모리 장치
KR100800157B1 (ko) 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
WO2023007538A1 (ja) 半導体素子を用いたメモリ装置
JP2009193657A (ja) 半導体記憶装置およびその駆動方法
JP2009170023A (ja) 半導体記憶装置
KR100800155B1 (ko) 더블게이트형 디램의 핫캐리어 구동방법
KR100636927B1 (ko) 플로우트 게이트 메모리 장치
KR20090002796A (ko) 1-트랜지스터형 디램 및 그 구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120323

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee