KR20010101712A - 집적 메모리 및 상응하는 작동 방법 - Google Patents

집적 메모리 및 상응하는 작동 방법 Download PDF

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Abstract

집적 메모리는 멀티플렉서(MUX)를 통해 비트라인(BLi)과 접속되는 차동 센스 증폭기(SA)를 포함한다. 상기 멀티플렉서(MUX)는 그의 작동에 따라 상기 센스 증폭기(SA)의 차동 입력부를 이와 접속된 3 개의 비트라인(BLi) 중 임의의 2 개와 도전 접속시킨다.

Description

집적 메모리 및 상응하는 작동 방법 {INTEGRATED MEMORY AND CORRESPONDING OPERATING METHOD}
DRAM 형태의 집적 메모리는 Betty Prince 저 :"Semiconductor Memories"(John Wiley & Sons, West Sussex, 제 2판, 5.8.5 장 및 도면 5.14)에 기술되어 있다. 여기서 한 쌍의 비트라인이 차동 센스 증폭기와 접속된다. 이것은 DRAM에 있어서 전형적인 배치이다. 상기 저서의 도면 6.54(e)에서, DRAM의 메모리 셀이 동일한 센스 증폭기와 접속된 하나의 비트라인 쌍의 2 개의 비트라인과 하나의 워드 라인의 교차점에 배치되는 것이 공지되어 있다.
본 발명은 워드라인과 비트라인의 교차점에 배치된 메모리 셀 및 차동 센스 증폭기를 포함한 집적 메모리에 관한 것이다.
도 1 본 발명에 따른 집적 메모리의 단면도,
도 2 도 1의 실시예를 위한 신호 테이블,
도 3 도 1의 메모리의 메모리 셀, 및
도 4 도 1에 도시된 메모리의 큰 단면도.
본 발명의 목적은 판독되는 데이터가 차동 센스 증폭기에 의해 증폭되고, 공간이 절약되는 구조를 가진 집적 메모리를 제공하는 데 있다.
상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다.
본 발명에 따른 집적 메모리에서 차동 센스 증폭기는 멀티플렉서를 통해 3 개의 비트라인과 접속되고, 상기 멀티플렉서는 그의 작동에 따라 상기 센스 증폭기의 차동 입력부를 이와 접속된 3 개의 비트라인 중 임의의 2 개와 도전 접속시킨다.
선행 기술과는 달리, 본 발명에 따른 메모리에서 센스 증폭기는 항상 동일한 비트라인 쌍과 접속되는 것은 아니다. 오히려 3 개의 비트라인 중 2 개로 이루어진 다른 조합 형태를 가지는 상이하게 조합된 3 개의 비트라인 쌍이 형성된다.
본 발명의 개선예에 따라 집적 메모리는 제 1 및 제 2 비트라인의 교차점에 메모리 셀을 포함하는 제 1 타입 워드라인, 제 1 및 제 3 비트라인의 교차점에 메모리 셀을 포함하는 제 2 타입 워드라인, 및 제 2 및 제 3 비트라인의 교차점에 메모리 셀을 포함하는 제 3 타입 워드라인을 포함한다.
본 발명에 따른 작동 방법은 상기 집적 메모리의 개선예를 작동시키는 데 적합하다. 따라서 각 상보 데이터가 동일한 워드라인과 접속된 2 개의 메모리 셀에 저장되어 다시 판독되고, 판독 또는 기록 액세스시 상기 2 개의 메모리 셀과 접속된 2 개의 비트라인은 멀티플렉서를 통해 센스 증폭기의 차동 입력부와 도전 접속된다. 기록 또는 판독 액세스시 관련 워드라인을 통해, 3 개의 비트라인 중 2 개의 교차점에 배치된 2 개의 메모리 셀이 선택되어 관련 비트라인과 접속된다. 2 개의 관련 비트라인이 멀티플렉서를 통해 센스 증폭기와 접속됨으로써, 기록시에는 데이터가 2 개의 메모리 셀에 동시에 기록되고, 판독시에는 데이터가 2 개의 메모리 셀로부터 동시에 판독된다. 상기 센스 증폭기가 차동적으로 작동하기 때문에, 상기 센스 증폭기는 이와 도전 접속된 2 개의 비트라인으로 기록 액세스될 경우 각각 상보 신호를 발생시킴으로써, 상기 상보 신호도 2 개의 동일한 워드라인에 할당된 메모리 셀에 기록된다. 상기 메모리 셀로 판독 액세스될 경우, 서로 상보적인 상기 데이터가 다시 판독되어 상기 센스 증폭기에 의해 증폭된다.
본 발명은 하기에서 본 발명의 실시예를 도시하는 도면을 참조로 하여 더 자세히 설명된다.
도 1은 본 발명에 따른 DRAM형의 집적 메모리를 도시한다. 상기 집적 메모리는 워드라인(WLi)과 비트라인(BLi)의 교차점에 메모리 셀(MC)을 포함한다. 메모리 셀(MC)은 도 3에 도시된 타입이다. 제 1 전극이 기준 전위와 접속되고, 제 2 전극이 선택 트랜지스터(T)를 통해 관련 비트라인(BLi)과 접속된 메모리 커패시터(C)를 포함한 1-트랜지스터-1-커패시터-메모리 셀이 다루어진다. 선택 트랜지스터(T)의 제어 단자는 관련 워드라인(WLi)과 접속된다.
도 1에서 메모리 셀(MC)은 워드라인 및 비트라인의 교차점의 두꺼운 포인트로 표시된다. 도 1에서 3 개의 비트라인(BLi)은 멀티플렉서(MUX)를 통해 차동 센스 증폭기(SA)의 차동 입력부와 접속된다. 센스 증폭기(SA)는 DRAM에서와 같이 통상적으로 형성되므로 자세히 도시되지 않았다. 센스 증폭기(SA)의 상부 단자는 제1 트랜지스터(T1) 및 여기에 평행하게 배치된 제 2 트랜지스터(T2)를 통해 제 1 비트라인(BL1)과 접속된다. 또한 센스 증폭기(SA)의 상부 단자는 제 3 트랜지스터(T3)를 통해 제 2 비트라인(BL2)과 접속된다. 센스 증폭기(SA)의 하부 단자는 제 4 트랜지스터(T4)를 통해 마찬가지로 제 2 비트라인(BL2)과 접속된다. 또한 하부 단자는 제 5 트랜지스터(T5) 및 여기에 평행하게 배치된 제 6 트랜지스터(T6)를 통해 제 3 비트라인(BL3)과 접속된다. 트랜지스터(T1 내지 T6)는 각각 n-채널-트랜지스터이다. 상기 트랜지스터들은 멀티플렉서(MUX)의 구성 부품이다. 제 1 트랜지스터(T1) 및 제 6 트랜지스터(T6)의 게이트는 제 1 제어 입력부(MUX0)에 접속되고, 제 3 트랜지스터(T3) 및 제 5 트랜지스터(T5)의 게이트는 제 2 제어 입력부(MUX1)에 접속되고, 제 2 트랜지스터(T2) 및 제 4 트랜지스터(T4)의 게이트는 제 3 제어 입력부(MUX2)에 접속된다.
도 2는 도 1의 메모리 기능을 설명하기 위해 사용되는 신호 테이블을 도시한다. 예컨대 워드라인(WL0)이 도 1에 도시되지 않은 워드라인 디코더에 의해 선택되고, 높은 전위가 제공되면, 워드라인(WL0)과 접속된 2 개의 메모리 셀(MC)이 관련 비트라인(BL1 및 BL3)과 접속된다. 동시에 2 개의 다른 워드 라인(WL1 및 WL2)은 낮은 전위에 머문다. 제 1 제어 입력부(MUX0)에 높은 전위가 제공됨으로써, 제 1 비트라인(BL1)은 제 1 트랜지스터(T1)를 통해 상부 단자와 접속되고, 제 3 비트라인(BL3)은 제 6 트랜지스터(T6)를 통해 센스 증폭기(SA)의 하부 단자와 접속된다. 따라서 저장된 데이터가 2 개의 선택된 메모리 셀(MC)의 메모리 커패시터로부터 센스 증폭기(SA)로 전송되는 것이 가능하다. 센스 증폭기(SA)는 검출된 신호차이를 증폭시켜서 상응하는 증폭된 차동 신호를 메모리의 외부로 공급한다(도 1에는 도시되지 않음). 동시에 항상 단 하나의 제어 입력부(MUXi)만 활성화됨으로써, 상기 경우에 제 2 제어 입력부(MUX1) 및 제 3 제어 입력부(MUX2)는 낮은 전위를 가지고, 트랜지스터(T2,T3,T4 및 T5)는 차단 상태로 유지된다. 상기 판독 액세스와 유사하게, 반대 방향으로 기록 액세스가 이루어질 경우 차동 신호는 센스 증폭기(SA)로부터 2 개의 비트라인(BL1,BL3)으로 전송된다. 따라서 서로 상보적인 데이터는 서로 관련된 2 개의 메모리 셀(MC)에 기록된다. 상기 데이터는 이후의 판독 액세스시 다시 판독될 수 있다.
또한 도 1에 도시된 메모리에서 각 2 개의 메모리 셀(MC)은 공통 정보를 저장하기 위해 사용된다. 다르게 표현하자면, 동일한 워드라인(WLi)과 접속된 서로 관련된 2 개의 메모리 셀(MC)이 하나의 2-트랜지스터-2-커패시터-메모리 셀로서 이해될 수 있다. 도 1에 도시된 6개의 메모리 셀(MC)은 3 개의 상기 2-트랜지스터-2-커패시터-메모리 셀을 형성한다.
종래의 DRAM에서 2 개의 비트라인이, 여기에 할당된 센스 증폭기와 접속된 하나의 공통 비트라인 쌍에 고정 할당되는 반면, 도 1에 도시된 메모리에서는 멀티플렉서(MUX)의 제어에 따라, 3 개의 비트라인(BL1 내지 BL3) 중 2 개의 상이한 조합이 항상 센스 증폭기(SA)의 차동 입력부와 접속된다. 이로 인해 통상적인 2 개의 비트라인 대신 이제는 3 개의 비트라인이 동일한 센스 증폭기에 할당될 수 있다. 이로 인해 센스 증폭기(SA)의 구현을 위해 큰 표면이 제공되는 장점이 발생되는데, 그 이유는 상기 센스 증폭기의 치수가 바람직하게 비트라인에 필요한 표면의치수와 매칭되기 때문이다. 즉, 비트라인의 수가 정해져 있는 경우 각 2 개의 라인에 대해 하나의 고유 센스 증폭기가 제공되어야 할 때 보다, 센스 증폭기의 수가 더 작게 제공된다.
도 4는 6 개의 비트라인(BLi) 및 6 개의 워드라인(WLi)을 포함한 도 1에 도시된 메모리의 큰 단면을 도시한다. 메모리 셀(MC)은 다시 워드라인과 비트라인의 교차점에 있는 포인트로 표시된다. 3 개의 각 비트라인(BLi)은 각각 하나의 멀티플렉서(MUX)를 통해 각 하나의 센스 증폭기(SAi)와 접속된다. 도 4에 도시된 단면은 도 1에 따른 2 개의 단면의 조립으로 이루어진다. 2 개의 멀티플렉서(MUX)는 동일하게 형성된다. 트랜지스터(T1 내지 T6)는 동일한 제어 입력부(MUX0 내지 MUX2)와 접속된다. 메모리 셀(MC)이 워드라인 및 비트라인에서 규칙적으로 분포된다는 것을 알 수 있다. 워드라인과 비트라인 방향으로 각 2 개의 메모리 셀(MC)이 항상 서로 직접 인접하여 배치되고, 여기에 메모리 셀(MC)이 존재하지 않는 워드라인과 비트라인 사이의 교차점이 연결되고, 여기에 다시 2 개의 메모리 셀(MC)이 이어지고, 계속 그렇게 연결된다.
도 4에서는 워드라인(WL0 및 WL3), 워드라인(WL1 및 WL4) 및 워드라인(WL2 및 WL5)은 메모리 셀이 각각 동일한 비트라인(BLi)의 교차점에 배치된 상이한 타입의 워드라인을 형성하는 것이 제시될 수 있다. 제 1 타입 워드라인(WL0,WL3) 중 하나가 활성화될 경우, 제 1 제어 입력부(MUX0)에 높은 전위가 제공되어야 하는 반면에, 다른 타입의 워드라인의 경우 다른 제어 입력부(MUXi)에는 각각 낮은 전위가 제공되어야 한다. 이것은 이미 설명된 도 2에 제시되어 있다.
상기한 바와 같이 본 발명이 DRAM을 참조로 하여 예시적으로 설명되었음에도 불구하고, 본 발명은 메모리 셀로부터 판독된 차동 신호가 차동 센스 증폭기에 의해 증폭되는 다른 메모리 형태에서 구현하는 데도 적합하다. 또한 이것은 예컨대 FRAM 또는 FeRAM 에서도 그러하며, 상기 FRAM 또는 FeRAM은 DRAM과 유사하게 형성되긴 하지만, 강유전성 유전체를 가진 메모리 커패시터를 포함한다.

Claims (3)

  1. 집적 메모리에 있어서,
    - 워드라인(WLi)과 비트라인(BLi)의 교차점에 배치된 메모리 셀(MC)을 포함하고,
    - 멀티플렉서(MUX)를 통해 3 개의 비트라인(BLi)과 접속된 차동 센스 증폭기(SA)를 포함하고,
    - 상기 멀티플렉서(MUX)는 그의 작동에 따라 상기 센스 증폭기(SA)의 차동 입력부를 그와 접속된 3 개의 비트라인(BLi) 중 임의의 2 개와 접속시키는 것을 특징으로 하는 집적 메모리.
  2. 제 1항에 있어서,
    상기 집적 메모리가
    - 제 1 비트라인(BL1)과 제 3 비트라인(BL3)의 교차점에 메모리 셀(MC)을 포함하는 제 1 타입 워드라인(WL0,WL3)을 포함하고,
    - 제 2 비트라인(BL2)과 제 3 비트라인(BL3)의 교차점에 메모리 셀(MC)을 포함하는 제 2 타입 워드라인(WL1,WL4)을 포함하고, 및
    - 제 1 비트라인(BL1)과 제 2 비트라인(BL2)의 교차점에 메모리 셀(MC)을 포함하는 제 3 타입 워드라인(WL2,WL5)을 포함하는 것을 특징으로 하는 집적 메모리.
  3. 제 2항에 따른 집적 메모리의 작동 방법에 있어서,
    - 각 상보 데이터가 동일한 워드라인(WLi)과 접속된 2 개의 메모리 셀(MC)에 저장되어 다시 판독되고, 및
    - 판독 또는 기록 액세스시 상기 2 개의 메모리 셀(MC)과 접속된 2 개의 비트라인(BLi)이 멀티플렉서(MUX)를 통해, 상기 센스 증폭기(SA)의 차동 입력부와 도전 접속되는 것을 특징으로 하는 작동 방법.
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