KR100663368B1 - 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 Download PDF

Info

Publication number
KR100663368B1
KR100663368B1 KR1020050118907A KR20050118907A KR100663368B1 KR 100663368 B1 KR100663368 B1 KR 100663368B1 KR 1020050118907 A KR1020050118907 A KR 1020050118907A KR 20050118907 A KR20050118907 A KR 20050118907A KR 100663368 B1 KR100663368 B1 KR 100663368B1
Authority
KR
South Korea
Prior art keywords
bit line
data
write
sense
read
Prior art date
Application number
KR1020050118907A
Other languages
English (en)
Inventor
이영택
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050118907A priority Critical patent/KR100663368B1/ko
Priority to US11/546,403 priority patent/US8014221B2/en
Priority to TW095142625A priority patent/TWI309418B/zh
Priority to CN2006101642627A priority patent/CN1983445B/zh
Priority to JP2006331051A priority patent/JP2007157322A/ja
Priority to DE102006058865A priority patent/DE102006058865B4/de
Application granted granted Critical
Publication of KR100663368B1 publication Critical patent/KR100663368B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 공개한다. 이 장치는 워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이 블록, 비트 라인 선택신호들 각각에 응답하여 서브 메모리 셀 어레이 블록들 각각의 비트 라인들중의 하나의 비트 라인과 반전 비트 라인들중의 하나의 반전 비트 라인을 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍과 연결하는 비트 라인 선택기들을 구비하는 비트 라인 선택부로 구성되어 있다. 따라서, 기준 메모리 셀들을 사용하지 않고, 데이터를 리드함으로써 데이터 리드 오류가 발생되지 않게 된다.

Description

반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법{Semiconductor memory device, and data write and read method of the same}
도1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것이다.
도2는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것이다.
도4는 도3에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것이다.
도5a, b는 도2에 나타낸 비트 라인 선택기들의 실시예의 구성을 나타내는 것이다.
도6은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도이다.
도7은 도6에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것이다.
도8은 본 발명의 또 다른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도이다.
도9a, b는 도8에 나타낸 비트 라인 선택기들의 실시예의 구성을 나타내는 것이다.
도10은 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 플로팅 바디를 가지는 하나의 트랜지스터로 구성된 동적 메모리 셀을 구비하는 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법에 관한 것이다.
일반적인 동적 메모리 셀은 하나의 억세스 트랜지스터와 하나의 데이터 저장캐패시터로 구성되며, 캐패시터에 전하를 충전하면 데이터 "1"을 저장하는 것이 되고, 캐패시터에 충전된 전하가 없으면 데이터 "0"을 저장하는 것이 된다. 그러나, 캐패시터에 충전된 전하는 일정 시간이 지나면 소실되기 때문에 반드시 리프레쉬를 해주어야 한다.
그러나, 일반적인 동적 메모리 셀은 캐패시터가 반드시 필요하기 때문에 이 셀을 이용하여 메모리 셀 어레이를 구성하게 되면 반도체 메모리 장치의 레이아웃 면적을 줄이는데 한계가 있다.
그래서, 최근에 플로팅 바디(floating body)를 가지는 트랜지스터가 제안되었으며, 이 트랜지스터는 플로팅 바디에 다수 캐리어를 저장하며, 저장된 다수 캐리어는 일정 시간이 지나면 소실되기 때문에 리프레쉬를 해주어야 한다. 결과적으로, 플로팅 바디를 가지는 트랜지스터로 구성된 메모리 셀은 일반적인 메모리 셀처 럼 캐패시터를 가지지는 않지만 캐패시터처럼 동작하기 때문에 동적 메모리 셀로서 사용된다.
이와같이 플로팅 바디를 가지는 트랜지스터는 하나의 트랜지스터가 하나의 메모리 셀을 구성하기 때문에, 동일한 용량의 반도체 메모리 장치를 두가지 종류의 메모리 셀을 이용하여 제조한다고 가정하면, 일반적인 메모리 셀을 구비하는 반도체 메모리 장치에 비해서 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 레이아웃 면적이 휠씬 줄어들게 된다.
도1은 종래의 플로팅 바디를 가지는 메모리 셀을 구비하는 반도체 메모리 장치의 일예의 구성을 나타내는 것으로, 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1, BLK2), 비트 라인 선택기들(10-11 ~ 10-1m, 10-21 ~ 10-2m), 기준 비트 라인 선택기(12-1), 레벨 리미터들(14-1 ~ 14-m, 14-(m+1)), 센스 증폭기들(16-1 ~ 16-m), 기준 전압 발생기(18), 비교기들(COM1 ~ COMm), 래치들(LA1 ~ LAm), 라이트 백 게이트(WBG1 ~ WBGm), 리드 컬럼 선택 게이트들(RG1 ~ RGm), 라이트 컬럼 선택 게이트들(WG1 ~ WGm), 및 기준 라이트 컬럼 선택 게이트(RWG)로 구성되어 있다.
도1에서, 메모리 셀 어레이 블록(BLK1)은 서브 메모리 셀 어레이 블록들(SBLK11 ~ SBLK1m) 및 기준 메모리 셀 어레이 블록(RBLK1)로 구성되고, 메모리 셀 어레이 블록(BLK2)은 서브 메모리 셀 어레이 블록들(SBLK21 ~ SBLK2m) 및 기준 메모리 셀 어레이 블록(RBLK2)로 구성되고, 서브 메모리 셀 어레이 블록들(SBLK11 ~ SBLK1m) 각각은 비트 라인들(BL1 ~ BLk) 각각과 워드 라인들(WL11 ~ WL1n) 각각의 사이에 배치된 메모리 셀들(MC)로 구성되고, 서브 메모리 셀 어레이 블록들(SBLK21 ~ SBLK2m) 각각은 비트 라인들(BL1 ~ BLk) 각각과 워드 라인들(WL21 ~ WL2n) 각각의 사이에 배치된 메모리 셀들(MC)로 구성되어 있다. 기준 메모리 셀(RBLK1)은 기준 비트 라인들(RBL1, RBL2) 각각과 워드 라인들(WL11 ~ WL1n) 각각의 사이에 배치된 기준 메모리 셀들(RMC)로 구성되고, 기준 메모리 셀(RBLK2)은 기준 비트 라인들(RBL1, RBL2) 각각과 워드 라인들(WL21 ~ WL2n) 각각의 사이에 배치된 기준 메모리 셀(RMC)로 구성되어 있다. 메모리 셀들(MC)과 기준 메모리 셀들(RMC) 각각은 플로팅 바디를 가지는 NMOS트랜지스터로 구성되며, NMOS트랜지스터의 소스는 접지전압에 연결되고, 게이트는 워드 라인에 연결되고, 드레인은 비트 라인에 연결되어 있다. 래치들(LA1 ~ LAm) 각각은 인버터들(I1, I2)로 구성되고, 라이트 백 게이트들(WBG1 ~ WBGm) 각각은 NMOS트랜지스터(N1)로 구성되고, 리드 컬럼 선택 게이트들(RG1 ~ RGm) 각각은 NMOS트랜지스터들(N2 ~ N5)로 구성되고, 라이트 컬럼 선택 게이트들(WG1 ~ WGm) 각각은 NMOS트랜지스터(N6)로 구성되고, 기준 라이트 컬럼 선택 게이트(RWG)는 NMOS트랜지스터(N7)로 구성되어 있다.
도1에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1, BLK2) 각각의 메모리 셀들(MC) 및 기준 메모리 셀들(RMC)은 라이트 동작시에 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 소정 레벨보다 높은 레벨의 전압(예를 들면, 1.5V)이 인가되면 임펙트 이온화(impact ionization)에 의해서 많은 수의 전자-홀 쌍들이 메모리 셀을 이루는 NMOS트랜지스터의 드레인 근처에서 생성되고, 이 쌍들중에 전자들은 NMOS트랜지스터의 드레인으로 흡수되고 정공들은 플로팅 바디에 저장되어 데이터 "1"이 라이트된다. 즉, 데이터 "1"을 라이트할 때 NMOS트랜지스터는 포화 영역에서 동작한다. 반면에, 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 소정 레벨보다 낮은 레벨의 전압(예를 들면, -1.5V)이 인가되면 NMOS트랜지스터의 플로팅 바디와 드레인이 순방향으로 바이어스되고, 이에 따라 플로팅 바디에 저장된 대부분의 정공들이 드레인으로 방출되어 데이터 "0"이 라이트된다. 데이터 "1"이 저장되면 NMOS트랜지스터의 문턱전압이 감소되고, 데이터 "0"이 저장되면 NMOS트랜지스터의 문턱전압이 증가된다. 그리고, 리드 동작시에 해당 워드 라인으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인으로 트랜지스터를 선형 영역에서 동작하도록 하기 위한 전압(예를 들면, 0.2V)이 인가되면 해당 비트 라인에 전류 차를 발생하며, 이 전류 차를 감지함에 의해서 데이터 "0"과 데이터 "1"을 리드하게 된다. 메모리 셀이 데이터 "1"을 저장하고 있는 경우에 문턱전압이 낮으므로 데이터 "1"을 리드하는 경우의 비트 라인 전류가 커지고, 데이터 "0"을 저장하고 있는 경우에 문턱전압이 높으므로 데이터 "0"을 리드하는 경우의 비트 라인 전류가 작아진다. 비트 라인 선택기들(10-11 ~ 10-1m, 10-21 ~ 10-2m) 각각은 비트 라인 선택 신호들(BS1 ~ BSk) 각각에 응답하여 서브 메모리 셀 어레이 블록들(SBLK11 ~ SBLK1m, SBLK21 ~ SBLK2m) 각각의 k개의 비트 라인들(BL1 ~ BLk) 중의 하나의 비트 라인을 선택하여 해당 센스 비트 라인(SBL1 ~ SBLm)과 연결한다. 기준 비트 라인 선택기들(12-1, 12-2) 각각은 해당 기준 비트 라인 선택신호(RBS1, 2)에 응답하여 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인들(RBL1, RBL2)을 기준 센스 비트 라 인(RSBL)에 연결한다. 레벨 리미터들(14-1 ~ 14-m, 14-(m+1)) 각각은 해당 센스 비트 라인(SBL1 ~ SBLm) 및 기준 센스 비트 라인(RSBL)의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 해당 센스 비트 라인(SBL1 ~ SBLm) 및 기준 센스 비트 라인(RSBL)으로 해당 전류(Ic1 ~ Ic(m+1))가 공급되는 것을 차단한다. 즉, 제한 전압(VBLR)의 레벨을 0.2V정도로 설정하면 레벨 리미터들(14-1 ~ 14-(m+1))에 의해서 리드 동작을 위한 전압이 비트 라인들(BL1 ~ BLk) 및 기준 비트 라인들(RBL1, RBL2)로 인가되고, 이때 해당 전류(Ic1 ~ Ic(m+1))가 흐르게 한다. 제한 전압(VBLR)의 레벨을 O.2V정도로 낮게 설정하는 이유는 만일 제한 전압(VBLR)의 레벨을 0.2V보다 큰 값으로 설정하면 플로팅 바디를 가지는 NMOS트랜지스터가 포화 상태로 바이어스되고, 이에 따라 데이터 "0"을 리드할 때 임팩트 이온화에 의해서 데이터 "1"로 잘못 리드할 수 있기 때문이다. 기준전압 발생기(18)는 전류(Ic(m+1))에 따른 기준전압(VREF)을 발생한다. 센스 증폭기들(16-1 ~ 16-m) 각각은 해당 전류(Ic1 ~ Icm)를 감지하여 해당 전류(Ic1 ~ Icm)에 따른 전압을 발생한다. 기준전압 발생기(18)로부터 출력되는 기준 전압(VREF)은 센스 증폭기들(16-1 ~ 16-m) 각각으로부터 출력되는 데이터 "0"에 해당하는 전압과 데이터 "1"에 해당하는 전압사이의 전압을 가지게 된다. 비교기들(COM1 ~ COMm) 각각은 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 해당 센스 증폭기(16-1 ~ 16-m)로부터 출력되는 전압과 기준전압(VREF)사이의 전압 차를 감지하여 센싱 데이터를 발생한다. 래치들(LA1 ~ LAm) 각각은 해당 비교기들(COM1 ~ COMm)로부터 출력되는 센싱 데이터를 래치한다. NMOS트랜지스터(N1) 각각은 라이트 백 신호(WB)에 응답하여 온되어 해당 래치(LA1 ~ LAm) 로부터 출력되는 데이터를 해당 센스 비트 라인(SBL1 ~ SBLm)으로 전송한다. NMOS트랜지스터들(N2, N3)은 해당 리드 컬럼 선택신호(RCSL1 ~ RCSLm) 및 해당 래치(LA1 ~ LAm)의 노드(b)의 신호에 응답하여 온되어 "로우"레벨의 신호를 리드 데이터 라인(RD)으로 전송하고, NMOS트랜지스터들(N4, N5)은 해당 리드 컬럼 선택신호(RCSL1 ~ RCSLm) 및 해당 래치(LA1 ~ LAm)의 노드(a)의 신호에 응답하여 온되어 "로우"레벨의 신호를 반전 리드 데이터 라인(RDB)으로 전송한다. NMOS트랜지스터들(N6)은 해당 라이트 컬럼 선택신호(WCSL1 ~ WCSLm)에 응답하여 라이트 데이터 라인(WD)으로 전송되는 데이터를 해당 센스 비트 라인들(SBL1 ~ SBLm)으로 전송한다. NMOS트랜지스터(N7)는 기준 라이트 컬럼 선택신호(RWCSL)에 응답하여 라이트 데이터 라인(WD)으로 전송되는 데이터를 기준 센스 비트 라인(RSBL)으로 전송한다.
도1에 나타낸 반도체 메모리 장치의 라이트 및 리드 동작을 설명하면 다음과 같다.
먼저, 기준 메모리 셀들(RMC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)이 활성화되어 1.5V정도의 전압이 인가되고 기준 비트 라인 선택신호(RBS1)가 활성화되면 기준 비트 라인(RBL1)이 기준 센스 비트 라인(RSBL)에 연결된다. 기준 라이트 컬럼 선택신호(RWCSL)가 활성화되면 NMOS트랜지스터(N7)가 온되고, 이에 따라 라이트 데이터 라인(WD)으로 전송되는 데이터가 기준 비트 라인 선택신호(RSBL)를 통하여 기준 비트 라인(RBL1)으로 전송된다. 이때, 라이트 데이터가 -1.5V정도의 전압을 가지면 워드 라인(WL11)과 기준 비트 라인(RBL1)사이에 연결된 기준 메모리 셀(RMC)에 데이터 "0"가 라이트된다. 이와같은 방법으로, 나머지 워드 라인들과 기준 비트 라인들(RBL1)사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 "0"을 라이트한다.
그리고, 워드 라인들(WL11 ~ WL1n, WL21 ~ WL2n) 각각과 기준 비트 라인(RBL2) 각각의 사이에 연결된 기준 메모리 셀들(RMC) 모두에 데이터 "1"을 라이트한다. 이때, 라이트 데이터는 1.5V정도의 전압을 가지면 된다.
즉, 기준 메모리 셀 어레이 블록들(RBLK1, RBLK2) 각각의 기준 비트 라인(RBL1)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "0"가 라이트되고, 기준 비트 라인(RBL2)에 연결된 기준 메모리 셀들(RMC)에는 데이터 "1"이 라이트된다. 그래서, 리드 동작시에 기준 전압(VREF)을 발생하기 위하여 사용된다.
다음으로, 메모리 셀들(MC)에 대한 라이트 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1)가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결된다. 라이트 컬럼 선택신호(WCSL1)가 활성화되면 NMOS트랜지스터(N6)가 온되고, 이때, 라이트 데이터 라인(WD)으로 -1.5V의 전압이 인가되면, 이 전압이 센스 비트 라인(SBL1)을 통하여 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이 연결된 메모리 셀(MC)에 데이터 "0"이 라이트된다. 반면에, 라이트 데이터 라인(WD)으로 1.5V의 전압이 인가되면 데이터 "1"이 라이트된다. 이와같은 방법으로, 모든 메모리 셀들(MC)에 대한 라이트 동작이 수행된다.
이제, 메모리 셀들(MC)에 대한 리드 동작을 설명하면 다음과 같다.
워드 라인(WL11)으로 1.5V정도의 전압이 인가되고 비트 라인 선택신호(BS1) 가 활성화되면 비트 라인(BL1)이 센스 비트 라인(SBL1)에 연결되고, 비트 라인(BL1)으로부터 센스 비트 라인(SBL1)으로 신호가 전송된다. 이때, 기준 비트 라인 선택신호들(RBS1, 2)가 동시에 활성화되고, 이에 따라 기준 비트 라인들(RBL1, 2)이 기준 센스 비트 라인(RSBL)에 연결되고, 기준 비트 라인들(RBL1, 2)로부터 기준 센스 비트 라인(RSBL)으로 신호가 전송된다. 레벨 리미터(14-1)는 센스 비트 라인(SBL1)으로 흐르는 전류에 의해서 센스 비트 라인(SBL1)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a1)로부터 센스 비트 라인(SBL1)으로부터 전류가 흐르는 것을 방지하여 센스 비트 라인(SBL1)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고, 메모리 셀(MC)에 저장된 데이터에 해당하는 전류(Ic1)를 발생한다. 레벨 리미터(14-(m+1))은 기준 센스 비트 라인(RSBL)으로 흐르는 전류에 의해서 기준 센스 비트 라인(RSBL)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 출력 노드(a(m+1))로부터 기준 센스 비트 라인(RSBL)으로 전류가 흐르는 것을 방지하여 기준 센스 비트 라인(RSBL)의 전압이 제한 전압(VBLR)의 레벨 미만으로 유지되도록 하고 기준 메모리 셀(RMC)에 저장된 데이터에 해당하는 전류(Ic(m+1))를 발생한다. 센스 증폭기(16-1)는 전류(Ic1)를 감지하여 센싱 전압(sn1)을 발생한다. 기준전압 발생기(18)는 전류(Ic(m+1))를 감지하여 기준전압(VREF)을 발생한다. 비교기(COM1)는 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)과 기준전압(VREF)을 비교하여 센싱 데이터를 발생한다. 즉, 센스 증폭기(16-1)로부터 출력되는 센싱 전압(sn1)의 레벨이 기준전압(VREF)의 레벨보다 낮으면 해당 노드(a)로 "하이"레벨 의 신호를 출력하고, 반대로 기준전압(VREF)의 레벨보다 높으면 해당 노드(a)로 "로우"레벨의 신호를 출력한다. 래치(LA1)는 센싱 데이터를 래치한다. 그리고, 리드 컬럼 선택신호(RCSL1)가 활성화되면 NMOS트랜지스터들(N2, N4)가 온되고, 이때, 노드(a)가 "하이"레벨이면 NMOS트랜지스터(N5)가 온되어 "로우"레벨의 데이터를 반전 리드 데이터 라인(RDB)으로 전송하고, 반면에, 노드(b)가 "하이"레벨이면 NMOS트랜지스터(N3)가 온되어 "로우"레벨의 데이터를 리드 데이터 라인(RD)으로 전송한다. 즉, 리드 동작시에 리드 데이터 라인(RD) 또는 반전 리드 데이터 라인(RDB)으로 "로우"레벨의 데이터가 전송된다. 리드 동작이 수행된 후, 라이트 백 신호(WB)가 활성화되면 NMOS트랜지스터(N1)가 온되고, 이에 따라 래치(LA1)의 해당 노드(b)의 "하이"레벨의 데이터가 센스 비트 라인(SBL1)으로 전송되고, 센스 비트 라인(SBL1)의 데이터가 비트 라인(BL1)으로 전송되어 워드 라인(WL11)과 비트 라인(BL1)사이에 연결된 데이터 "1"이 저장된 메모리 셀(MC)에 대한 리프레쉬 동작이 수행된다. 이와같은 방법으로, 모든 메모리 셀들(MC)에 대한 리드 동작이 수행된다.
도1에 나타낸 종래의 반도체 메모리 장치는 미국 공개 특허번호 제2003/0231524호에 공개되어 있는 내용을 기초로 작성된 것이며, 플로팅 바디를 가지는 메모리 셀들 및 기준 메모리 셀들을 구비하는 반도체 메모리 장치는 미국 공개 특허번호 제2005/0068807호, 미국 특허번호 제6,567,330호, 및 미국 특허번호 제6,882,008호 등에 소개되어 있다.
그런데, 종래의 플로팅 바디를 가지는 메모리 셀들을 구비하는 반도체 메모리 장치는 리드 동작을 수행하기 위하여 데이터 "0"을 저장하는 기준 메모리 셀들 (RMC)과 데이터 "1"을 저장하는 기준 메모리 셀들(RMC)이 반드시 구비되어야만 하고, 상술한 도1에서는 메모리 셀 어레이 블록당 하나의 기준 메모리 셀 어레이 블록을 구비하는 것을 나타내었지만, 소정 개수의 서브 메모리 셀 어레이 블록당 하나의 기준 메모리 셀 어레이 블록을 구비될 수도 있다.
그리고, 종래의 반도체 메모리 장치는 기준 메모리 셀들(RMC)과 메모리 셀들(MC)이 데이터 "0"을 리드하는 경우에 동일한 데이터 "0"에 해당하는 전류를 흐르게 하고, 데이터 "1"을 리드하는 경우에 또한 동일한 데이터 "1"에 해당하는 전류를 흐르게 하도록 설계되었다고 하더라도, 제조 공정, 전압 및 온도 변화에 따라 기준 메모리 셀들(RMC)과 메모리 셀들(MC)이 데이터 "0" 및 데이터 "1"에 해당하는 전류가 변화하게 됨으로 인해서 리드 데이터 오류가 발생될 수 있다는 문제가 있다. 즉, 센스 증폭기로부터 출력되는 전압과 기준전압(VREF)사이에 변화가 발생함으로 인해서 "0"의 데이터가 "1"의 데이터로, "1"의 데이터가 "0"의 데이터로 리드될 수 있다는 문제가 있다.
또한, 상술한 종래의 반도체 메모리 장치는 기준 메모리 셀들(RMC)을 위한 별도의 제어 및 신호 처리가 필요하게 됨으로 인해서 구성이 복잡하게 된다는 문제가 있다.
본 발명의 목적은 데이터 리드 오류를 줄일 수 있는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 데 이터 라이트 및 리드 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 워드 라인과 비트 라인사이에 연결된 플로팅 바디를 가지고 데이터를 저장하는 제1메모리 셀 및 상기 워드 라인과 반전 비트 라인사이에 연결된 플로팅 바디를 가지고 상기 데이터와 반대 위상을 가지는 반전 데이터를 저장하는 제2메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 것을 특징으로 한다. 그리고, 상기 반도체 메모리 장치는 라이트 동작시에 센스 비트 라인쌍으로 인가되는 데이터를 입력하여 상기 데이터 및 상기 반전 데이터를 발생하고, 상기 데이터 및 상기 반전 데이터를 상기 비트 라인과 상기 반전 비트 라인으로 전송하고, 리드 동작시에 상기 데이터와 상기 반전 데이터가 상기 센스 비트 라인쌍으로 전송되면 상기 센스 비트 라인쌍의 상기 데이터와 상기 반전 데이터를 감지하고 증폭하여 출력하는 센스 증폭기를 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 상기 워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이 블록, 비트 라인 선택신호들 각각에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인과 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍과 연결하는 비트 라인 선택기들을 구비하는 비트 라인 선택부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1실시예는 리드 동작시에 상기 컬럼 선택신호에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 데이터 라인쌍으로 출력하고, 라이트 동작시에 상기 데이터 라인쌍을 통하여 입력되는 데이터를 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하고, 상기 반도체 메모리 장치는 제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더, 제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기, 컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택신호들중의 하나의 컬럼 선택신호를 선택하는 컬럼 디코더, 및 상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2실시예는 리드 동작시에 해당 리드 컬럼 선택신호에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 리드 데이터 라인쌍으로 출력하고, 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인을 통하여 입 력되는 라이트 데이터를 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하고, 상기 반도체 메모리 장치는 제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더, 제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기, 컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 상기 라이트 동작시에 라이트 컬럼 선택신호들중의 하나의 라이트 컬럼 선택신호를 선택하고, 상기 리드 동작시에 리드 컬럼 선택신호들중의 하나의 리드 컬럼 선택신호를 선택하는 컬럼 디코더, 및 상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 제1워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들을 각각 구비하는 제1서브 메모리 셀 어레이 블록들을 구비하는 제1메모리 셀 어레이 블록과 상기 제1워드 라인들 각각과 대응되는 상기 제2워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 각각 구비하는 제2서브 메모리 셀 어레이 블록들을 구비하는 제2메모리 셀 어레이 블록, 및 비트 라인 선택신호들 각각에 응답하여 상기 제1서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인을 상기 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍의 센스 비트 라인과 연결하는 제1비트 라인 선택기들과 상기 제2서브 메모리 셀 어레이 블록들 각각의 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍의 반전 센스 비트 라인과 연결하는 제2비트 라인 선택기들을 구비하는 비트 라인 선택부를 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제1실시예는 리드 동작시에 상기 컬럼 선택신호에 응답하여 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 데이터 라인쌍으로 출력하고, 라이트 동작시에 상기 데이터 라인쌍을 통하여 입력되는 데이터를 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하고, 상기 반도체 메모리 장치는 제1로우 어드레스를 입력하고 디코딩하여 상기 제1 및 제2워드 라인들중의 하나씩의 워드 라인을 선택하는 로우 디코더, 제2로우 어드레스를 입력하고 디코딩하여 상기 제1서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인과 상기 제2서브 메모리 셀 어레이 블록들 각각의 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기, 컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택신호들중의 하나의 컬럼 선택신호를 선택하는 컬럼 디코더, 및 상기 라이트 동작시에 라이트 백 신호를 발생하 고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 반도체 메모리 장치의 제2실시예는 리드 동작시에 해당 리드 컬럼 선택신호에 응답하여 대응하는 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 리드 데이터 라인쌍으로 출력하고, 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인을 통하여 입력되는 라이트 데이터를 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하고, 상기 반도체 메모리 장치는 제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더, 제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기, 컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 상기 라이트 동작시에 라이트 컬럼 선택신호들중의 하나의 라이트 컬럼 선택신호를 선택하고, 상기 리드 동작시에 리드 컬럼 선택신호들중의 하나의 리드 컬럼 선택신호를 선택하는 컬럼 디코더, 및 상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 상기 제1실시예의 반도체 메모리 장치의 상기 센스 증폭기들 각각은 상기 라이트 및 상기 리드 동작시에 해당 컬럼 선택신호에 응답하여 상기 데이터 라인쌍으로부터 인가되는 데이터를 입력하는 컬럼 선택 게이트, 상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들, 상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로, 상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치, 및 상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트를 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 상기 제2실시예의 반도체 메모리 장치의 상기 센스 증폭기들 각각은 상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들, 상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로, 상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래 치, 상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트, 상기 리드 동작시에 해당 라이트 컬럼 선택신호 및 상기 래치에 래치된 센싱 데이터에 응답하여 상기 리드 데이터 라인쌍중의 하나의 라인으로 리드 데이터를 전송하는 리드 컬럼 선택 게이트, 및 상기 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인으로부터 전송되는 신호를 상기 래치로 전송하는 라이트 컬럼 선택 게이트를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 라이트 및 리드 방법은 워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 상기 워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 구비하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서, 제1로우 어드레스를 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하고, 제2로우 어드레스를 디코딩하여 비트 라인 선택신호들을 발생하고, 상기 비트 라인 선택신호에 응답하여 비트 라인들중의 하나의 비트 라인과 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 해당 센스 비트 라인쌍을 연결하는 단계, 컬럼 어드레스를 디코딩하여 라이트 동작시에는 컬럼 선택신호 및 라이트 백 신호를 발생하고, 리드 동작시에는 컬럼 선택신호, 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 단계, 상기 라이트 동작시에 상기 컬럼 선택신호에 응답하여 라이트 데이터를 래치에 래치하고, 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 해당 센 스 비트 라인쌍으로 전송하는 단계, 및 상기 리드 동작시에는 상기 센스 증폭기 인에이블 신호에 응답하여 상기 해당 센스 비트 라인쌍의 전류를 감지하여 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하고 증폭하여 상기 래치로 전송하고, 상기 컬럼 선택신호에 응답하여 상기 래치에 래치된 데이터를 리드 데이터로 출력하고, 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드 방법을 설명하면 다음과 같다.
도2는 본 발명의 반도체 메모리 장치의 일실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이 블록들(BLK1 ~ BLKi), 비트 라인 선택기들(20-11 ~ 20-1m, 20-21 ~ 20-2m), 센스 증폭기들(22-11 ~ 22-1m, 22-21 ~ 22-2m), 로우 디코더(24), 컬럼 디코더(26), 비트 라인 선택신호 발생기(28), 명령어 디코더(30), 및 제어신호 발생부(32)로 구성되어 있다.
도2의 반도체 메모리 장치는 메모리 셀 어레이 블록들(BLK1 ~ BLKi)의 좌우에 배치된 2쌍의 데이터 라인들((D1, D1B), (D2, D2B))을 통하여 2개의 데이터를 입출력하는 경우의 구성을 나타낸 것이다.
도2에서, 메모리 셀 어레이 블록들(BLK1 ~ BLKi) 각각은 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKm)로 구성되며, 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKm) 각각은 비트 라인(BL1, BL2, ..., BL(k-1), BLk)과 반전 비트 라인(BL1B, BL2B, ..., BL(k-1)B, BLkB)이 하나씩 교대로 배치되고, 해당 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKm) 각각의 워드 라인들(WL1 ~ WLn) 각각과 비트 라인들(BL1, BL1B, BL2, BL2B, ..., BL(k-1)B, BLkB) 각각의 사이에 연결된 메모리 셀들(MC)로 구성되어 있다.
도2에 나타낸 반도체 메모리 장치의 메모리 셀들(MC)은 도1에 나타낸 메모리 셀들(MC)과 마찬가지로 플로팅 바디를 가지는 NMOS트랜지스터로 구성되며, NMOS트랜지스터의 소스는 접지전압에 연결되고, 게이트는 워드 라인에 연결되고, 드레인은 비트 라인 또는 반전 비트 라인에 연결되어 있다. 도1에 나타낸 메모리 셀들(MC)이 하나의 트랜지스터에 저장된 1비트의 데이터, 즉, 비트 라인에 연결된 트랜지스터에 저장된 데이터가 1비트의 데이터를 구성하나, 도2에 나타낸 메모리 셀들(MC)은 2개의 트랜지스터들에 저장된 2비트의 데이터, 즉, 비트 라인에 연결된 트랜지스터에 저장된 1비트의 데이터와 반전 비트 라인에 연결된 트랜지스터에 저장된 1비트의 반전 데이터가 1비트의 데이터를 구성한다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이 블록들(BLK1 ~ BLKi) 각각의 메모리 셀들(MC)은 라이트 동작시에 해당 워드 라인(WL1 ~ WLn)으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKm)의 해당 비트 라인쌍((BL1, BL1B) ~ (BLk, BLkB))으로 소정 레벨보다 높은 레벨의 전압(예를 들면, 1.5V)이 인가되면 데이터 "0"이 라이트되고, 해당 워드 라인(WL1 ~ WLn)으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKm)의 해당 비트 라인쌍((BL1, BL1B) ~ (BLk, BLkB))으로 소정 레벨보다 낮은 레벨의 전압(예를 들면, -1.5V)이 인가되면 데이터 "1"이 라이트된다. 그리고, 리드 동작시에 해당 워드 라인(WL1 ~ WLn)으로 소정 레벨의 전압(예를 들면, 1.5V)이 인가되고, 해당 비트 라인쌍((BL1, BL1B) ~ (BLk, BLkB))으로 트랜지스터를 선형 영역에서 동작하도록 하기 위한 전압(예를 들면, 0.2V)이 인가되면 해당 비트 라인쌍((BL1, BL1B) ~ (BLk, BLkB))에 전류 차를 발생한다. 비트 라인 선택기들(20-11 ~ 20-1m) 각각은 비트 라인 선택신호들(BS1 ~ BS(k/2))에 응답하여 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKm)의 짝수번째 비트 라인쌍들((BL2, BL2B) ~ (BLk, BLkB))중의 하나의 비트 라인쌍을 해당 센스 비트 라인쌍((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))에 연결한다. 비트 라인 선택기들(20-21 ~ 20-2m) 각각은 비트 라인 선택신호들(BS1 ~ BS(k/2))에 응답하여 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKm)의 홀수번째 비트 라인쌍들((BL1, BL1B) ~ (BL(k-1), BL(k-1)B))중의 하나의 비트 라인쌍을 해당 센스 비트 라인쌍((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))에 연결한다. 센스 증폭기들(22-11 ~ 22-1m, 22-21 ~ 22-2m) 각각은 라이트 동작시에 해당 컬럼 선택신호(CSL1 ~ CSLm) 및 라이트 백 신호(WB)에 응답하여 해당 데이터 라인쌍들((D1, D1B), (D2, D2B))을 통하여 전송되는 데이터를 해당 센스 비트 라인쌍들((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))로 전송하고, 리드 동작시에 센스 증폭기 인에이블 신호(SEN) 및 해당 컬럼 선택신호(CSL1 ~ CSLm)에 응답하여 해당 센스 비트 라인쌍들((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))로 전송되는 데이터의 차를 감지하고 증폭하여해당 데이터 라인쌍들((D1, D1B), (D2, D2B))로 전송하고, 라이트 백 신호(WB)에 응답하여 해당 데이터 라인쌍들((D1, D1B), (D2, D2B))로 전송되는 데이터를 해당 센스 비트 라인쌍들((SBL11 ~ SBL11B) ~ (SBL1m, SBL1mB))로 전송한다. 로우 디코더(24)는 액티브 명령(ACT)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL1 ~ WLn)중의 하나의 워드 라인을 활성화한다. 컬럼 디코더(26)는 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(CSL1 ~ CSLm)중의 하나의 컬럼 선택신호를 활성화한다. 비트 라인 선택신호 발생기(28)는 액티브 명령(ACT)에 응답하여 제2로우 어드레스(RA2)를 디코딩하여 비트 라인 선택신호들(BS1 ~ BS(k/2))중의 하나의 비트 라인 선택신호를 활성화한다. 명령어 디코더(30)는 명령 신호(COM)에 응답하여 액티브 명령(ACT), 리드 명령(RD), 및 라이트 명령(ACT)을 발생한다. 제어신호 발생부(32)는 라이트 명령(WR)에 응답하여 라이트 백 신호(WB)를 활성화하고, 리드 명령(RD)에 응답하여 센스 증폭기 인에이블 신호(SEN) 및 라이트 백 신호(WB)를 활성화하되, 센스 증폭기 인에이블 신호(SEN)가 활성화되고 소정 시간 후에 라이트 백 신호(WB)를 활성화한다.
도3은 도2에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것으로, 레벨 리미터들(LM1, LM2), 센스 증폭기(SA), 라이트 백 게이트(WBG), 래치(LA), 및 컬럼 선택 게이트(CSG)로 구성되어 있다. 레벨 리미터(LM1)는 비교기(COM2)와 NMOS트랜지스터(N10)로 구성되고, 레벨 리미터(LM2)는 비교기(COM3)와 NMOS트랜지스터(N11)로 구성되어 있다. 래치(LA)는 인버터들(I3, I4)로 구성되고, 라이트 백 게이트 (WBG)는 NMOS트랜지스터들(N12, N13)로 구성되고, 컬럼 선택 게이트(CSG)는 NMOS트랜지스터들(N14, N15)로 구성되어 있다.
도3에서, SBL1(2)은 도2의 SBL11 ~ SBL1m 및 SBL21 ~ SBL2m을 나타내고, SBL1(2)B는 도2의 SBL11B ~ SBL1mB 및 SBL21B ~ SBL2mB를 나타낸다.
도3에 나타낸 센스 증폭기의 동작을 설명하면 다음과 같다.
레벨 리미터(LM1)는 리드 동작시에 센스 비트 라인(SBL1(2))의 전압과 제한 전압(VBLR)을 비교하여 센스 비트 라인(SBL1(2))의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 센스 비트 라인(SBL1(2))으로 전류(Ic)가 흐르는 것을 차단하고, 레벨 리미터(LM2)는 리드 동작시에 반전 센스 비트 라인(SBL1(2)B)의 전압과 제한 전압(VBLR)을 비교하여 반전 센스 비트 라인(SBL1(2)B)의 전압의 레벨이 제한 전압(VBLR)의 레벨보다 높으면 반전 센스 비트 라인(SBL1(2)B)으로 전류(Icb)가 흐르는 것을 차단한다. 센스 증폭기(SA)는 리드 동작시에 센스 증폭기 인에이블 신호(SEN)에 응답하여 인에이블되어 전류(Ic)에 따른 전압 및 전류(Icb)에 따른 전압을 발생하고, 이 두 개의 전압의 레벨을 비교하여 센싱 데이터를 노드(a)로 출력한다. 래치(LA)는 노드(a)가 "하이"레벨이면 인버터(I3)에 의해서 반전하여 노드(b)를 "로우"레벨로 만들고, 인버터(I4)에 의해서 반전하여 노드(a)를 "하이"레벨로 유지한다. 이때, 인버터들(I1, I2)이 전압(V1)과 전압(V2)사이에 연결되어 있으며, 전압(V1)은 데이터 "1"을 라이트하기 위한 전압으로 1.5V정도가 되며, 전압(V2)은 데이터 "0"을 라이트하기 위한 전압으로 -1.5V정도가 된다. 따라서, 노드들(a, b)의 하나의 노드는 1.5V의 전압이 발생되고, 다른 하나의 노드는 -1.5V의 전압이 된다. 라이트 백 게이트(WBG)는 라이트 및 리드 동작시에 NMOS트랜지스터들(N12, N13)이 온되어 노드들(a, b)과 센스 비트 라인쌍(SBL1(2), SBL1(2)B)을 연결한다. 컬럼 선택 게이트(CSG)는 리드 및 라이트 동작시에 컬럼 선택신호(CSL)에 응답하여 노드들(a, b)와 데이터 라인쌍(D1(2), D1(2)B)을 연결한다.
도4는 도3에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것으로, 전압 발생기들(CV1, CV2) 및 비교기(COM4)로 구성되어 있다. 전압 발생기들(CV1, CV2) 각각은 전류원을 형성하는 PMOS트랜지스터(P1), 전류(Ic)를 미러하기 위한 PMOS트랜지스터들(P2, P3)로 구성된 전류 미러(CM1), 및 NMOS트랜지스터(N16)로 구성되어 있다.
도4에 나타낸 센스 증폭기의 동작을 설명하면 다음과 같다.
리드 동작시에 "로우"레벨의 센스 증폭기 인에이블 신호(SEN)가 발생되면PMOS트랜지스터(P1)가 온되어 전류를 공급한다. 전류 미러(CM1)는 PMOS트랜지스터(P2)로부터 노드(b1 및 b2)로 흐르는 전류(Ic 및 Icb)를 미러하여 PMOS트랜지스터(P3)를 통하여 동일한 전류(Ic 및 Icb)가 흐르도록 한다. NMOS트랜지스터(N16)는 전류(Ic 및 Icb)에 따른 전압(sn 및 snB)을 발생한다. 즉, 전류(Ic 및 Icb)가 크면 전압(sn)의 레벨이 낮아지게 되고, 전류(Ic 및 Icb)가 작으면 전압(snB)의 레벨이 높아지게 된다. 데이터 "1"이 리드되면 전류(Ic 및 Icb)가 크고, 데이터 "0"이 리드되면 전류(Ic 및 Icb)가 작다. 그리고, 센스 비트 라인(SBL1(2))으로 흐르는 전류가 크면 반전 센스 비트 라인(SBL1(2)B)로 흐르는 전류는 작을 것이고, 따라서, 이 경우에는 전압(sn)의 레벨이 전압(snB)의 레벨보다 낮다. 반면에, 센스 비트 라 인(SBL1(2))으로 흐르는 전류가 작으면 반전 센스 비트 라인(SBL1(2)B)로 흐르는 전류가 클 것이고, 따라서, 이 경우에는 전압(sn)의 레벨이 전압(snb)의 레벨보다 높다. 비교기(COM4)는 전압들(sn, snB)의 레벨 차를 검출하여 센싱 데이터를 발생한다. 즉, 전압(sn)의 레벨이 전압(snB)의 레벨보다 높으면 "로우"레벨의 센싱 데이터를 발생하고, 전압(sn)의 레벨이 전압(snB)의 레벨보다 낮으면 "하이"레벨의 센싱 데이터를 발생한다. 결과적으로, 데이터 "1"이 리드되면 "로우"레벨의 센싱 데이터가 출력되고, 데이터 "0"이 리드되면 "하이"레벨의 센싱 데이터가 출력된다.
도5a는 도2에 나타낸 비트 라인 선택기(20-21)의 실시예의 구성을 나타내는 것이고, 도5b는 도2에 나타낸 비트 라인 선택기(20-11)의 실시예의 구성을 나타내는 것이다.
도5a에 나타낸 비트 라인 선택기(20-21)는 2개씩의 NMOS트랜지스터들(N18-1, N18-3, ..., N18-(k-1))로 구성되며, 도5b에 나타낸 비트 라인 선택기(20-11)는 2개씩의 NMOS트랜지스터들(N18-2, N18-4, ..., N18-k)로 구성되어 있다.
도5a 및 도5b에 나타낸 비트 라인 선택기의 동작을 설명하면 다음과 같다.
비트 라인 선택기(20-21)의 2개씩의 NMOS트랜지스터들(N18-1, N18-3, ..., N18-(k-1)) 각각은 비트 라인 선택신호들(BS1 ~ BS(k/2)) 각각에 응답하여 해당 비트 라인쌍들((BL1, BL1B), (BL3, BL3B), ..., (BL(k-1), BL(K-1)B))을 센스 비트 라인쌍(SBL1, SBL1B)과 연결한다. 비트 라인 선택기(20-11)의 2개씩의 NMOS트랜지스터들(18-2, 18-4, ..., 18-k) 각각은 비트 라인 선택신호들(BS1 ~ BS(k/2)) 각각에 응답하여 해당 비트 라인쌍들((BL2, BL2B), (BL4, BL4B), ..., (BL(k-1), BL(k- 1)B))을 센스 비트 라인쌍(SBL2, SBL2B)과 연결한다.
도6은 본 발명의 반도체 메모리 장치의 다른 실시예의 구성을 나타내는 블록도로서, 도2의 컬럼 디코더(26)가 컬럼 디코더(26')로, 센스 증폭기들(22-11 ~ 22-1m, 22-21 ~ 22-2m)이 센스 증폭기들(22-11' ~ 22-1m', 22-21' ~ 22-2m')으로 대체되어 구성되고, 데이터 라인쌍((D1, D1B), (D2, D2B)이 리드 데이터 라인쌍((RD1, RD1B), (RD2, RD2B))과 라이트 데이터 라인(WD1, WD2)으로 대체되어 구성되는 것을 제외하고는 도2의 반도체 메모리 장치의 구성과 동일하다.
도6에 나타낸 블록들중 도2에 나타낸 블록들과 동일한 번호를 가진 블록들의 기능은 도2의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 블록들의 기능에 대해서만 설명하기로 한다.
컬럼 디코더(26')는 리드 명령(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 리드 컬럼 선택신호들(RCSL1 ~ RCSLm)중의 하나의 리드 컬럼 선택신호를 활성화하고, 라이트 명령(WR)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 라이트 컬럼 선택신호들(WCSL1 ~ WCSLm)중의 하나의 라이트 컬럼 선택신호를 활성화한다. 센스 증폭기들(22-11' ~ 22-1m', 22-21 ~ 22-2m) 각각은 라이트 동작시에 해당 라이트 컬럼 선택신호(WCSL1 ~ WCSLm) 및 라이트 백 신호(WB)에 응답하여 해당 라이트 데이터 라인들(WD1, WD2)을 통하여 전송되는 데이터를 해당 센스 비트 라인쌍들((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))로 전송하고, 리드 동작시에 센스 증폭기 인에이블 신호(SEN) 및 해당 리드 컬럼 선택신호(RCSL1 ~ RCSLm)에 응답하여 해당 센스 비트 라인쌍들((SBL11, SBL11B) ~ (SBL1m, SBL1mB), (SBL21, SBL21B) ~ (SBL2m, SBL2mB))로 전송되는 데이터의 차를 감지하고 증폭하여 해당 리드 데이터 라인쌍들((RD1, RD1B), (RD2, RD2B))로 전송하고, 라이트 백 신호(WB)에 응답하여 해당 리드 데이터 라인쌍들((RD1, RD1B), (RD2, RD2B))로 전송된 데이터를 해당 센스 비트 라인쌍들((SBL11, SBL11B) ~ (SBL1m, SBL1mB))로 전송한다.
도7은 도6에 나타낸 센스 증폭기의 실시예의 구성을 나타내는 것으로, 도3에 나타낸 센스 증폭기의 구성에서 컬럼 선택 게이트(CSG)를 제거하고, 리드 컬럼 선택 게이트(RCSG) 및 라이트 컬럼 선택 게이트(WCSG)를 추가하여 구성되는 것을 제외하고는 동일한 구성을 가진다. 리드 컬럼 선택 게이트(RCSG)는 NMOS트랜지스터들(N19, N20, N21, N22)로 구성되고, 라이트 컬럼 선택 게이트(WCSG)는 NMOS트랜지스터(N23)로 구성되어 있다.
도7에 나타낸 센스 증폭기의 동작을 설명하면 다음과 같다.
레벨 리미터들(LM1, LM2), 센스 증폭기(SA), 래치(LA) 및 라이트 백 게이트(WBG)의 동작은 상술한 도3의 설명을 참고로 하기 바라며, 여기에서는 리드 컬럼 선택 게이트(RCSG) 및 라이트 컬럼 선택 게이트(WCSG)의 동작에 대해서만 설명하기로 한다.
리드 컬럼 선택 게이트(RCSG)는 리드 동작시에 리드 컬럼 선택신호(RCSL)에 응답하여 NMOS트랜지스터들(N19, N21)이 온되고, 노드들(a, b)중의 하나의 노드가 "하이"레벨, 즉, 1.5V정도의 레벨이면 NMOS트랜지스터(N20) 또는 NMOS트랜지스터(N22)가 온되어 리드 데이터 라인쌍(RD1(2), RD1(2)B)중의 하나의 라인으로 "로우" 레벨의 신호를 출력한다. 라이트 컬럼 선택 게이트(WCSG)는 라이트 동작시에 라이트 컬럼 선택신호(WCSL)에 응답하여 NMOS트랜지스터(N23)가 온되면 라이트 데이터 라인(WD1(2))으로 전송되는 데이터를 래치(LA)의 노드(b)로 출력한다. 그러면, 래치(LA)에 의해서 노드(b)의 데이터가 래치되고, 이에 따라 노드들(a, b)의 하나의 노드에는 1.5V정도의 전압(V1)이 다른 하나의 노드에는 -1.5V의 전압(V2)이 발생된다. 라이트 백 게이트(WBG)는 라이트 백 신호(WB)에 응답하여 노드들(a, b)을 센스 비트 라인쌍(SBL1(2), SBL1(2)B)에 연결한다.
도8은 본 발명의 또 다른 실시예의 반도체 메모리 장치의 구성을 나타내는 블록도로서, 메모리 셀 어레이 블록들(BLK1 ~ BLKi) 각각의 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKm)의 이웃하는 서브 메모리 셀 어레이 블록의 하나는 해당 워드 라인들(WL1 ~ WLn)과 비트 라인들(BL1 ~ BLk)사이에 연결된 메모리 셀들(MC)로 구성되고, 다른 하나는 해당 워드 라인들(WL1 ~ WLn)과 반전 비트 라인들(BL1B ~ BLkB)사이에 연결된 메모리 셀들(MC)로 구성되고, 로우 디코더(24)가 로우 디코더(24')로 대체되고, 비트 라인 선택기들(20-11 ~ 20-1m, 20-21 ~ 20-2m)이 비트 라인 선택기들(20-11' ~ 20-2m', 20-21' ~ 20-2m')로 대체되고, 비트 라인 선택신호 발생기(28)가 비트 라인 선택신호 발생기(28')로 대체되는 것을 제외하고는 도2의 구성과 동일하게 구성되어 있다.
도8에 나타낸 반도체 메모리 장치는 라이트 및 리드 동작시에 이웃하는 서브 메모리 셀 어레이 블록들의 비트 라인과 반전 비트 라인과 센스 비트 라인쌍이 연결된다. 예를 들어 설명하면, 워드 라인(WL1)이 선택되고, 메모리 셀 어레이 블록 들(BLK1, BLK2) 각각의 서브 메모리 셀 어레이 블록들(SBLK1)의 비트 라인(BL1) 및 반전 비트 라인(BL1B)이 선택되면 메모리 셀 어레이 블록들(BLK1)의 서브 메모리 셀 어레이 블록(SBLK1)의 비트 라인(BL1)과 센스 비트 라인(SBL1)이 연결되고, 메모리 셀 어레이 블록(BLK2)의 서브 메모리 셀 어레이 블록들(SBLK1)의 반전 비트 라인(BL1B)과 반전 센스 비트 라인(SBL1B)이 연결되어 라이트 및 리드 동작이 수행된다. 로우 디코더(24')는 제1로우 어드레스(RA1)를 디코딩하여 워드 라인들(WL1 ~ WL(n/2))을 선택하고, 비트 라인 선택신호 발생기(28')는 제2로우 어드레스(RA2)를 디코딩하여 비트 라인 선택신호들(BS1 ~ BSk)을 발생한다. 비트 라인 선택기들(20-11' ~ 20-2m', 20-21' ~ 20-2m') 각각은 비트 라인 선택신호들(BS1 ~ BSk)에 응답하여 해당 서브 메모리 셀 어레이 블록(SBLK1 ~ SBLKm)의 이웃하는 서브 메모리 셀 어레이 블록들의 비트 라인들(BL1 ~ BLk)중의 하나의 비트 라인을 해당 센스 비트 라인((SBL11 ~ SBL1m), (SBL21 ~ SBL2m))에 연결하고, 반전 비트 라인들(BL1B ~ BLkB)중의 하나의 반전 비트 라인을 해당 반전 센스 비트 라인((SBL11B ~ SBL1mB), (SBL21B ~ SBL2mB))에 연결한다.
도8에 나타낸 반도체 메모리 장치는 제1로우 어드레스(RA1)의 비트 수가 도2에 나타낸 반도체 메모리 장치의 제1로우 어드레스(RA1)의 비트 수에 비해서 1비트 작고, 도8에 나타낸 반도체 메모리 장치는 제2로우 어드레스(RA2)의 비트 수가 도2에 나타낸 반도체 메모리 장치의 제2로우 어드레스(RA2)의 비트 수에 비해서 1비트 크다. 도8에 나타낸 반도체 메모리 장치는 도2에 나타낸 반도체 메모리 장치와 동일한 메모리 셀들(MC)을 구비하도록 구성한 것이다. 도8에 나타낸 반도체 메모리 장치의 리드 및 라이트 동작에 관한 설명은 도2의 설명을 참고로 하면 쉽게 이해될 것이다.
즉, 도8에 나타낸 반도체 메모리 장치 또한 도2 및 도6에 나타낸 반도체 메모리 장치와 마찬가지로 기준 메모리 셀 어레이 블록들을 구비하지 않고 2개씩의 트랜지스터들에 1비트의 데이터를 라이트 및 리드한다. 따라서, 데이터 리드 오류를 줄일 수 있다.
도9a, b는 도8에 나타낸 이웃하는 비트 라인 선택기들(20-21' 또는 20-11')의 실시예의 구성을 나타내는 것으로, 이웃하는 비트 라인 선택기들(20-21' 또는 20-11')의 하나는 2개씩의 NMOS트랜지스터들(N19-1, N19-2, ..., N19-k)로 구성되고, 다른 하나는 2개씩의 NMOS트랜지스터들(N20-1, N20-2, ..., N20-k)로 구성되어 있다.
도9a 및 도9b에 나타낸 비트 라인 선택기의 동작을 설명하면 다음과 같다.
NMOS트랜지스터들(N19-1 ~ N19-k) 각각은 비트 라인 선택신호들(BS1 ~ BSk) 각각에 응답하여 해당 비트 라인들(BL1, BL2, ..., BLk)을 센스 비트 라인(SBL1(2))에 연결한다. NMOS트랜지스터들(N20-1 ~ N20-k) 각각은 비트 라인 선택신호들(BS1 ~ BSk) 각각에 응답하여 해당 반전 비트 라인들(BL1B, BL2B, .., BLkB)을 반전 센스 비트 라인(SBL1(2)B)에 연결한다.
그리고, 도8의 반도체 메모리 장치의 센스 증폭기는 도2의 반도체 메모리 장치의 도3과 동일하게 구성될 수 있다.
도10은 본 발명의 반도체 메모리 장치의 또 다른 실시예의 구성을 나타내는 것으로, 메모리 셀 어레이 블록들(BLK1 ~ BLKi) 각각의 서브 메모리 셀 어레이 블록들(SBLK1 ~ SBLKm) 각각, 로우 디코더(24'), 비트 라인 선택신호 발생기(28'), 비트 라인 선택기들(20-11' ~ 20-1m', 20-21' ~ 20-2m') 각각은 도8의 구성과 동일하고, 센스 증폭기들(20-11' ~ 20-1m', 20-21' ~ 20-2m') 각각, 명령어 디코더(30) 및 제어신호 발생부(32)는 도6의 구성과 동일하게 구성되어 있다.
도10에 나타낸 블록들 각각의 기능은 도6 및 도8에 나타낸 블록들 각각의 기능 설명을 참고로 하면 쉽게 이해될 것이므로, 여기에서는 그 설명을 생략하기로 한다.
도10에 나타낸 반도체 메모리 장치 또한 도2, 도6, 및 도8에 나타낸 반도체 메모리 장치와 마찬가지로 기준 메모리 셀 어레이 블록들을 구비하지 않고 2개씩의 트랜지스터들에 1비트의 데이터를 라이트 및 리드한다. 따라서, 데이터 리드 오류를 줄일 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치는 기준 메모리 셀 어레이 블록을 구비하지 않게 됨으로써 인해서 기준 메모리 셀 어레이 블록을 위한 별도의 제어가 필요하지 않게 되고, 기준 메모리 셀 어레이 블록을 이용하지 않고 데이터를 리드 함으로써 데이터 리드 오류가 발생되지 않게 된다.

Claims (21)

  1. 워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 상기 워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 각각 구비하는 서브 메모리 셀 어레이 블록들을 구비하는 메모리 셀 어레이 블록; 및
    비트 라인 선택신호들 각각에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인과 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍과 연결하는 비트 라인 선택기들을 구비하는 비트 라인 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    라이트 동작시에 상기 제1메모리 셀에 데이터가 저장되고, 상기 제1메모리 셀에 대응하는 상기 제2메모리 셀에 상기 데이터와 반대 위상을 가지는 반전 데이터가 동시에 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는
    리드 동작시에 상기 컬럼 선택신호에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 데이터 라인 쌍으로 출력하고, 라이트 동작시에 상기 데이터 라인쌍을 통하여 입력되는 데이터를 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는
    제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더;
    제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기;
    컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택신호들중의 하나의 컬럼 선택신호를 선택하는 컬럼 디코더; 및
    상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 센스 증폭기들 각각은
    상기 라이트 및 상기 리드 동작시에 해당 컬럼 선택신호에 응답하여 상기 데 이터 라인쌍으로부터 인가되는 데이터를 입력하는 컬럼 선택 게이트;
    상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치; 및
    상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 반도체 메모리 장치는
    리드 동작시에 해당 리드 컬럼 선택신호에 응답하여 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 리드 데이터 라인쌍으로 출력하고, 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인을 통하여 입력되는 라이트 데이터를 상기 서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구 비하는 센스 증폭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 반도체 메모리 장치는
    제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더;
    제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기;
    컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 상기 라이트 동작시에 라이트 컬럼 선택신호들중의 하나의 라이트 컬럼 선택신호를 선택하고, 상기 리드 동작시에 리드 컬럼 선택신호들중의 하나의 리드 컬럼 선택신호를 선택하는 컬럼 디코더; 및
    상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 센스 증폭기들 각각은
    상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치;
    상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트;
    상기 리드 동작시에 해당 라이트 컬럼 선택신호 및 상기 래치에 래치된 센싱 데이터에 응답하여 상기 리드 데이터 라인쌍중의 하나의 라인으로 리드 데이터를 전송하는 리드 컬럼 선택 게이트; 및
    상기 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인으로부터 전송되는 신호를 상기 래치로 전송하는 라이트 컬럼 선택 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들을 각각 구비하는 제1서브 메모리 셀 어레이 블록들을 구비하는 제1메모리 셀 어레이 블록과 상기 제1워드 라인들 각각과 대응되는 상기 제2워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 각각 구비하는 제2서브 메모리 셀 어레이 블록들을 구비하는 제2 메모리 셀 어레이 블록; 및
    비트 라인 선택신호들 각각에 응답하여 상기 제1서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인을 상기 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍의 센스 비트 라인과 연결하는 제1비트 라인 선택기들과 상기 제2서브 메모리 셀 어레이 블록들 각각의 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 센스 비트 라인쌍들중의 해당 센스 비트 라인쌍의 반전 센스 비트 라인과 연결하는 제2비트 라인 선택기들을 구비하는 비트 라인 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 반도체 메모리 장치는
    라이트 동작시에 상기 제1메모리 셀에 데이터가 저장되고, 상기 제1메모리 셀에 대응하는 상기 제2메모리 셀에 상기 데이터와 반대 위상을 가지는 반전 데이터가 동시에 저장되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제9항에 있어서, 상기 반도체 메모리 장치는
    리드 동작시에 상기 컬럼 선택신호에 응답하여 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 데이터 라인쌍으로 출력하고, 라이트 동작시에 상기 데이터 라인쌍을 통하여 입력되는 데이터를 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 반도체 메모리 장치는
    제1로우 어드레스를 입력하고 디코딩하여 상기 제1 및 제2워드 라인들중의 하나씩의 워드 라인을 선택하는 로우 디코더;
    제2로우 어드레스를 입력하고 디코딩하여 상기 제1서브 메모리 셀 어레이 블록들 각각의 상기 비트 라인들중의 하나의 비트 라인과 상기 제2서브 메모리 셀 어레이 블록들 각각의 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기;
    컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 컬럼 선택신호들중의 하나의 컬럼 선택신호를 선택하는 컬럼 디코더; 및
    상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 센스 증폭기들 각각은
    상기 라이트 및 상기 리드 동작시에 해당 컬럼 선택신호에 응답하여 상기 데이터 라인쌍으로부터 인가되는 데이터를 입력하는 컬럼 선택 게이트;
    상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치; 및
    상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서, 상기 반도체 메모리 장치는
    리드 동작시에 해당 리드 컬럼 선택신호에 응답하여 대응하는 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍의 데이터를 감지하고 증폭하여 리드 데이터 라인쌍으로 출력하고, 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인을 통하여 입력되는 라이트 데이터를 상기 제1 및 제2서브 메모리 셀 어레이 블록들 각각의 해당 센스 비트 라인쌍으로 출력하는 센스 증폭기들을 구비하는 센스 증폭부를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서, 상기 반도체 메모리 장치는
    제1로우 어드레스를 입력하고 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하는 로우 디코더;
    제2로우 어드레스를 입력하고 디코딩하여 상기 비트 라인들중의 하나의 비트 라인 및 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 선택하는 상기 비트 라인 선택신호들을 발생하는 비트 라인 선택신호 발생기;
    컬럼 어드레스를 입력하고 디코딩하여 상기 센스 증폭기들중의 하나의 센스 증폭기를 선택하기 위하여 상기 라이트 동작시에 라이트 컬럼 선택신호들중의 하나의 라이트 컬럼 선택신호를 선택하고, 상기 리드 동작시에 리드 컬럼 선택신호들중의 하나의 리드 컬럼 선택신호를 선택하는 컬럼 디코더; 및
    상기 라이트 동작시에 라이트 백 신호를 발생하고, 상기 리드 동작시에 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 제어신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 센스 증폭기들 각각은
    상기 리드 동작시에 상기 해당 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상 기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치;
    상기 라이트 및 리드 동작시에 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 라이트 백 게이트;
    상기 리드 동작시에 해당 라이트 컬럼 선택신호 및 상기 래치에 래치된 센싱 데이터에 응답하여 상기 리드 데이터 라인쌍중의 하나의 라인으로 리드 데이터를 전송하는 리드 컬럼 선택 게이트; 및
    상기 라이트 동작시에 해당 라이트 컬럼 선택신호에 응답하여 상기 라이트 데이터 라인으로부터 전송되는 신호를 상기 래치로 전송하는 라이트 컬럼 선택 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 워드 라인들 각각과 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제1메모리 셀들 및 상기 워드 라인들 각각과 반전 비트 라인들 각각의 사이에 연결된 플로팅 바디를 가지는 제2메모리 셀들을 구비하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법에 있어서,
    제1로우 어드레스를 디코딩하여 상기 워드 라인들중의 하나의 워드 라인을 선택하고, 제2로우 어드레스를 디코딩하여 비트 라인 선택신호들을 발생하고, 상기 비트 라인 선택신호에 응답하여 비트 라인들중의 하나의 비트 라인과 상기 반전 비트 라인들중의 하나의 반전 비트 라인을 해당 센스 비트 라인쌍을 연결하는 단계;
    컬럼 어드레스를 디코딩하여 라이트 동작시에는 컬럼 선택신호 및 라이트 백 신호를 발생하고, 리드 동작시에는 컬럼 선택신호, 센스 증폭기 인에이블 신호 및 상기 라이트 백 신호를 발생하는 단계;
    상기 라이트 동작시에 상기 컬럼 선택신호에 응답하여 라이트 데이터를 래치에 래치하고, 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 해당 센스 비트 라인쌍으로 전송하는 단계; 및
    상기 리드 동작시에는 상기 센스 증폭기 인에이블 신호에 응답하여 상기 해당 센스 비트 라인쌍의 전류를 감지하여 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하고 증폭하여 상기 래치로 전송하고, 상기 컬럼 선택신호에 응답하여 상기 래치에 래치된 데이터를 리드 데이터로 출력하고, 상기 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 해당 센스 비트 라인쌍으로 전송하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 데이터 라이트 및 리드 방법.
  18. 워드 라인과 비트 라인사이에 연결된 플로팅 바디를 가지고 데이터를 저장하는 제1메모리 셀 및 상기 워드 라인과 반전 비트 라인사이에 연결된 플로팅 바디를 가지고 상기 데이터와 반대 위상을 가지는 반전 데이터를 저장하는 제2메모리 셀을 구비하는 메모리 셀 어레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 반도체 메모리 장치는
    라이트 동작시에 센스 비트 라인쌍으로 인가되는 데이터를 입력하여 상기 데이터 및 상기 반전 데이터를 발생하고, 상기 데이터 및 상기 반전 데이터를 상기 비트 라인과 상기 반전 비트 라인으로 전송하고, 리드 동작시에 상기 데이터와 상기 반전 데이터가 상기 센스 비트 라인쌍으로 전송되면 상기 센스 비트 라인쌍의 상기 데이터와 상기 반전 데이터를 감지하고 증폭하여 출력하는 센스 증폭기를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  20. 제19항에 있어서, 상기 센스 증폭기는
    상기 라이트 및 상기 리드 동작시에 컬럼 선택신호에 응답하여 데이터 라인쌍으로부터 인가되는 데이터를 입력하는 컬럼 선택 게이트;
    상기 리드 동작시에 상기 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치; 및
    상기 라이트 및 리드 동작시에 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 센스 비트 라인쌍으로 전송하는 라이트 백 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제19항에 있어서, 상기 센스 증폭기는
    상기 리드 동작시에 상기 센스 비트 라인쌍 각각의 전압 레벨을 상기 제1 및 제2메모리 셀들의 데이터 리드를 위한 전압 레벨로 제한하는 제1 및 제2전압 제한기들;
    상기 리드 동작시에 상기 센스 증폭기 인에이블 신호에 응답하여 온되어 상기 제1 및 제2전압 제한기들을 통하여 흐르는 전류에 대응하는 제1 및 제2전압들을 발생하고, 상기 제1 및 제2전압들의 차를 감지하여 센싱 데이터를 발생하는 센스 증폭 회로;
    상기 라이트 동작시에 상기 컬럼 선택 게이트를 통하여 전송되는 데이터를 래치하고, 상기 리드 동작시에 상기 센싱 데이터를 래치하는 래치;
    상기 라이트 및 리드 동작시에 라이트 백 신호에 응답하여 상기 래치에 래치된 데이터를 상기 센스 비트 라인쌍으로 전송하는 라이트 백 게이트;
    상기 리드 동작시에 라이트 컬럼 선택신호 및 상기 래치에 래치된 센싱 데이터에 응답하여 리드 데이터 라인쌍중의 하나의 라인으로 리드 데이터를 전송하는 리드 컬럼 선택 게이트; 및
    상기 라이트 동작시에 라이트 컬럼 선택신호에 응답하여 라이트 데이터 라인으로부터 전송되는 신호를 상기 래치로 전송하는 라이트 컬럼 선택 게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
KR1020050118907A 2005-12-07 2005-12-07 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 KR100663368B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020050118907A KR100663368B1 (ko) 2005-12-07 2005-12-07 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US11/546,403 US8014221B2 (en) 2005-12-07 2006-10-12 Memory devices including floating body transistor capacitorless memory cells and related methods
TW095142625A TWI309418B (en) 2005-12-07 2006-11-17 Memory devices including floating body transistor capacitorless memory cells and related methods
CN2006101642627A CN1983445B (zh) 2005-12-07 2006-12-07 包括浮体晶体管无电容器存储单元的存储器件及相关方法
JP2006331051A JP2007157322A (ja) 2005-12-07 2006-12-07 半導体メモリ装置
DE102006058865A DE102006058865B4 (de) 2005-12-07 2006-12-07 Halbleiterspeicherbauelement und Verfahren zum Schreiben von Daten

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050118907A KR100663368B1 (ko) 2005-12-07 2005-12-07 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법

Publications (1)

Publication Number Publication Date
KR100663368B1 true KR100663368B1 (ko) 2007-01-02

Family

ID=37866573

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050118907A KR100663368B1 (ko) 2005-12-07 2005-12-07 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법

Country Status (4)

Country Link
US (1) US8014221B2 (ko)
KR (1) KR100663368B1 (ko)
CN (1) CN1983445B (ko)
TW (1) TWI309418B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843144B1 (ko) 2006-12-20 2008-07-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US7889564B2 (en) 2008-08-22 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor memory device including memory cell array having dynamic memory cell, and sense amplifier thereof

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7919800B2 (en) 2007-02-26 2011-04-05 Micron Technology, Inc. Capacitor-less memory cells and cell arrays
JP4498374B2 (ja) * 2007-03-22 2010-07-07 株式会社東芝 半導体記憶装置
KR101406279B1 (ko) * 2007-12-20 2014-06-13 삼성전자주식회사 반도체 메모리 장치 및 그것의 읽기 페일 분석 방법
US7952953B2 (en) * 2007-12-21 2011-05-31 Samsung Electronics Co., Ltd. Semiconductor memory device and memory system including the same
US7929329B2 (en) 2009-01-14 2011-04-19 Micron Technology, Inc. Memory bank signal coupling buffer and method
JP2010218629A (ja) * 2009-03-17 2010-09-30 Toshiba Corp 半導体記憶装置
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8513722B2 (en) 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8891285B2 (en) * 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8514645B2 (en) * 2011-12-13 2013-08-20 Atmel Corporation Current-mode sense amplifier for high-speed sensing
US8913442B2 (en) * 2012-12-21 2014-12-16 Elite Semiconductor Memory Technology Inc. Circuit for sensing MLC flash memory
JP2015185179A (ja) * 2014-03-20 2015-10-22 株式会社東芝 抵抗変化メモリ
KR102358564B1 (ko) * 2015-09-02 2022-02-04 삼성전자주식회사 단락된 메모리 셀의 가변 저항 소자를 갖는 반도체 메모리 장치
US9715918B1 (en) * 2016-05-23 2017-07-25 Micron Technology, Inc. Power reduction for a sensing operation of a memory cell
US10762948B2 (en) * 2016-12-09 2020-09-01 Rambus Inc. Floating body DRAM with reduced access energy

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4807194A (en) * 1986-04-24 1989-02-21 Matsushita Electric Industrial Co., Ltd. Seimiconductor memory device having sub bit lines
JPH0793033B2 (ja) * 1989-08-24 1995-10-09 日本電気株式会社 センスアンプ
JP3222684B2 (ja) * 1994-04-20 2001-10-29 株式会社東芝 半導体記憶装置
KR100686681B1 (ko) 1999-02-01 2007-02-27 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 및 불휘발성 기억 소자
US6111778A (en) 1999-05-10 2000-08-29 International Business Machines Corporation Body contacted dynamic memory
JP4216483B2 (ja) 2001-02-15 2009-01-28 株式会社東芝 半導体メモリ装置
US6519174B2 (en) * 2001-05-16 2003-02-11 International Business Machines Corporation Early write DRAM architecture with vertically folded bitlines
EP1288955A3 (en) 2001-08-17 2004-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
DE10204871A1 (de) 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
JP3962638B2 (ja) 2002-06-18 2007-08-22 株式会社東芝 半導体記憶装置、及び、半導体装置
JP2004022093A (ja) 2002-06-18 2004-01-22 Toshiba Corp 半導体記憶装置
US7224024B2 (en) 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
JP4282388B2 (ja) 2003-06-30 2009-06-17 株式会社東芝 半導体記憶装置
JP4077381B2 (ja) 2003-08-29 2008-04-16 株式会社東芝 半導体集積回路装置
US7184298B2 (en) 2003-09-24 2007-02-27 Innovative Silicon S.A. Low power programming technique for a floating body memory transistor, memory cell, and memory array
JP4443886B2 (ja) 2003-09-30 2010-03-31 株式会社東芝 半導体記憶装置
JP4044510B2 (ja) 2003-10-30 2008-02-06 株式会社東芝 半導体集積回路装置
US6903984B1 (en) 2003-12-31 2005-06-07 Intel Corporation Floating-body DRAM using write word line for increased retention time
KR100675300B1 (ko) * 2006-01-06 2007-01-29 삼성전자주식회사 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
KR100714309B1 (ko) * 2006-02-21 2007-05-02 삼성전자주식회사 캐패시터가 없는 메모리 셀을 구비한 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100843144B1 (ko) 2006-12-20 2008-07-02 삼성전자주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
US7894236B2 (en) 2006-12-20 2011-02-22 Samsung Electronics Co., Ltd. Nonvolatile memory devices that utilize read/write merge circuits
US7889564B2 (en) 2008-08-22 2011-02-15 Samsung Electronics Co., Ltd. Semiconductor memory device including memory cell array having dynamic memory cell, and sense amplifier thereof

Also Published As

Publication number Publication date
TW200735107A (en) 2007-09-16
TWI309418B (en) 2009-05-01
US8014221B2 (en) 2011-09-06
CN1983445B (zh) 2012-04-04
CN1983445A (zh) 2007-06-20
US20070127289A1 (en) 2007-06-07

Similar Documents

Publication Publication Date Title
KR100663368B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
KR100819552B1 (ko) 반도체 메모리 장치 및 이 장치의 동작 방법
KR100675300B1 (ko) 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
KR100675299B1 (ko) 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법
US6552944B2 (en) Single bitline direct sensing architecture for high speed memory device
JP4504364B2 (ja) センス・アンプおよびセルフタイム式ラッチを備えるメモリ装置
US7616510B2 (en) Dynamic semiconductor storage device and method for operating same
JP2008165970A (ja) 強誘電体素子を適用した半導体メモリ装置及びそのリフレッシュ方法
US20090168499A1 (en) Semiconductor memory device
US20040090818A1 (en) Design concept for SRAM read margin
KR19990002657A (ko) 강유전 메모리 장치
US7626878B1 (en) Active bit line charge keeper
CA2345845C (en) Bitline precharge
KR100885717B1 (ko) 커패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 동작 방법
KR102471418B1 (ko) 센싱 회로 및 이를 포함하는 반도체 장치
US7495983B2 (en) Semiconductor memory device having bit line equalizer in cell array
TW201234369A (en) Hierarchical DRAM sensing
US6359803B1 (en) Semiconductor memory device that can access two regions alternately at high speed
KR19980085565A (ko) 반도체 메모리
KR100870937B1 (ko) 캐패시터가 없는 동적 메모리 셀을 구비한 반도체 메모리장치 및 이 장치의 데이터 라이트 및 리드 방법
US20070070756A1 (en) Semiconductor memory device sharing sense amplifier
US7609571B2 (en) Semiconductor memory device having a control unit receiving a sensing block selection address signal and related method
US9431070B1 (en) Memory apparatus
JP2003100079A (ja) 半導体記憶装置
US6643214B2 (en) Semiconductor memory device having write column select gate

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121130

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20131129

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee