CN100530425C - 包括无电容器的存储单元的半导体存储器件 - Google Patents

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Abstract

一种含无电容器的存储单元的半导体存储器件包含：存储单元阵列块，其中包括连接在第一位线与第一字线之间的第一存储单元和连接在第二位线与第二字线之间的第二存储单元；以及基准存储单元阵列块，其中包括连接在与第一位线相连的第一基准位线和第一基准字线之间的第一基准存储单元，以及连接在与第二位线相连的第二基准位线和第二基准字线之间的第二基准存储单元。当选择第一字线时，选择第二基准存储单元，而当选择第二字线时，选择第一基准存储单元。因而，每条位线都包含基准存储单元，并从基准存储单元中输出基准信号，以使数据在读操作期间被精确地读出。

Description

包括无电容器的存储单元的半导体存储器件
本申请要求2006年2月21日提出的韩国专利申请No.10-2006-0016936的优先权，其内容整体合并于此以作参考。
技术领域
本发明涉及一种半导体存储器件，更为具体的是，涉及一种包括无电容器的存储单元的半导体存储器件，其中，动态存储单元包括带浮体(floating body)的单个晶体管。
背景技术
一般而言，动态随机存取存储器(DRAM)是半导体存储器件的一种类型，包括由晶体管和电容器组成的存储单元，从而根据电容器是否被充电，确定数据“0”或“1”。即，常规的DRAM器件需要电容器存储数据。然而，随着半导体存储器件集成密度的增加，使用电容器的存储单元成为减小半导体存储器布局的障碍。
因此，近来提出了存储单元只含有晶体管，而不需要电容器的半导体存储器件。这种半导体存储器件的存储单元包括具有浮体的晶体管，称之为“浮体单元(FBC)”。
这种晶体管可以在浮体内存储多个载流子。根据载流子是否被存储，晶体管阈值电压由于体效应发生变化，晶体管阈值电压的变化导致了通过晶体管电流量的变化，因而可以确定数据。
由于存储在浮体内的载流子在经过一定的持续时间后会复合和消失，为保留数据，FBC应该周期性的刷新，因此，FBC可以用作DRAM的存储单元。
图1是含无电容器的FBC的常规半导体存储器件的存储单元阵列块平面图。
在图1中，存储单元阵列块10包含字线WL、位线BL、存储单元MC、基准字线RWL0和RWL0、基准位线RBL0和RBL1、基准存储单元RC0和RC1、均衡器线EQL、位线选择器12、基准电压发生器14和读出放大器16。
存储单元MC被设置于沿行方向排列的字线WL和沿列方向排列的位线BL的交叉处。每一个包含带浮体的NMOS晶体管的存储单元MC，其栅极端子与字线WL相连，漏极端子与位线相连，源极端子接地。
为了在存储单元MC中写入数据“1”，NMOS晶体管被驱动在饱和区。具体为，当预定电压(例如1.5V)通过字线WL施加于栅极端子，比该预定电压(例如1.5V)高的或相同的电压通过位线BL施加于漏极端子时，由于碰撞电离，在漏极附近的浮体中产生大量的电子空穴对。在这种情况下，电子在漏极端子被吸收，而空穴被存储在浮体中。
碰撞电离产生的空穴电流与浮体和源极间pn结的正向电流相平衡，以使浮体达到平衡状态。即，数据“1”的状态是空穴被存储于浮体中的状态。
为了在存储单元MC中写入数据“0”，预定电压(例如1.5V)通过字线WL施加于栅极端子，比该预定电压低的电压(例如-1.5V)通过位线BL施加于漏极端子。从而，浮体和漏极，也就是p区和n区被正向偏置，以使存储在浮体中的大多数空穴在漏极端子被吸收。因此，数据“0”的状态是存储在浮体中的空穴数量减少的状态。
当数据“1”被存储时，大量空穴被存储于NMOS晶体管的浮体中，从而由于体效应，使NMOS晶体管的阈值电压减小。当数据“0”被存储时，存储在NMOS晶体管的浮体中的空穴减少了，从而使NMOS晶体管的阈值电压增加。
在从存储单元MC读取数据时，NMOS晶体管被驱动在线性区。具体为，当预定电压(例如1.5V)通过字线WL施加于栅极端子，在线性区驱动NMOS晶体管所需的电压(例如0.2V)通过位线BL施加于漏极端子时，由于存储在浮体中的空穴数量差异导致了阈值电压的变化，NMOS晶体管在位线BL间产生了电流差异，读出电流差异，并确定数据“0”或“1”。当数据“1”被存储于存储单元MC时，由于NMOS晶体管的阈值电压低，在读数据期间供给位线BL的电流增加。当数据“0”被存储于存储单元MC时，由于NMOS晶体管的阈值电压高，在读数据期间供给位线BL的电流减少。
基准存储单元RC0和RC1连接在位于字线WL两端的基准字线RWL0和RWL1，以及位于位线BL间的基准位线RBL0和RBL1之间。为了生成用于与从存储单元MC中输出的数据相比较的基准信号，这些基准存储单元RC0和RC1分别存储数据“0”和数据“1”。
为了有助于基准信号精确传送到位于存储单元阵列两端的读出放大器16，基准位线RBL0和RBL1分别位于预定数目的位线BL间。从而基准位线RBL0和RBL1中的每条都能传送基准信号到它附近的读出放大器16。
基准字线RWL0和RWL1位于记忆单元阵列的两端。基准字线RWL0用于选择基准存储单元RC0，基准字线RWL1用于选择通基准存储单元RC1。
均衡器线EQL被设置于基准字线RWL0、RWL1和字线WL之间，位于存储单元阵列的两端，其用于减少存储单元MC和基准存储单元RC0、RC1之间的相互影响。
位线选择器12响应位线选择信号(未示出)选择位线BL之一，并将所选择的位线BL连接到相应的读出放大器16。
基准电压发生器14响应基准信号生成电压，该基准信号是通过分别从基准存储单元RC0和RC1施加的与数据“0”和“1”相对应的电流的组合来生成。
读出放大器16通过位线BL接收与存储单元MC中数据相应的电流，并响应接收到的电流产生电压。
与常规半导体存储器件不同的是，具有FBC的半导体存储器件使用基准位线RBL0和RBL1取代与位线BL相应的反相位线。常规的读出放大器基于电压的差异读出数据，而具有FBC的半导体存储器件的读出放大器16是基于电流的差异读出数据。由于读出放大器16比存储单元MC大，这样一个读出放大器16就可以用于多条位线BL。在图1中，8条位线BL共享一个读出放大器16。
如同读出放大器16一样，基准存储单元RC0和RC1也是被共享的。由于具有FBC的半导体存储器件没有反相位线，它需要基准信号用于确定存储单元MC中的数据。在这里，基准信号是由分别存储数据“0”和数据“1”的基准存储单元RC0和RC1输出的电流的组合产生的，并通过基准位线RBL0和RBL1输出到基准电压发生器14。在图1中，分别与基准存储单元RC0和RC1相连的基准位线RBL0和RBL1垂直***于第一组8条位线BL和另一组8条位线BL之间，这样被16条位线共享。
然而，如图1所示，具有FBC而不含电容器的半导体存储器件使用由多条位线BL共享的一条基准位线RBL0或RBL1。因此，当数据从靠近基准位线RBL0和RBL1的存储单元MC读出，以及数据从远离基准位线RBL0和RBL1的存储单元MC读出时，读出放大器16读出的数据会有差异。另外，与基准存储单元RC0、RC1和存储单元MC中数据相对应的电流会随着制作工艺、电压或工作温度的变化而发生变化，因此会导致读出放大器16读出的数据错误。
发明内容
根据本公开多个方面，提供了一种含无电容器的存储单元的半导体存储器件，其传送精确的数据到读出放大器，而与存储单元的位置无关。
一方面，提供了一种含无电容器的存储单元的半导体存储器件。该器件包括：存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在第一位线和一组第一字线之间的浮体，每个第二存储单元具有连接在第二位线和一组第二字线之间的浮体；以及基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，每个第一基准存储单元具有连接在与第一位线相连的第一基准位线和第一基准字线之间的浮体，每个第二基准存储单元具有连接在与第二位线相连的第二基准位线和第二基准字线之间的浮体；其中，当选择第一字线时，选择第二基准存储单元；当选择第二字线时，选择第一基准存储单元；根据存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
半导体存储器件还可以包括至少一个读出放大器，被配置用于接收数据和基准信号，以读出并确定数据。
每个第一基准存储单元可以连接在第一基准字线和由第一基准位线分支出来的第一子基准位线及第二子基准位线之间，被配置用于存储数据“1”和数据“0”；以及每个第二基准存储单元连接在第二基准字线和由第二基准位线分支出来的第三子基准位线及第四子基准位线之间，被配置用于存储数据“1”和数据“0”。
基准存储单元阵列块还可以包括：两个第一基准存储单元隔离开关，被配置用于响应第一基准存储单元隔离信号，将第一基准存储单元同存储单元阵列块隔离；两个第二基准存储单元隔离开关，被配置用于响应第二基准存储单元隔离信号，将第二基准存储单元同存储单元阵列块隔离；以及四个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源与第一和第二基准存储单元相连。
半导体存储器件还可以包括控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对相邻位线，其中，该对相邻位线中的一条位线从一组第一位线中选择，该对相邻位线中的另一条位线从一组第二位线中选择，所述控制器被配置用于当使能第一字线和第二基准字线时，切断第一基准存储单元隔离开关，接通第二基准存储单元隔离开关；当使能第二字线和第一基准字线时，接通第一基准存储单元隔离开关，切断第二基准存储单元隔离开关。
控制器可以包括：行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的一条基准字线；位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对相邻位线，该对相邻位线包括从第一位线中选择的位线和从第二位线中选择的位线；列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号，禁止基准存储单元刷新信号，以及使能第一和第二基准存储单元隔离信号之一。
每一个第一基准存储单元可以连接在第一基准位线和第一基准字线之间，并可以存储数据“1”和数据“0”，以及每一个第二基准存储单元可以连接在第二基准位线和第二基准字线之间，并可以存储数据“1”和数据“0”。
基准存储单元阵列块可以包括：第一基准存储单元隔离开关，被配置用于响应第一基准存储单元隔离信号，将第一基准存储单元同存储单元阵列块隔离；第二基准存储单元隔离开关，被配置用于响应第二基准存储单元隔离信号，将第二基准存储单元同存储单元阵列块隔离；第一基准信号生成开关，被配置用于响应第一基准信号生成信号，连接存储数据“0”和数据“1”的第一基准存储单元，以生成基准信号；第二基准信号生成开关，被配置用于响应第二基准信号生成信号，连接存储数据“0”和数据“1”的第二基准存储单元，以生成基准信号；以及四个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源与第一和第二基准存储单元相连。
半导体存储器件还可以包括：控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对相邻位线，其中，该对相邻位线中的一条位线从第一位线中选择，该对相邻位线中的另一条位线从第二位线中选择，所述控制器被配置用于当使能第一字线和第二基准字线时，接通第二基准存储单元隔离开关和第二基准信号生成开关，切断第一基准存储单元隔离开关和第一基准信号生成开关；当使能第二字线和第一基准字线时，接通第一基准存储单元隔离开关和第一基准信号生成开关，切断第二基准存储单元隔离开关和第二基准信号生成开关。
控制器可以包括：行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的一条基准字线；位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对相邻位线，其中一条位线从第一位线中选择，另一条位线从第二位线中选择；列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号，禁止基准存储单元刷新信号，以及使能第一和第二基准存储单元隔离信号之一以及被配置用于生成信号的第一和第二基准信号之一。
依照本公开的另一方面，提供了一种包含无电容器的存储单元的半导体存储器件。该器件包括：存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在第一位线和一组第一字线之间的浮体，每个第二存储单元具有连接在第二位线和一组第二字线之间的浮体。以及还包括基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，第一基准存储单元具有连接在与第一位线相连的第一基准位线和基准字线之间的浮体，并被配置用于存储数据“0”或数据“1”；每个第二基准存储单元具有连接在与第二位线相连的第二基准位线和所述基准字线之间的浮体，并被配置用于存储第一基准存储单元中所存储的数据的反相数据；其中，当选择第一字线或第二字线时，同时选择第一基准存储单元和第二基准存储单元，从而通过存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
半导体存储器件还可以包括一个或多个读出放大器，被配置用于接收数据和基准信号，以读出并确定数据。
基准存储单元阵列块还可以包括：基准信号生成开关，被配置用于响应基准信号生成信号，连接存储数据“0”和数据“1”的第一和第二基准存储单元，以生成基准信号；第一基准位线选择开关，被配置用于响应在选择第二字线时所使能的第一基准位线选择信号，将第一基准位线与第一位线相连；第二基准位线选择开关，被配置用于响应在选择第一字线时所使能的第二基准位线选择信号，将第二基准位线与第二位线相连；以及两个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源与第一和第二基准存储单元相连。
半导体存储器件还可以包括：控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对位线，其中，该对位线中的一条从第一位线中选择，该对位线中的另一条从第二位线中选择，所述控制器被配置用于当使能第一字线和基准字线时，切断第一基准位线选择开关，接通第二基准位线选择开关和基准信号生成开关；当使能第二字线和基准字线时，接通第一基准位线选择开关和基准信号生成开关，切断第二基准位线选择开关。
控制器可以包括：行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及基准字线；位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对位线，这对位线包括从第一位线中选择的一条位线和从第二位线中选择的另一条位线；列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号、写回信号、和基准信号生成信号，并禁止基准存储单元刷新信号。
依照本公开的另一方面，提供了一种包含无电容器的存储单元的半导体存储器件。该器件包括：存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在包括第一、第三位线的第一对位线和一组第一字线之间的浮体，每个第二存储单元具有连接在包括第二、第四位线的第二对位线和一组第二字线之间的浮体；以及基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，每个第一基准存储单元具有连接在与第一、第三位线相连的第一、第三基准位线和第一基准字线之间的浮体，并被配置用于输出基准信号；每个第二基准存储单元具有连接在与第二、第四位线相连的第二、第四基准位线和第二基准字线之间的浮体，并被配置用于输出基准信号。当选择第一字线时，选择第二基准存储单元；当选择第二字线时，选择第一基准存储单元；通过存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
半导体存储器件还可以包括一组读出放大器，被配置用于接收数据和基准信号，以读出并确定数据。
存储单元阵列块还可以包括：第一位线选择开关，被配置用于响应位线选择信号，连接第一位线与读出放大器；第二位线选择开关，被配置用于响应位线选择信号，连接第二位线与读出放大器；第三位线选择开关，被配置用于响应位线选择信号，连接第三位线与读出放大器；以及第四位线选择开关，被配置用于响应位线选择信号，连接第四位线与读出放大器。
半导体存储器件还可以包括：控制器，被配置用于在读操作期间解码外部施加的地址，所述控制被配置用于当使能第一字线、第一位线和第二基准字线时，额外选择第二和第四位线，接通第一、第二和第四位线选择开关，并切断第三位线选择开关；当使能第一字线、第三位线和第二基准字线时，额外选择第二和第四位线，接通第二、第三和第四位线选择开关，并切断第一位线选择开关；当使能第二字线、第二位线和第一基准字线时，额外选择第一和第三位线，接通第一、第三和第四位线选择开关，并切断第二位线选择开关；以及当使能第二字线、第四位线和第一基准字线时，额外选择第一和第三位线，接通第一、第二和第三位线选择开关，并切断第四位线选择开关。
控制器可以包括：行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的的一条基准字线；位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一、第二、第三和第四位线的位线选择信号；位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能第一、第二、第三和第四位线中的三条位线；列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号。
附图说明
前述典型实施例与附图不一定是按比例的，而是着重于描绘本发明的各个方面。
图1图示了含无电容器的存储单元的常规半导体存储器件的存储单元阵列块。
图2是依据本公开的典型实施例含无电容器的存储单元的半导体存储器件的折叠位线型存储单元阵列块的方框图。
图3图示了如图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第一实例。
图4图示了如图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第二实例。
图5图示了如图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第三实例。
图6是依据本公开的另一个典型实施例含无电容器的存储单元的半导体存储器件的开放位线型存储单元阵列块的方框图。
图7图示了如图6中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第一实例。
图8图示了如图6中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第二实例。
图9图示了如图6中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块的第三实例。
图10是依据本公开的含无电容器的存储单元的半导体存储器件的方框图。
具体实施方式
应当理解，虽然第一、第二等术语于此用于描述不同的元件，但是这些元件不受限于这些术语。这些术语用于彼此区分元件，而不是意味着元件的必需次序。例如，第一元件可以被叫做第二元件，同样，第二元件可以被叫做第一元件，并不背离本发明的范围。在这里，术语“和/或”包含一个或多个相关联所列项目的任意和所有组合。
应当理解，当一个元件被提及与另一个元件“连接”或“耦合”时，其可能是直接与另一个元件连接或耦合，或可能存在***元件。相反，当一个元件被提及与另一个元件“直接连接”或“直接耦合”时，就没有***元件。其他用于描述元件之间关系的词汇应当以相似方式的解释(例如“在…之间”与“直接在…之间”相对，“相邻的”与“直接相邻的”相对等)。
在此所用的术语仅是为了描述具体实施例的目的，而不是意图使本发明受限。在这里，单数形式也意味着包括复数形式，除非文中另外清楚说明。进而，当术语“包括”和/或“包含”在此使用时，指定了所描述的特征、步骤、操作、元件和/或部件的存在，但不排除其他一个或多个特征、步骤、操作、元件、部件和/或其组合的存在或添加。
现在，下文中将参考其中示出了典型实施例的附图，对包含无电容器的存储单元的半导体存储器件进行更加详细地描述。
图2是含无电容器的存储单元的半导体存储器件的折叠位线型(floded-bit-line-type)存储单元阵列块的方框图。
图2中的存储单元阵列块包括：分别连接在多条字线WL0、WL1……WLm和多条位线BL0、BL1……BLn之间的多个存储单元MC；分别连接在两条基准字线RWL0、RWL1和位线BL0、BL1……BLn之间的多个基准存储单元RC；位线选择器22，用于在位线BL0、BL1……BLn当中选择两条位线，以选择存储单元MC和基准存储单元RC；以及读出放大器26，用于读出通过所选择的两条位线施加的数据信号和基准信号，据此确定存储单元中的数据值。
在图1中，常规的半导体存储器件的单元阵列块包括输出基准信号的基准位线RBL0和RBL1以及输出基准信号的基准字线RWL0和RWL1，其共同选择相应的基准存储单元RC。通过对比，在图2中，半导体存储器件的单元阵列块仅包括基准字线RWL0和RWL1，而没有额外的基准位线。然而，由于各个基准存储单元RC设置在位线BL0、BL1……BLn和基准字线RWL0、RWL1之间，当从位线BL0、BL1……BLn中选择一条位线时，同时选择一条相邻的位线，以便基准信号从相邻的位线输出。
具体地，在图1中，由于基准信号施加于基准位线RBL0和RBL1，因此位线选择器12仅选择读出或写入数据所需的一条位线BL。然而，在图2中，半导体存储器件的单元阵列块中没有基准位线，从而选择一对相邻位线以读取数据。
例如，当通过位线BL0读取数据时，基准信号通过位线BL1输出；当通过位线BL7读取数据时，基准信号通过位线BL6输出。因而，数据以与常规半导体存储器件相类似的方式输出，即使用由位线和反相位线构成的一对位线。然而，常规的一对位线输出数据和反相数据，而根据图2中的实施例，一对位线输出数据和基准信号。
因此，当从存储单元MC读取数据时，位线选择器22从位线BL0、BL1……BLn中选择与该存储单元相应的一对位线。因而，当存储单元MC出现在相应位线对的相同的字线WL0、WL1……或WLm上时，由于同时选择了两个存储单元MC，确定数据是不可能的。
因此，与图1中存储单元MC设置在字线WL和位线BL的所有交叉处不同，如在图2中所示，将存储单元MC在字线WL0、WL1……和WLm与位线BL0、BL1……和BLn之间以交替方式设置。
同样，当位线选择器22选择一对位线时，根据所选择的字线WL0、WL1……或WLm，选择两条基准字线RWL0和RWL1之一，以选择输出基准信号的位线而不是输出数据的位线的基准存储单元。
参照图2中的典型实施例，现在将描述包含无电容器的存储单元的半导体存储器件的示例操作。在读操作期间，行地址解码器(未示出)解码外部施加的地址，以便选择字线WL0、WL1……和WLm中的一条字线WL1。此外，位线选择器22响应基于地址生成的位线选择信号，选择位线BL0、BL1……和BLn中的两条相邻的位线，例如BL2和BL3，作为一对位线。在这个例子中，数据通过位线BL3输出，位线BL2输出基准信号。在这里，在两条基准字线RWL0和RWL1中，选择基准字线RWL0，而不选择另一路，使得基准信号从位线BL2输出。基准信号以及连接在所选择的字线WL1和位线BL3之间的存储单元MC中所存储的数据施加到读出放大器26。基准信号是由分别存储在基准存储单元RC0和RC1中的数据“0”和数据“1”的组合生成的，所述基准存储单元RC0和RC1连接在所选择的基准字线RWL0和位线BL2之间。读出放大器26接收数据和基准信号，并读出和确定数据。
因此，在如图2所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块中，由于位线BL0、BL1……和BLn中的每条位线相对于其相邻位线用作基准位线，因此所选择的位线和它的基准位线之间的距离总是基本一样，从而可以减少数据错误。
尽管在图2所示中，读出放大器26被位线BL0、BL1……和BLn共享，然而在其他实施例中，当读出放大器26具有与位线对相应的足够小的尺寸时，每对位线都可以具有一个与之相应的读出放大器26。当每对位线相应包括一个读出放大器26时，位线选择器22可以被省略，每个读出放大器26可以由列解码器(未示出)选择，从而选择数据。
此外，具有浮体单元(FBC)的典型半导体存储器件使用感应电流的读出放大器26。然而，依据读出放大器26的结构，本发明中的半导体存储器件可以采用感应电压的读出放大器。
图3中图示了电路的第一典型实施例，该电路用于实现图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块。
图3中图示了图2中所示的存储单元阵列块的一部分，其包括两条位线BL0和BL1、多条字线WL0、WL1、WL2、WL3和WL4、存储单元MC、读出放大器26、两条基准字线RWL0和RWL1、基准存储单元RC0和RC1、基准存储单元隔离开关S11、S12、S13和S14以及基准存储单元刷新开关Q11、Q12、Q13和Q14。
如图2中一样，图3中所示的存储单元阵列块是折叠位线型存储单元阵列块。因此，为了防止设置在相同字线WL0、WL1……或WLm上的存储单元MC被两条位线BL0和BL1同时选择，存储单元MC以交替或锯齿的方式设置。
两条子基准位线RBL10和RBL11从位线BL0分出，构成基准位线。两条子基准位线RBL12和RBL13从位线BL1分出，构成另一基准位线。
连接在子基准位线RBL10和基准字线RWL0之间的基准存储单元RC0存储数据“0”，连接在子基准位线RBL11和基准字线RWL0之间的基准存储单元RC1存储数据“1。
同样，连接在子基准位线RBL12和基准字线RWL1之间的基准存储单元RC0存储数据“0”，连接在子基准位线RBL13和基准字线RWL1之间的基准存储单元RC1存储数据“1。
基准存储单元隔离开关S11设置在位线BL0和基准存储单元RC0之间，基准存储单元隔离开关S12设置在位线BL0和基准存储单元RC1之间，基准存储单元隔离开关S13设置在位线BL1和基准存储单元RC0之间，基准存储单元隔离开关S14设置在位线BL1和基准存储单元RC1之间。基准存储单元隔离开关S11、S12、S13和S14，响应基准存储单元隔离信号RISO1和RISO2，将位线BL0、BL1与基准存储单元RC0、RC1隔离。
第一电源Vcc为存储数据“1”的基准存储单元RC1提供与数据“1”相应的电压。第二电源Vss为存储数据“0”的基准存储单元RC0提供与数据“0”相应的电压。因此，第一电源Vcc和第二电源Vss使数据能够在基准存储单元RC0和RC1中存储或刷新。
基准存储单元刷新开关Q11和Q13中的每一个设置在第二电源Vss和基准存储单元RC0之间；基准存储单元刷新开关Q12和Q14中的每一个设置在第一电源Vcc和基准存储单元RC1之间。当数据在基准存储单元RC0和RC1中存储或刷新时，基准存储单元刷新开关Q11、Q12、Q13和Q14响应基准存储单元刷新信号RCSL，将第一和第二电源Vcc和Vss分别与基准存储单元RC0和RC1相连接。
读出放大器26通过位线BL0和BL1接收数据和基准信号，并读出和确定数据。
其中存储单元MC与位线BL0设置在一起的字线WL0、WL3和WL4，被称作第一字线。其中存储单元MC与位线BL1设置在一起的字线WL1和WL2，被称作第二字线。
参见图3，现在描述示例的含无电容器的存储单元的半导体存储器件的操作。行地址解码器(未示出)解码外部施加的地址，并从多条字线WL0、WL1、WL2、WL3和WL4中选择一条。当选择的字线是第一字线WL0、WL3和WL4之一时，同时选择基准字线RWL1。当选择的字线是第二字线WL1和WL2之一时，同时选择基准字线RWL0。
例如，当选择了字线WL3时，基准存储单元隔离开关S11和S12响应基准存储单元隔离信号RISO1而断开，基准存储单元隔离开关S13和S14响应基准存储单元隔离信号RISO2而接通。
结果，子位线RBL10和RBL11与位线BL0断开，连接在子位线RBL10和RBL11与基准字线RWL0之间的基准存储单元RC0和RC1与存储单元MC隔离。
连接在子基准位线RBL12、RBL13与基准字线RWL1之间的基准存储单元RC0和RC1与位线BL1相连，位线BL1输出与分别从基准存储单元RC0和RC1中输出的数据“0”和数据“1”的组合相对应的基准信号，并送到读出放大器26中。
此外，连接在字线WL3和位线BL0之间的存储单元MC通过位线BL0输出存储的数据到读出放大器26。读出放大器26比较通过位线BL0、BL1施加的数据和基准信号，并确定数据。
在图3中，子基准位线RBL10和RBL11并联连接在位线BL0上，子基准位线RBL12和RBL13并联连接在位线BL1上。此外，存储数据“0”和数据“1”的基准存储单元RC0和RC1设置在相应子基准位线RBL10、RBL11、RBL12、RBL13与基准字线RWL0、RWL1之间。这样，当相邻位线BL0的存储单元MC输出数据时，通过位线BL1输出基准信号。
在图3中，基准存储单元RC0和RC1相对于位线BL0和BL1沿垂直方向设置，从而使位线BL0和BL1之间的距离增加到大约2倍于常规半导体存储器件。
图4中图示了电路的第二典型实施例，该电路用于实现图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块。
在图4中，不像在图3中垂直设置的基准存储单元RC0和RC1，基准存储单元RC0和RC1是水平设置的。因此，位线BL0和BL1之间的距离减小了。
如同图3一样，图4图示了图2所示存储单元阵列块的一部分，其中包括两条位线BL0和BL1、多条字线WL0、WL1、WL2、WL3和WL4、存储单元MC、读出放大器26、两条基准字线RWL0和RWL1、基准存储单元RC0和RC1、基准存储单元隔离开关S21和S22以及基准存储单元刷新开关Q21、Q22、Q23和Q24。然而，图3中所示的是四条子基准位线RBL10、RBL11、RBL12和RBL13作为基准位线，而图4中所示的是从位线BL0和BL1延伸出的两条基准位线RBL20和RBL21。此外，图4中的存储单元阵列块还包括基准信号生成开关N21和N22，其响应基准信号生成信号RSUM21和RSUM22，通过分别从基准存储单元RC0和RC1中输出的数据“0”和数据“1”的组合，生成基准信号。
连接在基准位线RBL20和基准字线RWL0之间的基准存储单元RC0和RC1分别存储数据“0”和数据“1”。同样，连接在基准位线RBL21和基准字线RWL1之间的基准存储单元RC0和RC1分别存储数据“0”和数据“1”。
基准存储单元隔离开关S21设置在位线BL0和与之相应的基准存储单元RC0之间，基准存储单元隔离开关S22设置在位线BL1和与之相应的基准存储单元RC0之间。基准存储单元隔离开关S21和S22响应基准存储单元隔离信号RISO21和RISO22，将相应的存储单元MC与基准存储单元RC0和RC1隔离。
基准信号生成开关N21和N22连接基准存储单元RC0和RC1，并响应基准信号生成信号RSUM21和RSUM22，生成基准信号。当没有基准信号生成时，基准信号生成开关N21和N22切断，以免相互影响，并可以刷新数据。
基准存储单元刷新开关Q22和Q24中的每个设置在第一电源Vcc和与之相应的基准存储单元RC1之间；基准存储单元刷新开关Q21和Q23中的每一个设置在第二电源Vss和与之相应的基准存储单元RC0之间。当数据在基准存储单元RC0和RC1中存储或刷新时，基准存储单元刷新开关Q21、Q22、Q23和Q24响应基准存储单元刷新信号RCSL，将第一和第二电源Vcc和Vss与基准存储单元RC0和RC1相连接。
读出放大器26通过位线BL0和BL1接收数据和基准信号，并读出和确定数据。
参见图4，现在描述示例的含无电容器的存储单元的半导体存储器件的操作。行地址解码器(未示)解码外部施加的地址，并从多条字线WL0、WL1、WL2、WL3和WL4中选择一条字线。
当选择的字线是第一字线WL0、WL3和WL4之一时，同时选择基准字线RWL1。当选择的字线是第二字线WL1和WL2之一时，同时选择基准字线RWL0。例如，当选择字线WL2时，基准存储单元隔离开关S22响应基准存储单元隔离信号RISO22而切断，基准存储单元隔离开关S21响应基准存储单元隔离信号RISO21而接通。
此外，响应基准信号生成信号RSUM21，基准信号生成开关N21接通；响应基准信号生成信号RSUM22，基准信号生成开关N22切断。
结果，基准位线RBL21与位线BL1断开，连接在基准位线RBL21与基准字线RWL1之间的基准存储单元RC0和RC1与相应存储单元MC隔离。
连接在基准位线RBL20和基准字线RWL0之间的基准存储单元RC0和RC1与位线BL0相连，位线BL0输出与分别从基准存储单元RC0和RC1中输出的数据“0”和数据“1”的组合相对应的基准信号，送到读出放大器26中。此外，连接在字线WL2和位线BL1之间的存储单元MC通过位线BL1输出存储的数据到读出放大器26。
读出放大器26比较通过位线BL0、BL1施加的数据和基准信号，并确定数据。
在图4中，基准位线RBL20和RBL21分别与位线BL0和BL1相连，存储数据“0”和数据“1”的基准存储单元RC0和RC1设置在基准位线RBL20、RBL21和基准字线RWL0、RWL1之间。这样，当相邻位线BL1的相应存储单元MC输出数据时，通过位线BL0输出基准信号。
图5中图示了电路的第三典型实施例，该电路用于实现图2中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块。
图4中所示的是针对每条位线设置一对分别存储数据“0”和数据“1”的基准存储单元RC0和RC1；而在图5中，为了减少存储单元阵列块的布局大小，存储数据“0”的基准存储单元RC0与位线BL0相连，存储数据“1”的基准存储单元RC1与位线BL1相连。
图5中图示了图2所示存储单元阵列块的一部分，其中包括两条位线BL0和BL1、多条字线WL0、WL1、WL2、WL3和WL4、存储单元MC、读出放大器26、基准字线RWL、基准存储单元RC0和RC1、基准存储单元刷新开关Q31和Q32以及子基准位线选择开关M31和M32。此外，从位线BL0和BL1分别延伸出两条基准位线RBL30和RBL31。另外，图5中的存储单元阵列块还包括基准信号生成开关N31，用于响应基准信号生成信号RSUM31，通过分别从基准存储单元RC0和RC1中输出的数据“0”和数据“1”二者的组合，生成基准信号。
在图5中，因为通过从基准位线RBL30和RBL31的基准存储单元RC0和RC1中输出的数据“0”和数据“1”的组合所生成的基准信号输出到所选择的位线，所以存储单元阵列块仅包含一条基准字线RWL。
连接在基准位线RBL30和基准字线RWL之间的基准存储单元RC0存储数据“0”，连接在基准位线RBL31和基准字线RWL之间的基准存储单元RC1存储数据“1”。
基准位线选择开关M31设置在位线BL0和基准存储单元RC0之间，基准位线选择开关M32设置在位线BL1和基准存储单元RC1之间。基准位线选择开关M31和M32响应基准位线选择信号SEL31和SEL32，将基准位线RBL30、RBL31与相应的位线BL0、BL1相连接。
基准存储单元刷新开关Q31设置在第二电源Vss和基准存储单元RC0之间；基准存储单元刷新开关Q32设置在第一电源Vcc和基准存储单元RC1之间。当数据在基准存储单元RC0和RC1中存储或刷新时，基准存储单元刷新开关Q31和Q32响应基准存储单元刷新信号RCSL，将第一和第二电源Vcc和Vss与基准存储单元RC0和RC1相连接。
读出放大器26通过位线BL0和BL1接收数据和基准信号，并读出和确定数据。
参见图5，现在描述示例的含无电容器的存储单元的半导体存储器件的操作。行地址解码器(未示出)解码外部施加的地址，并从字线WL0、WL1、WL2、WL3和WL4中选择一条字线。
当选择的字线是第一字线WL0、WL3和WL4之一时，基准位线选择开关M32响应基准位线选择信号SEL32而接通，基准位线选择开关M31响应基准位线选择信号SEL31而切断。
当选择的字线是第二字线WL1和WL2之一时，基准位线选择开关M31响应基准位线选择信号SEL31而接通，基准位线选择开关M32响应基准位线选择信号SEL32而切断。
例如，当选择字线WL0时，基准位线选择开关M31响应基准位线选择信号SEL31而切断，基准位线选择开关M32响应基准位线选择信号SEL32而接通。此外，基准信号生成开关N31响应基准信号生成信号而接通。结果，基准位线RBL30和RBL31与位线BL0断开，而与位线BL1相连。
连接在基准位线RBL0和基准字线RWL之间的基准存储单元RC0输出数据“0”，连接在基准位线RBL1和基准字线RWL之间的基准存储单元RC1输出数据“1”。基准信号生成开关N31组合输出的数据“0”和数据“1”，并通过接通的基准位线选择开关M32，输出组合结果到位线BL1。
此外，连接在字线WL0和位线BL0之间的相应存储单元MC通过位线BL0输出所存储的数据到读出放大器26。读出放大器26比较分别通过位线BL0和BL1施加的数据和基准信号，并确定数据。
为了刷新基准存储单元RC0和RC1，基准存储单元刷新开关Q31和Q32响应基准存储单元刷新信号RCSL而接通，基准位线选择开关M31和M32、基准信号生成开关N31切断，从而使第一和第二电源Vcc和Vss不改变存储单元MC或基准存储单元RC0、RC1中的数据。
在图5中，分别从位线BL0和BL1中延伸出基准位线RBL30和RBL31，存储数据“0”或数据“1”的基准存储单元RC0和RC1设置在它们各自的基准位线RBL30、RBL31和基准字线RWL之间。此外，当相邻位线BL0的存储单元使用位线选择开关M31和M32输出数据“0”时，基准信号通过位线BL1输出。
此外，在图5中所示的结构中，基准存储单元RC0和RC1可以用读出放大器26来刷新。即，通过接通位线选择开关M31和M32，切断基准信号生成开关N31，读出放大器26输出数据“0”到位线BL0，输出数据“1”到位线BL1，因此基准存储单元RC0和RC1可以被刷新。当基准存储单元RC0和RC1用读出放大器26刷新时，第一和第二电源Vcc和Vss或基准存储单元刷新开关Q31和Q32可以被省略。
图6是含无电容器的存储单元的半导体存储器的开放位线型(open-bite-line-type)存储单元阵列块的方框图。
在图6中，存储单元阵列块包括开放位线型存储单元阵列，多条字线WL0、WL1……WLm和多条位线BL0、BL1……BLn设置在读出放大器26两端。
图6中的存储单元阵列块包括连接在字线WL0、WL1……WLm和位线BL0、BL1……BLn之间的多个存储单元MC、多个基准存储单元RC。每个基准存储单元RC连接在基准字线RWL0、RWL1和相应的位线BL0、BL1……BLn之间，每条位线与位线选择器22、22’相连。例如，一个基准存储单元RC连接在基准字线RWL0和位线BL0之间，另一个基准存储单元RC连接在基准字线RWL0和位线BL2之间，等等。位线BL0和BL2中的每条位线与位线选择器22相连。同样，基准存储单元RC连接基准字线RWL1和位线BL1之间，等等。位线BL1与另一位线选择器22’相连。位线选择器22、22’设置在读出放大器26的每个输入端，并从位线BL0、BL1……BLn中选择一路，以选择一个存储单元MC和一个基准存储单元RC。读出放大器26读出通过所选择的位线施加的数据和基准信号，并确定数据。
和图2中的存储阵列块一样，图6中的存储阵列块不包含基准位线RBL0和RBL1，而只仅仅包括基准字线RWL0和RWL1。由于基准存储单元设置在位线BL0、BL1……BLn和基准字线RWL0和RWL1所有交叉处，当从位线BL0、BL1……BLn中选择一条位线时，与所选择的位线相对应的相邻位线同时被选择，从而基准信号从相邻的位线输出。
在图1中，由于基准信号施加到基准位线RBL0和RBL1上，因此，位线选择器12只选择一条位线BL用于读出或写入数据。相反，在图6中，由于存储单元阵列块没有基准位线，因此选择一对相邻的位线以读取数据。从而，当从存储单元MC读取数据时，位线选择器22、22’从位线BL0、BL1……BLn中选择一对相应的位线。
与图2中的存储单元阵列块不同，由于图6中的存储单元阵列块是开放位线型的，所以存储单元MC设置在字线WL0、WL1……WLm和位线BL0、BL1……BLn的所有交叉处。
然而，一旦一对位线被位线选择器22、22’选择，为了选择输出基准信号的位线的基准存储单元RC，而非输出数据的位线的基准存储单元RC，根据所选择的字线WL0、WL1……或WLm，选择基准字线RWL0和RWL1之一。
根据图6，现在描述含无电容器的存储单元的半导体存储器件的操作。在读操作期间，行地址解码器(未示出)解码外部施加的地址，以从字线WL0、WL1、……WLm中选择一条字线WL1。此外，位线选择器22’从位线BL0、BL1……BLn中选择一条位线BL3以及与位线BL3相应的另一条位线BL2。一旦数据通过所选择的位线BL3输出，基准信号就从相应的位线BL2输出。为了通过位线BL2输出基准信号，可以选择两条基准字线RWL0和RWL1中的一条基准字线RWL0，不选择另一条基准字线RWL1。由存储于连接在所选择的基准字线RWL0和位线BL2之间的基准存储单元RC中的数据“0”和数据“1”组合生成的基准信号，和存储于连接在所选择的字线WL1和位线BL3之间的存储单元MC中的数据，被施加到读出放大器26。读出放大器26读出基准信号和数据，并确定数据，输出确定结果。
因此，在图6所示的含无电容器的存储单元的半导体存储器的存储单元阵列块中，位线BL0、BL1……BLn中的每条位线用作与之相应位线的基准位线。所以，所选择的位线和基准位线之间的距离总是大约一样，从而减少了数据错误。
尽管图6中图示的读出放大器26和图2中一样被位线BL0、BL1……BLn共享，但是读出放大器26具有充分小的尺寸时，每对位线都可有一个与之相应的读出放大器26。当一个读出放大器26包含在每对位线中时，位线选择器23可以被省略，可以通过列解码器(未示出)选择每个读出放大器26以选择数据。
此外，含有浮体单元(FBC)的典型半导体存储器件使用感应电流的读出放大器26。相反，依据本实施例的半导体存储器件可以使用感应电压的读出放大器。
图7图示了电路的第一实施例，该电路用于实现图6中所示含无电容器的存储单元的半导体存储器件的存储单元阵列块。
图7图示了图6中存储单元阵列块的一部分，其中包括两条位线BL0和BL1、多条字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7、存储单元MC、读出放大器26、两条基准字线RWL0和RWL1、基准存储单元RC0和RC1、基准存储单元隔离开关S41、S42、S43和S44以及基准存储单元刷新开关Q41、Q42、Q43和Q44。
由于图7中的存储单元阵列块也是开放位线型的，所以存储单元MC设置在两条位线BL0、BL1与字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7的所有交叉处。
如图3中一样，两条子基准位线RBL40和RBL41从位线BL0中延伸出来，并并联与之连接；两条子基准位线RBL42和RBL43从位线BL1中延伸出来，并并联与之连接。
连接在子基准位线RBL40和基准字线RWL0之间的基准存储单元RC0存储数据“0”；连接在子基准位线RBL41和基准字线RWL0之间的基准存储单元RC1存储数据“1”。
同样，连接在子基准位线RBL42和基准字线RWL1之间的基准存储单元RC0存储数据“0”；连接在子基准位线RBL43和基准字线RWL1之间的基准存储单元RC1存储数据“1”。
四个基准存储单元隔离开关S41、S42、S43和S4设置在位线BL0、BL1和四个基准存储单元RC0、RC1之间。四个基准存储单元隔离开关S41、S42、S43和S4响应基准存储单元隔离信号RISO0和RISO1，将存储单元MC与基准存储单元RC0、RC1隔离。
第一电源Vcc为存储数据“1”的基准存储单元RC1提供与数据“1”相应的电压，第二电源Vss为存储数据“0”的基准存储单元RC0提供与数据“0”相应的电压。因而，第一和第二电源Vcc和Vss能够刷新基准存储单元RC0和RC1中的数据。
四个基准存储单元刷新开关Q41、Q42、Q43和Q44分别设置在第一和第二电源Vcc、Vss和基准存储单元RC0和RC1之间。当在基准存储单元RC0和RC1中存储或刷新数据时，基准存储单元刷新开关Q41、Q42、Q43和Q44响应基准存储单元刷新信号RCSL，将第一和第二电源Vcc和Vss与基准存储单元RC0和RC1连接。
读出放大器26通过位线BL0和BL1接收数据和基准信号，并读出确定数据。
设置在读出放大器26一侧的字线WL0、WL1、WL2和WL3被称作第一字线，设置在读出放大器26另一侧的字线WL4、WL5、WL6和WL7被称作第二字线。
参考图7，现在描述含无电容器的存储单元的半导体存储器件的操作。行地址解码器(未示出)解码外部施加的地址，并从字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7中选择一条字线。当选择的是第一字线WL0、WL1、WL2和WL3之一时，同时选择基准字线RWL1。
当选择的是第二字线WL4、WL5、WL6和WL7之一时，同时选择基准字线RWL0。
例如，当选择字线WL3时，基准存储单元隔离开关S41和S42响应基准存储单元隔离信号RISO1而切断，基准存储单元隔离开关S43和S44响应基准存储单元隔离信号RISO2而接通。
结果，子基准位线RBL40和RBL41与位线BL0断开，连接在子基准位线RBL40和RBL41与基准字线RWL0之间的基准存储单元RC0和RC1与存储单元MC隔离。
连接在子基准位线RBL42、RBL43和基准字线RWL1之间的基准存储单元RC0和RC1与位线BL1相连，位线BL1输出与从基准存储单元RC0和RC1中输出的数据“0”和数据“1”的组合相对应的基准信号，送到读出放大器26中。
此外，连接在字线WL3和位线BL0之间的存储单元MC通过位线BL0输出存储的数据到读出放大器26。读出放大器26比较通过位线BL0、BL1施加的数据和基准信号，并确定数据。
在图7中，两条并联连接的子基准位线RBL40和RBL41从位线BL0延伸出来；两条并联连接的子基准位线RBL42和RBL43从位线BL1延伸出来。此外，存储数据“0”或数据“1”的基准存储单元RC0和RC1设置在子基准位线RBL40、RBL41、RBL42、RBL43与基准字线RWL0、RWL1之间。这样，当位线BL0的存储单元MC输出数据时，通过与位线BL0相对应的位线BL1输出基准信号。
然而，如图3中一样，基准存储单元RC0和RC1相对于位线BL0和BL1沿垂直方向设置，从而使位线BL0和BL1之间的距离增加到大约2倍于常规半导体存储器件。
图8中图示了电路的第二典型实施例，该电路用于实现图6中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块。
尽管如图8中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块与图7中的一样是开放位线型的，但是两条设置在读出放大器26一侧的位线，与另两条设置在读出放大器26另一侧的位线，是同时被选择的，从而一组中共有四条位线被选择。
连接在读出放大器26一个输入端的位线BL0和BL2分别与基准位线RBL50和RBL52相连；连接在读出放大器26另一个输入端的位线BL1和BL3分别与基准位线RBL51和RBL53相连。
存储数据“0”的基准存储单元RC0连接在基准位线RBL50与基准字线RWL0之间以及基准位线RBL51与基准字线RWL1之间。存储数据“1”的基准存储单元RC1连接在基准位线RBL52与基准字线RWL0之间以及基准位线RBL53与基准字线RWL1之间。
四个位线选择开关S51、S52、S53和S54分别设置在读出放大器26与位线BL0、BL1、BL2、BL3之间。响应位线选择信号SEL51、SEL52、SEL53和SEL54，位线选择开关S51、S52、S53和S54选择一条位线用于输出数据，选择两条位线用于输出基准信号，并将所选择的位线与读出放大器26相连。
读出放大器26从一条用于传送数据的位线和两条用于输出基准信号的位线接收数据和基准信号，读出并确定数据。
参考图8，现在描述含无电容器的存储单元的半导体存储器件的操作。行地址解码器(未示出)解码外部施加的地址，并从多条字线WL0、WL1、WL2、WL3、WL4、WL5、WL6和WL7中选择一条字线。
当选择的字线是第一字线WL0、WL1、WL2和WL3之一时，同时选择基准字线RWL1。当选择的字线是第二字线WL4、WL5、WL6和WL7之一时，同时选择基准字线RWL0。例如，当选择了字线WL6和位线BL3时，位线选择开关S52响应位线选择信号信号SEL52而切断，位线选择开关S51、S53和S54响应位线选择信号SEL51、SEL53和SEL54而接通。
结果，位线BL1与读出放大器26断开，而位线BL0、BL2和BL3与读出放大器26相连。
连接在基准位线RBL50、RBL52和基准字线RWL0之间的基准存储单元RC0和RC1输出与从基准存储单元RC0和RC1中分别通过位线BL0和BL2输出的数据“0”和数据“1”的组合相对应的基准信号，送到读出放大器26中。
此外，连接在字线WL6和位线BL3之间的存储单元MC通过位线BL3输出存储的数据到读出放大器26。
读出放大器26比较通过位线BL0、BL2和BL3施加的数据和基准信号，并确定数据。
和图5中的存储单元阵列块一样，图8中的存储单元阵列块可以包含基准存储单元刷新开关和第一和第二电源，以使基准存储单元得以刷新。然而，如图8中的典型实施例所示，基准存储单元也可以使用读出放大器26来刷新。
图9中图示了电路的第三典型实施例，该电路用于实现图6中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块。
图9中的存储单元阵列块与图8中的在结构上相似，但是，图9中所示的基准字线RWL0、RWL1和基准存储单元可以设置在字线WL0、WL1……和WL7与存储单元MC之间。
图3到图5中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块被解释为折叠位线型，而图7到图9中所示的含无电容器的存储单元的半导体存储器件的存储单元阵列块被解释为开放位线型。在其他实施例中，图3到图5中所示的存储单元阵列块可以具有开放位线结构，而图7到图9中所示的存储单元阵列块可以具有折叠位线结构。
图10是含无电容器的存储单元的半导体存储器件另一个实施例的方框图。图10所示的含无电容器的存储单元的半导体存储器件包含存储单元阵列块BLK1到BLKi、位线选择器32-1到32-j、读出放大器36-1到36-j、行解码器31、列解码器33、位线选择信号发生器35、命令解码器37和控制信号发生器39。
在图10所示的实施例中，两个数据通过设置在存储单元阵列块BLK1到BLKi两端的两对数据线D和DB输入和输出。
存储单元阵列块BLK1到BLKi分别包括子存储单元阵列块SBLK1到SBLKj。子存储单元阵列块SBLK1到SBLKj中的每一个包括连接在位线BL1到Bln与字线WL1到WLm之间的存储单元MC、和连接在位线BL1到BLn与基准字线RWL之间的基准存储单元RC。
图10中子存储单元阵列块SBLK1到SBLKj和读出放大器36-1到36-j可以分别是图2到图9中的存储单元阵列块和读出放大器。
存储单元MC和基准存储单元RC中的每一个都包含具有浮体的NMOS晶体管。NMOS晶体管有接地的源极端子、与字线WL1到WLm或基准字线RWL相连的栅极端子和与位线BL1到BLn相连的漏极端子。
现在详细描述图10所示的含无电容器的存储单元的半导体存储器件。行解码器31响应激活命令ACT解码第一行地址RA1，使能字线WL1到WLm中的一条，同时使能与所使能的字线相应的基准字线RWL。此外，当基准存储单元隔离开关如图3、4、5、7中所示连接到基准位线时，行解码器31还生成与所使能的字线相应的基准存储单元隔离信号。
列解码器33响应写命令WR或读命令RD解码列地址CA，使能列选择信号CSL1到CLSk中的一个。
位线选择信号发生器35响应激活命令ACT解码第二行地址RA2，输出位线选择信号BSEL到位线选择器32-1到32-j中相应的一个。
位线选择器32-1到32-j中的每一个响应位线选择信号BSEL，从子存储单元阵列块SBLK1到SBLKj的位线BL1到BLn中，选择一条输出数据的位线和另一条输出基准信号的位线，并使能所选择的位线。
命令解码器37响应命令信号COM，生成激活命令ACT、读命令RD和写命令WR。
控制信号发生器39响应写命令WR使能写回信号WB，并在响应读信号RD预定的一段时间后，使能读出放大器使能信号SEN，然后使能写回信号WB。
写回信号WB是当数据通过作为电流感应放大器的读出放大器36-1到36-j被写入存储单元MC中时生成的信号。根据用于半导体存储器件的读出放大器36-1到36-j的结构，该写回信号WB可以被省略或是用其他信号替代。
在存储单元阵列块BLK1到BLKj的存储单元MC的每一个中，当预定电压(例如1.5伏)施加到相应的字线WL1到WLm上，更高的或是与预定电压相同的电压(例如1.5伏)施加到子存储单元阵列块SBLK1到SBLKj相应的位线上时，数据“1”被写入。而当比预定电压低的电压(例如-1.5伏)施加到子存储单元阵列块SBLK1到SBLKj相应的位线上时，数据“0”被写入。
此外，数据可以以被写入存储单元MC中一样的方式，被写入基准存储单元RC中。如图3、4、5和7中所示，存储单元阵列块还可以包含基准存储单元刷新开关，并且控制信号发生器39还可以生成基准存储单元刷新信号，从而使基准存储单元RC可以从额外的电源接收数据，以便在其中写入数据。
在读操作期间，当预定电压(例如1.5伏)施加到字线WL1到WLm中相应的一条，用于驱动晶体管工作在线性区的电压(例如0.2伏)施加到相应的位线时，存储在存储单元MC中的数据输出到相应的位线。同时，如图3到5、图7到9中所示的一样，基准存储单元RC被使能，生成基准信号，并将其输出到相应的位线。
读出放大器36-1到36-j读出并确定通过位线BL1到Bln施加的数据和基准信号，输出数据和反相数据到数据线D和DB。
如上面所述，在本发明的含无电容器的存储单元的半导体存储器件中，存储单元阵列位线中的每一条都与基准存储单元相连，当一条位线被选择时，与其相应的位线输出基准信号，从而选择的位线和用于输出基准信号的相应位线间的距离总是基本相同。因此，施加到读出放大器上的数据和基准信号的灵敏度保持不变，这样就减少了数据错误。
这里公开了本发明的典型实施例，虽然使用了特定的术语，但它们是以一般性以及描述性的含义来使用及解释的，并非为了限制的目的。因此，本领域的普通技术人员应当理解，不脱离所附权利要求所阐述的本发明的精神和范围，可以做出形式和细节上的各种改变。
虽然上述描述的是所认为的最佳模式和/或其他优选实施例，但是可以理解的是，其中可以做各种修改，本发明可以以多种方式和实施例实现，其可以用于众多的应用中，这里只是描述了其中的一部分。所附权利要求意在要求保护字面描述的内容及其所有等同物，包括落在每一权利要求范围内的所有修改和变化。

Claims (17)

1.一种包含无电容器的存储单元的半导体存储器件，该器件包括：
存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在第一位线和一组第一字线之间的浮体，每个第二存储单元具有连接在第二位线和一组第二字线之间的浮体；
基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，每个第一基准存储单元具有连接在与第一位线相连的第一基准位线和第一基准字线之间的浮体，每个第二基准存储单元具有连接在与第二位线相连的第二基准位线和第二基准字线之间的浮体；以及
至少一个读出放大器，被配置用于接收数据和基准信号，以读出并确定数据，
其中，当选择第一字线时，选择第二基准存储单元；当选择第二字线时，选择第一基准存储单元；根据存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
2.根据要求1所述的半导体存储器件，其中，在基准存储单元阵列块中，
每个第一基准存储单元包括被配置用于存储数据“1”的基准存储单元以及被配置用于存储数据“0”的基准存储单元，被配置用于存储数据“1”的基准存储单元连接在第一基准字线和第一子基准位线之间，被配置用于存储数据“0”的基准存储单元连接在第一基准字线与第二子基准位线之间，其中所述第一子基准位线和所述第二子基准位线由第一基准位线分支出来并与第一基准位线相连；以及
每个第二基准存储单元包括被配置用于存储数据“1”的基准存储单元以及被配置用于存储数据“0”的基准存储单元，被配置用于存储数据“1”的基准存储单元连接在第二基准字线和第三子基准位线之间，被配置用于存储数据“0”的基准存储单元连接在第二基准字线与第四子基准位线之间，其中所述第三子基准位线和所述第四子基准位线由第二基准位线分支出来并与第二基准位线相连。
3.根据要求2所述的半导体存储器件，其中，基准存储单元阵列块还包括：
两个第一基准存储单元隔离开关，被配置用于响应第一基准存储单元隔离信号，将第一基准存储单元同存储单元阵列块隔离；
两个第二基准存储单元隔离开关，被配置用于响应第二基准存储单元隔离信号，将第二基准存储单元同存储单元阵列块隔离；以及
四个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源分别与第一和第二基准存储单元中所包括的配置用于存储数据“1”的基准存储单元以及配置用于存储数据“0”的基准存储单元相连。
4.根据要求3所述的半导体存储器件，还包括控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对相邻位线，其中，
该对相邻位线中的一条位线从一组第一位线中选择，该对相邻位线中的另一条位线从一组第二位线中选择，
所述控制器被配置用于当使能第一字线和第二基准字线时，切断第一基准存储单元隔离开关，接通第二基准存储单元隔离开关；当使能第二字线和第一基准字线时，接通第一基准存储单元隔离开关，切断第二基准存储单元隔离开关。
5.根据要求4所述的半导体存储器件，其中，控制器包括：
行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的一条基准字线；
位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；
位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对相邻位线，该对相邻位线包括从第一位线中选择的位线和从第二位线中选择的位线；
列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及
控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号，禁止基准存储单元刷新信号，以及使能第一和第二基准存储单元隔离信号之一。
6.根据要求1所述的半导体存储器件，其中，在基准存储单元阵列块中，每一个第一基准存储单元包括被配置用于存储数据“1”的基准存储单元以及被配置用于存储数据“0”的基准存储单元，它们分别连接在第一基准位线和第一基准字线之间，以及每一个第二基准存储单元包括被配置用于存储数据“1”的基准存储单元以及被配置用于存储数据“0”的基准存储单元，它们分别连接在第二基准位线和第二基准字线之间。
7.根据要求6所述的半导体存储器件，其中，基准存储单元阵列块包括：
第一基准存储单元隔离开关，被配置用于响应第一基准存储单元隔离信号，将第一基准存储单元同存储单元阵列块隔离；
第二基准存储单元隔离开关，被配置用于响应第二基准存储单元隔离信号，将第二基准存储单元同存储单元阵列块隔离；
第一基准信号生成开关，被配置用于响应第一基准信号生成信号，连接第一基准存储单元中所包括的被配置用于存储数据“0”的基准存储单元和被配置用于存储数据“1”的基准存储单元，以生成基准信号；
第二基准信号生成开关，被配置用于响应第二基准信号生成信号，连接第二基准存储单元中所包括的被配置用于存储数据“0”的基准存储单元和被配置用于存储数据“1”的基准存储单元，以生成基准信号；以及
四个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源分别与第一和第二基准存储单元中所包括的配置用于存储数据“1”的基准存储单元以及配置用于存储数据“0”的基准存储单元相连。
8.根据要求7所述的半导体存储器件，还包括：
控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对相邻位线，其中，
该对相邻位线中的一条位线从第一位线中选择，该对相邻位线中的另一条位线从第二位线中选择，
所述控制器被配置用于当使能第一字线和第二基准字线时，接通第二基准存储单元隔离开关和第二基准信号生成开关，切断第一基准存储单元隔离开关和第一基准信号生成开关；当使能第二字线和第一基准字线时，接通第一基准存储单元隔离开关和第一基准信号生成开关，切断第二基准存储单元隔离开关和第二基准信号生成开关。
9.根据要求8所述的半导体存储器件，其中，控制器包括：
行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的一条基准字线；
位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；
位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对相邻位线，其中一条位线从第一位线中选择，另一条位线从第二位线中选择；
列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及
控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号，禁止基准存储单元刷新信号，以及使能第一和第二基准存储单元隔离信号之一以及第一和第二基准信号生成信号之一。
10.一种包含无电容器的存储单元的半导体存储器件，该器件包括：
存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在第一位线和一组第一字线之间的浮体，每个第二存储单元具有连接在第二位线和一组第二字线之间的浮体；
基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，第一基准存储单元具有连接在与第一位线相连的第一基准位线和基准字线之间的浮体，并被配置用于存储数据“0”或数据“1”；每个第二基准存储单元具有连接在与第二位线相连的第二基准位线和所述基准字线之间的浮体，并被配置用于存储第一基准存储单元中所存储的数据的反相数据；以及
一个或多个读出放大器，被配置用于接收数据和基准信号，以读出并确定数据，
其中，当选择第一字线或第二字线时，同时选择第一基准存储单元和第二基准存储单元，从而通过存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
11.根据要求10所述的半导体存储器件，其中，基准存储单元阵列块还包括：
基准信号生成开关，被配置用于响应基准信号生成信号，连接存储数据“0”和数据“1”的第一和第二基准存储单元，以生成基准信号；
第一基准位线选择开关，被配置用于响应在选择第二字线时所使能的第一基准位线选择信号，将第一基准位线与第一位线相连；
第二基准位线选择开关，被配置用于响应在选择第一字线时所使能的第二基准位线选择信号，将第二基准位线与第二位线相连；以及
两个基准存储单元刷新开关，被配置用于响应被配置用于刷新第一和第二基准存储单元的基准存储单元刷新信号，将配置用于提供与数据“1”相对应的电压的第一电源和配置用于提供与数据“0”相对应的电压的第二电源分别与第一和第二基准存储单元相连。
12.根据要求11所述的半导体存储器件，还包括：
控制器，被配置用于在读操作期间解码外部施加的地址，以使能一对位线，其中，
该对位线中的一条从第一位线中选择，该对位线中的另一条从第二位线中选择，
所述控制器被配置用于当使能第一字线和基准字线时，切断第一基准位线选择开关，接通第二基准位线选择开关和基准信号生成开关；当使能第二字线和基准字线时，接通第一基准位线选择开关和基准信号生成开关，切断第二基准位线选择开关。
13.根据要求12所述的半导体存储器件，其中，控制器包括：
行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及基准字线；
位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一和第二位线的位线选择信号；
位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能一对位线，这对位线包括从第一位线中选择的一条位线和从第二位线中选择的另一条位线；
列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及
控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号、写回信号和基准信号生成信号，并禁止基准存储单元刷新信号。
14.一种包含无电容器的存储单元的半导体存储器件，该器件包括：
存储单元阵列块，被配置用于存储数据，所述存储单元阵列块包括第一存储单元和第二存储单元，每个第一存储单元具有连接在包括第一、第三位线的第一对位线和一组第一字线之间的浮体，每个第二存储单元具有连接在包括第二、第四位线的第二对位线和一组第二字线之间的浮体；
基准存储单元阵列块，被配置用于输出基准信号，所述基准存储单元阵列块包括第一基准存储单元和第二基准存储单元，每个第一基准存储单元具有连接在分别与第一、第三位线相连的第一、第三基准位线和第一基准字线之间的浮体，并被配置用于输出基准信号；每个第二基准存储单元具有连接在分别与第二、第四位线相连的第二、第四基准位线和第二基准字线之间的浮体，并被配置用于输出基准信号；以及
一组读出放大器，被配置用于接收数据和基准信号，以读出并确定数据，
其中，当选择第一字线时，选择第二基准存储单元；当选择第二字线时，选择第一基准存储单元；通过存储在第一基准存储单元和第二基准存储单元中的数据“1”和数据“0”的组合生成基准信号。
15.根据要求14所述的半导体存储器件，其中，存储单元阵列块还包括：
第一位线选择开关，被配置用于响应位线选择信号，连接第一位线与读出放大器；
第二位线选择开关，被配置用于响应位线选择信号，连接第二位线与读出放大器；
第三位线选择开关，被配置用于响应位线选择信号，连接第三位线与读出放大器；以及
第四位线选择开关，被配置用于响应位线选择信号，连接第四位线与读出放大器。
16.根据要求15所述的半导体存储器件，还包括：
控制器，被配置用于在读操作期间解码外部施加的地址，所述控制器被配置用于当使能第一字线、第一位线和第二基准字线时，额外选择第二和第四位线，接通第一、第二和第四位线选择开关，并切断第三位线选择开关；当使能第一字线、第三位线和第二基准字线时，额外选择第二和第四位线，接通第二、第三和第四位线选择开关，并切断第一位线选择开关；当使能第二字线、第二位线和第一基准字线时，额外选择第一和第三位线，接通第一、第三和第四位线选择开关，并切断第二位线选择开关；以及当使能第二字线、第四位线和第一基准字线时，额外选择第一和第三位线，接通第一、第二和第三位线选择开关，并切断第四位线选择开关。
17.根据要求16所述的半导体存储器件，其中，控制器包括：
行解码器，被配置用于在读操作期间，解码外部施加的地址中的第一行地址，以使能第一和第二字线中的一条字线以及第一和第二基准字线中与此条字线相对应的一条基准字线；
位线选择信号发生器，被配置用于在读操作期间，接收外部施加的地址中的第二行地址，以输出被配置用于选择第一、第二、第三和第四位线的位线选择信号；
位线选择器，被配置用于在读操作期间，接收位线选择信号，以使能第一、第二、第三和第四位线中的三条位线；
列解码器，被配置用于在读操作期间，解码外部施加的地址中的列地址，以使能被配置用于选择读出放大器之一的列选择信号之一；以及
控制信号发生器，被配置用于在读操作期间，使能读出放大器使能信号和写回信号。
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