JP2007220282A - 半導体メモリ装置及びそのデータの書き込み及び読み出し方法 - Google Patents

Abstract

【課題】データ読み出しをするために用いられる回路構成を簡単化すること。
【解決手段】半導体メモリ装置は、ワードライン、第１ビットライン及び第１ソースライン間に接続されたフローティングボディを有するメモリセルを具備する第１メモリセルアレイブロックと、基準ワードライン、第２ビットライン及び第２ソースライン間に接続されたフローティングボディを有する基準メモリセルを具備する第２メモリセルアレイブロックと、第１ビットラインとセンスビットラインと反転センスビットラインの少なくとも１つの間に信号を伝送する第１アイソレーションゲート部と、第２ビットラインとセンスビットラインと反転センスビットラインの少なくとも１つの間に信号を伝送する第２アイソレーションゲート部と、センスビットラインと反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅させるセンス増幅部で構成されている。
【選択図】図２

Description

本発明は半導体メモリ装置に関し、特に、フローティングボディを有する１つのトランジスタで構成された動的メモリセルを具備する半導体メモリ装置及びそのデータの書き込み及び読み出し方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｄａｔａ ｗｒｉｔｅ ａｎｄ ｒｅａｄ ｍｅｔｈｏｄ ｏｆ ｔｈｅ ｓａｍｅ）に関する。

通常の動的メモリセルは１つのアクセストランジスタと１つのデータ保存キャパシタで構成されて、キャパシタに電荷が充電されるとデータ「１」が保存され、キャパシタに充電された電荷がないとデータ「０」が保存される。しかしながら、キャパシタに充電されている電荷は所定の時間が過ぎてしまうと消失するので、必ずリフレッシュ（再保存）を行わなければならない。

しかし、通常の動的メモリセルはキャパシタを必ず必要としており、このセルを用いてメモリセルアレイを構成すると半導体メモリ装置のレイアウト面積を低減するのには限界がある。

そのため、最近はフローティングボディ（ｆｌｏａｔｉｎｇ ｂｏｄｙ）を有するトランジスタが提案されいて、このトランジスタはフローティングボディに多数のキャリアを保存し、保存された多数キャリアは所定の時間が過ぎてしまうと消失するのでリフレッシュを行わなければならない。結局、フローティングボディを有するトランジスタで構成されているメモリセルは、通常のメモリセルのようにキャパシタは有しないが、キャパシタのように動作するので動的メモリセルとして用いられる。

このようにフローティングボディを有するトランジスタは、１つのトランジスタに１つのメモリセルが構成され、同一容量の半導体メモリ装置を２種類のメモリセルを用いて製造するものと仮定した場合、通常のメモリセルを有する半導体メモリ装置に比較してフローティングボディを有するメモリセルを有する半導体メモリ装置のレイアウト面積がより低減される。

図１は、従来のフローティングボディを有するメモリセルを具備する半導体メモリ装置を示す一例の構成図であり、半導体メモリ装置はメモリセルアレイブロックＢＬＫ１、ＢＬＫ２、ビットライン選択器１０−１１〜１０−１ｍ、１０−２１〜１０−２ｍ、基準ビットライン選択器１２−１、１２−２、レベルリミッタ１４−１〜１４−ｍ、１４−（ｍ＋１）、センス増幅器１６−１〜１６−ｍ、基準電圧発生器１８、比較器ＣＯＭ１〜ＣＯＭｍ、ラッチＬＡ１〜ＬＡｍ、書き込みバックゲートＷＢＧ１〜ＷＢＧｍ、読み出しコラム選択ゲートＲＧ１〜ＲＧｍ、書き込みコラム選択ゲートＷＧ１〜ＷＧｍ、及び基準書き込みコラム選択ゲートＲＷＧで構成されている。

図１の構成のそれぞれの機能を次に説明する。

メモリセルアレイブロックＢＬＫ１、ＢＬＫ２のそれぞれのメモリセルＭＣ及び基準メモリセルＲＭＣは、書き込み動作時に対応するワードラインに所定レベルの電圧（例えば、１．５Ｖ）が印加され、対応するビットラインに所定レベルよりも高いレベルの電圧（例えば、１．５Ｖ）が印加されるとインパクトイオン化（ｉｍｐａｃｔｉｏｎ ｉｚａｔｉｏｎ）により多数の電子−正孔対がメモリセルをなすＮＭＯＳトランジスタのドレイン近くで生成され、この対のうち電子はＮＭＯＳトランジスタのドレインに吸収され、正孔はフローティングボディに保存されてデータ「１」が書き込みされる。すなわち、データ「１」を書き込みする際にＮＭＯＳトランジスタは飽和領域で動作する。一方、対応するワードラインに所定レベルの電圧（例えば、１．５Ｖ）が印加され、対応するビットラインに所定レベルよりも低いレベルの電圧（例えば、−１．５Ｖ）が印加されるとＮＭＯＳトランジスタのフローティングボディとドレインが順方向にバイアスされ、これによりフローティングボディに保存されたほとんどの正孔がドレインに放出されてデータ「０」が書き込みされる。データ「１」が保存されるとＮＭＯＳトランジスタのスレッショルド電圧が減少されて、データ「０」が保存されるとＮＭＯＳトランジスタのスレッショルド電圧が増加される。そして、読み出し動作時に対応するワードラインに所定レベルの電圧（例えば、１．５Ｖ）が印加され、対応するビットラインでトランジスタを線形領域で動作するようにするための電圧（例えば、０．２Ｖ）が印加されると対応するビットラインに電流差が発生し、この電流差を感知することによってデータ「０」とデータ「１」とを読み出す。メモリセルがデータ「１」を保存している場合はスレッショルド電圧が低いので、データ「１」を読み出す場合のビットライン電流が大きくなる。そして、データ「０」を保存している場合はスレッショルド電圧が高いので、データ“０”を読み出す場合のビットライン電流が小さくなる。ビットライン選択器１０−１１〜１０−１ｍ、１０−２１〜１０−２ｍのそれぞれは、ビットライン選択信号ＢＳ１〜ＢＳｋのそれぞれに応答してサブメモリセルアレイブロックＳＢＬＫ１１〜ＳＢＬＫ１ｍ、ＳＢＬＫ２１〜ＳＢＬＫ２ｍのそれぞれにおけるｋ個のビットラインＢＬ１〜ＢＬｋのうち、１つのビットラインを選択して対応するセンスビットラインＳＢＬ１〜ＳＢＬｍと接続する。基準ビットライン選択器１２−１、１２−２のそれぞれは、対応する基準ビットライン選択信号ＲＢＳ１、２に応答して基準メモリセルアレイブロックＲＢＬＫ１、ＲＢＬＫ２のそれぞれの基準ビットラインＲＢＬ１、ＲＢＬ２を基準センスビットラインＲＳＢＬに接続する。レベルリミッタ１４−１〜１４−ｍ、１４−（ｍ＋１）のそれぞれは、対応するセンスビットラインＳＢＬ１〜ＳＢＬｍ及び基準センスビットラインＲＳＢＬのレベルが制限電圧ＶＢＬＲのレベルよりも高ければ対応するセンスビットラインＳＢＬ１〜ＳＢＬｍ及び基準センスビットラインＲＳＢＬに対応する電流Ｉｃ１〜Ｉｃ（ｍ＋１）が供給されることを遮断する。すなわち、制限電圧ＶＢＬＲのレベルを０．２Ｖ程度に設定するとレベルリミッタ１４−１〜１４−（ｍ＋１）により読み出し動作のための電圧がビットラインＢＬ１〜ＢＬｋ及び基準ビットラインＲＢＬ１、ＲＢＬ２に印加され、このとき対応する電流Ｉｃ１〜Ｉｃ（ｍ＋１）が流される。制限電圧ＶＢＬＲのレベルを０．２Ｖ程度に低く設定する理由は、例えば、制限電圧ＶＢＬＲのレベルを０．２Ｖよりも大きい値に設定するとフローティングボディを有するＮＭＯＳトランジスタが飽和状態にバイアスされ、これによりデータ「０」を読み出す際にインパクトイオン化によってデータ「１」に間違って読み出しすることがあるからである。基準電圧発生器１８は、電流Ｉｃ（ｍ＋１）による基準電圧ＶＲＥＦを発生する。センス増幅器１６−１〜１６−ｍのそれぞれは対応する電流Ｉｃ１〜Ｉｃｍを感知して対応する電流Ｉｃ１〜Ｉｃｍによる電圧を発生する。基準電圧発生器１８から出力される基準電圧ＶＲＥＦはセンス増幅器１６−１〜１６−ｍのそれぞれから出力されるデータ「０」に対応する電圧とデータ「１」に対応する電圧との間の電圧を有することになる。

図１の半導体メモリ装置の書き込み及び読み出し動作を次に説明する。

まず、基準メモリセルＲＭＣに対する書き込み動作を説明する。

ワードラインＷＬ１１が活性化されて１．５Ｖ程度の電圧が印加され、基準ビットライン選択信号ＲＢＳ１が活性化されると基準ビットラインＲＢＬ１が基準センスビットラインＲＳＢＬに接続される。基準書き込みコラム選択信号ＲＷＣＳＬが活性化されるとＮＭＯＳトランジスタＮ７がオンされ、これにより書き込みデータラインＷＤに伝送されるデータが基準ビットライン選択信号ＲＳＢＬを介して基準ビットラインＲＢＬ１に伝送される。このとき、書き込みデータが−１．５Ｖ程度の電圧を有するとワードラインＷＬ１１と基準ビットラインＲＢＬ１との間に接続された基準メモリセルＲＭＣにデータ「０」が書き込みされる。このような方法で、残りワードラインと基準ビットラインＲＢＬ１との間に接続された基準メモリセルＲＭＣすべてにデータ「０」を書き込みする。

そして、ワードラインＷＬ１１〜ＷＬ１ｎ、ＷＬ２１〜ＷＬ２ｎのそれぞれと基準ビットラインＲＢＬ２のそれぞれとの間に接続された基準メモリセルＲＭＣすべてにデータ「１」を書き込みする。このとき、書き込みデータは１．５Ｖ程度の電圧を有すれば良い。

すなわち、基準メモリセルアレイブロックＲＢＬＫ１、ＲＢＬＫ２のそれぞれの基準ビットラインＲＢＬ１に接続された基準メモリセルＲＭＣにはデータ「０」が書き込みされ、基準ビットラインＲＢＬ２に接続された基準メモリセルＲＭＣにはデータ「１」が書き込みされる。そのため、読み出し動作時に基準電圧ＶＲＥＦを発生するために用いられる。

次に、メモリセルＭＣに対する書き込み動作を説明する。

ワードラインＷＬ１１に１．５Ｖ程度の電圧が印加され、ビットライン選択信号ＢＳ１が活性化されるとビットラインＢＬ１がセンスビットラインＳＢＬ１に接続される。書き込みコラム選択信号ＷＣＳＬ１が活性化されるとＮＭＯＳトランジスタＮ６がオンされ、このとき、書き込みデータラインＷＤに−１．５Ｖの電圧が印加されると、この電圧がセンスビットラインＳＢＬ１を介してビットラインＢＬ１に伝送されてワードラインＷＬ１１とビットラインＢＬ１との間に接続されたメモリセルＭＣにデータ「０」が書き込みされる。一方、書き込みデータラインＷＤに１．５Ｖの電圧が印加されるとデータ「１」が書き込みされる。このような方法で、すべてのメモリセルＭＣに対する書き込み動作が行われる。

次に、メモリセルＭＣに対する読み出し動作を説明する。

ワードラインＷＬ１１に１．５Ｖ程度の電圧が印加されてビットライン選択信号ＢＳ１が活性化されるとビットラインＢＬ１がセンスビットラインＳＢＬ１に接続され、ビットラインＢＬ１からセンスビットラインＳＢＬ１に信号が伝送される。このとき、基準ビットライン選択信号ＲＢＳ１、２が同時に活性化され、これによって基準ビットラインＲＢＬ１、２が基準センスビットラインＲＳＢＬに接続され、基準ビットラインＲＢＬ１、２から基準センスビットラインＲＳＢＬに信号が伝送される。レベルリミッタ１４−１はセンスビットラインＳＢＬ１に流れる電流によってセンスビットラインＳＢＬ１の電圧のレベルが制限電圧ＶＢＬＲのレベルよりも高ければ出力ノードａ１からセンスビットラインＳＢＬ１に電流が流れることを防止してセンスビットラインＳＢＬ１の電圧が制限電圧ＶＢＬＲのレベル未満に維持されるようにし、メモリセルＭＣに保存されたデータに対応する電流Ｉｃ１を発生する。レベルリミッタ１４−（ｍ＋１）は基準センスビットラインＲＳＢＬに流れる電流によって基準センスビットラインＲＳＢＬの電圧のレベルが制限電圧ＶＢＬＲのレベルよりも高ければ出力ノードａ（ｍ＋１）から基準センスビットラインＲＳＢＬに電流が流れることを防止して基準センスビットラインＲＳＢＬの電圧が制限電圧ＶＢＬＲのレベル未満に維持されるようにして基準メモリセルＲＭＣに保存されたデータに対応する電流Ｉｃ（ｍ＋１）を発生する。センス増幅器１６−１は電流Ｉｃ１を感知してセンシング電圧ｓｎ１を発生する。基準電圧発生器１８は電流Ｉｃ（ｍ＋１）を感知して基準電圧ＶＲＥＦを発生する。比較器ＣＯＭ１はセンス増幅器イネーブル信号ＳＥＮに応答してイネーブルされてセンス増幅器１６−１から出力されるセンシング電圧ｓｎ１と基準電圧ＶＲＥＦとを比較してセンシングデータを発生する。すなわち、センス増幅器１６−１から出力されるセンシング電圧ｓｎ１のレベルが基準電圧ＶＲＥＦのレベルよりも低ければ対応するノードａで「ハイ」レベルの信号を出力し、反対に、基準電圧ＶＲＥＦのレベルよりも高ければ対応するノードａで「ロー」レベルの信号を出力する。ラッチＬＡ１はセンシングデータをラッチする。そして、読み出しコラム選択信号ＲＣＳＬ１が活性化されるとＮＭＯＳトランジスタＮ２、Ｎ４がオンされ、このとき、ノードａが「ハイ」レベルならＮＭＯＳトランジスタＮ５がオンされて「ロー」レベルのデータを反転読み出しデータラインＲＤＢに伝送し、一方、ノードｂが「ハイ」レベルならＮＭＯＳトランジスタＮ３がオンされて「ロー」レベルのデータを読み出しデータラインＲＤに伝送する。すなわち、読み出し動作時に読み出しデータラインＲＤまたは反転読み出しデータラインＲＤＢに「ロー」レベルのデータが伝送される。読み出し動作が行われた後、書き込みバック信号ＷＢが活性化されるとＮＭＯＳトランジスタＮ１がオンされ、これによりラッチＬＡ１の対応するノードｂの「ハイ」レベルのデータがセンスビットラインＳＢＬ１に伝送され、センスビットラインＳＢＬ１のデータがビットラインＢＬ１に伝送されてワードラインＷＬ１１とビットラインＢＬ１との間に接続されたデータ「１」が保存されたメモリセルＭＣに対するリフレッシュ動作が行われる。このような方法で、すべてのメモリセルＭＣに対する読み出し動作が行われる。

図１の従来の半導体メモリ装置は、米国公開特許第２００３／０２３１５２４号によるもので、フローティングボディを有するメモリセル及び基準メモリセルを具備する半導体メモリ装置は米国公開特許第２００５／００６８８０７号、米国特許第６，５６７，３３０号、及び米国特許第６，８８２，００８号に開示されている。

ところが、従来のフローティングボディを有するメモリセルを具備する半導体メモリ装置は、読み出し動作を行うために図１のようなレベルリミッタ、センス増幅器、比較器、ラッチ、書き込みバックゲートなどの複雑な回路構成を有しなければならないという問題があった。

また、従来の半導体メモリ装置は、リフレッシュ動作時にリフレッシュ時間が長くかかるという問題があった。これは１つのセンスビットライン対間に接続された読み出し動作（リフレッシュ動作）を行うために用いられる回路構成がｋ個のビットライン対に共有されるからである。すなわち、１つのワードラインをｋ回毎活性化させることによってすべてのメモリセルに対するリフレッシュ動作が実行されるのである。
米国公開特許第２００５／００６８８０７号明細書 特開2003-196982号公報 米国特許第６，８８８，７７０号明細書

本発明の目的は、データ読み出しをするために用いられる回路構成を簡単化できる半導体メモリ装置を提供することにある。

本発明の他の目的は、リフレッシュ動作に必要とされる時間を短縮することができる半導体メモリ装置を提供することにある。

本発明のさらに他の目的は、上記の目的とは異なる目的を達成するための半導体メモリ装置におけるデータの書き込み及び読み出し方法を提供することにある。

上記と異なる目的を達成するための本発明の半導体メモリ装置の第１形態は、ワードライン、第１ビットライン及び第１ソースライン間に接続されたフローティングボディを有するメモリセルを具備する第１メモリセルアレイブロックと、基準ワードライン、第２ビットライン及び第２ソースライン間に接続されたフローティングボディを有する基準メモリセルを具備する第２メモリセルアレイブロックと、前記第１ビットラインと、センスビットライン及び反転センスビットラインの少なくとも１つと、の間に信号を伝送する第１アイソレーションゲート部と、前記第２ビットラインと、前記センスビットライン及び前記反転センスビットラインの少なくとも１つと、の間に信号を伝送する第２アイソレーションゲート部と、及び前記センスビットライン及び前記反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅させるセンス増幅部を具備することを特徴とする。

前記目的を達成するための本発明の半導体メモリ装置の第２形態は、複数のメモリセルアレイブロック、複数のアイソレーションゲート、及び前記アイソレーションゲートに接続された複数のセンス増幅器を具備し、前記複数の各々のメモリセルブロックが複数のビットライン、複数のワードライン、基準ワードライン、フローティングボディを有し各ビットラインが前記複数のメモリセルのうちの一部の対応するメモリセルに接続された複数のメモリセル、及びフローティングボディを有し、前記基準ワードラインに接続され、各ビットラインが対応する基準メモリセルに接続された複数の基準メモリセルを具備し、各アイソレーションゲートが対応するメモリセルアレイブロックの前記ビットラインに接続されていることを特徴とする。

前記他の目的を達成するための本発明における半導体メモリ装置の動作方法は、フローティングボディを有するメモリセルを具備する半導体メモリ装置の動作方法において、第１メモリセルアレイのワードラインを活性化し、第２メモリセルアレイの基準ワードラインを活性化し、前記第１メモリセルアレイのビットラインをセンス増幅部のセンスビットラインに接続し、前記第２メモリセルアレイのビットラインを前記センス増幅部の反転センスビットラインに接続し、前記センスビットラインと前記反転センスビットラインとの間の差を増幅することを特徴とする。

本発明によれば、データ読み出しをするために用いられるセンス増幅回路の構成を単純化させ、リフレッシュ動作に必要とされる時間を短縮することができる。

以下、添付した図面を参照して、本発明の好適な実施の形態に係る半導体メモリ装置及びそのデータの書き込み及び読み出し方法を説明する。

図２は本発明の好適な実施の形態に係る半導体メモリ装置の構成を示すブロック図であり、メモリセルアレイ１００、ロウデコーダ１１０、コラムデコーダ１２０、及び制御部１３０で構成され、メモリセルアレイ１００はメモリセルアレイブロックＢＬＫ０〜ＢＬＫ（ｋ＋１）、アイソレーションゲートＩＳ０〜ＩＳ（ｋ＋１）、プリチャージ回路ＰＲＥ、センス増幅器ＰＳＡ、ＮＳＡ、及びコラム選択ゲートＣＳＧで構成されている。

図２において、ＳＡに示されたブロックはプリチャージ回路ＰＲＥ、ビットラインセンス増幅器ＰＳＡ、ＮＳＡ、及びコラム選択ゲートＣＳＧを含む構成を示すものである。

そして、プリチャージ回路ＰＲＥは、ＮＭＯＳトランジスタＮ１、Ｎ２で構成され、センス増幅器はＰＭＯＳセンス増幅器ＰＳＡとＮＭＯＳセンス増幅器ＮＳＡで構成され、ＰＭＯＳセンス増幅器ＰＳＡはＰＭＯＳトランジスタＰ１、Ｐ２で構成され、ＮＭＯＳセンス増幅器ＮＳＡはＮＭＯＳトランジスタＮ３、Ｎ４で構成され、コラム選択ゲートＣＳＧはＮＭＯＳトランジスタＮ５、Ｎ６で構成されている。アイソレーションゲートＩＳ１〜ＩＳｋのそれぞれはＮＭＯＳトランジスタＮ７、Ｎ８で構成されている。

図２の半導体メモリ装置はメモリセルアレイブロックＢＬＫ１〜ＢＬＫｋの左右に配置された２対のデータラインを介して２対のデータを入出力する場合の構成を示す。

図２において、メモリセルアレイブロックＢＬＫ１〜ＢＬＫｋのそれぞれは基準ワードラインＲＷＬとワードラインＷＬ１１〜ＷＬ１ｎにそれぞれ接続されたゲートとビットラインＢＬ１、ＢＬ２、…にそれぞれ接続されたドレインと共通ソースラインに共通接続されたソースを有するフローティングボディを有する基準ＮＭＯＳトランジスタＲＭとＮＭＯＳトランジスタＭで構成されている。メモリセルアレイブロックＢＬＫ０、ＢＬＫ（ｋ＋１）のそれぞれは基準ワードラインＲＷＬＯ、ＲＷＬ（ｋ＋１）にそれぞれ接続されたゲートとビットラインＢＬ１、ＢＬ２、…にそれぞれ接続されたドレインと共通ソースラインに共通接続されたソースを有するフローティングボディを有する基準ＮＭＯＳトランジスタＲＭで構成されている。基準ＮＭＯＳトランジスタＲＭは基準メモリセルを構成し、ＮＭＯＳトランジスタＭはメモリセルを構成する。そして、共通ソースラインは接地電圧に共通で接続されいる。

図２において、メモリセルアレイブロックＢＬＫ０、ＢＬＫ（ｋ＋１）がメモリセルアレイブロックＢＬＫ１〜ＢＬＫｋと異なる構成を有するものとして示したが、同一構成を有するように構成することもできる。

次に、図２のブロックのそれぞれの機能を説明する。

メモリセルアレイブロックＢＬＫ１〜ＢＬＫｋのそれぞれのメモリセルＭは、書き込み動作時に対応するワードラインＷＬ１１〜ＷＬｋｎに所定レベルの電圧（例えば、１．６Ｖ）が印加され、対応するビットラインＢＬ１、ＢＬ２、…に所定レベルよりも高いレベルの電圧（例えば、２．３Ｖ）が印加されるとデータ「０」が書き込みされ、対応するワードラインＷＬ１〜ＷＬｋｎに所定レベルの電圧（例えば、１．６Ｖ）が印加され、対応するビットラインＢＬ１、ＢＬ２、…に所定レベルよりも低いレベルの電圧（例えば、−２．３Ｖ）が印加されるとデータ「１」が書き込みされる。また、基準メモリセルＲＭは、基準書き込み動作時にすべての基準ワードラインＲＷＬ１〜ＲＷＬｋに所定レベルの電圧（例えば、１．６Ｖ）が印加され、対応するビットラインＢＬ１、ＢＬ２、…に所定レベルの電圧（例えば、１．６Ｖ）が印加されるとデータ「０」とデータ「１」との中間レベルのデータが書き込みされる。これにより、データ「１」が保存されたメモリセルＭのスレッショルド電圧は低く、データ「０」が保存されたメモリセルＭのスレッショルド電圧は高く、データ「１」とデータ「０」との中間レベルのデータが保存されたメモリセルＭのスレッショルド電圧は中間値を有することになる。そして、読み出し動作時に対応するワードラインＷＬ１１〜ＷＬｋｎに所定レベルの電圧（例えば、１．６Ｖ）が印加されると対応するビットラインＢＬ１、ＢＬ２、…に流れる電流が変わることになる。アイソレーションゲートＩＳ１〜ＩＳｋのＮＭＯＳトランジスタＮ７のそれぞれは対応するアイソレーション制御信号（ＩＥ１Ｌ１、ＩＥ１Ｒ１）〜（ＩＥｋＬ１、ＩＥｋＲ１）のそれぞれに応答してオンされる。そして、アイソレーションゲートＩＳ１〜ＩＳｋのＮＭＯＳトランジスタＮ８のそれぞれは対応するアイソレーション制御信号ＩＥ１Ｌ２、ＩＥ１Ｒ２〜ＩＥｋＬ２、ＩＥｋＲ２のそれぞれに応答してオンされる。プリチャージ回路ＰＲＥはプリチャージ制御信号ＶＰＲＥに応答して対応するセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）、…をプリチャージ電圧ＶＢＬレベルにプリチャージする。ＰＭＯＳセンス増幅器ＰＳＡは対応するビットライン対（ＢＬ１、ＢＬ１Ｂ）、（ＢＬ２、ＢＬ２Ｂ）、…の１つのラインである「ロー」レベルの電圧を感知して電圧ＬＡレベルに増幅する。ＮＭＯＳセンス増幅器ＮＳＡは対応するビットライン対（ＢＬ１、ＢＬ１Ｂ）、（ＢＬ２、ＢＬ２Ｂ）、…の１つのラインである「ハイ」レベルの電圧を感知して電圧ＬＡＢレベルに増幅する。例えば、書き込み動作と読み出し動作時に電圧ＬＡ、ＬＡＢはそれぞれ２．３Ｖと−２．３Ｖとなり、基準書き込み動作時に電圧ＬＡ、ＬＡＢはそれぞれ１．６Ｖと０Ｖ（または−２．３Ｖ）となる。コラム選択ゲートＣＳＧは、対応するコラム選択信号ラインＣＳＬ１〜ＣＳＬｍを介して伝送される対応するコラム選択信号に応答してセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）、…と対応するデータライン対（Ｄ１、Ｄ１Ｂ）、（Ｄ１２、Ｄ１２Ｂ）、…、（ＤＯｋ、ＤＯｋＢ）との間にデータを伝送する。ロウデコーダ１１０は、アクティブ命令ＡＣＴに応答して第１ローアドレスＲＡ１をデコーディングしてワードラインＷＬ１１〜ＷＬｋｎのうちの１つのワードラインを選択し、基準書き込み命令ＲＷＲに応答して基準ワードラインＲＷＬ１〜ＲＷＬｋを同時に選択する。コラムデコーダ１２０は、読み出し命令ＲＤまたは書き込み命令ＷＲに応答してコラムアドレスＣＡをデコーディングしてコラム選択信号ラインＣＳＬ１〜ＣＳＬｍのうちの１つのコラム選択信号ラインを選択する。制御部１３０は、アクティブ命令ＡＣＴと共に印加される第２ローアドレスＲＡ２を入力し、基準書き込み命令ＲＷＲに応答してすべてのメモリセルアレイブロックＢＬＫ０〜ＢＬＫ（ｋ＋１）の左右におけるアイソレーションゲートＩＳ０〜ＩＳ（ｋ＋１）のＮＭＯＳトランジスタＮ８をオンするためにアイソレーション制御信号ＩＥ０Ｒ２、ＩＥ１Ｌ２、…、ＩＥ（ｋ＋１）Ｌ２を活性化し、プリチャージ制御信号ＶＰＲＥを非活性化しすべてのセンス増幅回路にセンス増幅電圧ＬＡ、ＬＡＢを印加する。例えば、２．３Ｖ、１．６Ｖのセンス増幅電圧ＬＡ、ＬＡＢを印加する。また、制御部１３０は、書き込み命令ＷＲに応答してプリチャージ制御信号ＶＰＲＥを非活性化し、第２ローアドレスＲＡ２が指定する対応するメモリセルアレイブロックの左右における対応するアイソレーションゲートのＮＭＯＳトランジスタＮ８及び対応するメモリセルアレイブロックの左右に隣接したメモリセルアレイブロックの対応するアイソレーションゲートのＮＭＯＳトランジスタＮ７をオンするために対応するアイソレーション制御信号を活性化し、対応するメモリセルアレイブロックの左右におけるセンス増幅回路にセンス増幅電圧ＬＡ、ＬＡＢを印加する。例えば、２．３Ｖ、−２．３Ｖのセンス増幅電圧ＬＡ、ＬＡＢを印加する。そして、制御部１３０は読み出し命令ＲＤに応答して第１期間にプリチャージ制御信号ＶＰＲＥを非活性化し、第２ローアドレスＲＡ２が指定する対応するメモリセルアレイブロックの左右における対応するアイソレーションゲートのＮＭＯＳトランジスタＮ７及び対応するメモリセルアレイブロックの左右に隣接したメモリセルアレイブロックの対応するアイソレーションゲートのＮＭＯＳトランジスタＮ８をオンするために対応するアイソレーション制御信号を活性化し、第２期間に第２ローアドレスＲＡ２が指定する対応するメモリセルアレイブロックの左右におけるセンス増幅回路にセンス増幅電圧ＬＡ、ＬＡＢを印加し、第３期間に対応するメモリセルアレイブロックの左右における対応するアイソレーションゲートのＮＭＯＳトランジスタＮ８をオンするために対応するアイソレーション制御信号を活性化する。制御部１３０は基準書き込み動作、書き込み動作及び読み出し動作が行われる前後にプリチャージ制御信号ＶＰＲＥを活性化し、所定レベルのプリチャージ電圧、例えば、１．２Ｖまたは１．６Ｖの電圧を印加する。

図３は、図２の半導体メモリ装置の基準書き込み動作を説明するための動作タイミング図である。

基準書き込み命令ＲＷＲが印加されると、ロウデコーダ１１０はすべての基準ワードラインＲＷＬ０〜ＲＷＬ（ｋ＋１）を選択するためにすべての基準ワードライン選択信号を活性化する。例えば、基準ワードラインＲＷＬ０〜ＲＷＬ（ｋ＋１）に１．６Ｖの電圧を印加する。制御部１３０はアイソレーション制御信号ＩＥ０Ｒ２、ＩＥ１Ｌ２、ＩＥ１Ｒ２、…、ＩＥ（ｋ＋１）Ｌ２を活性化し、すべてのセンス増幅回路ＳＡのセンシング動作をイネーブルするための所定レベルの電圧ＬＡ、ＬＡＢを印加する。例えば、２．３Ｖの電圧ＬＡと０Ｖまたは１．６Ｖの電圧ＬＡＢを印加する。その結果、アイソレーションゲートＩＳ０〜ＩＳ（ｋ＋１）のＮＭＯＳトランジスタＮ８がオンされる。そして、コラムデコーダ１２０はすべてのコラム選択信号ラインＣＳＬ１〜ＣＳＬｍを選択するためにすべてのコラム選択信号を活性化する。その結果、すべてのコラム選択ゲートＣＳＧのＮＭＯＳトランジスタＮ５、Ｎ６がオンされる。このとき、すべてのデータ入出力ライン対ＤＯ１／Ｂ〜ＤＯｋ／Ｂを介して「ハイ」レベルと「ロー」レベルのデータ対が印加されるとすべてのセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）、…の間に電圧差が発生し、この電圧差はＰＭＯＳセンス増幅器ＰＳＡとＮＭＯＳセンス増幅器ＮＳＡによって増幅されてすべてのセンスビットラインＳＢＬ１、ＳＢＬ２、…に電圧ＬＡを伝送し、すべての反転センスビットラインＳＢＬ１Ｂ、ＳＢＬ２Ｂ、…に電圧ＬＡＢを伝送する。これによって、すべてのビットラインＢＬ１、ＢＬ２、…にも電圧ＬＡＢが伝送される。それによって、すべての基準メモリセルＲＭにデータ「１」とデータ「０」との中間レベルのデータが保存され、したがって、すべての基準メモリセルＲＭはデータ「１」が保存されたセルのスレッショルド電圧とデータ「０」が保存されたメモリセルのスレッショルド電圧との中間レベルのスレッショルド電圧を有することになる。

上述のような方法で、すべての基準メモリセルＲＭに対する基準書き込み動作が行われる。

図４は、図２の半導体メモリ装置の書き込み動作を説明するための動作タイミング図であり、メモリセルアレイブロックＢＬＫ１のワードラインＷＬ１１とビットラインＢＬ１、ＢＬ２とに接続されたメモリセルＭにそれぞれデータ「１」とデータ「０」とを書き込みする場合の動作を説明するための動作タイミング図である。

アクティブ命令ＷＲと第１ローアドレスＲＡ１、第２ローアドレスＲＡ２が印加されると、ロウデコーダ１１０は第１ローアドレスＲＡ１をデコーディングしてワードラインＷＬ１１を活性化する。例えば、ワードラインＷＬ１１に１．６Ｖの電圧を印加する。制御部１３０は、第２ローアドレスＲＡ２をデコーディングして２つのアイソレーション制御信号ＩＥ１Ｌ２、ＩＥ１Ｒ２を活性化する。そして、書き込み命令ＷＲと共にコラムアドレスＣＡが印加されると、コラムデコーダ１２０はコラムアドレスＣＡをデコーディングしてコラム選択信号ラインＣＳＬ１を活性化する。制御部１３０は書き込み命令ＷＲが印加されるとメモリセルアレイブロックＢＬＫ１の左右におけるセンス増幅回路１０の動作をイネーブルするための電圧ＬＡ、ＬＡＢを印加する。例えば、２．３Ｖ、−２．３Ｖの電圧ＬＡ、ＬＡＢを印加する。これによって、メモリセルアレイブロックＢＬＫ１の左右におけるコラム選択ゲートＣＳＧがオンされ、左右のアイソレーションゲートＩＳ１のＮＭＯＳトランジスタＮ８がオンされる。そのため、データライン対（Ｄ１、Ｄ１Ｂ）、（Ｄ１２、Ｄ１２Ｂ）が対応するセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）に接続され、対応する反転センスビットラインＳＢＬ１Ｂ、ＳＢＬ２ＢはメモリセルアレイブロックＢＬＫ１の対応するビットラインＢＬ１、ＢＬ２に接続される。よって、データライン対Ｄ１、Ｄ１Ｂの「ロー」レベルと「ハイ」レベルのデータ対がセンスビットライン対ＳＢＬ２、ＳＢＬ２Ｂに伝送され、データライン対Ｄ１２、Ｄ１２Ｂの「ハイ」レベルと「ロー」レベルのデータ対がセンスビットライン対ＳＢＬ１、ＳＢＬ１Ｂに伝送される。その結果、センス増幅器ＰＳＡ、ＮＳＡによってセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）の電圧が増幅される。例えば、センスビットライン対ＳＢＬ１、ＳＢＬ１Ｂは２．３Ｖ、−２．３Ｖに増幅され、センスビットライン対ＳＢＬ２、ＳＢＬ２Ｂは−２．３Ｖ、２．３Ｖに増幅される。これによって、メモリセルアレイブロックＢＬＫ１のワードラインＷＬ１１とビットラインＢＬ１とに接続されたメモリセルＭにデータ「１」が書き込みされ、ワードラインＷＬ１１とビットラインＢＬ２に接続されたメモリセルＭにデータ「０」が書き込みされる。

上述のような方法で、メモリセルＭに対する書き込み動作が行われる。

図５は、図２の半導体メモリ装置の読み出し動作を説明するための動作タイミング図であり、メモリセルアレイブロックＢＬＫ１のワードラインＷＬ１１とビットラインＢＬ１、ＢＬ２とに接続されたメモリセルＭにそれぞれデータ「１」とデータ「０」とを読み出した場合の動作を説明するための動作タイミング図である。

アクティブ命令ＷＲと第１ローアドレスＲＡ１、第２ローアドレスＲＡ２が印加されると、ロウデコーダ１１０は第１ローアドレスＲＡ１をデコーディングしてワードラインＷＬ１１及び基準ワードラインＲＷＬ０、ＲＷＬ２を活性化する。例えば、ワードラインＷＬ１１及び基準ワードラインＲＷＬ０、ＲＷＬ２に１．６Ｖの電圧を印加する。制御部１３０は第２ローアドレスＲＡ２をデコーディングしてアイソレーション制御信号ＩＥ１Ｌ１、ＩＥ１Ｒ１、ＩＥ０Ｒ２、ＩＥ２Ｌ２を活性化する。

すなわち、期間Ｔ１で、ワードラインＷＬ１１、アイソレーション制御信号ＩＥ１Ｌ１、ＩＥ１Ｒ１、ＩＥ０Ｒ２、ＩＥ２Ｌ２が活性化される。その結果、メモリセルアレイブロックＢＬＫ１の左右におけるアイソレーションゲートＩＳ１のＮＭＯＳトランジスタＮ７とアイソレーションゲートＩＳ０、ＩＳ２のＮＭＯＳトランジスタＮ８がオンされる。そして、メモリセルアレイブロックＢＬＫ１のビットラインＢＬ１の電圧は、プリチャージ電圧ＶＢＬからデータ「１」が保存されたメモリセルＭのスレッショルド電圧Ｖｔｈ１を引いた電圧ＶＢＬ−Ｖｔｈ１となり、ビットラインＢＬ２の電圧はプリチャージ電圧ＶＢＬからデータ「０」が保存されたメモリセルＭのスレッショルド電圧Ｖｔｈ０を引いた電圧ＶＢＬ−Ｖｔｈ０となり、対応するビットラインＢＬ１、ＢＬ２の電圧が対応するセンスビットラインＳＢＬ１、ＳＢＬ２の電圧となる。メモリセルアレイブロックＢＬＫ２のビットラインＢＬ１とメモリセルアレイブロックＢＬＫ０のビットラインＢＬ２の電圧はプリチャージ電圧ＶＢＬからデータ「１」とデータ「０」との間のレベルのデータが保存された基準メモリセルＲＭのスレッショルド電圧Ｖｔｈ（１／２）を引いた電圧ＶＢＬ−Ｖｔｈ（１／２）となり、対応するビットラインＢＬ１、ＢＬ２の電圧が対応する反転センスビットラインＳＢＬ１Ｂ、ＳＢＬ２Ｂの電圧となる。

結果として、データ「１」が保存されたメモリセルＭのスレッショルド電圧Ｖｔｈ１は、データ「０」が保存されたメモリセルＭのスレッショルド電圧Ｖｔｈ０よりも低いので、センスビットラインＳＢＬ１の電圧が反転センスビットラインＳＢＬ１Ｂの電圧よりも高く、センスビットラインＳＢＬ２の電圧が反転センスビットラインＳＢＬ２Ｂの電圧よりも低くなる。期間Ｔ１で、センスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）のそれぞれの間に電圧差が発生する。

制御部１３０は、読み出し命令ＲＤに応答してアイソレーション制御信号ＩＥ１Ｌ１、ＩＥ１Ｒ１、ＩＥ０Ｒ２、ＩＥ２Ｌ２を非活性化し、メモリセルアレイブロックＢＬＫ１の左右におけるセンス増幅回路１０の動作をイネーブルするための電圧ＬＡ、ＬＡＢを印加する。例えば、２．３Ｖ、−２．３Ｖの電圧ＬＡ、ＬＡＢを印加する。

すなわち、期間Ｔ２で、アイソレーション制御信号ＩＥ１Ｌ１、ＩＥ１Ｒ１、ＩＥ０Ｒ２、ＩＥ２Ｌ２が非活性化され、電圧ＬＡ、ＬＡＢが印加される。その結果、アイソレーションゲートＩＳ１のＮＭＯＳトランジスタＮ７、及びアイソレーションゲートＩＳ０、ＩＳ２のＮＭＯＳトランジスタＮ８がオフされる。そして、メモリセルアレイブロックＢＬＫ１の左右のＰＭＯＳセンス増幅器ＰＳＡ及びＮＭＯＳセンス増幅器ＮＳＡがセンシング動作を行ってメモリセルアレイブロックＢＬＫ１の右側のセンスビットライン対ＳＢＬ１、ＳＢＬ１Ｂを２．３Ｖ、−２．３Ｖにさせ、左側のセンスビットライン対ＳＢＬ２、ＳＢＬ２Ｂを−２．３Ｖ、２．３Ｖにさせる。

期間Ｔ２で、センスビットライン対ＳＢＬ１、ＳＢＬ１Ｂ、ＳＢＬ２、ＳＢＬ２Ｂに対するセンシング及び増幅動作が行われる。

制御部１３０は、期間Ｔ２後にアイソレーション制御信号ＩＥ１Ｒ１、ＩＥ１Ｌ１を活性化する。コラムデコーダ１２０は読み出し命令ＲＤと共に印加されるコラムアドレスＣＡをデコーディングしてコラム選択信号ラインＣＳＬ１を活性化する。

すなわち、期間Ｔ３で、アイソレーション制御信号ＩＥ１Ｒ１、ＩＥ１Ｌ１が活性化され、コラム選択信号ラインＣＳＬ１が活性化される。その結果、アイソレーションゲートＩＳ１のＮＭＯＳトランジスタＮ８がオンされる。これによって、反転センスビットラインＳＢＬ１Ｂの−２．３ＶがビットラインＢＬ１に伝送され、反転センスビットラインＳＢＬ２Ｂの２．３ＶがビットラインＢＬ２に伝送される。よって、メモリセルアレイブロックＢＬＫ１のワードラインＷＬ１１とビットラインＢＬ１との間に接続されたメモリセルＭにデータ「１」が再保存され、ワードラインＷＬ１１とビットラインＢＬ２との間に接続されたメモリセルＭにデータ「０」が再保存される。また、コラム選択選択ゲートＣＳＧがオンされてセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）のデータを対応するデータライン対（Ｄ１、Ｄ１Ｂ）、（Ｄ１２、Ｄ１２Ｂ）に伝送する。すなわち、期間Ｔ３で、メモリセルＭに対するデータ再保存及び伝送動作が行われる。

データ「１」及びデータ「０」が読み出し及び書き込み動作を説明するためのデータレベルとして用いられたが、本発明はこれらのデータレベルに限定されず、任意のデータレベルであっても良い。また、２．３Ｖ及び２．６Ｖのような特定の電圧を例示的に示したが、これらの電圧は一例に過ぎず、他の電圧を用いることもできる。

そして、基準書き込み動作、書き込み動作、及び読み出し動作の前後に制御部１３０は、ビットラインＢＬ１、ＢＬ２、…及びセンスビットライン対（ＳＢＬ１、ＳＢＬ１Ｂ）、（ＳＢＬ２、ＳＢＬ２Ｂ）、…をプリチャージするためにプリチャージ制御信号ＶＰＲＥを活性化してプリチャージ電圧ＶＢＬを印加する。

本発明の好適な実施の形態に係る半導体メモリ装置のメモリセルＭに対するリフレッシュ動作は、コラム選択信号ラインを活性化するためのコラム選択信号を活性化しないことを除けば読み出し動作と同様に行われることになる。そして、本発明の好適な実施の形態に係る半導体メモリ装置の基準メモリセルＲＭに対するリフレッシュ動作は、メモリセルＭに対するリフレッシュ動作と同様な方法で行われることができる。すなわち、コラム選択ゲートＣＳＧを活性化するためのコラム選択信号ラインを活性化させず、センス増幅回路ＳＡに印加される電圧を基準書き込み動作時に印加する電圧と同様な電圧を印加することによって基準メモリセルＲＭに対するリフレッシュ動作が行われる。

本発明の好適な実施の形態に係る半導体メモリ装置は、１つのビットラインに１つのセンス増幅回路が対応するように構成されているので、リフレッシュ動作を行う場合はワードラインを一度だけ活性化させるとワードラインに接続されたすべてのメモリセルＭＣに対するリフレッシュ動作が行われる。

したがって、本発明の好適な実施の形態に係る半導体メモリ装置は、リフレッシュ動作を行う場合にワードラインを１回だけ活性化させれば良いのでリフレッシュ動作に必要とされる時間を短縮することができる。

実施形態において、半導体メモリ装置は、ワードライン、第１ビットライン及び第１ソースラインに接続されたフローティングボディを有するメモリセルを具備する第１メモリセルアレイブロックと、基準ワードライン、第２ビットライン及び第２ソースラインに接続されたフローティングボディを有する基準メモリセルを具備する第２メモリセルアレイブロックを具備するメモリセルアレイと、書き込み動作時及び読み出し動作の第３期間に前記第１ビットラインと反転センスビットラインとの間に信号を伝送し、前記読み出し動作の第１期間に前記第１ビットラインとセンスビットラインとの間に信号を伝送する第１アイソレーションゲート部と、前記読み出し動作の第１期間に前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第２アイソレーションゲート部、プリチャージ動作時に前記センスビットライン及び前記反転センスビットラインをプリチャージ電圧レベルにプリチャージするプリチャージ部と、前記書き込み動作及び前記読み出し動作の第２期間及び第３期間に前記センスビットラインと前記反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅するセンス増幅部と、を具備することを特徴とする。

前記第１アイソレーションゲート部は第１アイソレーション制御信号に応答して前記第１ビットラインと前記センスビットラインとの間に信号を伝送する第１トランジスタと、第２アイソレーション制御信号に応答して前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第２トランジスタとを具備し、前記第２アイソレーションゲート部は第３アイソレーション制御信号に応答して前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第３トランジスタとを具備することを特徴とする。

前記半導体メモリ装置は、前記書き込み動作時に前記第２アイソレーション制御信号を活性化し、前記センス増幅電圧を印加し、前記読み出し動作の第１期間中に前記第１アイソレーション制御信号及び前記第３アイソレーション制御信号を活性化し、前記書き込み動作時及び前記読み出し動作の第２期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記読み出し動作の第３期間中に前記第２アイソレーション制御信号を活性化し前記第１センス増幅電圧を及び第２センス増幅電圧を印加する制御部をさらにに具備することを特徴とし、前記第１センス増幅電圧はポジティブ第１電圧を有し、前記第２センス増幅電圧はネガティブ第２電圧を有することを特徴とする。そして、前記制御部は基準書き込み動作時に前記第３アイソレーション制御信号を活性化し、前記第１センス増幅電圧とは異なるレベルの第３センス増幅電圧を印加することを特徴とし、前記第３センス増幅電圧は前記ポジティブ第１電圧と前記ネガティブ第２電圧との間のレベルの電圧を有することを特徴とする。また、前記半導体メモリ装置は前記書き込み動作の前後、前記読み出し動作の第１期間前及び前記読み出し動作の第３期間後に前記プリチャージ動作を行うことを特徴とする。

他の実施形態において、本発明の好適な実施の形態に係る半導体メモリ装置は第１ワードライン、第１ビットライン及び第１ソースラインに接続されたフローティングボディを有する第１メモリセルと、第１基準ワードライン、前記第１ビットライン、及び前記第１ソースラインに接続されたフローティングボディを有する第１基準メモリセルとを具備する第１メモリセルアレイブロックと、第２ワードライン、第２ビットライン及び第２ソースラインに接続されたフローティングボディを有する第２メモリセルと、第２基準ワードライン、前記第２ビットライン及び前記第２ソースラインに接続されたフローティングボディを有する第２基準メモリセルとを具備する第２メモリセルアレイブロックとを具備するメモリセルアレイと、第１書き込み動作時及び第１読み出し動作の第３期間に前記第１ビットラインと反転センスビットラインとの間に信号を伝送し、第１読み出し動作の第１期間に前記第１ビットラインとセンスビットラインとの間に信号を伝送し、第２読み出し動作の第３期間に前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第１アイソレーションゲート部と、第２書き込み動作時及び第２読み出し動作の第３期間に前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送し、第２読み出し動作の第１期間に前記第２ビットラインと前記センスビットラインとの間に信号を伝送し、第１読み出し動作の第３期間に前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第２アイソレーションゲート部と、プリチャージ動作時に前記センスビットライン及び前記反転センスビットラインをプリチャージ電圧レベルにプリチャージするプリチャージ部と、第１書き込み動作及び第２書き込み動作、第１読み出し動作及び第２読み出し動作の第２期間及び第３期間に前記センスビットラインと前記反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅するセンス増幅部と、を具備することを特徴とする。

前記第１アイソレーションゲート部は第１アイソレーション制御信号に応答して前記第１ビットラインと前記センスビットラインとの間に信号を伝送する第１トランジスタと、第２アイソレーション制御信号に応答して前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第２トランジスタと、を具備し、前記第２アイソレーションゲート部は第３アイソレーション制御信号に応答して前記第２ビットラインと前記センスビットラインとの間に信号を伝送する第３トランジスタと、第４アイソレーション制御信号に応答して前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第４トランジスタと、を具備することを特徴とする。

前記半導体メモリ装置は前記第１書き込み動作時に前記第２アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第１読み出し動作の第１期間中に前記第１アイソレーション制御信号及び前記第４アイソレーション制御信号を活性化し、第２期間及び第３期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第１読み出し動作の第３期間中に前記第２アイソレーション制御信号を活性化し、前記第２書き込み動作時に前記第４アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第２読み出し動作の第１期間中に第２アイソレーション制御信号及び前記第３アイソレーション制御信号を活性化し、第２期間及び第３期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第２読み出し動作の第３期間中に前記第４アイソレーション制御信号を活性化する制御部をさらに具備することを特徴とし、前記第１センス増幅電圧はポジティブ第１電圧を有し、前記第２センス増幅電圧はネガティブ第２電圧を有することを特徴とする。そして、前記制御部は第１基準書き込み動作時に前記第２アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧とは異なるレベルの第３センス増幅電圧を印加し、第２基準書き込み動作時に前記第４アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び前記第３センス増幅電圧を印加することを特徴とし、前記第３センス増幅電圧は前記ポジティブ第１電圧と前記ネガティブ第２電圧との間のレベルの電圧を有することを特徴とする。

前記半導体メモリ装置は前記第１書き込み動作及び第２書き込み動作前後、前記第１読み出し動作及び第２読み出し動作の第１期間前及び前記第１読み出し動作及び第２読み出し動作の第３期間後に前記プリチャージ動作を行うことを特徴とする。

前記半導体メモリ装置は前記センスビットラインとデータ入出力ラインとの間にデータを伝送し、前記反転センスビットラインと反転データ入出力ラインとの間にデータを伝送するコラム選択ゲート部をさらに具備することを特徴とする。

前記センス増幅部は、前記センスビットラインと前記反転センスビットラインとの間に直列接続され、前記センスビットラインまたは前記反転センスビットラインの「ハイ」レベルのデータをセンシングして前記第１センス増幅電圧レベルに増幅する第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタを具備するＰＭＯＳセンス増幅器と、前記センスビットラインと前記反転センスビットラインとの間に直列接続され、前記センスビットラインまたは前記反転センスビットラインの「ロー」レベルのデータをセンシングして前記第２センス増幅電圧レベルに増幅する第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを具備するＮＭＯＳセンス増幅器と、を具備することを特徴とし、前記プリチャージ部は前記センスビットラインと前記反転センスビットラインとの間に直列接続され、プリチャージ制御信号に応答して前記センスビットラインと前記反転センスビットラインを前記プリチャージ電圧レベルにプリチャージする第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを具備することを特徴とする。

前記半導体メモリ装置の前記第１基準メモリセル及び第２基準メモリセルは、前記データ「１」が保存されたメモリセルのスレッショルド電圧よりも高く、データ「０」が保存されたメモリセルのスレッショルド電圧よりも低いスレッショルド電圧を有することを特徴とする。

実施形態において、発明の半導体メモリ装置のデータ書き込み及び読み出し方法は、ワードライン、第１ビットライン及び第１ソースラインに接続されたフローティングボディを有するメモリセルを具備する第１メモリセルアレイブロックと、基準ワードライン、第２ビットライン及び第２ソースラインに接続されたフローティングボディを有しデータ「１」が保存されたメモリセルとデータ「０」が保存されたメモリセルとの中間レベルのデータを保存する基準メモリセルを具備する第２メモリセルアレイブロックと、を具備するメモリセルアレイと、センスビットライン及び反転センスビットラインをプリチャージ電圧レベルにプリチャージするプリチャージ部と、前記センスビットラインと前記反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅するセンス増幅部と、を具備することを特徴とする半導体メモリ装置のデータ書き込み及び読み出し方法において、前記書き込み動作時に前記第１ビットラインと前記反転センスビットラインを連結し、前記センス増幅部により増幅された前記反転センスビットラインの電圧レベルを前記第１ビットラインに伝送し、前記読み出し動作の第１期間に前記第１ビットラインと前記センスビットラインを接続し、前記第２ビットラインと前記反転センスビットラインを接続して前記センスビットラインと前記反転センスビットラインとの間に電圧差を発生させ、前記読み出し動作の第２期間及び第３期間に前記センス増幅部により前記センスビットラインと前記反転センスビットラインの電圧を前記第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅し、前記反転センスビットラインと前記第１ビットラインを接続することを特徴とする。

前記データ書き込み及び読み出し方法は、前記書き込み動作の前後、前記読み出し動作の第１期間前、及び前記読み出し動作の第３期間後に前記センスビットライン及び前記反転センスビットラインを前記プリチャージ部により前記プリチャージ電圧レベルにプリチャージすることを特徴とする。

前記書き込み動作時に前記ワードラインが活性化された状態で前記反転センスビットラインの電圧レベルがポジティブ電圧であれば前記メモリセルがインパクトイオン化によってデータ「１」が書き込みされ、前記ワードラインが活性化された状態で前記反転センスビットラインの電圧レベルがネガティブ電圧であれば前記メモリセルが順方向バイアスによってデータ「０」が書き込みされることを特徴とする。

前記読み出し動作の第２期間に前記第１ビットラインと前記センスビットラインとの間の接続を切り離し、前記第２ビットラインと前記反転センスビットラインとの間の接続を切り離し、前記読み出し動作の第３期間に前記第１ビットラインと前記反転センスビットラインとを接続することを特徴とする。

上述のように、本発明の好適な実施の形態を添付の図面を参照しながら説明したが、当該技術の分野における通常の知識を有する者であれば、添付した特許請求の範囲に記載された本発明の思想及び技術的範囲から逸脱しない範囲内で、本発明を多様に修正又は変更させることができ、そのような修正又は又は変更された発明も本発明に技術的範囲に属する。

従来のフローティングボディを有するメモリセルを具備した半導体メモリ装置の一例を示す構成図である。 本発明の好適な実施の形態に係る半導体メモリ装置の構成を示すブロック図である。 図２の半導体メモリ装置における基準書き込み動作を説明する動作タイミング図である。 図２の半導体メモリ装置における書き込み動作を説明する動作タイミング図である。 図２の半導体メモリ装置における読み出し動作を説明する動作タイミング図である。

符号の説明

１０−１１〜１０−１ｍ，１０−２１〜１０−２ｍ ビットライン選択器
１２−１，１２−２ 基準ビットライン選択器
１４−１，１４−ｍ，１４−（ｍ＋１） レベルリミッタ
１６−１，１６−ｍ センス増幅器
１８ 基準電圧発生器
１１０ ロウデコーダ
１２０ コラムデコーダ
１３０ 制御部

Claims (29)

1. ワードライン、第１ビットライン及び第１ソースラインに接続されたフローティングボディを有するメモリセルを具備する第１メモリセルアレイブロックと、
   基準ワードライン、第２ビットライン及び第２ソースラインに接続されたフローティングボディを有する基準メモリセルを具備する第２メモリセルアレイブロックと、
   前記第１ビットラインと、センスビットライン及び反転センスビットラインの少なくとも１つと、の間に信号を伝送する第１アイソレーションゲート部と、
   前記第２ビットラインと、前記センスビットライン及び前記反転センスビットラインの少なくとも１つと、の間に信号を伝送する第２アイソレーションゲート部と、
   前記センスビットライン及び前記反転センスビットラインの電圧を第１センス増幅電圧レベル及び第２センス増幅電圧レベルに増幅するセンス増幅部と、
   を具備することを特徴とする半導体メモリ装置。
2. 前記半導体メモリ装置は、
   前記センスビットラインとデータ入／出力ラインとの間にデータを伝送し、前記反転センスビットラインと反転データ入／出力ラインとの間にデータを伝送するコラム選択ゲート部をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記センス増幅部は、
   前記センスビットラインと前記反転センスビットラインとの間に直列接続され、前記センスビットラインまたは前記反転センスビットラインの「ハイ」レベルのデータをセンシングして前記第１センス増幅電圧レベルに増幅する第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジスタを具備するＰＭＯＳセンス増幅器と、
   前記センスビットラインと前記反転センスビットラインとの間に直列接続され、前記センスビットラインまたは前記反転センスビットラインの「ロー」レベルのデータをセンシングして前記第２センス増幅電圧レベルに増幅する第１ＮＭＯＳトランジスタ及び第２ＮＭＯＳトランジスタを具備するＮＭＯＳセンス増幅器と、
   を具備することを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記半導体メモリ装置は、
   プリチャージ制御信号に応答して前記センスビットラインと前記反転センスビットラインをプリチャージ電圧レベルにプリチャージするプリチャージ部をさらに具備し、
   前記プリチャージ部は、
   前記センスビットラインと前記反転センスビットラインとの間に直列接続され、プリチャージ制御信号に応答して前記センスビットラインと前記反転センスビットラインを前記プリチャージ電圧レベルにプリチャージする第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタを具備することを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記第１アイソレーションゲート部は、
   書き込み動作の間及び読み出し動作の第３期間中に前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送するように構成され、前記読み出し動作の第１期間中に前記第１ビットラインと前記センスビットラインとの間に信号を伝送するように構成され、
   前記第２アイソレーションゲート部は、
   前記読み出し動作の第２期間中に前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送するように構成され、
   前記センス増幅部は、
   前記書き込み動作及び前記読み出し動作の第３期間中に前記センスビットラインと前記反転センスビットラインの電圧を増幅するように構成されていることを特徴とする請求項１に記載の半導体メモリ装置。
6. 基準書き込み動作の間に前記第１センス増幅電圧レベル及び第２センス増幅電圧レベルの少なくとも１つは、前記書き込み動作の間に前記第１センス増幅電圧レベル及び第２センス増幅電圧レベルの間にあることを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記第１アイソレーションゲート部は、
   第１アイソレーション制御信号に応答して前記第１ビットラインと前記センスビットラインとの間に信号を伝送する第１トランジスタと、
   第２アイソレーション制御信号に応答して前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第２トランジスタと、
   を具備することを特徴とする請求項６に記載の半導体メモリ装置。
8. 前記第２アイソレーションゲート部は、
   第３アイソレーション制御信号に応答して前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第３トランジスタを具備することを特徴とする請求項６に記載の半導体メモリ装置。
9. 前記半導体メモリ装置は、
   前記書き込み動作時に前記第２アイソレーション制御信号を活性化して前記センス増幅電圧を印加し、
   前記読み出し動作の第１期間中に前記第１アイソレーション制御信号及び前記第３アイソレーション制御信号を活性化し、
   前記書き込み動作時及び前記読み出し動作の第２期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、
   前記読み出し動作の第３期間中に前記第２アイソレーション制御信号を活性化し前記第１センス増幅電圧及び第２センス増幅電圧を印加する制御部をさらに具備することを特徴とする請求項８に記載の半導体メモリ装置。
10. 前記第１センス増幅電圧はポジティブ第１電圧を有し、前記第２センス増幅電圧はネガティブ第２電圧を有することを特徴とする請求項９に記載の半導体メモリ装置。
11. 前記制御部は、
    基準書き込み動作時に前記第３アイソレーション制御信号を活性化し、前記第１センス増幅電圧とは異なるレベルの第３センス増幅電圧を印加することを特徴とする請求項１０に記載の半導体メモリ装置。
12. 前記第３センス増幅電圧は、
    前記ポジティブ第１電圧と前記ネガティブ第２電圧との間のレベルの電圧を有することを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記半導体メモリ装置は、
    前記書き込み動作前後及び前記読み出し動作の第１期間前及び前記読み出し動作の第３期間後にプリチャージ動作を行うことを特徴とする請求項９に記載の半導体メモリ装置。
14. 前記第１メモリセルアレイブロックは、
    複数の第１メモリセル、複数の第１基準メモリセル、複数の第１ビットライン、複数の第１ワードライン、及び第１基準ワードラインをさらに具備し、
    前記第１メモリセルのそれぞれはフローティングボディを有し、対応する第１ワードライン、対応する第１ビットライン、及び前記第１ソースラインに接続され、
    前記第１基準メモリセルのそれぞれはフローティングボディを有し、対応する第１基準ワードライン、対応する第１ビットライン、及び第１ソースラインに接続され、
    前記第２メモリセルアレイブロックは、
    複数の第２メモリセル、複数の第２基準メモリセル、複数の第２ビットライン、複数の第２ワードライン、及び第２基準ワードラインをさらに具備し、
    前記第２メモリセルのそれぞれはフローティングボディを有し、対応する第２ワードライン、対応する第２ビットライン、及び第２ソースラインに接続され、
    前記第２基準メモリセルのそれぞれはフローティングボディを有し、対応する第２基準ワードライン、対応する第２ビットライン及び第２ソースラインに接続され、
    前記第１アイソレーションゲート部は、
    第１書き込み動作、第１読み出し動作の第３期間、第２読み出し動作の第３期間中に前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送し、前記第１読み出し動作の第１期間中に前記第１ビットラインと前記センスビットラインとの間に信号を伝送し、
    前記第２アイソレーションゲート部は、
    第２書き込み動作、前記第２読み出し動作の第３期間、及び前記第１読み出し動作の第３期間中に前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送し、前記第２読み出し動作の第１期間中に前記第２ビットラインと前記センスビットラインとの間に信号を伝送することを特徴とする請求項１に記載の半導体メモリ装置。
15. 前記第１アイソレーションゲート部及び前記第２アイソレーションゲート部は、
    第１アイソレーション制御信号に応答して前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第１トランジスタと、
    第２アイソレーション制御信号に応答して前記第１ビットラインと前記反転センスビットラインとの間に信号を伝送する第２トランジスタと、
    第３アイソレーション制御信号に応答して前記第２ビットラインと前記センスビットラインとの間に信号を伝送する第３トランジスタと、
    第４アイソレーション制御信号に応答して前記第２ビットラインと前記反転センスビットラインとの間に信号を伝送する第４トランジスタと、
    を具備することを特徴とする請求項１４に記載の半導体メモリ装置。
16. 前記半導体メモリ装置は、
    前記第１書き込み動作時に前記第２アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧を印加し、
    前記第１読み出し動作の第１期間中に前記第１アイソレーション制御信号及び前記第４アイソレーション制御信号を活性化し、第２期間及び第３期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第１読み出し動作の第３期間中に前記第２アイソレーション制御信号を活性化し、
    前記第２書き込み動作時に前記第４アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧を印加し、
    前記第２読み出し動作の第１期間中に第２アイソレーション制御信号及び前記第３アイソレーション制御信号を活性化し、第２期間及び第３期間中に前記第１センス増幅電圧及び第２センス増幅電圧を印加し、前記第２読み出し動作の第３期間中に前記第４アイソレーション制御信号を活性化する制御部をさらに具備することを特徴とする請求項１５に記載の半導体メモリ装置。
17. 前記制御部は、
    第１基準書き込み動作時に前記第２アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び第２センス増幅電圧とは異なるレベルの第３センス増幅電圧を印加し、
    第２基準書き込み動作時に前記第４アイソレーション制御信号を活性化し、前記第１センス増幅電圧及び前記第３センス増幅電圧を印加することを特徴とする請求項１６に記載の半導体メモリ装置。
18. 複数のメモリセルアレイブロックと、
    複数のアイソレーションゲートと、
    前記アイソレーションゲートに接続された複数のセンス増幅器と、を具備し、
    前記複数の各々のメモリセルアレイブロックが
    複数のビットラインと、
    複数のワードラインと、
    基準ワードラインと、
    フローティングボディを有し、各ビットラインが前記複数のメモリセルのうちの一部の対応するメモリセルに接続された複数のメモリセルと、
    フローティングボディを有し、前記基準ワードラインに接続され、各ビットラインが対応する基準メモリセルに接続された複数の基準メモリセルと、を具備し、
    各アイソレーションゲートが、
    対応するメモリセルアレイブロックの前記ビットラインに接続されていることを特徴とする半導体メモリ装置。
19. 前記各アイソレーションゲートは、
    複数の第１トランジスタと、
    複数の第２トランジスタと、を具備し、
    各第２トランジスタは前記第１トランジスタの１つと対をなし、
    各トランジスタ対の前記第１トランジスタは前記対応するメモリセルアレイブロックの対応するビットラインと対応するセンス増幅部のセンスビットラインとの間に接続され、前記第２トランジスタは前記対応するメモリセルアレイブロックの前記対応するビットラインと前記対応するセンス増幅部の反転センスビットラインとの間に接続されていることを特徴とする請求項１８に記載の半導体メモリ装置。
20. 前記メモリセルアレイブロック及び前記センス増幅部は前記メモリセルアレイブロック及び前記センス増幅部に直列に互いに接続されていることを特徴とする請求項１８に記載の半導体メモリ装置。
21. 前記各メモリセルアレイブロックの前記対応するアイソレーションゲートは、前記メモリセルアレイブロックと、前記メモリセルアレイブロックに接続された前記センス増幅部との間に接続されていることを特徴とする請求項２０に記載の半導体メモリ装置。
22. 前記半導体メモリ装置は、
    前記ワードライン及び前記基準ワードラインを介して前記メモリセルアレイブロックに接続されたロウデコーダと、
    前記センス増幅部の複数のコラム選択ゲートに接続されたコラムデコーダと、
    前記アイソレーションゲート及び前記センス増幅器に接続され、前記センス増幅部の前記アイソレーションゲートのための複数のアイソレーション制御信号と前記センス増幅部のための複数のセンス増幅電圧を発生する制御部と、
    をさらに具備することを特徴とする請求項１８に記載の半導体メモリ装置。
23. フローティングボディを有するメモリセルを具備する半導体メモリ装置の動作方法において、
    第１メモリセルアレイのワードラインを活性化し、
    第２メモリセルアレイの基準ワードラインを活性化し、
    前記第１メモリセルアレイのビットラインをセンス増幅部のセンスビットラインに接続し、
    前記第２メモリセルアレイのビットラインを前記センス増幅部の反転センスビットラインに接続し、
    前記センスビットラインと前記反転センスビットラインとの間の差を増幅することを特徴とする半導体メモリ装置の動作方法。
24. 前記方法は、
    前記反転センスビットラインを前記第１メモリセルアレイのビットラインに接続し、
    前記センスビットライン及び前記反転センスビットラインをデータライン及び反転データラインに接続することをさらに具備することを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
25. 前記方法は、
    前記センスビットラインと前記反転センスビットラインとの間の差を増幅する間に第１センス増幅電圧及び第２センス増幅電圧を前記センス増幅部に印加することをさらに具備し、
    前記第１センス増幅電圧は前記第２センス増幅電圧とは異なることを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
26. 前記方法は、
    前記第１メモリセルアレイ及び前記第２メモリセルアレイの少なくとも１つの基準ワードラインを活性化し、
    前記第１メモリセルアレイ及び前記第２メモリセルアレイの前記少なくとも１つのメモリセルアレイのビットラインを対応するセンス増幅部の反転センスビットラインに接続し、
    第３センス増幅電圧を対応するセンス増幅部に印加することをさらに具備し、
    前記第３センス増幅電圧は、前記第１センス増幅電圧と前記第２センス増幅電圧との間の電圧であることを特徴とする請求項２５に記載の半導体メモリ装置の動作方法。
27. 前記方法は、
    前記センスビットラインと前記反転センスビットラインとの間の差を増幅する前に前記第１メモリセルアレイの前記ビットラインとセンス増幅部の前記センスビットラインをディカップリングし、
    前記センスビットラインと前記反転センスビットラインとの間の差を増幅する前に前記第２メモリセルアレイの前記ビットラインと前記センス増幅部の前記反転センスビットラインとをディカップリングすることを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
28. 前記方法は
    前記センスビットラインと前記反転センスビットラインとの間の差を増幅する間に第１センス増幅電圧と第２センス増幅電圧とを前記センス増幅部に印加し、
    データライン及び反転データラインを前記センスビットライン及び前記反転センスビットラインに接続し、
    前記反転センスビットラインを前記第１メモリセルアレイの前記ビットラインに接続することをさらに具備することを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。
29. 前記第１メモリセルアレイの前記ビットラインを前記センス増幅部の前記センスビットラインに接続することは、
    前記第１メモリセルアレイの各ビットラインを対応するセンス増幅部のセンスビットラインに接続することをさらに具備し、
    前記各対応するセンス増幅部に対し
    前記センス増幅部の反転センスビットラインを前記第１メモリセルアレイとは異なるメモリセルアレイの対応するビットラインに接続し、
    前記センス増幅部の前記反転センスビットラインを前記第１メモリセルアレイの前記対応するビットラインに接続することをさらに具備することを特徴とする請求項２３に記載の半導体メモリ装置の動作方法。

Images