KR100664640B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

종래의 파워 MOSFET에서는, 항복이 소자부에서 발생하고, 가드링에 의해 종단하기 때문에, 항복 위치가 이동하여, 항복 전압이 안정되지 않는 크리프 현상을 일으키는 문제가 있었다. 본 발명에서는, 소자부를 둘러싸는 소자 외주부에 npn 접합 또는 pin 접합을 형성하고, 소자부의 소스 전극과 동전위를 인가하여, 소자 외주부의 항복 전압이 항상 소자부의 항복 전압보다 낮아지도록 한다. 또는 소자 외주부의 저항을 낮게 한다. 이에 의해, 항복은 항상 소자 외주부에서 발생하여, 항복 전압이 안정된다. 또한, 취약한 게이트 산화막에서의 항복을 없애는 것에 의해 항복에 의한 파괴를 방지할 수 있다. 또한 저항이 낮아지기 때문에 정전 파괴 내량(耐量)이 향상한다.
실리콘 반도체 기판, 드레인, 가드링, 채널층, CVD 산화막, 트렌치 개구부, 트렌치

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 반도체 장치를 설명하는 도면으로, 도 1의 (A)는 평면도, 도 1의 (B)는 단면도.
도 2는 본 발명의 반도체 장치를 설명하는 특성도.
도 3은 본 발명의 반도체 장치를 설명하는 도면으로, 도 3의 (A)는 평면도, 도 3의 (B)는 단면도.
도 4는 본 발명의 반도체 장치를 설명하는 단면도.
도 5는 본 발명의 반도체 장치를 설명하는 단면도.
도 6은 본 발명의 반도체 장치를 설명하는 도면으로, 도 6의 (A)는 평면도, 도 6의 (B)는 단면도.
도 7은 본 발명의 반도체 장치를 설명하는 단면도.
도 8은 본 발명의 반도체 장치를 설명하는 특성도.
도 9는 본 발명의 반도체 장치를 설명하는 특성도.
도 10은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 11은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 12는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 13은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 14는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 15는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 16은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 17은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 18은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 19는 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 20은 본 발명의 반도체 장치의 제조 방법을 설명하는 단면도.
도 21은 종래의 반도체 장치 및 그 제조 방법을 설명하는 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : n+형 실리콘 반도체 기판
2 : n-형 반도체층
3 : 가드링
4 : 채널층
5 : CVD 산화막
6 : 트렌치 개구부
8 : 트렌치
11 : 게이트 산화막
13 : 게이트 전극
14 : 보디 영역
15 : 소스 영역
16 : 층간 절연막
17 : 제1 소스 전극
18 : 게이트 연결 전극
19 : 제2 소스 전극
20 : 소자 외주부
21 : 소자부
22 : 주연 영역
23 : 주연 n형 영역
24 : 제1 p형 영역
25 : 주연 p형 영역
26 : 소스 컨택트 영역
34 : 제2 p형 영역
40 : MOS 트랜지스터
131 : n+형 실리콘 반도체 기판
132 : 드레인 영역
133 : 가드링
134 : 채널층
137 : 트렌치
140 : MOS 트랜지스터
141 : 게이트 산화막
143 : 게이트 전극
144 : 보디 영역
145 : 소스 영역
146 : 층간 절연막
148 : 게이트 연결 전극
150 : 소자 외주부
151 : 소자부
[특허문헌1] 일본 특허 공개 공보 제2004-31386호(도 4)
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 드레인-소스 사이의 항복 전압이 정밀하게 제어 가능한, 반도체 장치 및 그 제조 방법에 관한 것이다.
도 21에 종래의 디스크리트의 반도체 장치의 단면도를 도시한다. 도면은 MOSFET의 경우로서, 소자부(151)에는, 예를 들면 트렌치 구조의 MOS 트랜지스터(140)가 마련된다. 소자부(151)의 외주를 둘러싸는 소자 외주부(150)에는, 채널층(134)보다 깊고, 채널층(134)과 동일 도전형의 가드링(133)이 마련되어 소자부 (151) 주단부(周端部)에서의 전계 집중을 완화하고 있다. 또한, 게이트 전극(143)에 게이트 전압을 인가하기 위해서, 폴리실리콘(143c)은, 게이트 연결 전극(148)에 접속한다.
도 21을 이용하여 종래의 반도체 장치의 제조 방법을 설명한다.
MOSFET는 n+형의 실리콘 반도체 기판(131) 위에 n-형의 반도체층을 적층하는 등, 드레인 영역(132)을 형성한다. 그 표면에 형성한 산화막의 일부를 개구하여 p형의 가드링(133)을 형성한다. 그 후 동일하게 p형의 채널층(134)을 형성하고, 채널층(134)을 관통하여, 드레인 영역(132)까지 도달하는 트렌치(137)를 형성한다.
또한 트렌치(137)의 내벽을 게이트 산화막(141)에 의해 피막하고, 트렌치(137)에 충전된 폴리실리콘으로 이루어지는 게이트 전극(143)을 마련한다. 그리고 일부의 폴리실리콘(143c)은 기판상에 인출된다. 트렌치(137)에 인접한 채널층(134) 표면에는 n+형의 소스 영역(145)이 형성되고, 인접하는 2개의 셀의 소스 영역(145) 사이의 채널층(134) 표면 및 소자부의 외주에는 p+형의 보디 영역(144)을 마련한다.
게이트 전극(143)상은 층간 절연막(146)에 의해 피복되고, 소스 영역(145) 및 보디 영역(144)에 컨택트하는 소스 전극(147)을 마련하며, MOSFET(140)가 다수 배열된 소자부(151)를 형성한다. 또한 소스 전극(147) 형성시에 폴리실리콘(143c)에 컨택트하는 게이트 연결 전극(148)을 형성한다(예를 들면 특허 문헌 1 참조).
MOS형 트랜지스터의 드레인-소스 사이의 항복 전압 BVDS(Breakdown Voltage between Drain and Source)는 트랜지스터의 성능, 사양을 특징짓는 중요한 디바이스 파라미터의 하나이다. 도 21과 같은 디스크리트형 MOSFET에서, BVDS의 값은, 기본적으로는 트랜지스터의 소자부(활성 영역)(151)내의 pn 접합의 불순물 농도비, 즉 채널층(134)과 n-형 반도체층(132)의 불순물 농도비에 의해 결정된다. 그러나, 채널층(134)의 불순물 농도는 주로 트랜지스터의 임계값 전압을 결정하기 때문에, 채널층(134)의 불순물 농도를 자유롭게 바꿀 수는 없다.
따라서, BVDS의 값을 결정하는 프로세스 파라미터로서 n-형 반도체층(에피택셜층)(132)의 불순물 농도 및 n-형 반도체층(132)의 두께에 의해 제어하고 있다.
특히, 트렌치 구조의 MOS 트랜지스터의 경우에는, 게이트 전극(143)이 채널층(134)를 관통하여 n-형 반도체층(132)에 도달하고 있기 때문에, 항복의 메카니즘은 이것보다도 복잡하게 된다. 즉, 실제의 BVDS의 값은 채널층(134)과 n-형 반도체층(132)의 불순물 농도비 뿐만 아니라, 트렌치(137)(게이트 전극(143))의 깊이나 형상에도 영향을 받아, 자유자재로 설정하는 것이 어렵다.
또한 BVDS의 값을 고정밀도로 제어할 수 없을 뿐만 아니라, 소자부(151)의 어느 부분에서 항복할지가 불확정이다.
또한, 채널층(134)의 외주에 마련되는 가드링(133)은, 소자부(151) 주단부에서의 전계 집중을 완화하여, 내압의 확보에 유효하다는 것이 알려져 있다. 그러나, 가드링(133)을 마련한 경우, 가드링(133)의 접합 내압의 영향을 받아, BVDS가 안정되지 않는 것을 알았다.
예를 들면, 드레인-소스 사이에 전압을 인가하면, 항복 전에는 공핍층이 칩 전체면으로 넓어져서, 초기 항복은 칩의 중심에 있는 소자부(151)에서 발생한다. 그러나 항복 후에는, 칩 주연의 가드링(133)에서 공핍층이 넓어지게 되기 때문에, 최종적으로 드레인-소스 사이가 항복하는 위치는 가드링(133)으로 된다. 즉, 항복 초기에는 BVDS의 값이 낮은 소자부(151)에서 항복하지만, 공핍층이 넓어짐에 따라 항복 위치가 이동하여, 가드링(133)에 의해 종단된다. 이에 수반하여, BVDS의 값이 변동하는 현상(이하, 이 현상을 크리프 현상이라고 칭함)이 발생하여, 트랜지스터의 항복 내압 특성이 안정되지 않는 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째로, 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 통하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와, 상기 소자부의 외주를 둘러싸는 소자 외주부와, 상기 소자 외주부에 마련된 역도전형의 주연 영역과, 상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과, 상기 주연 영역 상에 마련되고, 상기 소자 외주부와 전기적으로 접속하는 제2 전극을 구비하고, 드레인-소스 사이의 항복 위치를 상기 소자 외주부에 유도함으로써 해결하는 것이다.
둘째로, 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 통하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와, 상기 소자부의 외주를 둘러싸는 소자 외주부와, 상기 소자 외주부에 마련된 역도전형의 주연 영역과, 상기 주연 영역에 마련된 주연 일 도전형 영역과, 상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과, 상기 주연 일 도전형 영역에 컨택트하는 제2 전극을 구비하고, 상기 소자 외주부의 항복 전압을 상기 소자부의 항복 전압보다 낮게 함으로써 해결하는 것이다.
또한, 상기 주연 영역은, 상기 채널층과 동일 정도의 불순물 농도를 갖는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 낮은 제1 역도전형 영역을 마련하는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 높은 제2 역도전형 영역을 마련하는 것을 특징으로 하는 것이다.
또한, 상기 주연 일 도전형 영역은, 상기 소스 영역과 동일 정도의 불순물 농도를 갖는 것을 특징으로 하는 것이다.
셋째로, 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 통하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와, 상기 소자부의 외주를 둘러싸는 소자 외주부와, 상기 소자 외주부에 마련된 역도전형의 주연 영역과, 상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과, 상기 주연 역도전형 영역에 접속하는 제2 전극을 구비하고, 상기 소자 외주부를 상기 소자부보다 저저항으로 하는 것에 의해 해결하는 것 이다.
또한, 상기 주연 영역에 그 주연 영역보다 깊고, 불순물 농도가 높은 주연 역도전형 영역을 마련하는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역의 불순물 농도는 상기 채널층보다 높고, 깊이는 상기 채널층보다 깊은 것을 특징으로 하는 것이다.
또한, 상기 소자부는 상기 채널층 단부에 접하여 마련된 역도전형의 가드링을 포함하는 것을 특징으로 하는 것이다.
또한, 상기 제1 전극과 상기 제2 전극을 전기적으로 접속하는 것을 특징으로 하는 것이다.
넷째로, 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 주연 영역 및 상기 소자부에 전기적으로 접속하는 전극을 형성하는 공정을 구비함으로써 해결하는 것이다.
다섯째로, 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 주연 영역 표면에 주연 일 도전형 영역을 형성하는 공정과, 상기 주연 일 도전형 영역에 컨택트하고, 또한 상기 소자부에 전기적으로 접속하는 전극을 형성하는 공정을 구비함으로써 해결하는 것 이다.
여섯째로, MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하고, 상기 주연 영역 표면에 주연 일 도전형 영역을 형성하는 공정과, 상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 일 도전형 영역에 컨택트하고, 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정을 구비함으로써 해결하는 것이다.
또한, 상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 낮은 제1 역도전형 영역을 형성하는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 높은 제2 역도전형 영역을 형성하는 것을 특징으로 하는 것이다.
또한, 상기 소자 외주부의 항복 전압을, 상기 소자부의 항복 전압보다 낮게 형성하는 것을 특징으로 하는 것이다.
일곱째로, 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 주연 역도전형 영역 및 상기 소자부와 전기적으로 접속하는 전극을 형성하는 공정을 구비함으로써 해결하는 것이다.
여덟째로, MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서, 상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하는 공정과, 상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 역도전형 영역과 접속하고 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정을 구비함으로써 해결하는 것이다.
또한, 상기 주연 영역에, 그 주연 영역보다 깊고 불순물 농도가 높은 주연 역도전형 영역을 형성하는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역의 불순물 농도를 상기 채널층보다 높고, 상기 주연 영역의 깊이를 상기 채널층보다 깊게 형성하는 것을 특징으로 하는 것이다.
또한, 상기 소자 외주부의 저항값을, 상기 소자부의 저항값보다 낮게 형성하는 것을 특징으로 하는 것이다.
또한, 상기 주연 영역은, 상기 채널층과 동일 공정으로 형성하는 것을 특징으로 하는 것이다.
<실시의 형태>
본 발명의 실시 형태를, n 채널의 트렌치형 MOSFET를 예로 도 1 내지 도 20을 참조하여 상세히 설명한다.
도 1에 본 발명의 제1 실시 형태를 설명한다. 도면은 본 발명의 반도체 장치의 구조를 도시한다. 도 1의 (A)는 칩의 평면 개요도로서, 소스 전극, 게이트 연결 전극 등의 금속 전극층은 생략하고 있다. 또한 도 1의 (B)는 A-A선의 확대 단면도이다.
반도체 장치는 소자부(21)와 소자 외주부(20)를 갖고, 파선의 내측의 소자부(21)에는 다수의 MOS 트랜지스터(40)가 배열되어 있다. 제1 소스 전극(17)은 소자부(21)상의 각 MOS 트랜지스터(40)의 소스 영역(15)과 접속하여 마련된다.
MOS 트랜지스터(40)의 게이트 전극(13)은 연결부(13a)에 의해 소자부(21)의 주단부에 연재된다. 연결부(13a)는 그 위에 마련된 게이트 연결 전극(18)을 통하여 게이트 패드 전극(18p)에 접속되고, 이에 의해 MOS 트랜지스터(40)에 게이트 전압이 인가된다.
파선의 외측의 소자 외주부(20)에는 주연 영역(22)이 마련된다. 주연 영역(22)은, 예를 들면 채널층(4)과 동일 정도의 불순물 농도를 갖는 역도전형 영역이고, 제1 실시 형태에서는, 주연 영역(22)은 표면에 주연 일 도전형 영역(23)이 마련된다. 또한, 주연 일 도전형 영역(23)에 컨택트하는 제2 소스 전극(19)이 마련된다. 제2 소스 전극(19)은 제1 소스 전극(17)과 전기적으로 접속되고, 즉 제2 소스 전극(19)에는 소스 전위가 인가된다.
본 실시 형태에서는 이하에 기재하는 바와 같이 파선으로 도시하는 가드링 (3) 단부의 영역까지를 소자부(21)라 칭하고, 소자 영역의 외주를 둘러싸는 영역을 소자 외주부(20)라 칭한다.
도 1의 (B)의 단면도와 같이 n+형 실리콘 반도체 기판(1) 상에 에피택셜층을 적층하는 등에 의한 n-형 반도체층(2)을 마련하여 드레인 영역(10)으로 한다. MOS 트랜지스터(40)는, 그 표면에 마련한 채널층(4)에 형성된다. 채널층(4)은, 드레인 영역(10)의 표면에 선택적으로 p형의 예를 들면 붕소(B)를 주입한 확산 영역이다. 채널층(4)의 평균 불순물 농도는 1E17 cm-3 정도이다. 여기서, 각 확산 영역의 불순물 농도 프로파일은 반드시 일정하지는 않다. 따라서, 이하의 설명에 있어서, 불순물 농도는 확산 영역마다 불순물 농도를 평균한 평균 불순물 농도로 설명한다.
채널층(4) 외주에는, 채널층(4)에 접하여 채널층(4)보다 고농도의 불순물 농도를 갖는 가드링(3)이 마련된다.
트렌치(8)는, 채널층(4)을 관통하여 드레인 영역(10)까지 도달시킨다. 일반적으로는 반도체 층(2) 상에 격자 형상 또는 스트라이프 형상으로 패터닝한다. 트렌치(8) 내벽에는 게이트 산화막(11)을 마련하고, 게이트 전극(13)을 형성하기 위해 폴리실리콘을 매설한다.
게이트 산화막(11)은, 적어도 채널층(4)과 접하는 트렌치(8) 내벽에, 구동 전압에 따라서 수백 Å의 두께로 마련한다. 게이트 산화막(11)은 절연막이기 때문에, 트렌치(8)내에 마련된 게이트 전극(13)과 반도체 층(2)에 끼워져서 MOS 구조로 되어 있다.
게이트 전극(13)은, 트렌치(8)에 도전 재료를 매설하여 마련된다. 도전 재료는 예를 들면 폴리실리콘이고, 그 폴리실리콘에는, 저저항화를 도모하기 위해 n형 불순물이 도입되어 있다. 이 게이트 전극(13)은, 연결부(13a)에 의해 반도체 층(2) 상에 인출되어 드레인 영역(10)의 주위를 둘러싸는 게이트 연결 전극(18)과 컨택트한다.
게이트 전극(13)은, 게이트 절연막(11)을 통하여 채널층(4)에 접하여 마련된다.
소스 영역(15)은, 게이트 전극(13)에 인접한 채널층(4) 표면에 n+형 불순물을 주입한 확산 영역이고, 소자부(21)를 피복하는 금속의 제1 소스 전극(17)과 컨택트한다. 또한, 인접하는 소스 영역(15) 사이의 채널층(4) 표면에는, p+형 불순물의 확산 영역인 보디 영역(14)을 마련하여, 기판의 전위를 안정화시킨다. 이에 의해 인접하는 트렌치(8)에 의해 둘러싸인 부분이 1개의 MOS 트랜지스터(40)의 셀로 되고, 이것이 다수개 모여서 소자부(21)를 구성하고 있다.
제1 소스 전극(17)은, 층간 절연막(16)을 통하여 알루미늄 등을 스퍼터하여 원하는 형상으로 패터닝한 금속 전극이고, 소자부(21)상을 피복하고, 소스 영역(15) 및 보디 영역(14)과 컨택트한다.
소자 외주부(20)에는, 주연 영역(22)이 마련된다. 주연 영역(22)은, 원하는 항복 전압에 따른 불순물 농도로 형성된다. 일례로서 본 실시 형태에서는 채널층(4)과 동일 정도의 1E17 cm-3 정도의 불순물 농도로 한다. 그리고, 주연 영역(22) 표면에는, 소스 영역(15)과 동일 정도의 고농도(n+)의 n형 불순물(비소 등)을 이온 주입하여, 불순물 농도가 1E20∼1E21 cm-3 정도의 주연 n형 영역(23)을 마련한다. 주연 n형 영역(23)에는, 제1 소스 전극(17)과 전기적으로 접속하는 제2 소스 전극(19)을 컨택트시킨다.
이와 같이 주연 영역(22) 표면에 고농도의 주연 n형 영역(23)을 마련함에 의해, 소자 외주부(20)에, n+/p-/n-(/n++) 접합(이하 본 실시 형태에서는 이것을 npn 접합이라고 칭함)을 형성할 수 있다. 그리고, 소자부(21)에서는, 채널층(4)과 n-형 반도체층(2)에 의해 p-/n-(/n++) 접합(이하 pn 접합이라고 칭함)이 형성된다.
주연 영역(22)은 채널층(4)과 동일 정도의 불순물 농도이다. 전술한 바와 같이 주연 영역(22)은 원하는 항복 전압에 따라 그 불순물 농도가 선택되는데, 주연 영역(22)의 불순물 농도를 채널층(4)과 동일 정도로 함으로써, 소자 외주부(20)의 npn 접합을 소자부(21)의 pn 접합보다 낮은 항복 전압으로 할 수 있다.
여기서, 도 2에, p형 영역이 동일 정도의 불순물 농도인 경우의, npn 접합과 pn 접합의 항복시의 Ⅰ-V 특성의 비교를 도시한다. 도 2의 (A)가 npn 접합의 항복 특성이고, 도 2의 (B)가 pn 접합의 항복 특성이다.
이와 같이, p형 영역의 불순물 농도가 동일 정도이면, npn 접합의 항복 전압(BV)은 pn 접합의 항복 전압(BVDS)보다 낮아진다.
또한, npn 접합은 pn 접합보다 I-V 특성의 상승이 급경사이고, 항복시의 드레인 전류의 저항을 거의 0으로 할 수 있다. 따라서 항복후의 전류를 낮은 저항으로 전류를 흘릴 수 있기 때문에, 전기 에너지가 열 에너지로 변환되기 어렵다.
이것은, 초전도체 재료에 대전류를 흘려도 전기 저항이 없기 때문에 발열하지 않는 것과 마찬가지이다. npn 접합에서는 항복시의 열 발생이 적어지기 때문에, 전기적 과부하에 대한 내성(정전 파괴 내량)을 높일 수 있다.
본 실시 형태에서는, 주연 영역(22)의 불순물 농도는 채널층(4)의 불순물 농도와 동일 정도이고, 또한 주연 n형 영역(23)의 분순물 농도는 소스 영역(15)의 불순물 농도와 동일 정도이다.
따라서, 소자부(21)의 소스 영역(15)-드레인 영역(10) 사이(pn 접합)의 항복 전압보다, 소자 외주부(20)의 주연 n형 영역과 n- 반도체층(2) 사이(npn 접합)의 항복 전압을 항상 낮게 할 수 있다.
이에 의해, 이 구조에서는, 초기 항복은 항상 소자 외주부(20)에서 발생한다. 또한, 항복이 종단될 때까지 그 항복 위치가 변동하지 않는다. 따라서 항복 위치가 이동하는 크리프 현상을 회피하여, 안정된 항복 특성을 얻을 수 있다. 그리고, 가드링(3)의 외측에 주연 영역(22)을 형성하는 경우, 채널층(4)과 주연 영역(22)은 개별로 불순물 농도를 선택할 수 있다. 따라서, 소자부(21)에 영향을 미치지 않고서, 정밀한 BVDS 제어가 가능하게 된다.
소자부(20)의 항복은 본질적으로는 물리적 파괴가 아니라, 바이어스를 복귀시킴으로써 반복할 수 있는 현상이다. 그러나, 게이트 산화막은 얇고 취약하며, 전류가 제한되어 쥴열에 의한 물리적 파괴에 이르는 경우도 있다. 즉 이 관점에서도, 소자부(21)의 파괴를 소자 외주부(20)에 유도함으로써, 취약한 게이트 산화막이 배치되는 영역에서 항복을 일으키지 않도록 전계 집중을 제어할 수 있어, 유리 하다.
도 3에는 제2 실시 형태를 도시한다. 도 3의 (A)가 평면도이고, 도 3의 (B)가 도 3의 (A)의 B-B선 단면도이다. 또한 평면도는 도 1의 (A)와 거의 동일하므로 설명은 생략한다. 또한, 소자부(21)에 대해서도 제1 실시형태와 마찬가지이기 때문에 설명은 생략한다.
제2 실시 형태는, 주연 영역(22) 내에 주연 영역(22)보다 불순물 농도가 낮은 제1 역도전형 영역(24)을 마련하는 것이다.
npn 접합의 내압은 주로 p층의 불순물 농도로 결정되고, p층의 불순물 농도가 낮은 쪽이 내압은 증대한다. 따라서, 제1 실시 형태의 구조(도 1)에서, BVDS 값을 높게 하는 요구가 있는 경우에는, 카운터 도핑을 행하여, 주연 영역(22)보다 저 농도(p--)의 제1 p형 영역(24)을 형성한다. 이에 의해 npn 접합의 p층의 불순물 농도를 낮게 하여, BVDS 값을 증대시킨다. 단 이 경우에도, 제1 p형 영역(24)은 채널층(4)의 BVDS 값보다도 낮아지는 불순물 농도로 한다.
제2 실시 형태도, 주연 영역(22), 제1 p형 영역(24) 및 주연 n형 영역(23)에 의해, 소자 외주부(20)에 npn 접합이 형성된다. 그리고 이 특성은, 도 2의 (A)와 거의 마찬가지의 특성을 나타낸다. 즉, 소자부(21)보다 항복 전압을 낮게 함으로써 소자 외주부(20)에 항복을 유도할 수 있다. 또한, 제2 실시 형태에서는 제1 실시 형태보다 소자 외주부(20)의 항복 전압(내압)을 높게 할 수 있다.
도 4에는 제3 실시 형태를 도시한다. 평면도는 도 3의 (A)와 동일하고, B-B 선 단면도를 도면에 도시한다.
제3 실시 형태는, 주연 영역(22) 내에 주연 영역(22)보다 불순물 농도가 높은 제2 역도전형 영역(34)을 마련하는 것이다.
MOSFET는 LSI에 준하는 정도(5V 이하)의 내압이 요구되는 경우, 또는 저 전원 전압의 LSI에 맞추어, MOSFET에 2V∼3V의 내압이 요구되는 경우에는, 게이트 산화막 내압보다도 소자 외주부(20)의 내압(항복 전압)을 낮게 하지 않으면 안된다.
이러한 경우에는, 불순물 농도가 채널층(4)보다 높은, 제2 역도전형 영역(34)을 마련하면 된다. 이에 의해, npn 접합의 p층의 불순물 농도를 높일 수 있어, 소자 외주부(20)의 내압(항복 전압)을 낮게 할 수 있다.
pn 접합과, npn 접합의 항복 전압은, p형 영역의 불순물 농도가 동등한 경우, 예를 들면 십수 V∼수십 V 정도의 충분한 차가 있다. 따라서, 소자부(21)(pn 접합)의 항복 전압에 도달하지 않는 범위이면, 소자 외주부(20)(npn 접합)의 불순물 농도를 변화시킴으로써, 항복 전압의 자유로운 설계가 가능하게 된다.
또한, 도 5와 같이, 주연 영역(22)의 불순물 농도를 채널층(4)의 불순물 농도와 상이하게 하여도 된다. 도 5의 (A)에 채널층(4)보다 불순물 농도가 낮은 주연 영역(22)을 도시하고, 도 5의 (B)에 채널층(4)보다 불순물 농도가 높은 주연 영역(22)을 도시한다.
제1 실시 형태에서는, 주연 영역(22) 및 주연 일 도전형 영역(23)을, 소자부(21)의 제조 프로세스를 이용하여 형성할 수 있다(후술). 그러나, 제2 및 제3 실시 형태와 같이, 소자 외주부(20)의 내압을 조정하는 경우에는, 제1 역도전형 영역(24), 제2 역도전형 영역(34)에 의해 주연 영역(22)의 불순물 농도를 변화시킨다. 즉, 도 5와 같이 주연 영역(22) 자체의 불순물 농도를 원하는 내압으로 되도록 마련하여도, 마찬가지의 효과가 얻어진다.
도 6에는 제4 실시 형태를 도시한다. 도 6의 (A)가 평면도이고, 도 6의 (B)가 도 6의 (A)의 C-C선 단면도이다. 또한 평면도는 도 1의 (A)와 거의 동일하기 때문에 설명은 생략하고, 소자부(21)에 대해서도 제1 실시 형태와 마찬가지이므로 설명은 생략한다.
제4 실시 형태는, 기판이 깊은 위치에 고농도의 역도전형 영역을 형성하는 것으로, 즉 주연 영역(22)보다 내측에 주연 영역(22)보다 깊게 n-형 반도체층(2)에 도달하는 고농도(p++)의 주연 역도전형 영역(25)을 형성하는 것이다.
주연 p형 영역(25)은 예를 들면 채널층(4) 및 가드링(3)보다 불순물 농도가 높고, 1E20∼1E21 cm-3 정도의 평균 불순물 농도를 갖는 영역이다. 그리고 주연 p형 영역(25) 표면에는, 제2 소스 전극(19)과 컨택트하는 소스 컨택트 영역(26)을 마련한다. 소스 컨택트 영역(26)은, 제2 소스 전극(19)과 오믹성(ohmic) 컨택트를 취하기 위해 고농도화하고 있지만, 주연 p형 영역의 표면 불순물 농도는 1E20/cm-3 정도로 된다. 즉, 소스 컨택트 영역(26)은 실제로는 주연 p형 영역(25)과 동일 정도의 불순물 농도(p++)를 갖지만, 오믹성 컨택트를 취하는 영역으로서 p+로 기재하고 있다.
이와 같이 기판의 깊은 위치에 고농도의 p형 영역을 형성함으로써, n-형 반도체층(2)이 진성(intrinsic)화하여, pin 접합에 가까운 n++/n-/p++(/p+) 접합(이 하 본 명세서에서는 터널 접합이라고 칭함)이 형성된다.
터널 접합은 고농도의 pn 접합이며, 전기 저항이 낮아진다. 따라서, 제4 실시 형태의 구조로 함으로써, 소자 외주부(20)의 저항을 소자부(21)보다 낮게 할 수 있어, 항복 위치를 소자 외주부(20)에 유도할 수 있다.
또한, 도 7과 같이, 주연 영역(22)의 불순물 농도를 채널층(4)의 불순물 농도보다 고농도로 하고, 깊게 확산시켜 터널 접합을 형성하여도 되고, 이 경우에도 도 6과 마찬가지의 효과가 얻어진다.
도 8에는 제4 실시 형태에 있어서의 주연 p형 영역(25)(도 7의 경우에는 주연 영역(22))의 도우즈량과 ΔBVDS의 관계를 도시한다. 그래프의 가로축은 웨이퍼상의 측정점이다.
ΔBVDS는, 항복이 안정된 상태의 내압 값과 초기 내압 값의 차이고, 이것이 작을수록, 변동이 적은 것으로 된다.
3 종류의 도우즈량으로 주연 p형 영역(25)을 형성한 18매의 웨이퍼(No.1∼18)에 대하여, 웨이퍼 내의 9점의 측정점에 있어서의 ΔBVDS를 측정하였다.
이와 같이, 제4 실시 형태의 경우에는 어느 경우도 웨이퍼 내에 있어서의 ΔBVDS의 편차가 작아 특성은 안정된다고 할 수 있다. 또한 도우즈량이 많은 쪽(우측)이 ΔBVDS의 값이 작아 변동이 적은 것을 알 수 있다.
내압은 항복하는 위치에 따라 결정되는 것으로, 항복하는 위치가 상이하면 내압이 안정되지 않는다. 예를 들면 소자부(21)로부터 항복을 시작하여, 전류 경로가 소자부(21)로부터 소자 외주부(20)로 변화해 가면, 내압은 일정 값으로 되지 않는다.
본 실시 형태와 같이, 소자 외주부(20)를 소자부(21)보다 저저항화하여, 항복을 원하는 위치(소자 외주부(20))에 유도함으로써, 도면과 같이 내압의 변화가 없어진다.
또한, pin형의 터널 접합은 접합 내압이 작고 전기 저항이 작기 때문에, 과전류, 과전압, 정전기 등 전기적 과부하에 대한 내성을 향상시킬 수 있다.
본 실시 형태에서는 제1 내지 제4 실시 형태 중 어느 하나에 있어서도, 전기적 과부하에 대한 내성을 향상시킬 수 있어, 즉 높은 정전 파괴 내량이 실현된다.
도 9를 참조하여 그 이유에 대하여 설명한다.
도 9의 (A)는 오버 스트레스로 되는 전압을 서서히 인가한 경우의 파괴 전류 Ios의 변화를 나타내는 Ⅰ-V 특성이고, 도 9의 (B)는 도 9의 (A)에 있어서의 저항값 R과 전압의 관계를 도시하는 도면이다. 도면중 파선이 소자부(21) 등의 pn 접합인 경우이고, 실선 a가 제1 내지 제3 실시 형태의 npn 접합의 경우이며, 실선 b가 제4 실시 형태의 터널 접합(pin 접합)인 경우이다.
도 9의 (A)와 같이, 제1 내지 제3 실시 형태의 npn 접합은 항복 후의 전류 증가가 가장 급준하고, 이어서 제4 실시 형태의 터널 접합으로 되어, 소자부(21) 등의 pn 접합의 경우가 가장 완만해진다.
그리고 이 경우의 저항과 BVDS의 관계는 도 9의 (B)와 같이, 항복 전에는 모두 고 임피던스를 나타내지만, 항복 후에는, npn 접합, 터널 접합, pn 접합의 순으로 높아진다. 그리고 이하와 같이, 저항이 저하함으로써 파괴에 이르기까지의 과 전류 Ios를 증가시킬 수 있다. 즉 디바이스의 파괴 에너지에 달할 때까지의 시간이 길어져서, 디바이스가 파괴되기 어렵게 된다.
우선 반도체 디바이스가, 전기적으로 파괴되는 경우에 대하여 설명한다. 반도체 디바이스가 전기적으로 파괴되는 주된 원인은, 열 에너지이고, 그 기본 메카니즘은, 발열에 의해 결정 격자의 파괴나 게이트 산화막 등의 절연막의 절연 파괴를 일으키기 때문이다. 그리고, MOS 디바이스의 경우, 디바이스를 파괴하는 에너지를 일율 P로 하면, 일률 P[J/s]=P[W]=전류[A]×전압[V]으로 표시된다.
이것을 결정이 파괴되는 경우에 적용하면, 전압은, 어떠한 경우에도 항복 전압(드레인-소스 사이 내압 BVDS)으로 율속(律速)된다(도 9의 (B)). 이 때문에, 전류가 변수로 되어, 결국 과전류 Ios의 인가가 디바이스를 파괴하게 된다.
또한, 게이트 산화막의 절연 파괴의 경우에는, 전압은 산화막 내압(게이트 산화막 내압 BVox)에 의해 율속되기 때문에, 전류가 변수로 되어, 결국, 과전류(Ios) 인가가 디바이스를 파괴하는 것으로 된다.
따라서, 디바이스를 파괴하는 에너지는, 일율 Pos=Ios×BVDS 또는 Pos=Ios×BVox로 표시된다. 또한, P=I×E=I(I×R)이기 때문에, I×I=P/R에 있어서, 파괴 에너지 Pos가 일정할 때, (Ios)2=Pos/R로 된다. 즉, 본 실시 형태의 npn 접합 또는 pin 접합에 의해, 도 9의 (C)의 화살표와 같이 저항값 R의 감소에 수반하여 파괴 전류 Ios를 증가시킬 수 있어, 디바이스가 파괴되기 어렵게 된다고 할 수 있다.
다음으로, 드레인-소스 사이의 디바이스 파괴에 대하여 설명한다. BVDS는, pn 접합 내압임과 동시에 항복시의 전기 저항의 기울어짐을 나타낸다. 또한, 현실적인 디바이스로서의 원리는 터널 접합도 마찬가지이다. 즉, 제1 내지 제4 실시 형태에 있어서 BVDS는 항복시의 전기 저항을 나타낸다.
이 전기 저항에 의해, 전기 에너지가 열 에너지로 변환되어, 디바이스가 발열한다. 발생한 열량이 일정한 한도를 초과하면, 융점이 낮은 알루미늄 배선이 용융하기 시작한다. 용융한 알루미늄은 실리콘 기판 내에 녹아들어가, 드레인-소스 사이의 접합 파괴에 이른다. 접합 파괴를 회피하기 위해서는, 항복시의 접합 내압, 즉 저항 R을 저감시키는 것이 유효하다.
제1 내지 제3 실시 형태에서는, 소자 외주부(20)에 npn 접합을 형성함으로써, 항복시의 저항 R을 소자부(21)의 pn 접합보다 작게 할 수 있어, 접합 파괴를 회피할 수 있다.
제4 실시 형태도, 소자 외주부(20)에 pin 접합을 형성함으로써, 여기를 흐르는 전류의 저항 R을 소자부(21)의 pn 접합보다 작게 할 수 있다. 즉, 접합 파괴를 회피할 수 있다.
따라서, 본 실시 형태에서는 종래부터 정전 파괴 전압에 이르는 전류값 Ios를 크게 할 수 있어, 높은 정전 파괴 내량이 얻어지게 된다. 또한, 제1 내지 제3 실시 형태와 제4 실시 형태를 비교한 경우에는, npn 접합의 저항값이 가장 작아, 제1 내지 제3 실시 형태가 보다 유효하다는 것을 알 수 있다.
예를 들면, 소자부(21)의 pn 접합의 저항을 1로 하면, 제4 실시 형태의 소자 외주부(20)의 pin 접합의 저항은 약 0.5로 되고, 제1 내지 제3 실시 형태에 있어서 의 소자 외주부(20)의 npn 접합의 저항은 약 0.3으로 된다.
다음에 본 발명의 반도체 장치의 제조 방법을 n 채널형의 MOSFET를 예로 도 10 내지 도 20에 도시한다.
우선 도 10 내지 도 13은 제1 실시 형태의 경우이다.
제1 실시 형태의 반도체 장치의 제조 방법은, MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법으로서, 상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과, 상기 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하고, 상기 주연 영역 표면에 주연 일 도전형 영역을 형성하는 공정과, 상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 일 도전형 영역에 컨택트하고, 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정으로 구성된다.
제1 공정(도 10) : 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 소자 외주부에 역도전형의 주연 영역을 형성하는 공정.
n+형 실리콘 반도체 기판(1)(도시 생략)상에, 에피택셜층을 적층하는 등에 의한 n-형 반도체층을 마련하여 드레인 영역(10)을 형성한다. 전체면에 산화막(51) 및 질화막(52)을 마련하고 레지스트 PR에 의해 가드링 형성 예정 영역의 질화막(52)을 개구한 마스크를 형성한다. p형 불순물(예를 들면 붕소(B))을 주입 에너지 50 KeV, 도우즈량 1E15∼2E15 cm-2로 이온 주입한다(도 10의 (A)).
레지스터 PR 제거후 열 처리를 실시하고, 개구부에 LOCOS 산화막(51s)을 형성함과 더불어 붕소를 확산하여 가드링(3)을 형성한다(도 10의 (B)). 본 실시 형태에서는 전술한 바와 같이, 가드링(3)보다 내측의 영역이 MOS 트랜지스터가 배치되는 소자부(20)이며, 가드링(3)의 외측이 소자 외주부(21)로 된다.
또한 질화막(52)을 제거하고, 전체면에 예를 들면 붕소를 주입 에너지 50 KeV, 도우즈량 1E13∼3E13 cm-2로 이온 주입한다. 그리고 1100℃ 정도의 열 처리를 행하여, 붕소를 확산하여 소자부(21)의 표면에 채널층(4)을 형성한다. 그리고 이 때 동시에 소자 외주부(20)에, 가드링(3)과 접하는 p형의 주연 영역(22)이 형성된다. 즉, 주연 영역(22)은 채널층(4)과 동일 공정으로 형성되고, 동일 정도의 불순물 농도를 갖는다(도 10의 (C)).
제2 공정(도 11) : 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정.
전체면에 CVD법에 의해 NSG(Non-doped Silicate Glass)의 CVD 산화막(5)을 생성한다. 그 후, 레지스트막에 의한 마스크를, 트렌치의 개구 부분을 제외하고 씌운다. CVD 산화막(5)을 드라이 에칭하여 부분적으로 제거하고, 채널 영역(4)이 노출된 트렌치 개구부(6)를 형성한다(도 11의 (A)).
그 후, CVD 산화막(5)을 마스크로 하여 트렌치 개구부(6)의 실리콘 반도체 기판을 CF계 및 HBr계 가스에 의해 드라이 에칭하여, 채널층(4)을 관통하여 드레인 영역(10)까지 달하는 트렌치(8)를 형성한다(도 11의 (B)).
더미 산화를 하여 트렌치(8) 내벽과 채널층(4) 표면에 산화막(도시 생략)을 형성하여 드라이 에칭시의 에칭 손상을 제거하고, 그 후, 이 산화막과 CVD 산화막(5)을 에칭에 의해 제거한다.
또한, 전체면을 산화하여 트렌치(8) 내벽에 게이트 산화막(11)을 구동 전압에 따라서 예를 들면 두께 약 300Å∼700Å로 형성한다. 그 후, 전체면에 폴리 실리콘층을 퇴적하여, 연결부(13a)가 잔존하는 마스크를 마련하여 전체면 드라이 에치한다. 폴리실리콘층은 불순물을 포함하는 폴리실리콘을 퇴적한 층이어도 되고, 논도프의 폴리실리콘을 퇴적후, 불순물을 도입한 층이어도 된다. 이에 의해, 트렌치(8)에 매설한 게이트 전극(13)과 연결부(13a)를 형성한다(도 11의 (C)).
제3 공정(도 12) : 상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하고, 상기 주연 역도전형 영역 표면에 주연 일 도전형 영역을 형성하는 공정.
소스 영역 및 주연 n형 영역의 형성 영역이 노출되는 레지스트 PR의 마스크를 형성하여 전체면에 n형 불순물(예를 들면 비소(As))을, 주입 에너지 140 KeV, 도우즈량 5E15∼6E15 cm-2로 주입한다. 이 때 동시에 주연 영역(22) 표면에도 n형 불순물이 이온 주입된다(도 12의 (A)).
계속해서 보디 영역의 형성 영역이 노출되는 레지스트 PR의 마스크를 형성하여, p형 불순물(예를 들면 붕소(B))을 주입 에너지 40 KeV, 도우즈량 2E15∼5E15 cm-2로 이온 주입한다(도 12의 (B)).
그 후, 전체면에 층간 절연막으로 되는 BPSG(Boron Phospho Silicate Glass)층(16a)을 6000Å 정도 퇴적하고, 900℃ 정도로 리플로우한다. 이 열 처리에 의해 p형 불순물, n형 불순물이 각각 확산되어, 트렌치(8)에 인접한 소스 영역(15)이 형성된다. 동시에 소스 영역(15) 사이에 보디 영역(14)이 형성된다. 또한 동시에 주연 영역(22)에는 고농도의 주연 n형 영역(23)이 형성된다. 또한, 소스 영역(15)과 보디 영역(14)의 이온 주입은 상기의 순서에 한정하지 않고 교체하여도 된다.
이에 의해 트렌치(8)에 둘러싸인 영역이 MOS 트랜지스터(40)의 셀로 되고, 다수의 셀이 배치된 소자부(21)가 형성된다. 소자부(21)에서는, 채널층(4)과 n-형 반도체층(2)에 의해 pn 접합이 형성된다.
그리고, 소자부(21) 외주의 소자 외주부(20)에서는, 기판(1), n-형 반도체층(2)과 주연 영역(22), 주연 n형 영역(23)에 의해 npn 접합이 형성된다(도 12의 (C)).
제4 공정(도 13) : 소스 영역에 컨택트하는 제1 전극과, 주연 일 도전형 영역에 컨택트하고, 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정.
BPSG층(16)상에 소정의 패턴으로 개구된 레지스트 PR의 마스크를 마련하여 에칭하고, 900℃ 정도의 리플로우를 행하여, 층간 절연막(16)을 형성한다(도 13의 (A)).
그 후 알루미늄 등을 스퍼터 장치에 의해 전체면에 퇴적하여, 원하는 형상으 로 패터닝한다. 이에 의해 소자부(21) 전체면을 피복하여, 소스 영역(15) 및 보디 영역(14)에 컨택트하는 제1 소스 전극(17)을 형성한다. 동시에, 연결부(13a) 상에 마련되고 연결부(13a)와 컨택트하는 게이트 연결 전극(18)을 형성한다. 또한, 동일 금속층에 의해, 주연 n형 영역(23)과 컨택트하는 제2 소스 전극(19)을 형성한다. 제2 소스 전극(19)은 제1 소스 전극(17)과 전기적으로 접속한다(도 13의 (B)).
제1 소스 전극(17)은 제2 소스 전극과 접속되어 있고, 소정의 드레인 전압이 인가되면, 소자부(21)에서는 np 접합 다이오드로서 동작하고, 소자 외주부(20)에서는 npn 접합 다이오드로서 동작한다.
그리고 소정의 BVDS에 도달하면, 항복 전압이 낮은 소자 외주부(20)에서 항복한다. 이것은 전술한 바와 같이, 주연 영역(22)의 불순물 농도가 채널층(4)의 불순물 농도와 동일 정도이고, 이 조건에 있어서 소자 외주부(20)에 npn 접합이, 소자부(21)에 np 접합이 형성되어 있기 때문이다.
그리고 그 상태인 채로 항복이 종단된다. 따라서, 본 실시 형태에서는 소자 외주부(20)에 npn 접합을 형성함으로써, 초기로부터 종단에 이를 때까지, 소자 외주부(20)에서 항복이 발생하여, 항복 위치의 변동이 없어진다.
또한 전술한 바와 같이 채널층(4) 및 소스 영역(15) 형성의 마스크를 변경하는 것만으로 종래 프로세스를 이용하여 제조할 수 있다. 따라서, 마스크의 증가, 프로세스 공정의 증가를 수반하지 않고서, BVDS 특성의 안정화를 도모할 수 있다.
다음으로, 도 14 및 도 15를 참조하여 본 발명의 제2 및 제3 실시 형태의 제 조 방법을 설명한다. 또한, 제1 실시 형태의 제조 방법과 중복하는 개소는 그 설명을 생략한다.
제1 공정(도 14) : 제1 실시 형태와 마찬가지로 가드링(3), 채널층(4) 및 주연 영역(22)을 형성한다.
n+형 실리콘 반도체 기판(1)상에, 에피택셜층을 적층하는 등의 n-형 반도체층을 마련하여 드레인 영역(10)을 형성한다.
전체면에 산화막(51) 및 질화막(52)을 마련하고 레지스트 PR에 의해 가드링 형성 예정 영역의 질화막(52)을 개구한 마스크를 형성한다. p형 불순물(예를 들면 붕소(B))을 주입 에너지 50 KeV, 도우즈량 1E15∼2E15 cm-2로 이온 주입한다. 레지스트 PR 제거후 열 처리를 실시하여, 개구부에 LOCOS 산화막(51s)을 형성함과 더불어 붕소를 확산하여 가드링(3)을 형성한다(도 14의 (A)).
또한 질화막(52)을 제거하고, 전체면에 예를 들면 붕소(B+)를 주입 에너지 50 KeV, 도우즈량 1E13∼3E13 cm-2로 이온 주입한다.
그 후, 가드링(3) 외주의 일부만이 노출되도록 레지스트 PR의 마스크를 마련한다. 노출된 기판 표면에 n형 불순물(예를 들면 인(P))을 카운터 도핑한다. 주입 에너지는 100 KeV, 도우즈량은 1E13∼2E13 cm-2 정도로 한다(도 14의 (B)).
그리고 1100℃ 정도의 열 처리를 행하여, 붕소를 확산하여, 소자부(21)의 표면에 채널층(4)을 형성한다. 그리고 이 때 동시에 소자 외주부(20)에 가드링(3)과 접하는 p형의 주연 영역(22)이 형성된다. 주연 영역(22)은 채널층(4)과 동일 정도 의 불순물 농도를 갖는다. 또한, 주연 영역(22) 내에 채널층(4)보다 저농도(p--)의 제1 p형 영역(24)이 형성된다(도 14의 (C)).
이후, 제1 실시 형태와 마찬가지로 제2 공정 내지 제4 공정을 행하여, 도 3에 도시하는 최종 구조를 얻는다. 소자부(21)에서는, 채널층(4)과 n-형 반도체층(2)에 의해 pn 접합이 형성된다. 또한, 소자 외주부(20)에서는, 기판(1), n-형 반도체층(2)과 주연 영역(22), 제1 p형 영역(24), 주연 n형 영역(23)에 의해 npn 접합이 형성된다.
또한, 도 15는 제3 실시 형태의 제조 방법을 도시한다.
도 14의 (B)에서, 전체면에 예를 들면 붕소(B+)를 주입 에너지 50 KeV, 도우즈량 1E13∼3E13 cm-2로 이온 주입한다.
그 후, 가드링(3) 외주의 일부만이 노출되도록 레지스트 PR의 마스크를 마련한다. 노출된 기판 표면에 p형 불순물(예를 들면 붕소)을 주입 에너지 50 KeV, 1E13 cm-2의 오더로 이온 주입한다.
그 후, 열 처리를 행함으로써, 주연 영역(22) 내에는 채널층(4)보다 고농도(p)의 제2 p형 영역(34)이 형성되고, 소자 외주부(20)에 npn 접합이 형성된다.
그리고, 제1 실시 형태와 마찬가지로 제2 공정 내지 제4 공정을 행하여, 도 4에 도시하는 최종 구조를 얻는다.
제2 실시 형태, 제3 실시 형태에서는, 항복 전압에 따라서 주연 영역(22)의 불순물 농도가 선택된다. 따라서 채널층(4)의 불순물 농도 프로파일을 변동시키지 않고서 원하는 항복 전압이 얻어져서, 항복 위치를 소자 외주부(20)에 유도할 수 있다.
도 16 및 도 17을 참조하여, 본 발명의 제4 실시 형태의 제조 방법을 설명한다. 여기서도 제1 실시 형태와 중복되는 개소는 그 설명을 생략한다.
제4 실시 형태의 반도체 장치의 제조 방법은, MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법으로서, 상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 외주 영역을 형성하는 공정과, 상기 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정과, 상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하는 공정과, 상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 역도전형 영역과 접속하고 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정으로 구성된다.
제1 공정 : 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 소자 외주부에 역도전형의 주연 영역 및 해당 주연 영역에, 그 주연 영역보다 깊고 불순물 농도가 높은 주연 역도전형 영역을 형성하는 공정(도 16).
n+형 실리콘 반도체 기판(1)(도시 생략)상에, 에피택셜층을 적층하는 등의 n-형 반도체층을 마련하여 드레인 영역(10)을 형성한다.
전체면에 산화막(51) 및 질화막(52)을 마련하고 레지스트 PR에 의해 가드링 형성 예정 영역의 질화막(52)을 개구한 마스크를 형성한다. p형 불순물(예를 들면 붕소(B))을 주입 에너지 50 KeV, 도우즈량 1E15∼2E15 cm-2로 이온 주입한다. 레지스트 PR 제거후, 열 처리를 실시하여, 개구부에 LOCOS 산화막(51s)을 형성함과 더불어 붕소를 확산하여 가드링(3)을 형성한다(도 16의 (A)).
또한 질화막(52)을 제거하고, 전체면에 예를 들면 붕소를 주입 에너지 50 KeV, 도우즈량 1E13∼3E13 cm-2로 이온 주입한다.
그 후, 가드링(3) 외주의 일부만이 노출되는 레지스트 PR의 마스크를 마련한다. 노출된 기판 표면에 p형 불순물(예를 들면 붕소(B))을 이온 주입한다. 주입 에너지는 160 KeV, 도우즈량은 1E15∼3E15 cm-2 정도로 한다(도 16의 (B)).
그리고, 1100℃ 정도의 열 처리를 행하여, 붕소를 확산하여, 소자부(21) 표면에 채널층(4)을 형성한다. 그리고 이때 동시에 소자 외주부(20)에 가드링(3)과 접하는 p형 주연 영역(22)이 형성된다. 주연 영역(22)은 채널층(4)과 동일 정도의 불순물 농도를 갖는다. 또한, 주연 영역(22)의 내측에 고농도(p++)의 주연 p형 영역(25)이 형성된다. 그리고, n-형 반도체층(2)에 도달하는 주연 p형 영역(25)에 의해, n-형 반도체층(2)의 일부가 진성화되고, 기판(1) 및 주연 p형 영역(25)에 의해 pin 접합에 근사한 터널 접합이 형성된다(도 16의 (C)).
제2 공정 : 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정. 제1 실시 형태의 제2 공정과 마찬가지로 트렌치(8), 게이트 산화막(11), 게이트 전극(13), 연결부(13a)를 형성한다(도 11 참조).
제3 공정(도 17) : 게이트 전극과 인접하는 채널층 표면에 일 도전형의 소스 영역을 형성하는 공정.
소스 영역의 형성 영역이 노출되는 레지스트 PR의 마스크를 형성하고, 전체면에 n형 불순물(예를 들면 비소(As))을, 주입 에너지 140 KeV, 도우즈량 5E15∼6E15 cm-2로 이온 주입한다(도 17의 (A)).
계속해서 보디 영역의 형성 영역 및 주연 영역(22)의 일부가 노출되는 레지스트 PR의 마스크를 형성하고, p형 불순물(예를 들면 붕소(B))을 주입 에너지 40 KeV, 도우즈량 2E15∼5E15 cm-2로 이온 주입한다(도 17의 (B)).
그 후, 전체면에 층간 절연막으로 되는 BPSG(Boron Phospho Silicate Glass)층(16a)을 6000Å 정도 퇴적하고, 900℃ 정도로 리플로우한다. 이 열 처리에 의해 p형 불순물, n형 불순물이 각각 확산되어, 트렌치(8)에 인접한 소스 영역(15)이 형성된다. 또한, 소스 영역(15) 사이에 보디 영역(14)이 형성된다. 그리고 동시에 주연 영역(22) 표면에는 고농도(p+)의 소스 컨택트 영역(26)이 형성된다. 또한, 소스 영역(15)과 보디 영역(14)의 이온 주입은 상기의 순서에 한정하지 않고 교체하여도 된다.
이에 의해 트렌치(8)에 둘러싸인 영역이 MOS 트랜지스터(40)의 셀로 되고, 다수의 셀이 배치된 소자부(21)가 형성된다. 소자부(21)에서는, 채널층(4)과 n-형 반도체층(2)에 의해 np 접합이 형성된다.(도 17의 (C)).
제4 공정 : 소스 영역에 컨택트하는 제1 전극과, 주연 역도전형 영역에 접속 하고 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정.
제1 실시 형태의 제4 공정과 마찬가지로, 제1 소스 전극(17), 게이트 연결 전극(18), 제2 소스 전극(19)을 형성하고, 제1 소스 전극(17) 및 제2 소스 전극(19)을 전기적으로 접속한다(도 13, 도 6 참조).
제1 소스 전극(17)은 제2 소스 전극과 접속되어 있고, 소정의 드레인 전압이 인가되면, 소자부(21)에서는 np 접합 다이오드로서 동작하고, 소자 외주부(20)에서는 pin 접합에 근사한 터널 다이오드로서 동작한다.
그리고 소정의 BVDS에 도달하면, 항복 전압이 낮은 소자 외주부(20)에서 항복한다. 이것은 전술한 바와 같이, 주연 영역(22)의 불순물 농도가 채널층(4)의 불순물 농도와 동일 정도이고, 이 조건에 있어서 소자 외주부(20)에 터널 접합이, 소자부(21)에 np 접합이 형성되어 있기 때문이다.
그리고 그 상태인 채로 항복이 종단된다. 따라서, 본 실시 형태에서는 소자 외주부(20)에 터널 접합을 형성함으로써, 초기부터 종단에 이를 때까지, 소자 외주부(20)에서 항복이 발생한다. 즉 항복 위치의 변동이 없어지기 때문에 BVDS 값의 변동도 없어진다.
또한, 터널 접합은, 저항을 작게 할 수 있기 때문에, 과전류, 과전압, 정전기 등의 전기적 내성을 향상시킬 수 있다.
또한 전술한 바와 같이 소스 컨택트 영역(26)은 보디 영역(14) 형성의 마스크를 변경하는 것만으로 형성된다. 또한, 기존의 공정에 주연 p형 영역(25)의 형성 공정을 추가하는 것만으로 제조할 수 있다. 따라서, 용이하게 BVDS 특성의 안 정화를 도모할 수 있다.
또한, 주연 영역(22)의 불순물 농도는 채널층(4)과 동일 정도 이하이면 소자 외주부(20)에 항복을 유도할 수 있다.
도 18 내지 도 20은, 상기의 제2 실시 형태 내지 제4 실시 형태에서, 주연 영역(22)을 채널층(4)과 상이한 불순물 농도로 하고, 별도의 공정에 의해 형성하는 경우를 도시한다. 채널층(4)과 주연 영역(22)을 별도의 공정에 의해 형성함으로써, 채널층(4)의 불순물 농도 프로파일을 변동시키지 않고, 소자 외주부(20)의 내압을 설계할 수 있다.
도 18은 제2 실시 형태의 경우이다. 우선, 도 18의 (A)와 같이, 채널층의 형성 영역이 개구한 마스크를 마련하여 원하는 임계값으로 되는 조건에서 채널층의 불순물을 이온 주입한다. 그 후, 도 18의 (B)와 같이, 주연 영역의 형성 영역이 개구한 마스크를 마련하고, 소정의 내압이 얻어지는 조건에서, 불순물을 이온 주입한다. 또한, 이 경우에는 도 14의 경우와 달리, 카운터 도핑을 행할 필요는 없고, 채널층보다 저농도의 불순물을 이온 주입하면 된다. 그 후 열 처리를 행하여, 도 18의 (C)와 같이 채널층(4)과 주연 영역(22)을 형성한다. 따라서, 제1 역도전형 영역(24)의 형성 공정은 불필요하다.
도 19는 제3 실시 형태의 경우이다. 이 경우에도, 채널층의 불순물을 이온 주입하고(도 19의 (A)), 채널층보다 고농도의 불순물을 주연 영역의 형성 영역에 이온 주입한다(도 19의 (B)). 그리고 열 처리를 실시하여, 채널층(4)과 주연 영역(22)을 형성한다(도 19의 (C)). 따라서, 제2 역도전형 영역(34)의 형성 공정은 불 필요해진다.
도 20은 제4 실시 형태의 경우이다. 이 경우에도, 채널층의 불순물을 이온 주입하고(도 20의 (A)), 채널층보다 고농도의 불순물을 주연 영역의 형성 영역에 이온 주입한다(도 20의 (B)). 그리고 열 처리를 실시하여, 채널층(4)과, 채널층(4)보다 깊은 주연 영역(22)을 형성한다(도 20의 (C)). 따라서, 주연 역도전형 영역(25)의 형성 공정은 불필요해진다.
또한 도 18 내지 도 20에서, 채널층(4) 및 주연 영역(22)의 이온 주입을 교체하여도 마찬가지다.
이상 제1 내지 제4 실시 형태에서는 각각 가드링(3)의 외측에서 가드링(3)과 접하는 주연 영역(22)을 마련하는 경우에 대하여 설명했다. 그러나 이것에 한정하지 않고, 예를 들면 가드링(3)과 이격하여 주연 영역(22)을 마련하고, 주연 영역(22) 내에 주연 n형 영역(23) 또는 주연 p형 영역(25)을 마련하여도 된다.
또한, 본 발명의 실시 형태에서는 n 채널형 MOSFET를 예로 설명했지만, 도전형을 반대로 한 MOSFET에 관해서도 마찬가지로 실시할 수 있다.
또한, MOSFET에 한정하지 않고, IGBT 등의 절연 게이트형 반도체 소자이면, 마찬가지로 실시할 수 있어, 마찬가지의 효과가 얻어진다.
본 발명에 따르면, 첫째로, 소자 외주부에 npn 접합을 형성하고, 소자부의 항복 전압보다 소자 외주부의 항복 전압을 낮게 함으로써, 초기 항복시부터 소자부에서 항복하지 않고서 소자 외주부에서 항복을 일으키도록 유도할 수 있다. 즉, BVDS의 값의 변동(크리프 현상)을 억제할 수 있어, MOS 트랜지스터의 항복 내압 특성을 안정시킬 수 있다.
둘째로 주연 영역의 불순물 농도를 채널층의 불순물 농도와 상이하게 함으로써, 소자 외주부의 항복 전압을 조정할 수 있다. 따라서 채널층을 변경하지 않고 소정의 내압에 따른 소자 외주부를 설계할 수 있어, BVDS 제어를 정밀하게 할 수 있다. 즉, 채널층을 소정의 임계값으로 하여, 소자 외주부에서 원하는 내압을 얻는 디바이스 설계가 가능하게 된다.
또한, 주연 영역의 불순물 농도를 채널층의 불순물 농도와 동일 정도로 하고, 주연 영역내에 주연 영역과는 상이한 불순물 농도의 제1 역도전형 영역 또는 제2 역도전형 영역을 마련함으로써, 소자 외주부의 항복 전압을 조정할 수 있다. 따라서 주연 영역을 채널층과 동일 공정으로 형성하여도, 소정의 내압에 따른 소자 외주부를 설계할 수 있다.
셋째로, 소자 외주부에 터널 접합을 형성함으로써 소자 외주부를 소자부보다 저저항으로 하여, 초기 항복시부터 소자 외주부에서 항복을 일으키도록 유도할 수 있다.
넷째로, 높은 정전 파괴 내량을 실현한다. 소자 외주부에 항복하기 쉬운(접합 내압이 낮음) npn 접합 또는 p+/n-/n+ 접합을 형성함으로써, 항복시에 저항값이 0에 가까운 I-V 특성을 얻을 수 있다. 따라서 소자 외주부의 파괴 전류(과전류) Ios가 높아지기 때문에, 디바이스의 파괴에 강해진다.
다섯째로, 주연 영역은 채널층과 동일 공정으로 형성할 수 있다. 또한 소자 외주부에 npn 접합을 형성하는 경우에는 주연 n형 영역은 소스 영역과 동일 공정으로 형성할 수 있다. 따라서, 현행의 프로세스 플로우를 이용할 수 있어, 마스크의 증가 및 프로세스의 증가를 회피할 수 있다.
여섯째로, 터널 접합을 형성하는 경우에, 주연 영역의 소스 컨택트 영역을 보디 영역과 동일 공정으로 형성할 수 있다. 따라서 제1 주연 p형 영역의 형성 공정의 추가만으로 항복 특성을 안정화하여, 정밀한 BVDS 제어가 가능한 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (23)

  1. 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 개재하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와,
    상기 소자부의 외주를 둘러싸는 소자 외주부와,
    상기 소자 외주부에 마련된 역도전형의 주연 영역과,
    상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과,
    상기 주연 영역 상에 마련되고, 상기 소자 외주부와 전기적으로 접속하는 제2 전극을 구비하고,
    드레인-소스 사이의 항복 위치를 상기 소자 외주부에 유도하는 것을 특징으로 하는 반도체 장치.
  2. 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 개재하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와,
    상기 소자부의 외주를 둘러싸는 소자 외주부와,
    상기 소자 외주부에 마련된 역도전형의 주연 영역과,
    상기 주연 영역에 마련된 주연 일 도전형 영역과,
    상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과,
    상기 주연 일도전형 영역에 컨택트하는 제2 전극을 구비하고,
    상기 소자 외주부의 항복 전압을 상기 소자부의 항복 전압보다 낮게 하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 주연 영역은, 상기 채널층과 동일 정도의 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 낮은 제1 역도전형 영역을 마련하는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 높은 제2 역도전형 영역을 마련하는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 주연 일 도전형 영역은, 상기 소스 영역과 동일 정도의 불순물 농도를 갖는 것을 특징으로 하는 반도체 장치.
  7. 드레인 영역으로 되는 일 도전형 반도체 기판과, 상기 기판 표면에 마련된 역도전형의 채널층과, 절연막을 통하여 상기 채널층에 접하여 마련된 게이트 전극과, 상기 게이트 전극에 인접하는 상기 채널층 표면에 마련된 일 도전형의 소스 영역을 갖는 소자부와,
    상기 소자부의 외주를 둘러싸는 소자 외주부와,
    상기 소자 외주부에 마련된 역도전형의 주연 영역과,
    상기 소자부의 상기 소스 영역과 컨택트하는 제1 전극과,
    상기 주연 역도전형 영역에 접속하는 제2 전극을 구비하고,
    상기 소자 외주부를 상기 소자부보다 저저항으로 하는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제7항에 있어서,
    상기 주연 영역에 그 주연 영역보다 깊고, 불순물 농도가 높은 주연 역도전형 영역을 마련하는 것을 특징으로 하는 반도체 장치.
  9. 제1항 또는 제7항에 있어서,
    상기 주연 영역의 불순물 농도는 상기 채널층보다 높고, 깊이는 상기 채널층보다 깊은 것을 특징으로 하는 반도체 장치.
  10. 제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 소자부는 상기 채널층 단부에 접하여 마련된 역도전형의 가드링을 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제1항, 제2항 및 제7항 중 어느 한 항에 있어서,
    상기 제1 전극과 상기 제2 전극을 전기적으로 접속하는 것을 특징으로 하는 반도체 장치.
  12. 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과,
    상기 주연 영역 및 상기 소자부에 전기적으로 접속하는 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과,
    상기 주연 영역 표면에 주연 일 도전형 영역을 형성하는 공정과,
    상기 주연 일 도전형 영역에 컨택트하고, 또한 상기 소자부에 전기적으로 접속하는 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과,
    상기 채널층과 절연막을 통하여 접하는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하고, 상기 주연 영역 표면에 주연 일 도전형 영역을 형성하는 공정과,
    상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 일 도전형 영역에 컨택트하고, 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항 또는 제14항에 있어서,
    상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 낮은 제1 역도전형 영 역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항 또는 제14항에 있어서,
    상기 주연 영역내에, 그 주연 영역보다 불순물 농도가 높은 제2 역도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제12항 내지 제14항 중 어느 한 항에 있어서,
    상기 소자 외주부의 항복 전압을, 상기 소자부의 항복 전압보다 낮게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 마련하고 MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과,
    상기 주연 역도전형 영역 및 상기 소자부와 전기적으로 접속하는 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. MOS 트랜지스터가 배치되는 소자부와, 그 소자부의 외주를 둘러싸는 소자 외주부를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 소자부의 드레인 영역으로 되는 일 도전형 반도체 기판 표면에 역도전형의 채널층을 형성하고, 상기 소자 외주부에 역도전형의 주연 영역을 형성하는 공정과,
    상기 채널층과 절연막을 개재하여 접하는 게이트 전극을 형성하는 공정과,
    상기 게이트 전극과 인접하는 상기 채널층 표면에 일 도전형의 소스 영역을 형성하는 공정과,
    상기 소스 영역에 컨택트하는 제1 전극과, 상기 주연 역도전형 영역과 접속하고 상기 제1 전극에 전기적으로 접속하는 제2 전극을 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제12항, 제18항 및 제19항 중 어느 한 항에 있어서,
    상기 주연 영역에, 그 주연 영역보다 깊고 불순물 농도가 높은 주연 역도전형 영역을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제12항, 제18항 및 제19항 중 어느 한 항에 있어서,
    상기 주연 영역의 불순물 농도를 상기 채널층보다 높고, 상기 주연 영역의 깊이를 상기 채널층보다 깊게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제12항, 제18항 및 제19항 중 어느 한 항에 있어서,
    상기 소자 외주부의 저항값을, 상기 소자부의 저항값보다 낮게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제12항, 제13항, 제14항, 제18항 및 제19항 중 어느 한 항에 있어서,
    상기 주연 영역은, 상기 채널층과 동일 공정으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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