KR101014237B1 - 전력용 반도체 장치 및 그 제조 방법 - Google Patents

전력용 반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101014237B1
KR101014237B1 KR1020080106655A KR20080106655A KR101014237B1 KR 101014237 B1 KR101014237 B1 KR 101014237B1 KR 1020080106655 A KR1020080106655 A KR 1020080106655A KR 20080106655 A KR20080106655 A KR 20080106655A KR 101014237 B1 KR101014237 B1 KR 101014237B1
Authority
KR
South Korea
Prior art keywords
gate
flat portion
metal
insulating layer
trench
Prior art date
Application number
KR1020080106655A
Other languages
English (en)
Other versions
KR20100047664A (ko
Inventor
허홍표
박희준
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020080106655A priority Critical patent/KR101014237B1/ko
Publication of KR20100047664A publication Critical patent/KR20100047664A/ko
Application granted granted Critical
Publication of KR101014237B1 publication Critical patent/KR101014237B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 전력용 반도체 장치 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 게이트 메탈 및 소스 메탈을 동시에 대칭 형태로 형성함으로써, 게이트 전압 및 소스 전류를 균일한 값으로 공급하는데 있다.
이를 위해 본 발명은 사각 라인 형태로 내주연 평탄부가 구비되고, 내주연 평탄부중 대향되는 두변을 상호 연결하며 직선 형태로 내부 평탄부가 구비되며, 내부 평탄부를 중심으로 상호 대향되는 영역에 다수의 트렌치가 형성된 반도체 기판과, 내주연 평탄부, 내부 평탄부 및 트렌치에 각각 형성된 게이트 절연막과, 각각의 게이트 절연막 위에 형성된 게이트 폴리와, 내부 평탄부 위의 게이트 폴리 및 트렌치 위의 게이트 폴리 상에 각각 형성된 제1절연막과, 내주연 평탄부와 내부 평탄부 위의 게이트 폴리 위에 형성되어 있되, 내부 평탄부 위의 제1절연막 위에서는 서로 이격되어 형성된 게이트 메탈과, 트렌치 위의 제1절연막 위에 형성되어 있되, 트렌치의 외측 반도체 기판과는 접속되고, 게이트 메탈과는 이격되어 형성된 소스 메탈과, 반도체 기판의 하면에 형성된 드레인 메탈로 이루어진 전력용 반도체 장치 및 그 제조 방법을 개시한다.

Description

전력용 반도체 장치 및 그 제조 방법{POWER SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD}
본 발명은 전력용 반도체 장치 및 그 제조 방법에 관한 것이다.
일반적으로 트렌치 게이트형 모스 전계 효과 트랜지스터 또는 트렌치 게이트형 절연 게이트 바이폴라 트랜지스터와 같은 트렌치 게이트형 전력용 반도체 장치는 플래너 게이트형 전력용 반도체 장치에 비해 높은 집적도를 갖는다.
상기 트렌치 게이트형 전력용 반도체 장치는 반도체 기판에 그물망 모양으로 다수의 트렌치를 형성하고, 트렌치 내에 게이트 폴리를 형성함으로써, 상기 게이트 폴리에 전계를 인가하여 소스 메탈에서 드레인 메탈로 전류가 흐르도록 하고 있다. 또한, 이러한 반도체 장치는 반도체 기판을 리드프레임에 탑재하여 드레인 메탈이 리드프레임에 직접 본딩되도록 하고, 소스 메탈은 도전성 클립 등을 이용하여 리드프레임에 본딩함으로써, 대량의 소스-드레인 전류가 잘 흐를 수 있도록 하고 있다.
한편, 이러한 트렌치 게이트형 전력용 반도체 장치는 안정적인 게이트 전압의 인가를 위해 반도체 기판의 표면을 횡단하는 형태 즉, 대칭 형태로 게이트 메탈을 형성할 수 있다. 그러나 이와 같이 게이트 메탈이 반도체 기판을 횡단하게 되 면, 소스 메탈이 여러 조각으로 분할되어 안정적인 소스 전류의 확보가 어렵다. 따라서 실제로는 상기 게이트 버스가 표면을 횡단하지 않는 형태 즉, 비대칭 형태로 형성되어, 모든 소스 메탈이 전기적으로 연결된 상태를 유지하도록 한다. 그런데, 이와 같이 게이트 버스를 비대칭 형태로 형성하게 되면, 소스 메탈 역시 비대칭 형태로 형성된다.
따라서 상기 소스 메탈에 본딩되는 도전성 클립 역시 비대칭 형태로 형성되어, 도전성 클립을 통해 제공되는 소스 전류 역시 전체 반도체 기판에서 균일하게 흐르지 않는 문제가 있다.
더욱이, 게이트 메탈 역시 비대칭 형태로 형성되어 있기 때문에, 게이트 전압이 전체 반도체 기판에서 균일하게 인가되지 않는 문제도 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 게이트 메탈 및 소스 메탈이 동시에 대칭되는 형태가 되도록 하여, 반도체 기판에 게이트 전압이 균일하게 인가되도록 하고, 또한 소스 전류도 균일하게 흐르도록 할 수 있는 전력용 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 전력용 반도체 장치는 사각 라인 형태로 내주연 평탄부가 구비되고, 상기 내주연 평탄부중 대향되는 두변을 상호 연결하며 직선 형태로 내부 평탄부가 구비되며, 상기 내부 평탄부를 중심으로 상호 대향되는 영역에 다수의 트렌치가 형성된 반도체 기판; 상기 내주연 평탄부, 상기 내부 평탄부 및 상기 트렌치에 각각 형성된 게이트 절연막; 상기 각각의 게이트 절연막 위에 형성된 게이트 폴리; 상기 내부 평탄부 위의 게이트 폴리 및 상기 트렌치 위의 게이트 폴리 상에 각각 형성된 제1절연막; 상기 내주연 평탄부와 상기 내부 평탄부 위의 게이트 폴리 위에 형성되어 있되, 상기 내부 평탄부 위의 제1절연막 위에서는 서로 이격되어 형성된 게이트 메탈; 상기 트렌치 위의 제1절연막 위에 형성되어 있되, 상기 트렌치의 외측 반도체 기판과는 접속되고, 상기 게이트 메탈과는 이격되어 형성된 소스 메탈; 및, 상기 반도체 기판의 하면에 형성된 드레인 메탈을 포함한다.
상기 내부 평탄부 위의 제1절연막 위에서 상기 게이트 메탈은 서로 400~600㎛ 이격되어 형성될 수 있다.
상기 게이트 메탈 및 상기 소스 메탈의 상면과, 상기 게이트 메탈과 상기 소스 메탈 사이에는 제2절연막이 더 형성될 수 있다.
상기 게이트 메탈은 도전성 와이어가 본딩될 수 있도록 제2절연막을 통하여 일부 영역이 외부로 노출될 수 있다.
상기 소스 메탈은 도전성 클립이 본딩될 수 있도록 제2절연막을 통하여 일부 영역이 외부로 노출될 수 있다.
상기 내부 평탄부 위의 이격된 게이트 메탈은 상기 게이트 메탈 하부에 형성된 상기 게이트 폴리를 통하여 상호 전기적으로 연결될 수 있다.
상기 소스 메탈은 상기 내부 평탄부 위의 제1절연막의 상부에도 형성되어, 상기 내부 평탄부의 양측에 형성된 소스 메탈이 상호 전기적으로 연결될 수 있다.
상기 내부 평탄부는 상기 내주연 평탄부가 이루는 내측 영역에서 적어도 두개가 이격되어 평행하게 형성될 수 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 전력용 반도체 장치의 제조 방법은 사각 라인 형태로 내주연 평탄부를 구비하고, 상기 내주연 평탄부중 대향되는 두변을 상호 연결하도록 직선 형태로 내부 평탄부를 구비하며, 상기 내부 평탄부를 중심으로 상호 대향되는 영역에 다수의 트렌치를 형성하여 반도체 기판을 준비하는 반도체 기판 준비 단계; 상기 내주연 평탄부, 상기 내부 평탄부 및 상기 트렌치에 각각 게이트 절연막을 형성하는 게이트 절연막 형성 단계; 상기 각각의 게이트 절연막 위에 게이트 폴리를 형성하는 게이트 폴리 형성 단계; 상기 내부 평탄부 위의 게이트 폴리 및 상기 트렌치 위의 게이트 폴리 상에 각각 제1절연막을 형성하는 제1절연막 형성 단계; 상기 내주연 평탄부와 상기 내부 평탄부 위의 게이트 폴리 위에 형성하되, 상기 내부 평탄부 위의 제1절연막 위에서는 이격되도록 게이트 메탈을 형성하고, 상기 트렌치 위의 제1절연막 위에 형성하되, 상기 트렌치 외측의 반도체 기판과는 접속되고, 상기 게이트 메탈과는 이격되도록 소스 메탈을 형성하는 게이트 메탈/소스 메탈 형성 단계; 상기 게이트 메탈 및 상기 소스 메탈 위에 제2절연막을 형성하되, 상기 게이트 메탈에는 도전성 와이어가 본딩되도록 일부 영역을 개방하고, 상기 소스 메탈에는 도전성 클립이 본딩되도록 일부 영역을 개방하는 제2절연막 형성 단계; 및, 상기 반도체 기판의 하면에 드레인 메탈을 형성하는 드레인 메탈 형성 단계를 포함한다.
상기 제1절연막 형성 단계에서는 상기 내부 평탄부 위의 제1절연막은 상호간 이격되도록 형성할 수 있다.
상기 반도체 기판 준비 단계는 상기 내부 평탄부가 상기 내주연 평탄부가 이루는 내측 영역에서 적어도 두개가 이격되어 평행하게 구비되도록 하여 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따른 전력용 반도체 장치 및 그 제조 방법은 게이트 메탈 및 소스 메탈을 동시에 대칭되는 형태로 형성함으로써, 반도체 기판에 게이트 전압이 균일하게 인가되도록 하고, 또한 소스 전류도 균일하게 흐르도록 한다.
또한, 본 발명에 따른 전력용 반도체 장치 및 그 제조 방법은 서로 이격된 게이트 메탈이 그 하부에 형성된 게이트 폴리에 의해 연결됨으로써, 서로 전기적으로 연결되도록 하고, 또한 게이트 메탈의 이격 거리를 최적화함으로써, 게이트 저항이 증가하지 않도록 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일실시예에 따른 전력용 반도체 장치를 도시한 평면도이다. 도 2는 도 1의 2-2선 단면도이다. 도 3은 도 1의 3-3선 단면도이다.
도 1 내지 도 3에 도시된 바와 같이 본 발명에 따른 전력용 반도체 장치(100)는 반도체 기판(110)과, 게이트 절연막(120)과, 게이트 폴리(130)와, 제1절연막(140)과, 게이트 메탈(150)과, 소스 메탈(160)과, 제2절연막(170)과, 드레인 메탈(180)을 포함한다.
상기 반도체 기판(110)은 이해의 편의를 위해 크게 평면 구조와 단면 구조로 나누어 설명한다. 먼저 상기 반도체 기판(110)의 평면 구조는 내주연 평탄부(111)와, 내부 평탄부(112)와, 다수의 트렌치(113)를 포함한다. 상기 내주연 평탄부(111)는 폐쇄된 사각 라인 형태로 형성된다. 또한, 상기 내부 평탄부(112)는 상기 내주연 평탄부(111)중 대향되는 두변의 중심을 상호 연결하며 직선 형태로 형성되어 있다. 또한, 상기 다수의 트렌치(113)는 상기 내주연 평탄부(111)와 내부 평탄부(112)의 사이의 영역에 세로 방향으로 일정 거리 이격되어 형성되어 있다. 이어서, 상기 반도체 기판(110)의 단면 구조는 N+형 영역(114)과, 상기 N+형 영역(114) 위에 형성된 N-형 에피텍셜층(115)과, 상기 N-형 에피텍셜층(115)에 형성된 P형 이온 주입 영역(116)과, 상기 P형 이온 주입 영역(116)에 형성된 N+형 이온 주입 영역(117)을 포함한다. 여기서, 상기 트렌치(113)는 상기 P형 이온 주입 영역(116)을 관통하여 상기 N-형 에피텍셜층(115)에까지 형성되어 있다. 또한, 상기 N+형 이온 주입 영역(117)은 상기 트렌치(113)의 외주연에 형성되어 있다. 더불어, 반도체 장치(100)의 동작중에는 상기 N+형 이온 주입 영역(117)과 N- 에피텍셜층(115) 사이에 채널이 형성됨으로써, 상부의 소스 메탈(160)로부터 하부의 드레인 메탈(180)로 전류가 흐르게 된다.
상기 게이트 절연막(120)은 상기 내주연 평탄부(111), 상기 내부 평탄부(112) 및 상기 트렌치(113)에 각각 형성된다. 이러한 게이트 절연막(120)은 순도가 우수한 실리콘 산화막 및 그 등가물중에서 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 게이트 폴리(130)는 상기 각각의 게이트 절연막(120) 위에 형성된다. 즉, 상기 게이트 폴리(130)는 상기 내주연 평탄부(111), 상기 내부 평탄부(112) 및 상기 트렌치(113)에 각각 일정 두께로 형성된다. 여기서, 상기 트렌치(113)는 실질적으로 상기 게이트 폴리(130)에 의해 매립된다. 이러한 게이트 폴리(130)는 도핑된 폴리 실리콘 및 그 등가물중에서 선택된 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
상기 제1절연막(140)은 상기 내부 평탄부(112) 위의 게이트 폴리(130) 및 상기 트렌치(113) 위의 게이트 폴리(130) 상에 각각 형성된다. 이러한 제1절연막(140)은 산화막, 질화막 및 그 등가물중에서 선택된 어느 하나일 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 상기 내부 평탄부(112) 위의 제1절연막(140)은 일정 간격 이격되어 형성됨으로써, 그 상부에 소스 메탈(160)이 지나가도록 하는 동시에, 상기 소스 메탈(160)과 게이트 메탈(150)이 상호간 쇼트되지 않 도록 한다. 더불어, 상기 트렌치(113) 위의 제1절연막(140)은 소스 메탈(160)과 게이트 폴리(130)가 상호간 쇼트되지 않도록 하는 역할을 한다.
상기 게이트 메탈(150)은 상기 내주연 평탄부(111)와 상기 내부 평탄부(112) 위의 게이트 폴리(130) 위에 형성되어 있다. 즉, 상기 게이트 메탈(150)은 실질적으로 상기 게이트 폴리(130)에 전기적으로 연결됨으로써, 상기 게이트 폴리(130)에 게이트 전압을 인가할 수 있도록 되어 있다. 물론, 실질적으로 상기 트렌치(113)의 내부에 매립된 게이트 폴리(130)에 게이트 전압이 인가된다. 여기서, 상기 게이트 메탈(150)은 내주연 평탄부(111)와 대응되는 영역에 사각 라인 형태로 형성됨으로써, 기본적으로 반도체 장치(100)의 내주연에서 균일한 게이트 전압이 인가되도록 한다. 또한, 상기 게이트 메탈(150)은 내부 평탄부(112)와 대응되는 영역에도 형성되어 있으므로, 게이트 전압은 내부 평탄부(112)와 대응되는 영역으로부터도 균일하게 인가되도록 한다. 여기서, 상기 내부 평탄부(112)와 대응되는 영역에 형성된 게이트 메탈(150)은 일정 거리 이격되어 형성됨으로써, 게이트 메탈(150) 사이를 따라 소스 메탈(160)이 지나갈 수 있도록 형성되어 있다. 즉, 상기 게이트 메탈(150)은 상기 내부 평탄부(112) 위의 제1절연막(140) 위에서 상호간 대략 400~600㎛ 이격되어 형성되어 있다. 물론, 이를 위해 상기 내부 평탄부(112) 위에 형성된 제1절연막(140)의 길이는 대략 40~600㎛보다 크게 형성되어야 함은 당연하다. 상기 게이트 메탈(150)의 이격 거리가 400㎛ 미만일 경우에는 소스 메탈(160)이 끊길 위험이 있다. 또한, 상기 이격 거리가 600㎛를 초과할 경우에는 게이트 저 항이 과도하게 커질 위험이 있다. 이와 같이 상기 내부 평탄부(112) 위의 게이트 메탈(150)은 상기 게이트 메탈(150)의 하부에 형성된 상기 게이트 폴리(130)를 통하여 상호 전기적으로 연결된 형태를 함으로써, 비록 게이트 메탈(150)이 상호간 이격되어 형성되어 있다고 해도 안정적인 게이트 전압의 인가가 가능하게 된다.
상기 소스 메탈(160)은 상기 트렌치(113) 위의 제1절연막(140) 위에 형성되어 있되, 상기 트렌치(113)의 외측 반도체 기판(110)과는 접속되고, 상기 게이트 메탈(150)과는 이격되어 형성되어 있다. 따라서 상기 소스 메탈(160)은 게이트 메탈(150)과 쇼트되지 않으며, 상기 반도체 기판(110) 즉, N+형 이온 주입 영역(117)에 소스 전류를 공급하게 된다. 더불어, 상기 소스 메탈(160)은 상기 내부 평탄부(112) 위의 제1절연막(140)의 상부에도 형성되어, 상기 내부 평탄부(112)의 양측에 분할 형성된 소스 메탈(160)이 상호 전기적으로 연결되도록 한다. 이와 같이 하여, 내부 평탄부(112)의 양측에 형성된 소스 메탈(160)이 상호 전기적으로 연결된 형태를 하므로, 전반적으로 균일한 소스 전류를 반도체 기판(110)에 인가할 수 있게 된다. 즉, 본 발명은 게이트 메탈(150) 및 소스 메탈(160)을 모두 대칭 형태로 형성되도록 함과 아울러, 게이트 메탈(150)은 게이트 메탈(150)끼리, 소스 메탈(160)은 소스 메탈(160)끼리 상호간 전기적으로 접속되도록 함으로써, 균일한 게이트 전압 및 균일한 소스 전류의 공급이 가능하다.
상기 제2절연막(170)은 상기 게이트 메탈(150) 및 상기 소스 메탈(160)의 상 면과, 상기 게이트 메탈(150)과 상기 소스 메탈(160) 사이에 더 형성되어 있다. 좀 더 구체적으로, 상기 게이트 메탈(150)은 도전성 와이어(192)가 본딩될 수 있도록 제2절연막(170)을 통하여 일부 영역이 외부로 노출될 수 있다. 이와 같이 노출된 영역을 게이트 패드로 정의할 수 있으며, 이 부분에 도전성 와이어(192)가 본딩된다. 또한, 상기 소스 메탈(160)은 도전성 클립(191)이 본딩될 수 있도록 제2절연막(170)을 통하여 일부 영역이 외부로 노출될 수 있다. 이와 같이 노출된 영역을 소스 패드로 정의할 수 있으며, 이 부분에 도전성 클립(191)이 본딩된다.
상기 드레인 메탈(180)은 상기 반도체 기판(110)의 하면에 형성되어 있다. 즉, 상기 드레인 메탈(180)은 반도체 기판(110)중 N+ 영역(114)의 하면에 소정 두께로 형성된다. 이러한 드레인 메탈(180)은 패키징 공정중 실제로 리드프레임에 전기적으로 접속되는 영역이 된다.
이와 같이 하여, 본 발명에 따른 반도체 장치(100)는 중앙의 내부 평탄부(112)를 중심으로 트렌치(113) 및 게이트 폴리(130)가 대칭 형태로 형성되고, 게이트 메탈(150) 및 소스 메탈(160)이 모두 대칭 형태로 형성된다. 물론, 중앙의 게이트 메탈(150)은 일정 거리 이격되어 형성됨으로써, 그 이격된 틈을 통하여 소스 메탈(160)이 통과하게 된다. 따라서 전반적으로 게이트 메탈(150) 및 소스 메탈(160)이 대칭적인 형태를 하면서도, 모두 전기적으로 연결된 형태를 한다. 따라서 게이트 전압 및 소스 전류의 공급이 모든 반도체 기판(110)에서 균일하게 이루 어진다. 물론, 게이트 메탈(150)로부터 공급된 전압은 내주연 평탄부(111) 및 내부 평탄부(112)에 형성된 게이트 폴리(130)를 통하여 트렌치(113)에 형성된 게이트 폴리(130)로 전달된다. 그러면, 상기 트렌치(113)를 중심으로 양측에 형성된 N+형 이온 주입 영역(117)과, 그 하부의 N-형 에피텍셜층(115) 사이의 P형 이온 주입 영역(116)에 채널이 형성됨으로써, 소스 메탈(160)로부터 드레인 메탈(180)로 전류 경로가 형성된다. 즉, 반도체 장치(100)가 전기적으로 동작하게 된다.
도 4는 도 1에 도시된 전력용 반도체 장치에 클립 및 와이어가 본딩된 상태를 도시한 평면도이다. 도 5는 도 4에 도시된 전력용 반도체 장치를 도시한 단면도이다.
도 4 및 도 5에 도시된 바와 같이 제2절연막(170)을 통하여 노출된 소스 메탈(160)의 표면에는 솔더(193)를 통하여 도전성 클립(191)이 본딩된다. 물론, 이러한 클립은 일단이 리드프레임에 연결되어야 하므로, 일측 영역은 반도체 기판(110)의 외측으로 연장된다. 더불어, 제2절연막(170)을 통하여 노출된 게이트 메탈(150)의 표면에는 도전성 와이어(192)가 본딩된다. 물론, 이러한 도전성 와이어(192)는 일단이 리드프레임에 연결되어야 하므로, 일측 영역은 반도체 기판(110)의 외측으로 연장된다.
도 6은 본 발명의 다른 실시예에 따른 전력용 반도체 장치를 도시한 평면도이다.
도 6에 도시된 바와 같이 본 발명의 다른 실시예에 따른 반도체 장치(200)는 도 1 내지 도 5에 도시된 반도체 장치(100)와 거의 같다. 그러나 기본적으로 2개의 직선형 내부 평탄부(112)가 폐쇄형 사각 라인 형태의 내주연 평탄부(111)가 이루는 내측 영역에 형성되어 있다는 점에서 다르다. 이러한 내부 평탄부(112)는 반도체 기판(110)의 크기에 따라 몇 개라도 분할되어 형성될 수 있다. 물론, 상기 각각의 내부 평탄부(112)에는 이격된 제1절연막(140)이 형성되고, 상기 제1절연막(140)을 중심으로 게이트 메탈(150)이 각각 분할되어 형성된다. 더불어, 이러한 제1절연막(140)을 통해서는 소스 메탈(160)이 통과하므로 반도체 기판(110) 위에 형성된 모든 소스 메탈(160)은 스스로 모두 전기적으로 연결된 상태를 유지한다. 따라서 게이트 메탈(150) 및 소스 메탈(160)은 각각 대칭적인 형태를 할뿐만 아니라, 스스로 모두 전기적으로 연결된 형태를 한다. 따라서 반도체 기판(110)의 크기가 커진다고 해도, 본 발명을 적용하게 되면 균일한 게이트 전압 및 균일한 소스 전류를 제공할 수 있다.
도 7은 도 6에 도시된 전력용 반도체 장치에 클립 및 와이어가 본딩된 상태를 도시한 평면도이다.
도 7에 도시된 바와 같이 2개의 내부 평탄부(112)가 구비됨에 따라 소스 메탈(160)에 부착되는 도전성 클립(291) 역시 그 형태가 달라진다. 2개의 내부 평탄부(112)에 의해 소스 메탈(160)이 크게 3부분으로 이루어지므로, 도전성 클립(291) 역시 크게 3부분으로 이루어진다.
도 8은 본 발명에 따른 전력용 반도체 장치의 제조 방법을 도시한 순서도이다.
도 8에 도시된 바와 같이 본 발명에 따른 전력용 반도체 장치의 제조 방법은 반도체 기판 준비 단계(S1)와, 게이트 절연막 형성 단계(S2)와, 게이트 폴리 형성 단계(S3)와, 이온 주입 단계(S4)와, 제1절연막 형성 단계(S5)와, 게이트 메탈/소스 메탈 형성 단계(S6)와, 제2절연막 형성 단계(S7)와, 드레인 메탈 형성 단계(S8)를 포함한다.
이하의 설명에서는 본 발명에 따른 반도체 장치의 제조 방법을 좀 더 구체적으로 설명하며, 지금까지 설명한 도 1 내지 도 8도 함께 참조하기로 한다.
도 9a 내지 도 9c는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 반도체 기판 준비 단계를 도시한 평면도 및 단면도이다.
도 9a 내지 도 9c에 도시된 바와 같이 반도체 기판 준비 단계(S1)에서는 폐쇄형 사각 라인 형태로 내주연 평탄부(111)를 구비하고, 상기 내주연 평탄부(111)중 대향되는 두변을 상호 연결하도록 직선 형태로 내부 평탄부(112)를 구비하며, 상기 내부 평탄부(112)를 중심으로 상호 대향되는 영역에 다수의 트렌치(113)를 형성하여 반도체 기판(110)을 준비한다. 물론, 상기 반도체 기판(110)은 N+형 영역(114)과, 그 상부에 형성된 N-형 에피텍셜층(115)을 포함한다. 여기서, 상기 트렌치(113)는 N-형 에피텍셜층(115)에 형성되어 있다.
도 10은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 절연막 준비 단계를 도시한 평면도이다.
도 10에 도시된 바와 같이 게이트 절연막 형성 단계(S2)에서는 상기 반도체 기판(110)중 내주연 평탄부(111), 내부 평탄부(112) 및 트렌치(113)에 각각 얇은 두께의 게이트 절연막(120)을 형성한다. 물론, 상기 트렌치(113)와 트렌치(113) 사이의 N-형 에피텍셜층(115)의 표면에는 게이트 절연막(120)을 형성시키지 않고 그대로 노출시킨다.
도 11은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 폴리 형성 단계를 도시한 평면도이다.
도 11에 도시된 바와 같이 게이트 폴리 형성 단계(S3)에서는 상기 각각의 게이트 절연막(120) 위에 게이트 폴리(130)를 형성한다. 즉, 상기 내주연 평탄부(111), 내부 평탄부(112) 및 트렌치(113)에 일정 두께의 게이트 폴리(130)를 형성한다. 실질적으로, 상기 트렌치(113)에는 게이트 폴리(130)가 매립되는 형태를 한다. 여기서, 상기 게이트 폴리(130)는 도핑된 폴리 실리콘 및 그 등가물중에서 선택된 어느 하나일 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다.
도 12는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 이온 주입 단계를 도시한 단면도이다.
도 12에 도시된 바와 같이 이온 주입 단계(S4)에서는 P형 불순물과, N+형 불순물을 순차적으로 N-형 에피텍셜층(115)에 주입한다. 즉, N-형 에피텍셜층(115)에 P형 불순물을 이온 주입하여 P형 이온 주입 영역(116)을 형성하고, 이어서 N+형 불순물을 이온 주입하여 N+형 이온 주입 영역(117)을 형성한다. 여기서, 상기 N+형 이온 주입 영역(117)은 트렌치(113)의 외주연에 각각 형성된다.
도 13은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 제1절연막 형성 단계를 도시한 평면도이다.
도 13에 도시된 바와 같이 제1절연막 형성 단계(S5)에서는 상기 내부 평탄부(112) 위의 게이트 폴리(130) 및 상기 트렌치(113) 위의 게이트 폴리(130) 상에 각각 제1절연막(140)을 형성한다. 여기서, 상기 내부 평탄부(112) 위에서는 상기 제1절연막(140)이 일정 간격 이격되어 형성되도록 한다.
도 14는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 메탈/소스 메탈 형성 단계를 도시한 평면도이다.
도 14에 도시된 바와 같이 게이트 메탈/소스 메탈 형성 단계(S6)에서는 상기 내주연 평탄부(111)와 상기 내부 평탄부(112) 위의 게이트 폴리(130) 위에 게이트 메탈(150)을 형성하되, 상기 내부 평탄부(112) 위의 제1절연막(140) 위에서는 상호간 소정 거리 이격되도록 게이트 메탈(150)을 형성한다. 또한, 상기 트렌치(113) 위의 제1절연막(140) 위에 소스 메탈(160)을 형성하되, 상기 트렌치(113) 외측의 N+ 영역(114)과는 접속되고, 상기 게이트 메탈(150)과는 이격되도록 소스 메탈(160)을 형성한다. 여기서, 상기 모든 소스 메탈(160)과 상기 게이트 메탈(150)은 실질적으로 분리 및 이격되어 형성된다. 더불어, 상기와 같은 게이트 메탈(150)의 형성 단계에 의해 반도체 기판(110) 위에서 게이트 메탈(150)은 대략 대칭적인 형태를 하게 된다. 물론, 내부 평탄부(112) 위의 게이트 메탈(150)은 이격되어 형성된 형태를 하지만, 실질적으로 그 하부에 게이트 폴리(130)가 형성되어 있음으로서, 모든 게이트 메탈(150)은 전기적으로 연결된 형태를 한다. 또한, 상기와 같은 소스 메탈(160)의 형성 단계에 의해 반도체 기판(110) 위에서 소스 메탈(160)은 대략 대칭적인 형태를 하게 된다. 즉, 내부 평탄부(112) 위의 제1절연막(140) 위에 소스 메탈(160)이 지나가도록 형성됨으로써, 두부분의 소스 메탈(160)은 모두 전기적으로 연결된 동시에 대칭 형태로 형성된다.
도 15는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 제2절연막 형성 단계를 도시한 평면도이다.
도 15에 도시된 바와 같이 제2절연막 형성 단계(S7)에서는 상기 게이트 메탈(150) 및 상기 소스 메탈(160) 위에 제2절연막(170)을 형성하되, 상기 게이트 메탈(150)에는 도전성 와이어(192)가 본딩되도록 일부 영역을 개방하고, 상기 소스 메탈(160)에는 도전성 클립(191)이 본딩되도록 일부 영역을 개방한다. 물론, 상기 게이트 메탈(150)과 소스 메탈(160) 사이에도 제2절연막(170)이 형성됨으로써, 상기 게이트 메탈(150)과 소스 메탈(160)이 완벽하게 전기적으로 분리되도록 한다. 여기서, 상기 제2절연막(170)을 통해 노출된 소스 메탈(160)의 부분을 소스 패드로 정의하고, 상기 제2절연막(170)을 통해 노출된 게이트 메탈(150)의 부분을 게이트 패드로 정의할 수 있다.
도 16은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 드레인 메탈 형성 단계를 도시한 단면도이다.
도 16에 도시된 바와 같이 드레인 메탈 형성 단계(S8)에서는 상기 반도체 기판(110)의 하면에 드레인 메탈(180)을 형성한다. 이러한 드레인 메탈(180)은 패키징 공정중 리드프레임에 전기적으로 접속되는 영역이 된다.
여기서, 상기 내부 평탄부(112)는 하나가 구비된 것을 예로 하여 반도체 장치의 제조 방법을 설명하였지만, 도 6에 도시된 바와 같이 두개의 내부 평탄부(112)가 구비된 반도체 장치(200)의 제조 방법도 위와 거의 동일하므로, 이에 대한 제조 방법의 설명은 생략한다.
이상에서 설명한 것은 본 발명에 따른 전력용 반도체 장치 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1은 본 발명의 일실시예에 따른 전력용 반도체 장치를 도시한 평면도이다.
도 2는 도 1의 2-2선 단면도이다.
도 3은 도 1의 3-3선 단면도이다.
도 4는 도 1에 도시된 전력용 반도체 장치에 클립 및 와이어가 본딩된 상태를 도시한 평면도이다.
도 5는 도 4에 도시된 전력용 반도체 장치를 도시한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 전력용 반도체 장치를 도시한 평면도이다.
도 7은 도 6에 도시된 전력용 반도체 장치에 클립 및 와이어가 본딩된 상태를 도시한 평면도이다.
도 8은 본 발명에 따른 전력용 반도체 장치의 제조 방법을 도시한 순서도이다.
도 9a 내지 도 9c는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 반도체 기판 준비 단계를 도시한 평면도 및 단면도이다.
도 10은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 절연막 준비 단계를 도시한 평면도이다.
도 11은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 폴리 형성 단계를 도시한 평면도이다.
도 12는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 이온 주입 단계를 도시한 단면도이다.
도 13은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 제1절연막 형성 단계를 도시한 평면도이다.
도 14는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 게이트 메탈/소스 메탈 형성 단계를 도시한 평면도이다.
도 15는 본 발명에 따른 전력용 반도체 장치의 제조 방법중 제2절연막 형성 단계를 도시한 평면도이다.
도 16은 본 발명에 따른 전력용 반도체 장치의 제조 방법중 드레인 메탈 형성 단계를 도시한 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100; 반도체 장치 110; 반도체 기판
111; 내주연 평탄부 112; 내부 평탄부
113; 트렌치 114; N+ 영역
115; N- 에피텍셜층 116; P 이온 주입 영역
117; N+이온 주입 영역 120; 게이트 절연막
130; 게이트 폴리 140; 제1절연막
150; 게이트 메탈 160; 소스 메탈
170; 제2절연막 180; 드레인 메탈
191; 도전성 클립 192; 도전성 와이어
193; 솔더

Claims (11)

  1. 사각 라인 형태로 내주연 평탄부가 구비되고, 상기 내주연 평탄부중 대향되는 두변을 상호 연결하며 직선 형태로 내부 평탄부가 구비되며, 상기 내부 평탄부를 중심으로 상호 대향되는 영역에 다수의 트렌치가 형성된 반도체 기판;
    상기 내주연 평탄부, 상기 내부 평탄부 및 상기 트렌치에 각각 형성된 게이트 절연막;
    상기 각각의 게이트 절연막 위에 형성된 게이트 폴리;
    상기 내부 평탄부 위의 게이트 폴리 및 상기 트렌치 위의 게이트 폴리 상에 각각 형성된 제1절연막;
    상기 내주연 평탄부와 상기 내부 평탄부 위의 게이트 폴리 위에 형성되어 있되, 상기 내부 평탄부 위의 제1절연막 위에서는 서로 이격되어 형성된 게이트 메탈;
    상기 트렌치 위의 제1절연막 위에 형성되어 있되, 상기 트렌치의 외측 반도체 기판과는 접속되고, 상기 게이트 메탈과는 이격되어 형성된 소스 메탈; 및,
    상기 반도체 기판의 하면에 형성된 드레인 메탈을 포함하고,
    상기 게이트 메탈 및 상기 소스 메탈의 상면과, 상기 게이트 메탈과 상기 소스 메탈 사이에는 제2절연막이 더 형성된 것을 특징으로 하는 전력용 반도체 장치.
  2. 제 1 항에 있어서,
    상기 내부 평탄부 위의 제1절연막 위에서 상기 게이트 메탈은 서로 400~600 ㎛ 이격되어 형성된 것을 특징으로 하는 전력용 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 게이트 메탈은 도전성 와이어가 본딩될 수 있도록 제2절연막을 통하여 일부 영역이 외부로 노출된 것을 특징으로 하는 전력용 반도체 장치.
  5. 제 1 항에 있어서,
    상기 소스 메탈은 도전성 클립이 본딩될 수 있도록 제2절연막을 통하여 일부 영역이 외부로 노출된 것을 특징으로 하는 전력용 반도체 장치.
  6. 제 1 항에 있어서,
    상기 내부 평탄부 위의 이격된 게이트 메탈은 상기 게이트 메탈 하부에 형성된 상기 게이트 폴리를 통하여 상호 전기적으로 연결된 것을 특징으로 하는 전력용 반도체 장치.
  7. 제 1 항에 있어서,
    상기 소스 메탈은 상기 내부 평탄부 위의 제1절연막의 상부에도 형성되어, 상기 내부 평탄부의 양측에 형성된 소스 메탈이 상호 전기적으로 연결된 것을 특징으로 하는 전력용 반도체 장치.
  8. 제 1 항에 있어서,
    상기 내부 평탄부는 상기 내주연 평탄부가 이루는 내측 영역에서 적어도 두개가 이격되어 평행하게 형성된 것을 특징으로 하는 전력용 반도체 장치.
  9. 사각 라인 형태로 내주연 평탄부를 구비하고, 상기 내주연 평탄부중 대향되는 두변을 상호 연결하도록 직선 형태로 내부 평탄부를 구비하며, 상기 내부 평탄부를 중심으로 상호 대향되는 영역에 다수의 트렌치를 형성하여 반도체 기판을 준비하는 반도체 기판 준비 단계;
    상기 내주연 평탄부, 상기 내부 평탄부 및 상기 트렌치에 각각 게이트 절연막을 형성하는 게이트 절연막 형성 단계;
    상기 각각의 게이트 절연막 위에 게이트 폴리를 형성하는 게이트 폴리 형성 단계;
    상기 내부 평탄부 위의 게이트 폴리 및 상기 트렌치 위의 게이트 폴리 상에 각각 제1절연막을 형성하는 제1절연막 형성 단계;
    상기 내주연 평탄부와 상기 내부 평탄부 위의 게이트 폴리 위에 형성하되, 상기 내부 평탄부 위의 제1절연막 위에서는 이격되도록 게이트 메탈을 형성하고,
    상기 트렌치 위의 제1절연막 위에 형성하되, 상기 트렌치 외측의 반도체 기판과는 접속되고, 상기 게이트 메탈과는 이격되도록 소스 메탈을 형성하는 게이트 메탈/소스 메탈 형성 단계;
    상기 게이트 메탈 및 상기 소스 메탈 위에 제2절연막을 형성하되, 상기 게이트 메탈에는 도전성 와이어가 본딩되도록 일부 영역을 개방하고, 상기 소스 메탈에는 도전성 클립이 본딩되도록 일부 영역을 개방하는 제2절연막 형성 단계; 및,
    상기 반도체 기판의 하면에 드레인 메탈을 형성하는 드레인 메탈 형성 단계를 포함하여 이루어진 것을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 제1절연막 형성 단계에서는
    상기 내부 평탄부 위의 제1절연막은 상호간 이격되도록 형성함을 특징으로 하는 전력용 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 반도체 기판 준비 단계는
    상기 내부 평탄부가 상기 내주연 평탄부가 이루는 내측 영역에서 적어도 두개가 이격되어 평행하게 구비되도록 함을 특징으로 하는 전력용 반도체 장치의 제조 방법.
KR1020080106655A 2008-10-29 2008-10-29 전력용 반도체 장치 및 그 제조 방법 KR101014237B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080106655A KR101014237B1 (ko) 2008-10-29 2008-10-29 전력용 반도체 장치 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080106655A KR101014237B1 (ko) 2008-10-29 2008-10-29 전력용 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20100047664A KR20100047664A (ko) 2010-05-10
KR101014237B1 true KR101014237B1 (ko) 2011-02-14

Family

ID=42274600

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080106655A KR101014237B1 (ko) 2008-10-29 2008-10-29 전력용 반도체 장치 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR101014237B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004472A (ko) * 1998-06-30 2000-01-25 김덕중 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
KR20000021268A (ko) * 1998-09-28 2000-04-25 김덕중 트렌치 게이트형 전력용 모스 소자
JP2004266140A (ja) * 2003-03-03 2004-09-24 Denso Corp 半導体装置及びその製造方法
KR20060054139A (ko) * 2004-11-15 2006-05-22 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000004472A (ko) * 1998-06-30 2000-01-25 김덕중 트렌치 게이트 구조의 전력 반도체장치 및 그 제조방법
KR20000021268A (ko) * 1998-09-28 2000-04-25 김덕중 트렌치 게이트형 전력용 모스 소자
JP2004266140A (ja) * 2003-03-03 2004-09-24 Denso Corp 半導体装置及びその製造方法
KR20060054139A (ko) * 2004-11-15 2006-05-22 산요덴키가부시키가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
KR20100047664A (ko) 2010-05-10

Similar Documents

Publication Publication Date Title
US9953969B2 (en) Semiconductor power device having shielded gate structure and ESD clamp diode manufactured with less mask process
US8889514B2 (en) Trench MOSFET having a top side drain
TWI407548B (zh) 積體有感應電晶體的分立功率金屬氧化物半導體場效應電晶體
JP5746699B2 (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイスの製造
US9082845B1 (en) Super junction field effect transistor
US10468402B1 (en) Trench diode and method of forming the same
US20130075809A1 (en) Semiconductor power device with embedded diodes and resistors using reduced mask processes
JP2015039010A (ja) スーパージャンクショントレンチパワーｍｏｓｆｅｔデバイス及びその製造方法
US7915704B2 (en) Schottky diode
JP2011124464A (ja) 半導体装置及びその製造方法
JP2016021547A (ja) 半導体装置の製造方法
TW201340327A (zh) 頂部汲極橫向擴散金屬氧化物半導體、半導體功率元件及其製備方法
JPWO2019049572A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
KR20130024364A (ko) 전력 반도체 소자
JP6941502B2 (ja) 半導体装置および半導体パッケージ
TWI487112B (zh) 半導體裝置及其製造方法
KR20160032654A (ko) 반도체 장치 및 그 제조 방법
WO2022209357A1 (ja) 半導体装置
KR101014237B1 (ko) 전력용 반도체 장치 및 그 제조 방법
TWI684277B (zh) 半導體結構及其製造方法
JP2004273647A (ja) 半導体素子及びその製造方法
JP2012160601A (ja) 半導体装置の製造方法
TWI434388B (zh) 溝槽式功率半導體元件及其製作方法
KR101279199B1 (ko) 반도체 소자 및 이의 제조 방법
US20160218193A1 (en) Semiconductor device with multilayer contact and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130130

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150127

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170201

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180130

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190110

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20200110

Year of fee payment: 10