TWI470797B - 具保護通道的功率電晶體 - Google Patents

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Description

具保護通道的功率電晶體
本發明是關於半導體裝置。
諸如DC-DC轉換器之電壓調節器乃用來提供電子系統穩定的電壓源。轉換電壓調節器(或簡稱「轉換調節器」)已知為有效的DC-DC轉換器。轉換調節器藉由將輸入DC電壓轉換成高頻電壓訊號而產生輸出電壓，並藉由過濾高頻輸入電壓訊號而產生輸出DC電壓。明確地說，轉換調節器包括交換器，用以交替耦合或消除輸入DC電壓源(如電池)與負載(如積體電路)間的耦合。一般包括誘導器和電容器的輸出濾波器係耦合於輸入電壓源與負載之間，以過濾交換器之輸出並因此提供輸出DC電壓。諸如脈衝寬度調變器或脈衝頻率調變器的控制器控制交換器，以維持實質不變的輸出DC電壓。
由於橫向擴散金氧半(LDMOS)電晶體在特徵導通電阻(Rdson )和汲極到源極崩潰電壓(BVd_s )方面的性能衡量結果，其可用於轉換調節器。導通電阻(Rdson )和裝置的長期可靠度又是另一個性能權衡。
參照第1圖，傳統LDMOS電晶體300包括p型基材302，其內形成高壓n型井(HV n-井)304。HV n-井中有具n摻雜之n+區域312、p摻雜之p+區域314與p摻雜之p主體擴散區(p-主體)316的源極區310、具n摻雜之n+區域322與更輕摻雜之n型摻雜汲極(NDD)324的汲極區320、和具閘氧化層332與多晶矽層334的閘極330。
在傳統LDMOS設計中，因形成空乏區來支援高汲極電壓電位，以致於在閘極330下方的NDD中且介於n+區域322與HV n-井304間的區域340會遭受到最大電場。由於區域340在導電時是位於電流路徑中，故已有相當程度的工程努力來縮減此高電阻區。然縮減高電阻區將進一步提高電場梯度及造成高碰撞游離率。故在傳統LDMOS設計中，區域340為關閉時發生裝置崩潰之處。
當區域340發生崩潰時，此區域340會產生大量的電洞和電子。這些載子因具高能量而容易陷入裝置汲極側的閘氧化層內，導致裝置固有特性惡化及影響長期可靠度，例如場效應電晶體(FET)導通電阻降低。避免功率LDMOS裝置內部崩潰的一技術為與LDMOS裝置並聯設置崩潰電壓較小的第二裝置，以強行限制LDMOS裝置的汲極電壓。但此方式需要更複雜的系統、更多的組件數量和更高的成本。
在一態樣中，電晶體包括具p型主體之p型基材、形成於基材的n-井、形成於n-井的源極、形成於n-井且與源極相隔的汲極、供電流從汲極流向源極的通道區、閘極，用以控制位於源極與汲極間的通道區之通道形成、和崩潰區，位於通道區外的高壓n-井。源極包括p摻雜之p-主體、位於p-主體內的p摻雜之p+區域、和位於p-主體內的第一n摻雜之n+區域。汲極包括第二n摻雜之n+區域。崩潰區位於p-主體與基材之p型主體間。通道區具有內部崩潰電壓，崩潰區具有比內部崩潰電壓小的外來崩潰電壓。
在另一態樣中，電晶體包括具p型主體之p型基材、形成於基材的n-井、形成於n-井的源極、形成於n-井且與源極相隔的汲極、供電流從汲極流向源極的通道區、閘極，用以控制位於源極與汲極間的通道區之通道形成、和崩潰區，位於通道區外的高壓n-井。源極包括p摻雜之p-主體、位於p-主體內的p摻雜之p+區域、和位於p-主體內的第一n摻雜之n+區域。汲極包括第二n摻雜之n+區域。崩潰區位於第二n摻雜之n+區域與基材之p型主體間。通道區具有內部崩潰電壓，崩潰區具有比內部崩潰電壓小的外來崩潰電壓。
任一上述態樣的實施例可包括一或多個下列特徵結構。基材上的場氧化物可圍繞n-井及延伸越過部分n-井。場氧化物可延伸越過部分p-主體。汲極可包括n摻雜區域，其圍繞第二n摻雜之n+區域且摻雜更輕。場氧化物可延伸越過部分n摻雜區域。第一n摻雜之n+區域可毗連p+區域。通道可沿著第一方向延伸，崩潰區沿著垂直第一方向的第二方向延伸。內部崩潰電壓比外來崩潰電壓大不超過約10%。內部崩潰電壓比外來崩潰電壓大約1-2伏特。汲極可為分散式汲極，具有複數個各自包括第二n摻雜之n+區域的汲極區，閘極可包括複數個閘線，用以控制介於源極與汲極區間的複數個空乏區。源極可為分散式源極，具有複數個各自包括p-主體、p+區域和第二n摻雜之n+區域的源極區，閘極可包括複數個閘線，用以控制介於源極區與汲極間的複數個空乏區。
在又一態樣中，電晶體包括基材、形成於基材的井、汲極，包括植入井中的第一雜質區、源極，包括植入井中的第二雜質區且與第一雜質區相隔、供電流從汲極流向源極的通道、和閘極，用以控制介於源極與汲極間的空乏區。通道具有內部崩潰電壓，井、汲極和源極係配置成提供比內部崩潰電壓小的外來崩潰電壓，使崩潰得以發生在位於通道外且鄰接汲極或源極之井內的崩潰區。
實施例可包括一或多個下列特徵結構。汲極可為分散式汲極，具有複數個各自包括第一雜質區的汲極區，源極可為分散式源極，具有複數個各自包括第二雜質區的源極區，閘極可包括複數個閘線，用以控制介於源極區與汲極區間的複數個空乏區。複數個汲極和複數個源極可間隔排成多個行列。各行列可沿著第一方向延伸，高壓井中的崩潰區可沿著垂直第一方向的第二方向延伸。井中的崩潰區可設在各行列末端。汲極可為分散式汲極，具有複數個各自包括第一雜質區的汲極區，閘極可包括複數個閘線，用以控制介於源極與汲極區間的複數個空乏區。源極可為分散式源極，具有複數個各自包括第二雜質區的源極區，閘極可包括複數個閘線，用以控制介於源極區與汲極間的複數個空乏區。基材可為p型基材，井可為n型井。第一雜質區可為n摻雜之n+區域，第二雜質區為n摻雜之n+區域。源極可包括p摻雜之p+區域。源極可包括p摻雜之p-主體、第一雜質區和形成於p-主體內的p摻雜之p+區域。高壓井中的崩潰區可鄰接p-主體。汲極可包括n摻雜區域，其圍繞第二n摻雜之n+區域且摻雜更輕。基材上的場氧化物可圍繞n-井及延伸越過部分p-主體。基材上的場氧化物可圍繞高壓井及延伸越過部分高壓井。內部崩潰電壓比外來崩潰電壓大不超過約10%。內部崩潰電壓比外來崩潰電壓大約1-2伏特。閘極可包括第一導電區和電性隔離且獨立偏壓自第一導電區的第二導電區，第一導電區控制在源極的p-主體上之通道形成，第二導電區控制內部崩潰區的電位。
在再一態樣中，製造電晶體的方法包括選擇電晶體之源極和汲極中雜質區的尺寸和濃度、選擇n-井的n-井濃度，源極和汲極將形成於n-井中、選擇源極與汲極之雜質區間的距離、從尺寸、濃度、距離和n-井濃度，決定介於源極與汲極間之通道的內部崩潰電壓、以及選擇延伸越過源極的部分n-井的寬度，使部分之n-井的外來崩潰電壓比內部崩潰電壓小。
實施例可包括一或多個下列特徵結構。基材可植入具選定尺寸和濃度的雜質區，及植入具選定n-井濃度和寬度的n-井。
實施例可包括一或多個下列特徵結構。當崩潰發生時，碰撞游離產生的電子電洞對可遠離內部通道區。如此，FET導通電阻不需因突如其來的崩潰而降低。此法不會犧牲重要的矽區域。
一或多個實施例將配合所附圖式詳述於下。其他特徵、目的和優點在參閱說明書、圖式和後附申請專利範圍後，將變得更清楚易懂。
大體而言，本文是關於具有固有的自我保護能力的功率裝置。即，裝置設計成當崩潰發生時，碰撞游離產生的電子電洞對將遠離內部通道區(從汲極之n+區域到源極之n+/p+區域的直接電流路徑)。
大體而言，功率裝置是利用功率LDMOS並非一維應用裝置的事實。特別地，裝置可設計讓通道依循第一路徑(如沿著第一方向)，且沿著第二方向發生崩潰(如沿著垂直的第二方向)。
第2圖為LDMOS裝置100的平面圖。LDMOS電晶體100包括P型基材102，其內形成高壓n型井(HV n-井)104。HV n-井中有由閘極130隔開的源極區110和汲極區120。源極區110沿著閘極延伸的長度LS大於其垂直方向的寬度WS。同樣地，汲極區120沿著閘極延伸的長度LD大於其垂直方向的寬度WD。尺寸可從重摻雜區域的邊界算起。
源極區110和汲極區120可間隔排成多個行列，各行列被閘極130隔開。雖然只繪示一汲極區120，但圖案也可重複配置一個以上的汲極區120。同樣地，雖然只繪示二源極區110，但圖案也可重複配置二個以上的源極區110。又，單一源極區110的對側可配置二汲極區120。運作時，電流經由沿著閘極長度延伸的通道從汲極流向源極(如箭頭所指)。在一些實施例中，源極區的長度等於汲極區的長度。
第3A圖為與源極與汲極區寬度平行的截面圖。每一閘極130包括閘氧化層132和導電層134(如多晶矽層)於閘氧化層132上。在一些實施例中，閘氧化層包括靠近相鄰汲極區120的較厚區域、和靠近相鄰源極區110的較薄區域。各閘極連接共通控制電壓。
源極區110包括n摻雜之n+區域112、p摻雜之p+區域114和p摻雜之p-主體擴散區(p-主體)116。p-主體116圍繞n+區域112和p+區域114。n+區域112毗連p+區域114，且n+區域接近汲極區120。p-主體116的雜質濃度低於p+區域114。p-主體116和n+區域112(如於氧化物側壁前植入的斜線區)在閘氧化層132下方延伸，p-主體比n+區域延伸更遠。上金屬層的接觸墊136(參見第2圖)電性連接n+區域112和p+區域114。在一些實施例中，個別接觸墊同時接觸n+區域112和p+區域114。
汲極區120包括n摻雜之n+區域122和更輕摻雜之n型摻雜汲極(NDD)124。NDD 124圍繞n+區域122。NDD在閘氧化層132下方延伸。上金屬層的接觸墊138(參見第2圖)電性連接n+區域122。
HV n-井104的雜質濃度低於n+區域112、122和NDD 124。
第3B圖為與源極長度平行的局部截面圖，例如與通過p+區域114的閘線平行。p-主體116在平行閘線的方向上比p+區域114延伸更遠。同樣地，HV n-井104在平行閘線的方向上比p-主體116延伸更遠。
主動區外的部分基材由場氧化物150覆蓋。p-主體116和HV n-井104在鄰近源極區110的場氧化物150下方延伸。場氧化物150可完全圍住HV n-井104。雖未繪示，但導電接觸點可設置直接接觸p型基材102，以於場氧化物150更遠處做為基材電極。
如圖所示，終止區140包括一部分的HV n-井104，其夾設在p-主體116與p型基材102之間。由於其位於源極區110的側邊(鄰接閘極130的邊緣對面)，故此區域不當作通道。
第3C圖為與汲極長度平行的局部截面圖，例如與通過n+區域122的閘線平行。NDD 124在平行閘線的方向上比n+區域122延伸更遠。同樣地，HV n-井104在平行閘線的方向上比NDD 124延伸更遠。
如上所述，主動區外的部分基材由場氧化物150覆蓋。NDD 124和HV n-井104在鄰近汲極區120的場氧化物150下方延伸。
如圖所示，終止區142包括一部分的HV n-井104，其夾設在NDD 124與p型基材102之間。由於其位於汲極區120的側邊(鄰接閘極130的邊緣對面)，故此區域不當作通道。
裝置設計使得汲極到主體的外來崩潰電壓(如沿著3B-3B截面，從主體至基材之p型主體)略比裝置的內部崩潰電壓(如沿著3A-3A截面，通過通道)小。HV n-井104在p-主體116與p型基材102間的寬度(WHV)、和不同雜質區的濃度可選擇使終止區140的崩潰電壓小於通道的崩潰電壓。或者或此外，HV n-井104在NDD 124與p型基材102間的寬度(WHV)、和不同雜質區的濃度可選擇使終止區142的崩潰電壓小於通道的崩潰電壓，以致外來崩潰電壓(如沿著3C-3C截面，從NDD至基材之p型主體)略比裝置的內部崩潰電壓小。如此，當崩潰發生時，碰撞游離產生的電子電洞對將遠離內部通道區。故FET導通電阻不再因突如其來的崩潰而降低。
此外，儘管第3B及3C圖繪示崩潰區140、142分別設在源極和汲極側當作陣列中最外面的源極或汲極區，其配置垂直閘線，然崩潰區亦可形成在源極或汲極側，其配置平行閘線134，但更遠離閘極和相關通道。
按照初級評估，外來路徑與內部路徑間的崩潰電壓差(ΔBV)可由崩潰事件之最大電流與外來崩潰路徑之串聯電阻的乘積判定。崩潰電壓差(ΔBV)可選擇小於外來崩潰電壓的10%。例如，若裝置之崩潰電壓為約30伏特，則植入區域的濃度和尺寸可選擇讓外來崩潰電壓為約30伏特，內部崩潰電壓為約32伏特。此新的裝置設計方法可達到裝置自我保護之目的，雖然稍微損失崩潰電壓值的ΔBV(1-2伏特)，但不會犧牲重要的矽面積。
達成內部與外來崩潰電壓差的方法實例將說明於下。利用熟知的功率LDMOS設計方式，可調整內部崩潰電壓成預定崩潰值。藉由改變置於二相同電位之p型區域間的高壓n-井寬度，可將此特殊裝置結構的外來崩潰電壓調整成預定崩潰電壓減去ΔBV的值。
第4圖繪示另一實施例，其中各閘極130包括二電性隔離之閘極130a、130b，其偏壓成不同電位。每一閘極130a、130b包括閘氧化層132和導電層134(如多晶矽層)於閘氧化層132上。閘極130a、130b可平行延伸。靠近源極區110的閘極130a設在突出n+區域112的部分p-主體116上，而可通過p-主體116控制通道形成。靠近汲極的閘極130b設在伸出n+區域122的部分NDD 124和其餘通道部分(除了HV n-井104外，其可未經摻雜)上，而可控制內部崩潰區的電壓電位。故選擇閘極130a、130b上的電壓可挑選崩潰電壓值和崩潰位置。
本發明已以一些實施例揭露如上。然應理解在不脫離本發明之精神和範圍內，其當可作各種之更動與潤飾。例如，雖然在此是敘述p型主體和p型基材，但p型基材當可以其他可用之p型植入代替。因此，其他實施例亦落在後附申請專利範圍所界定之範圍內。
100．．．電晶體
102．．．基材
104．．．井
110．．．源極區
112、114、122．．．區域
116．．．主體
120．．．汲極區
124．．．汲極
130、130a、130b．．．閘極
132．．．閘氧化層
134．．．導電層
136、138．．．接觸墊
140、142．．．終止區/崩潰區
150．．．場氧化物
300．．．電晶體
302．．．基材
304．．．井
310．．．源極區
312、314、322、340．．．區域
320．．．汲極區
324．．．汲極
330．．．閘極
332．．．閘氧化層
334．．．多晶矽層
第1圖為傳統LDMOS電晶體的截面圖。
第2圖為LDMOS電晶體之一實施例的平面圖。
第3A、3B及3C圖為第2圖LDMOS電晶體的截面圖。
第4圖為LDMOS電晶體之另一實施例的截面圖。
各圖中相同的元件符號代表相似的元件。
102．．．基材
104．．．井
110．．．源極區
112、114、122．．．區域
116．．．主體
120．．．汲極區
124．．．汲極
130．．．閘極
134．．．導電層
136、138．．．接觸墊

Claims (55)

  1. 一種電晶體，包含：一p型基材，具有一p型主體；一n-井，形成於該基材中；一源極，形成於該n-井中且包括：一p摻雜之p-主體；一p摻雜之p+區域，位於該p-主體內；以及一第一n摻雜之n+區域，位於該p-主體內；一汲極，形成於該n-井中且與該源極相隔開，該汲極包括一第二n摻雜之n+區域；一通道區，供電流從該汲極流向該源極，該通道區具有一內部崩潰電壓(intrinsic breakdown voltage)；一閘極，用以控制位於該源極與該汲極之間的該通道區中之通道形成；以及一崩潰區，位於該通道區外且位於該p-主體與該基材之該p型主體之間的該n-井中，其中該崩潰區與該通道區的摻雜(doping)與尺寸(dimensions)之設計，會使得該崩潰區的一外來(extrinsic)崩潰電壓比該內部崩潰電壓小。
  2. 如申請專利範圍第1項所述之電晶體，更包含一場氧化物，位於該基材上且圍繞該n-井及延伸越過一部分的該n-井。
  3. 如申請專利範圍第2項所述之電晶體，其中該場氧化物延伸越過一部分的該p-主體。
  4. 如申請專利範圍第1項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大不超過約10%。
  5. 如申請專利範圍第1項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大約1-2伏特。
  6. 如申請專利範圍第1項所述之電晶體，其中該汲極包含一n摻雜區域，該n摻雜區域圍繞該第二n摻雜之n+區域且比該第二n摻雜之n+區域更少量地摻雜。
  7. 如申請專利範圍第1項所述之電晶體，其中該第一n摻雜之n+區域毗連(abut)該p+區域。
  8. 如申請專利範圍第1項所述之電晶體，其中該通道區沿著一第一方向而延伸，該崩潰區沿著垂直於該第一方向的一第二方向而延伸。
  9. 如申請專利範圍第1項所述之電晶體，其中該汲極為一分散式汲極，具有複數個各自包括該第二n摻雜之n+區域的汲極區，且該閘極包括複數個閘線，用以控制位於該源極與該些汲極區之間的複數個空乏區。
  10. 如申請專利範圍第1項所述之電晶體，其中該源極為一分散式源極，具有複數個各自包括該p-主體、該p+區域和該第一n摻雜之n+區域的源極區，且該閘極包括複數個閘線，用以控制位於該些源極區與該汲極之間的複數個空乏區。
  11. 一種電晶體，包含：一p型基材，具一p型主體；一n-井，形成於該基材中；一源極，形成於該n-井中且包括：一p摻雜之p-主體；一p摻雜之p+區域，位於該p-主體內；以及一第一n摻雜之n+區域，位於該p-主體內；一汲極，形成於該n-井中且與該源極相隔開，該汲極包括一第二n摻雜之n+區域；一通道區，供電流從該汲極流向該源極，該通道區具有一內部崩潰電壓；一閘極，用以控制位於該源極與該汲極之間的該通道區中之通道形成；以及一崩潰區，位於該通道區外且位於該第二n摻雜之n+區域與該基材之該p型主體之間的該n-井中，其中該崩潰區與該通道區的摻雜與尺寸之設計，會使得該崩潰區的一外來崩潰電壓比該內部崩潰電壓小。
  12. 如申請專利範圍第11項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大不超過約10%。
  13. 如申請專利範圍第11項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大約1-2伏特。
  14. 如申請專利範圍第11項所述之電晶體，更包含一場氧化物，位於該基材上且圍繞該n-井及延伸越過一部分的該n-井。
  15. 如申請專利範圍第14項所述之電晶體，其中該汲極包含一n摻雜區域，該n摻雜區域圍繞該第二n摻雜之n+區域且比該第二n摻雜之n+區域更少量地摻雜。
  16. 如申請專利範圍第15項所述之電晶體，其中該場氧化物延伸越過一部分的該n摻雜區域。
  17. 如申請專利範圍第11項所述之電晶體，其中該第一n摻雜之n+區域毗連該p+區域。
  18. 如申請專利範圍第11項所述之電晶體，其中該通道區沿著一第一方向而延伸，該崩潰區沿著垂直於該第一方向的一第二方向而延伸。
  19. 如申請專利範圍第11項所述之電晶體，其中該汲極為一分散式汲極，具有複數個各自包括該第二n摻雜之n+區域的汲極區，且該閘極包括複數個閘線，用以控制位於該源極與該些汲極區之間的複數個空乏區。
  20. 如申請專利範圍第11項所述之電晶體，其中該源極為一分散式源極，具有複數個各自包括該p-主體、該p+區域和該第一n摻雜之n+區域的源極區，且該閘極包括複數個閘線，用以控制位於該些源極區與該汲極之間的複數個空乏區。
  21. 一種電晶體，包含：一基材；一井，形成於該基材中；一汲極，包括植入於該井中的一第一雜質區；一源極，包括植入於該井中且與該第一雜質區相隔開的一第二雜質區；一通道，供電流從該汲極流向該源極，該通道具有一內部崩潰電壓；以及一閘極，用以控制位於該源極與該汲極之間的一空乏區；一崩潰區，該崩潰區係在該井中，該井中的該崩潰區係位於該通道外且鄰接於該汲極或該源極，其中該井、該汲極和該源極的摻雜與尺寸被配置成，會使得該崩潰區 的一外來崩潰電壓比該內部崩潰電壓小，以便崩潰的發生係在位於該通道外且鄰接於該汲極或該源極的該井中的該崩潰區中。
  22. 如申請專利範圍第21項所述之電晶體，其中該汲極為一分散式汲極，具有複數個各自包括該第一雜質區的汲極區，該源極為一分散式源極，具有複數個各自包括該第二雜質區的源極區，且該閘極包括複數個閘線，用以控制位於該些源極區與該些汲極區之間的複數個空乏區。
  23. 如申請專利範圍第22項所述之電晶體，其中該些複數個汲極區和該些複數個源極區以交錯列(alternating rows)的方式來排列。
  24. 如申請專利範圍第23項所述之電晶體，其中該些列沿著一第一方向而延伸，該崩潰區沿著垂直於該第一方向的一第二方向而延伸。
  25. 如申請專利範圍第23項所述之電晶體，其中該井中的該崩潰區係在該些列的一端(end)。
  26. 如申請專利範圍第21項所述之電晶體，其中該汲極為一分散式汲極，具有複數個各自包括該第一雜質區的 汲極區，且該閘極包括複數個閘線，用以控制位於該源極與該些汲極區之間的複數個空乏區。
  27. 如申請專利範圍第21項所述之電晶體，其中該源極為一分散式源極，具有複數個各自包括該第二雜質區的源極區，且該閘極包括複數個閘線，用以控制位於該些源極區與該汲極之間的複數個空乏區。
  28. 如申請專利範圍第21項所述之電晶體，其中該基材為一p型基材，該井為一n型井。
  29. 如申請專利範圍第28項所述之電晶體，其中該第一雜質區為一第一n摻雜之n+區域，且該第二雜質區為一第二n摻雜之n+區域。
  30. 如申請專利範圍第29項所述之電晶體，其中該源極包含一p摻雜之p+區域。
  31. 如申請專利範圍第30項所述之電晶體，其中該源極包含一p摻雜之p-主體，該第二雜質區和該p摻雜之p+區域形成於該p-主體內。
  32. 如申請專利範圍第31項所述之電晶體，其中該崩潰區鄰接於該p-主體。
  33. 如申請專利範圍第31項所述之電晶體，其中該汲極包含一n摻雜區域，該n摻雜區域圍繞該第一n摻雜之n+區域且比該第一n摻雜之n+區域更少量地摻雜。
  34. 如申請專利範圍第31項所述之電晶體，更包含一場氧化物，位於該基材上且圍繞該n型井及延伸越過一部分的該p-主體。
  35. 如申請專利範圍第21項所述之電晶體，更包含一場氧化物，位於該基材上且圍繞該井及延伸越過一部分的該井。
  36. 如申請專利範圍第21項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大不超過約10%。
  37. 如申請專利範圍第21項所述之電晶體，其中該內部崩潰電壓比該外來崩潰電壓大約1-2伏特。
  38. 如申請專利範圍第21項所述之電晶體，其中該閘極包含一第一導電區和電性隔離且獨立偏壓自該第一導電區的一第二導電區，該第一導電區控制在該源極中的一p-主體上之通道形成，該第二導電區控制在內部崩潰的區域中的一電位。
  39. 一種製造一電晶體的方法，包含以下步驟：選擇用於該電晶體之一源極和一汲極中的雜質區的尺寸和濃度(concentrations)；選擇一n-井的一n-井濃度，該源極和該汲極將形成於該n-井中；選擇該源極與該汲極之該些雜質區之間的一距離；從該些尺寸、該些濃度、該距離和該n-井濃度，來決定位於該源極與該汲極之間之一通道區的一內部崩潰電壓；以及選擇有延伸越過該源極的一部分的該n-井的一寬度，以提供會使得具有比該內部崩潰電壓小的一外來崩潰電壓的該部分的該n-井。
  40. 如申請專利範圍第39項所述之方法，更包含以下步驟：(i)將該基材植入具有該些選擇的尺寸和濃度的該些雜質區、以及(ii)將該基材植入具有該選擇的n-井濃度和寬度的該n-井。
  41. 如申請專利範圍第40項所述之方法，其中該基材具有一p型主體，且將該基材植入該些雜質區的步驟包含以下步驟：(i)在一源極區中植入一p摻雜之p-主體、(ii)在該p-主體內植入一p摻雜之p+區域、(iii)在該p-主體內植入一第一n摻雜之n+區域、及(iv)在一汲極區中植 入一第二n摻雜之n+區域。
  42. 如申請專利範圍第41項所述之方法，其中該部分的該n-井係位於該通道區外且位於該p-主體與該基材之該p型主體之間。
  43. 如申請專利範圍第41項所述之方法，其中該部分的該n-井係位於該通道區外且位於該第二n摻雜之n+區域與該基材之該p型主體之間。
  44. 如申請專利範圍第41項所述之方法，包含以下步驟：形成一閘極，以控制位於該源極與該汲極之間的該通道區中之通道形成。
  45. 如申請專利範圍第41項所述之方法，包含以下步驟：沉積(deposit)一場氧化物於該基材上且圍繞該n-井及延伸越過一部分的該n-井。
  46. 如申請專利範圍第45項所述之方法，其中該場氧化物係被沉積以延伸越過一部分的該p-主體。
  47. 如申請專利範圍第44項所述之方法，其中將該基材植入該些雜質區的步驟包含以下步驟：(i)形成該汲極如同具有複數個各自包括第一雜質區的汲極區的一分散式 汲極、及(ii)形成該源極如同具有複數個各自包括第二雜質區的源極區的一分散式源極，及其中形成該閘極之步驟包含以下步驟：形成複數個閘線，以控制位於該些源極區與該些汲極區之間的複數個空乏區。
  48. 如申請專利範圍第47項所述之方法，包含以下步驟：形成以交錯列的方式來排列的該些複數個汲極區和該些複數個源極區。
  49. 如申請專利範圍第48項所述之方法，其中該些列沿著一第一方向而延伸，且該部分的該n-井沿著垂直於該第一方向的一第二方向而延伸。
  50. 如申請專利範圍第48項所述之方法，其中該部分的該n-井係在該些列的一端。
  51. 如申請專利範圍第41項所述之方法，其中將該基材植入該些雜質區的步驟包含以下步驟：在該汲極中植入一n摻雜區域，該n摻雜區域圍繞該第二n摻雜之n+區域且比該第二n摻雜之n+區域更少量地摻雜。
  52. 如申請專利範圍第51項所述之方法，其中該第一n摻雜之n+區域係被沉積以毗連該p+區域。
  53. 如申請專利範圍第41項所述之方法，包含以下步驟：植入該些雜質區，會使得該通道區沿著一第一方向而延伸，且該部分沿著垂直於該第一方向的一第二方向而延伸。
  54. 如申請專利範圍第39項所述之方法，其中該些尺寸、該些濃度、該距離和該寬度的選擇，會使得該內部崩潰電壓比該外來崩潰電壓大不超過約10%。
  55. 如申請專利範圍第39項所述之方法，其中該些尺寸、該些濃度、該距離和該寬度的選擇，會使得該內部崩潰電壓比該外來崩潰電壓大約1-2伏特。
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