JP3255186B2 - 保護装置と固体撮像素子 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Description
【０００１】
【産業上の利用分野】本発明は、保護装置、特にＣＣＤ
型固体撮像素子等の能動部でポテンシャルシフト等を含
めた破壊を生ぜさせないように例えばバイポーラトラン
ジスタからなる保護素子を保護を必要とする部分毎に設
けた保護装置と、それを能動部に設けた固体撮像素子に
関する。
型固体撮像素子等の能動部でポテンシャルシフト等を含
めた破壊を生ぜさせないように例えばバイポーラトラン
ジスタからなる保護素子を保護を必要とする部分毎に設
けた保護装置と、それを能動部に設けた固体撮像素子に
関する。
【０００２】
【従来の技術】図５（Ａ）はＣＣＤ型縦型オーバーフロ
ードレイン構造固体撮像素子の複数の部分を複数の保護
素子によって保護する保護装置の一部分を示す回路図で
ある。図面において、Ｔ１、Ｔ２、Ｔ３は端子（入力端
子）、Ｌｃ１は１つの容量負荷（例えば転送レジスタの
ゲート等）、Ｌｊはジャンクション負荷（例えば水平レ
ジスタのリセットドレイン）、Ｌｃ２は他の容量負荷
（ゲート負荷）である。その動作電圧Ａ１〜Ａ３、動作
電圧の最高値ａ１、ａ２、ａ３、破壊電圧（耐圧）Ｄ１
〜Ｄ３は図５（Ｂ）に示すように異なる。
ードレイン構造固体撮像素子の複数の部分を複数の保護
素子によって保護する保護装置の一部分を示す回路図で
ある。図面において、Ｔ１、Ｔ２、Ｔ３は端子（入力端
子）、Ｌｃ１は１つの容量負荷（例えば転送レジスタの
ゲート等）、Ｌｊはジャンクション負荷（例えば水平レ
ジスタのリセットドレイン）、Ｌｃ２は他の容量負荷
（ゲート負荷）である。その動作電圧Ａ１〜Ａ３、動作
電圧の最高値ａ１、ａ２、ａ３、破壊電圧（耐圧）Ｄ１
〜Ｄ３は図５（Ｂ）に示すように異なる。
【０００３】Ｑ１1 、Ｑ１2 、Ｑ１3 は上記負荷部を保
護するバイポーラ保護トランジスタであり、各保護トラ
ンジスタＱ１1 、Ｑ１2 、Ｑ１3 のコレクタは縦型オー
バーフロードレイン構造のＣＣＤ型固体撮像素子のｎ型
基板により構成されており、接地レベルになっている。
また、ベースはｎ型基板上に形成されたｐウェルにより
構成され、例えば−９Ｖの電位が与えられている。そし
て、各保護トランジスタＱ１1 、Ｑ１2 、Ｑ１3 のエミ
ッタは保護しようとする負荷の反接地側の端子に接続さ
れている。従来において、保護トランジスタＱ１1 、Ｑ
１2 、Ｑ１3 は全く同じ特性であり、降伏電圧Ｂも図５
（Ｂ）に示すように全く同じであった。
護するバイポーラ保護トランジスタであり、各保護トラ
ンジスタＱ１1 、Ｑ１2 、Ｑ１3 のコレクタは縦型オー
バーフロードレイン構造のＣＣＤ型固体撮像素子のｎ型
基板により構成されており、接地レベルになっている。
また、ベースはｎ型基板上に形成されたｐウェルにより
構成され、例えば−９Ｖの電位が与えられている。そし
て、各保護トランジスタＱ１1 、Ｑ１2 、Ｑ１3 のエミ
ッタは保護しようとする負荷の反接地側の端子に接続さ
れている。従来において、保護トランジスタＱ１1 、Ｑ
１2 、Ｑ１3 は全く同じ特性であり、降伏電圧Ｂも図５
（Ｂ）に示すように全く同じであった。
【０００４】次に、保護トランジスタによる保護動作に
ついて説明する。端子Ｔが低い電位になったときは保護
トランジスタのエミッタ・ベースが順方向電圧を受けて
オン状態になり、保護トランジスタにコレクタ電流が流
れ、この電流により端子Ｔのそれ以上の電位低下を防止
する。従って、これによって端子Ｔが異常に電位低下す
ることによる負荷の破壊を防止することができる。次
に、端子Ｔの電位が異常に高くなると保護トランジスタ
のエミッタ・ベース間にその降伏電圧を越える逆方向電
圧が加わることになる。すると、エミッタ・ベース間接
合は降伏して端子側からエミッタ・ベースを経て電流が
流れることになり、この電流によって端子Ｔの降伏電圧
以上の電位上昇を防止することができ、異常に高い電圧
による負荷の破壊を防止することができる。
ついて説明する。端子Ｔが低い電位になったときは保護
トランジスタのエミッタ・ベースが順方向電圧を受けて
オン状態になり、保護トランジスタにコレクタ電流が流
れ、この電流により端子Ｔのそれ以上の電位低下を防止
する。従って、これによって端子Ｔが異常に電位低下す
ることによる負荷の破壊を防止することができる。次
に、端子Ｔの電位が異常に高くなると保護トランジスタ
のエミッタ・ベース間にその降伏電圧を越える逆方向電
圧が加わることになる。すると、エミッタ・ベース間接
合は降伏して端子側からエミッタ・ベースを経て電流が
流れることになり、この電流によって端子Ｔの降伏電圧
以上の電位上昇を防止することができ、異常に高い電圧
による負荷の破壊を防止することができる。
【０００５】
【発明が解決しようとする課題】ところで、従来におい
ては被保護負荷の耐圧、動作電圧の差異に無関係に同じ
降伏電圧Ｂの保護トランジスタＱ１1 〜Ｑ１3 によって
保護していた。そのため、耐圧、動作電圧に対応して最
適な保護をすることが不可能で、例えば図５（Ｂ）にお
ける１及び２のケースのように破壊マージンＥ１、Ｅ２
が充分でないというような不都合が生じる。かといっ
て、各保護トランジスタＱ１1 〜Ｑ１3 の降伏電圧Ｂを
一律に下げると、図５（Ｂ）の３のケースの場合には動
作電圧の最高値ａ３に近づいて安定動作に支障をきたす
虞れがある。特に、保護トランジスタの降伏電圧Ｂは生
産によりバラツキＣが生じるので、そのバラツキＣをも
考慮するとマージンが益々小さくなるので、確実な保
護、動作の安定性の確保を図ることが難しく、従って、
耐圧、動作電圧の違いに無関係に同じ降伏電圧の保護ト
ランジスタＢによって保護することには無視できない問
題があったのである。
ては被保護負荷の耐圧、動作電圧の差異に無関係に同じ
降伏電圧Ｂの保護トランジスタＱ１1 〜Ｑ１3 によって
保護していた。そのため、耐圧、動作電圧に対応して最
適な保護をすることが不可能で、例えば図５（Ｂ）にお
ける１及び２のケースのように破壊マージンＥ１、Ｅ２
が充分でないというような不都合が生じる。かといっ
て、各保護トランジスタＱ１1 〜Ｑ１3 の降伏電圧Ｂを
一律に下げると、図５（Ｂ）の３のケースの場合には動
作電圧の最高値ａ３に近づいて安定動作に支障をきたす
虞れがある。特に、保護トランジスタの降伏電圧Ｂは生
産によりバラツキＣが生じるので、そのバラツキＣをも
考慮するとマージンが益々小さくなるので、確実な保
護、動作の安定性の確保を図ることが難しく、従って、
耐圧、動作電圧の違いに無関係に同じ降伏電圧の保護ト
ランジスタＢによって保護することには無視できない問
題があったのである。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、耐圧、動作電圧が異なる被保護部に
対して最適に保護できるようにすることを目的とする。
されたものであり、耐圧、動作電圧が異なる被保護部に
対して最適に保護できるようにすることを目的とする。
【０００７】
【課題を解決するための手段】請求項１の保護装置は、
耐圧及び／又は動作電圧が異なる複数の被保護部に対応
してそれを保護するバイポーラトランジスタからなる保
護素子が設けられ、該各保護素子は自己と対応する被保
護部の耐圧と動作電圧に応じて互いにベース電極取り出
し領域・エミッタ間の間隔が異ならしめられて降伏電圧
が異ならしめられてなることを特徴とする。請求項２の
固体撮像素子は、請求項１の保護装置を能動部に設けて
なることを特徴とする。
耐圧及び／又は動作電圧が異なる複数の被保護部に対応
してそれを保護するバイポーラトランジスタからなる保
護素子が設けられ、該各保護素子は自己と対応する被保
護部の耐圧と動作電圧に応じて互いにベース電極取り出
し領域・エミッタ間の間隔が異ならしめられて降伏電圧
が異ならしめられてなることを特徴とする。請求項２の
固体撮像素子は、請求項１の保護装置を能動部に設けて
なることを特徴とする。
【０００８】
【作用】請求項１の保護装置によれば、バイポーラトラ
ンジスタからなる各保護素子は自己が保護する被保護部
の耐圧と動作電圧に応じた降伏電圧を有するようベース
電極取り出し領域・エミッタ間の間隔が異ならしめられ
ているので、各被保護部がその耐圧と動作電圧に応じて
最適に保護されるようにでき、確実な保護、動作の安定
性の確保ができる。請求項２の固体撮像素子によれば、
能動部に請求項１の保護装置を設けたので、能動部の保
護を要する素子、負荷等をその保護装置により各被保護
部毎にその耐圧と動作電圧に応じて最適に保護すること
ができ、確実な保護、動作の安定性の確保ができる。
ンジスタからなる各保護素子は自己が保護する被保護部
の耐圧と動作電圧に応じた降伏電圧を有するようベース
電極取り出し領域・エミッタ間の間隔が異ならしめられ
ているので、各被保護部がその耐圧と動作電圧に応じて
最適に保護されるようにでき、確実な保護、動作の安定
性の確保ができる。請求項２の固体撮像素子によれば、
能動部に請求項１の保護装置を設けたので、能動部の保
護を要する素子、負荷等をその保護装置により各被保護
部毎にその耐圧と動作電圧に応じて最適に保護すること
ができ、確実な保護、動作の安定性の確保ができる。
【０００９】
【実施例】以下、本発明保護装置を図示実施例に従って
詳細に説明する。図１（Ａ）、（Ｂ）は本発明保護装置
の一つの実施例を示すもので、（Ａ）は回路図、（Ｂ）
は電位関係説明図、図２は本実施例の一つの保護トラン
ジスタを示す断面図である。本実施例は、図５に示す従
来例とは、各保護トランジスタの降伏電圧が被保護部の
動作電圧、降伏電圧に応じて異ならしめられているとい
う点で異なっているが、それ以外の点では共通し、共通
する点については既に説明済みなので説明は省略し、異
なっている点についてのみ説明する。
詳細に説明する。図１（Ａ）、（Ｂ）は本発明保護装置
の一つの実施例を示すもので、（Ａ）は回路図、（Ｂ）
は電位関係説明図、図２は本実施例の一つの保護トラン
ジスタを示す断面図である。本実施例は、図５に示す従
来例とは、各保護トランジスタの降伏電圧が被保護部の
動作電圧、降伏電圧に応じて異ならしめられているとい
う点で異なっているが、それ以外の点では共通し、共通
する点については既に説明済みなので説明は省略し、異
なっている点についてのみ説明する。
【００１０】Ｑ１、Ｑ２、Ｑ３は容量負荷Ｌｃ１、接合
負荷Ｌｊ、容量負荷Ｌｃ２を保護する保護トランジスタ
で、１は保護トランジスタＱ１により容量負荷Ｌｃ１を
保護する保護回路、２は保護トランジスタＱ２により接
合負荷Ｌｊを保護する保護回路、３は保護トランジスタ
Ｑ３により容量負荷Ｌｃ２を保護する保護回路である。
そして、各負荷Ｌｃ１、Ｌｊ、Ｌｃ２の動作電圧、耐圧
は、図１（Ｂ）に示すように、従来の場合［図５（Ｂ）
参照］と同じであるが、保護トランジスタＱ１、Ｑ２、
Ｑ３の降伏電圧Ｂ１、Ｂ２、Ｂ３は図１（Ｂ）に示すよ
うに負荷Ｌｃ１、Ｌｊ、Ｌｃ２の動作電圧、耐圧に応じ
て異ならしめられている。
負荷Ｌｊ、容量負荷Ｌｃ２を保護する保護トランジスタ
で、１は保護トランジスタＱ１により容量負荷Ｌｃ１を
保護する保護回路、２は保護トランジスタＱ２により接
合負荷Ｌｊを保護する保護回路、３は保護トランジスタ
Ｑ３により容量負荷Ｌｃ２を保護する保護回路である。
そして、各負荷Ｌｃ１、Ｌｊ、Ｌｃ２の動作電圧、耐圧
は、図１（Ｂ）に示すように、従来の場合［図５（Ｂ）
参照］と同じであるが、保護トランジスタＱ１、Ｑ２、
Ｑ３の降伏電圧Ｂ１、Ｂ２、Ｂ３は図１（Ｂ）に示すよ
うに負荷Ｌｃ１、Ｌｊ、Ｌｃ２の動作電圧、耐圧に応じ
て異ならしめられている。
【００１１】具体的には、降伏電圧Ｂ１、Ｂ２、Ｂ３は
被保護負荷の動作電圧Ａ１、Ａ２、Ａ３の最高値ａ１、
ａ２、ａ３よりも適宜高く且つ充分な破壊マージンＥ
１、Ｅ２、Ｅ３が得られる値に設定されており、従来充
分な破壊マージンが得られなかった第１及び第２の保護
回路１、２の破壊マージンＥ１、Ｅ２を充分に広くする
ことができる。
被保護負荷の動作電圧Ａ１、Ａ２、Ａ３の最高値ａ１、
ａ２、ａ３よりも適宜高く且つ充分な破壊マージンＥ
１、Ｅ２、Ｅ３が得られる値に設定されており、従来充
分な破壊マージンが得られなかった第１及び第２の保護
回路１、２の破壊マージンＥ１、Ｅ２を充分に広くする
ことができる。
【００１２】次に、図２によって保護トランジスタＱの
降伏電圧をどのようにして異ならしめるかについて説明
する。図２において、４はｎ型半導体基板、５は該半導
体基板４の表面部に形成されたｐ型ウェルで、例えば−
９Ｖの電位が与えられ、ベースとしての役割を果す。６
は該ｐ型ウェル５の表面部に形成されたｐ+ 型ベース電
極取り出し領域、７は該ｐ型ウェル５の表面部の別の位
置に設けられたｎ+ 型エミッタ領域、８は半導体基板４
の表面部にエミッタ７と同時に形成されたコレクタ電極
取り出し領域である。
降伏電圧をどのようにして異ならしめるかについて説明
する。図２において、４はｎ型半導体基板、５は該半導
体基板４の表面部に形成されたｐ型ウェルで、例えば−
９Ｖの電位が与えられ、ベースとしての役割を果す。６
は該ｐ型ウェル５の表面部に形成されたｐ+ 型ベース電
極取り出し領域、７は該ｐ型ウェル５の表面部の別の位
置に設けられたｎ+ 型エミッタ領域、８は半導体基板４
の表面部にエミッタ７と同時に形成されたコレクタ電極
取り出し領域である。
【００１３】本実施例において、各保護トランジスタＱ
１、Ｑ２、Ｑ３はすべて図２に示す構造を有している
が、ベース電極取り出し領域６とエミッタ領域７との間
の間隔Ｌが異なっている。即ち、間隔Ｌが大きくなる程
保護トランジスタの降伏電圧Ｂが高くなることを利用し
て各保護トランジスタＱ１、Ｑ２、Ｑ３はその間隔Ｌに
よって幸福電圧Ｂ１、Ｂ２、Ｂ３がことならしめられて
いる。尚、ベースとなるウェル５の不純物濃度によって
もあるいはエミッタ領域７の不純物濃度によっても降伏
電圧を変えることができる。
１、Ｑ２、Ｑ３はすべて図２に示す構造を有している
が、ベース電極取り出し領域６とエミッタ領域７との間
の間隔Ｌが異なっている。即ち、間隔Ｌが大きくなる程
保護トランジスタの降伏電圧Ｂが高くなることを利用し
て各保護トランジスタＱ１、Ｑ２、Ｑ３はその間隔Ｌに
よって幸福電圧Ｂ１、Ｂ２、Ｂ３がことならしめられて
いる。尚、ベースとなるウェル５の不純物濃度によって
もあるいはエミッタ領域７の不純物濃度によっても降伏
電圧を変えることができる。
【００１４】次に、図３（Ａ）、（Ｂ）に従って、例え
ばＣＣＤ型固体撮像素子の水平レジスタ等の入力端子間
にサージが侵入した場合における保護をする保護装置に
ついて説明する。図３（Ａ）は保護装置の回路図であ
り、同図において、Ｄ１１、Ｄ２１は入力１、２に異常
に高い電圧が加わったとき順方向に導通して水平レジス
タのゲートを保護するダイオード、Ｄ１２、Ｄ２２は入
力１、２に異常に低い電圧が加わったとき順方向に導通
して水平レジスタのゲートを保護するダイオードであ
る。
ばＣＣＤ型固体撮像素子の水平レジスタ等の入力端子間
にサージが侵入した場合における保護をする保護装置に
ついて説明する。図３（Ａ）は保護装置の回路図であ
り、同図において、Ｄ１１、Ｄ２１は入力１、２に異常
に高い電圧が加わったとき順方向に導通して水平レジス
タのゲートを保護するダイオード、Ｄ１２、Ｄ２２は入
力１、２に異常に低い電圧が加わったとき順方向に導通
して水平レジスタのゲートを保護するダイオードであ
る。
【００１５】次に、入力２が０Ｖで入力１に低周波のプ
ラスのサージがかかった場合の動作を等価回路である図
３（Ｂ）に従って説明する。尚、Ｃ1 ・ sub、Ｃ2 ・ subは基
板・ゲート電極間容量、Ｃ12 ・ sub、は入力１、入力２を
受けるゲート電極間の容量である。
ラスのサージがかかった場合の動作を等価回路である図
３（Ｂ）に従って説明する。尚、Ｃ1 ・ sub、Ｃ2 ・ subは基
板・ゲート電極間容量、Ｃ12 ・ sub、は入力１、入力２を
受けるゲート電極間の容量である。
【００１６】ところで、その保護経路の動作開始電圧は
ダイオードＤ11、Ｄ12の逆耐圧で決まるが、この動作開
始電圧を水平レジスタの隣接ゲート間酸化膜の破壊電圧
やポテンシャルシフト開始電圧よりも低くし、更にサー
ジのドライブ能力に対する保護経路の抵抗を低くするこ
とによりゲート部を保護することができる。そして、ダ
イオードの逆方向ブレークダウンを利用した保護経路は
抵抗を小さくでき、電流容量も大きくでき易いので、保
護をより確実にできる。尚、入力１に一つのサージ（低
周波サージ）がかかった場合にはダイオードＤ12、Ｄ21
のブレークダウンを利用した保護回路が構成される。
ダイオードＤ11、Ｄ12の逆耐圧で決まるが、この動作開
始電圧を水平レジスタの隣接ゲート間酸化膜の破壊電圧
やポテンシャルシフト開始電圧よりも低くし、更にサー
ジのドライブ能力に対する保護経路の抵抗を低くするこ
とによりゲート部を保護することができる。そして、ダ
イオードの逆方向ブレークダウンを利用した保護経路は
抵抗を小さくでき、電流容量も大きくでき易いので、保
護をより確実にできる。尚、入力１に一つのサージ（低
周波サージ）がかかった場合にはダイオードＤ12、Ｄ21
のブレークダウンを利用した保護回路が構成される。
【００１７】図４（Ａ）、（Ｂ）、（Ｃ）は本発明保護
装置の更に他の実施例を示すもので、（Ａ）は回路図、
（Ｂ）リセットゲートトランジスタＱrgの断面図、
（Ｃ）は等価回路図である。本実施例はリセットドレイ
ンＲＤとリセットゲートＲＧを保護トランジスタＱ１、
Ｑ２により保護するようにしたものであり、各保護トラ
ンジスタＱ１、Ｑ２のコレクタは基板電位（Ｖsub ＝
０）、ベースは最低電位（ＶL ＝−９Ｖ）にされ、そし
て、エミッタが被保護部の端子に接続されている。具体
的には保護トランジスタＱ１のエミッタはリセットゲー
トに、保護トランジスタＱ２のエミッタはリセットドレ
インに接続されている。
装置の更に他の実施例を示すもので、（Ａ）は回路図、
（Ｂ）リセットゲートトランジスタＱrgの断面図、
（Ｃ）は等価回路図である。本実施例はリセットドレイ
ンＲＤとリセットゲートＲＧを保護トランジスタＱ１、
Ｑ２により保護するようにしたものであり、各保護トラ
ンジスタＱ１、Ｑ２のコレクタは基板電位（Ｖsub ＝
０）、ベースは最低電位（ＶL ＝−９Ｖ）にされ、そし
て、エミッタが被保護部の端子に接続されている。具体
的には保護トランジスタＱ１のエミッタはリセットゲー
トに、保護トランジスタＱ２のエミッタはリセットドレ
インに接続されている。
【００１８】リセットドレインＲＤが０Ｖで、リセット
ゲートＲＧにプラスのサージが加わった場合を例として
図４（Ｃ）によって動作を説明する。リセットゲートに
プラスのサージが加わると保護トランジスタＱ１がパン
チスルーして最低電位ＶL が上昇する。すると、保護ト
ランジスタＱ２がターンオンし、その結果、ＲＧ→保護
トランジスタＱ１のエミッタ→同コレクタ→保護トラン
ジスタＱ２のコレクタ→同エミッタ→ＲＤの電流経路が
できるが、この場合パンチスルーを利用しているので基
板抵抗の影響を受け、抵抗が高く、電流容量もとりにく
い。
ゲートＲＧにプラスのサージが加わった場合を例として
図４（Ｃ）によって動作を説明する。リセットゲートに
プラスのサージが加わると保護トランジスタＱ１がパン
チスルーして最低電位ＶL が上昇する。すると、保護ト
ランジスタＱ２がターンオンし、その結果、ＲＧ→保護
トランジスタＱ１のエミッタ→同コレクタ→保護トラン
ジスタＱ２のコレクタ→同エミッタ→ＲＤの電流経路が
できるが、この場合パンチスルーを利用しているので基
板抵抗の影響を受け、抵抗が高く、電流容量もとりにく
い。
【００１９】そこで、保護トランジスタＱ１のエミッタ
・ベース間逆耐圧を下げて、ＲＧ→保護トランジスタＱ
１のエミッタ→同ベース→保護トランジスタＱ２のエミ
ッタ→同ベース→ＲＤの保護経路ができるようにする。
すると、保護トランジスタＱ１のエミッタ・ベース間逆
耐圧をリセットゲート・リセットドレイン間（Ｃdg）の
破壊電圧やポテンシャルシフト開始電圧よりも下げるこ
とによりリセットゲート・リセットドレイン間をサージ
から保護することができる。
・ベース間逆耐圧を下げて、ＲＧ→保護トランジスタＱ
１のエミッタ→同ベース→保護トランジスタＱ２のエミ
ッタ→同ベース→ＲＤの保護経路ができるようにする。
すると、保護トランジスタＱ１のエミッタ・ベース間逆
耐圧をリセットゲート・リセットドレイン間（Ｃdg）の
破壊電圧やポテンシャルシフト開始電圧よりも下げるこ
とによりリセットゲート・リセットドレイン間をサージ
から保護することができる。
【００２０】
【発明の効果】請求項１の保護装置は、耐圧及び／又は
動作電圧が異なる複数の被保護部に対応してそれを保護
するバイポーラトランジスタからなる保護素子が設けら
れ、該各保護素子は自己と対応する被保護部の耐圧と動
作電圧に応じて互いにベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて降伏電圧が異ならしめら
れてなることを特徴とする。従って、請求項１の保護装
置によれば、各保護素子は自己が保護する被保護部の耐
圧と動作電圧に応じてベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて降伏電圧が異ならしめら
れているので、各被保護部がその耐圧と動作電圧に応じ
て最適に保護されるようにでき、確実な保護、動作の安
定性の確保ができる。
動作電圧が異なる複数の被保護部に対応してそれを保護
するバイポーラトランジスタからなる保護素子が設けら
れ、該各保護素子は自己と対応する被保護部の耐圧と動
作電圧に応じて互いにベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて降伏電圧が異ならしめら
れてなることを特徴とする。従って、請求項１の保護装
置によれば、各保護素子は自己が保護する被保護部の耐
圧と動作電圧に応じてベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて降伏電圧が異ならしめら
れているので、各被保護部がその耐圧と動作電圧に応じ
て最適に保護されるようにでき、確実な保護、動作の安
定性の確保ができる。
【００２１】請求項２の固体撮像素子は、耐圧及び／又
は動作電圧がことなる複数の被保護部各々に対応してそ
れを保護するバイポーラトランジスタからなる保護素子
が設けられ、該保護素子が自己と対応する被保護部の耐
圧と動作電圧に応じてベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて互いに降伏電圧が異なら
しめられてなる保護装置を有することを特徴とする。従
って、請求項２の固体撮像素子によれば、能動部にその
ような保護装置を設けたので、能動部の保護を要する素
子、負荷等をその保護装置により各被保護部毎にその耐
圧と動作電圧に応じて最適に保護することができ、確実
な保護、動作の安定性の確保ができる。
は動作電圧がことなる複数の被保護部各々に対応してそ
れを保護するバイポーラトランジスタからなる保護素子
が設けられ、該保護素子が自己と対応する被保護部の耐
圧と動作電圧に応じてベース電極取り出し領域・エミッ
タ間の間隔が異ならしめられて互いに降伏電圧が異なら
しめられてなる保護装置を有することを特徴とする。従
って、請求項２の固体撮像素子によれば、能動部にその
ような保護装置を設けたので、能動部の保護を要する素
子、負荷等をその保護装置により各被保護部毎にその耐
圧と動作電圧に応じて最適に保護することができ、確実
な保護、動作の安定性の確保ができる。
【図１】（Ａ）、（Ｂ）は本発明保護装置の一つの実施
例を示すもので、（Ａ）は回路図、（Ｂ）は電位関係説
明図である。
例を示すもので、（Ａ）は回路図、（Ｂ）は電位関係説
明図である。
【図２】上記実施例の保護素子（トランジスタ）の断面
図である。
図である。
【図３】（Ａ）、（Ｂ）は本発明保護装置の他の実施例
を示すもので、（Ａ）は回路図、（Ｂ）は等価回路図で
ある。
を示すもので、（Ａ）は回路図、（Ｂ）は等価回路図で
ある。
【図４】（Ａ）、（Ｂ）、（Ｃ）は本発明保護装置の更
に他の実施例を示すもので、（Ａ）は回路図、（Ｂ）は
リセットゲートトランジスタの断面図、（Ｃ）は等価回
路図である。
に他の実施例を示すもので、（Ａ）は回路図、（Ｂ）は
リセットゲートトランジスタの断面図、（Ｃ）は等価回
路図である。
【図５】（Ａ）、（Ｂ）は保護装置の従来例を示すもの
で、（Ａ）は回路図、（Ｂ）は電位関係説明図である。
で、（Ａ）は回路図、（Ｂ）は電位関係説明図である。
Ｑ１、Ｑ２、Ｑ３ 保護素子（保護トランジスタ） Ｌｃ１、Ｌｊ、Ｌｃ２ 被保護部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日比 博 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平１−298759（ＪＰ，Ａ) 特開 昭62−263670（ＪＰ，Ａ) 特開 昭59−50559（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01L 21/822 H01L 27/14
Claims (2)
- 【請求項１】 耐圧及び／又は動作電圧が異なる複数の
被保護部各々に対応してそれを保護するバイポーラトラ
ンジスタからなる保護素子が設けられ、 上記各保護素子は自己と対応する被保護部の耐圧と動作
電圧に応じてベース電極取り出し領域・エミッタ間の間
隔が異ならしめられて互いに降伏電圧が異ならしめられ
てなることを特徴とする保護装置 - 【請求項２】 耐圧及び／又は動作電圧が異なる複数の
被保護部各々に対応してそれを保護するバイポーラトラ
ンジスタからなる保護素子が設けられ、 該保護素子が自己と対応する被保護部の耐圧と動作電圧
に応じてベース電極取り出し領域・エミッタ間の間隔が
異ならしめられて互いに降伏電圧が異ならしめられてな
る保護装置を有することを特徴とする固体撮像素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24871792A JP3255186B2 (ja) | 1992-08-24 | 1992-08-24 | 保護装置と固体撮像素子 |
| US08/103,094 US5373179A (en) | 1992-08-24 | 1993-08-06 | Protective device for semiconductor IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24871792A JP3255186B2 (ja) | 1992-08-24 | 1992-08-24 | 保護装置と固体撮像素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677406A JPH0677406A (ja) | 1994-03-18 |
| JP3255186B2 true JP3255186B2 (ja) | 2002-02-12 |
Family
ID=17182297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24871792A Expired - Lifetime JP3255186B2 (ja) | 1992-08-24 | 1992-08-24 | 保護装置と固体撮像素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373179A (ja) |
| JP (1) | JP3255186B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3277438B2 (ja) * | 1994-10-12 | 2002-04-22 | ソニー株式会社 | 半導体装置 |
| JPH09162298A (ja) * | 1995-12-12 | 1997-06-20 | Fujitsu Ltd | 半導体装置 |
| JP2000277702A (ja) * | 1999-03-25 | 2000-10-06 | Rohm Co Ltd | 半導体集積回路装置 |
| KR100327429B1 (ko) * | 1999-08-21 | 2002-03-13 | 박종섭 | 이에스디(ｅｓｄ) 보호회로 |
| JP4495512B2 (ja) | 2004-05-11 | 2010-07-07 | パナソニック株式会社 | 固体撮像装置 |
| JP2006140372A (ja) * | 2004-11-15 | 2006-06-01 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
| US7764316B2 (en) * | 2007-03-15 | 2010-07-27 | Fairchild Imaging, Inc. | CCD array with integrated high voltage protection circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS57130476A (en) * | 1981-02-05 | 1982-08-12 | Sony Corp | Semiconductor device |
| US4511813A (en) * | 1981-06-12 | 1985-04-16 | Harris Corporation | Dual-gate MESFET combiner/divider for use in adaptive system applications |
-
1992
- 1992-08-24 JP JP24871792A patent/JP3255186B2/ja not_active Expired - Lifetime
-
1993
- 1993-08-06 US US08/103,094 patent/US5373179A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677406A (ja) | 1994-03-18 |
| US5373179A (en) | 1994-12-13 |
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