KR100953333B1 - 수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법 - Google Patents

수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법 Download PDF

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Abstract

본 발명은 수직형 채널 구조를 유지하면서 동시에 수평 방향의 채널과 드레인을 구비하여 고집적화는 물론 다른 소자와 집적이 가능하도록 함과 더불어, 반도체 소자의 항복 전압을 향상시킬 수 있는 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법을 제공하기 위한 것으로, 고농도 제 1 도전형의 반도체 기판; 상기 반도체 기판 위에 형성된 저농도 제 1 도전형의 에피텍셜층; 상기 에피텍셜층의 소정 영역에 이격되어 형성된 복수개의 제 2 도전형의 베이스 영역; 일측 또는 양측 단부의 상기 베이스영역을 제외한 상기 각 베이스 영역 내에 형성된 복수개의 고농도 제 1 도전형의 소오스 영역; 상기 각 베이스 영역 사이의 상기 에피텍셜층에 형성된 복수개의 고농도 제 1 도전형의 드레인 영역; 상기 각 소오스 영역과 베이스 영역을 관통하여 형성되는 복수개의 트렌치; 상기 각 트렌치 내에 형성된 제 1 게이트 전극; 상기 각 드레인 영역과 상기 베이스 영역 사이에 형성되는 필드 산화막; 그리고, 상기 각 소오스와 드레인 영역 사이의 상기 베이스 영역 위에 형성되는 복수개의 제 2 게이트 전극을 구비하여 구성된 것이다.
반도체 소자, 수직형 및 수평형 게이트, 항복 전압, 보호 다이오드,

Description

수직형과 수평형 게이트를 갖는 반도체 소자 및 제조 방법{Semiconductor device having vertical and horizontal type gates and method for fabricating the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 수직형 및 수평형 게이트를 갖는 MOSFET 및 그 제조 방법에 관한 것이다.
일반적으로 전력용 MOSFET은, 바이폴라 트랜지스터에 비해, 높은 입력 임피던스를 가지기 때문에 게이트 구동 회로가 매우 간단하고, 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 되는 동안 소수 캐리어에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다.
따라서, 스위칭 모드 파우어 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동회로에의 사용이 점차 확산되고 있는 추세에 있다.
이와 같은 전력용 MOSFET 으로는 통상, 플레너 확산(planar diffusion) 기술을 이용한 DMOSFET 구조가 사용되었으나, 최근에는, 반도체 기판을 소정 깊이로 식각하여 트렌치(trench)를 형성하고 상기 트렌치 내부에 게이트 전극을 형성하는 트 렌치 게이트형(수직형 게이트)의 MOSFET 구조가 연구되고 있다.
상기 트렌치 게이트형의 MOSFET은, 단위 면적당 셀 밀도를 증가시키고 소자간의 접합 전계효과트랜지스터(JFET) 저항을 감소시킴으로써, 고집적화와 더불어 낮은 소오스-드레인 온 저항(Rds(on))을 구현할 수 있는 장점이 있다.
상기와 같은 종래의 트렌치 게이트형 MOSFET를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 트렌치 게이트형 MOSFET의 구조 단면도이다.
종래의 트렌치 게이트형 MOSFET는, 도 1에 도시한 바와 같이, 고농도 n형 기판(1)에 저농도 n형 에피텍셜층(2)이 형성되고, 상기 저농도 n형 에피텍셜층(2)위에 p형 에피텍셜층(3)이 형성된다.
그리고, 상기 p형 에피텍셜층(epitaxial layer)(3) 및 저농도 n형 에피텍셜층(2)에 소정 깊이로 식각되어 트렌치(4)가 형성되고, 상기 트렌치(4) 내벽에 게이트 절연막(5)이 형성되고, 상기 게이트 절연막(5)위의 상기 트렌치(4)내에 게이트 전극(6)이 형성된다.
계속해서, 상기 게이트 전극(6)이 형성된 트렌치 주변부의 상기 p형 에피텍셜층(3)에 고농도 n형 불순물 영역(7)이 형성된다.
따라서, 상기 고농도 n형 불순물 영역(7)이 MOSFET의 소오스 단(Source)이 되고, 상기 고농도 n형 기판(1)이 드레인 단(Drain)이 된다.
그러나, 이와 같은 종래의 트렌치 게이트형 MOSFET에 있어서는 다음과 같은 문제점이 있었다.
즉, 상기 드레인 단에 신호를 인가하기 위해서는 기판 하부(bottom)를 전기적으로 연결하여야 하므로 단일 소자로만 사용되고, 수평형 소자와는 집적할 수 없는 단점이 있다.
또한, 수평형 고전압 소자인 디모스 소자(Drain Extended MOSFET; DEMOS)는 채널이 수평 방향으로 형성되므로 큰 전압과 전류 용량을 갖도록 하기 위해서는 칩의 면적을 많이 차지하게 되는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 트렌치 게이트형 모스소자의 장점인 수직형 채널 구조를 유지하면서 동시에 수평 방향의 채널과 드레인을 구비하여 고집적화는 물론 다른 소자와 집적이 가능하도록 함과 더불어, 반도체 소자의 항복 전압을 향상시킬 수 있는 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자는, 고농도 제 1 도전형의 반도체 기판; 상기 반도체 기판 위에 형성된 저농도 제 1 도전형의 에피텍셜층; 상기 에피텍셜층의 소정 영역에 이격되어 형성된 복수개의 제 2 도전형의 베이스 영역; 일측 또는 양측 단부의 상기 베이스영역을 제외한 상기 각 베이스 영역 내에 형성된 복수개의 고농도 제 1 도전형의 소오스 영역; 상기 각 베이스 영역 사이의 상기 에피텍셜층에 형성된 복수개의 고농도 제 1 도전형의 드레인 영역; 상기 각 소오스 영역과 베이스 영역을 관통하여 그 중앙부분에 형성되는 복수개의 트렌치; 상기 각 트렌치 내에 형성된 제 1 게이트 전극; 상기 각 드레인 영역과 상기 베이스 영역 사이에 형성되는 필드 산화막; 그리고, 상기 각 소오스와 드레인 영역 사이의 상기 베이스 영역 위에 형성되는 복수개의 제 2 게이트 전극을 구비하며, 상기 제1 게이트 전극 일측의 상기 베이스 영역 내에 상기 소오스 영역이 형성되고 타측의 베이스 영역 내에 보호 다이오드를 구성하기 위한 고농도 제 2 도전형 불순물 영역이 형성됨에 그 특징이 있다.
삭제
상기와 같은 목적을 달성하기 위한 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 제조 방법은, 고농도 제 1 도전형의 반도체 기판에 저농도 제1 도전형의 에피텍셜층을 형성하는 단계; 상기 에피텍셜층에 복수개의 제 2 도전형의 베이스영역을 서로 이격되도록 형성하는 단계; 일측 또는 양측 단부의 베이스 영역을 제외한 각 베이스 영역내에 복수개의 고농도 제 1 도전형의 소오스 영역과 상기 베이스 영역 외부의 상기 에피텍셜층에 복수개의 고농도 제 1 도전형의 드레인 영역을 형성하는 단계; 상기 일측 또는 양측의 상기 베이스 영역내에 고농도 제 2 도전형 불순물 영역을 형성하는 단계; 상기 각 소오스영역과 베이스영역의 중앙 부분을 관통하는 복수개의 트렌치를 형성하는 단계; 상기 각 트렌치 내에 제 1 게이트 전극을 형성하는 단계; 상기 베이스 영역과 상기 드레인 영역 사이의 상기 에피텍셜층상에 필드 산화막을 형성하는 단계; 상기 소오스 영역과 상기 드레인 영역 사이의 베이스 영역상에 제 2 게이트 전극을 형성하는 단계를 포함하며, 상기 일측 또는 양측 단부의 상기 베이스 영역내의 상기 제 1 게이트 전극 일측에 상기 고농도 제 2 도전형 불순물 영역을 형성하고, 상기 제 1 게이트 전극 타측의 상기 베이스 영역 내에 고농도 제 1 도전형 소오스 영역을 형성하는 것에 그 특징이 있다.
상기한 바와 같은 구성으로 이루어진 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법에 있어서는 다음과 같은 효과가 있다.
즉, 트렌치 게이트형 모스 소자의 장점인 수직형 채널 구조를 유지하면서 동시에 수평 방향의 채널과 드레인을 구비하여 고집적화는 물론 다른 소자와 집적이 가능하도록 함과 더불어, 베이스 영역과 드레인 영역 사이의 에피텍셜층 상에 LOCOS 산화막을 형성하므로 반도체 소자의 항복 전압을 향상시킬 수 있다.
또한, 종단부의 수직형 제 1 게이트 전극(20) 좌측의 베이스 영역(14a)내에는 소오스 영역을 형성하지 않고 고농도 p형 불순물 영역(22)을 형성하여 보호 다이오드를 형성한다.
또한, 일측 또는 양측 단부의 베이스 영역내에는 소오스 영역을 형성하지 않고, 고농도 p형 불순물 영역을 형성하여 보호 다이오드를 형성하므로, 고전압에 의한 반도체 소자의 파손을 방지하고 반도체 소자의 동작 속도를 향상시킬 수 있다.
상기와 같은 특징을 갖는 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법을 첨부된 도면을 참조하여 보다 상세하게 설명하면 다음과 같다.
먼저, 본 출원인은 상기와 같은 목적을 갖는 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법에 대하여 기 출원한 바 있다 (출원번호: 10-2006--134640, 발명의 명칭: 트렌치 게이트 모스 소자 및 그 제조 방법).
본 출원인에 의해 기 출원된 발명을 간단하게 설명하면 다음과 같다.
도 2는 본 출원인에 의해 기 출원된 발명을 설명하기 위한 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도이다.
즉, 고농도 제 1 도전형, 예컨대 N형의 기판(50) 상에, 저농도 N형의 에피텍셜층(52)이 형성되고, 상기 에피텍셜층(52)내에 저농도 제 2 도전형, 예컨대 P형의 베이스영역(54)이 형성된다. 이 때, 상기 베이스영역(54)은 종래의 트렌치 게이트 모스소자와는 달리, 상기 에피텍셜층(52)에서 소정 영역에 다수개의 베이스영역(54)이 서로 이격되어 형성된다.
그리고, 상기 베이스영역(54) 내에 고농도 N형의 소오스 영역(56)이 형성되고, 상기 베이스영역(54) 외부의 상기 에피텍셜층(52)에 고농도 N형의 드레인 영역(57)이 형성된다.
상기 소오스 영역(56)과 상기 베이스 영역(54)을 관통하도록 상기 에피텍셜층(52)에 소정 깊이로 트렌치(T)가 형성된다. 상기 트렌치(T) 내벽에 제 1 게이트 산화막(58)이 형성되고, 상기 제 1 게이트 산화막(58) 상의 상기 트렌치(T) 내부에 제 1 게이트 전극(60)이 형성된다.
그리고, 상기 소오스 영역(56)과 드레인 영역(57) 사이의 상기 저농도 제 2 도전형의 베이스 영역(54) 상에 제 2 게이트 산화막(59) 및 제 2 게이트 전극(61)이 형성된다.
상기 소오스 영역(56) 및 드레인 영역(57)에 각각 소오스 콘택 홀, 게이트 콘택 홀이 형성되도록 상기 제 1, 제 2 게이트 전극(60, 61) 상부 및 측면에 층간절연층(70)이 형성된다. 그리고, 상기 각 콘택홀을 통해 상기 소오스 영역(56) 및 드레인 영역(57)에 연결되도록 상기 층간절연층(70) 상에 소오스 배선층(81) 및 드레인 배선층(82)이 형성된다. 도면에는 도시되지 않았지만, 상기 제 1, 제 2 게이트 전극(60, 61)에도 콘택 홀이 형성되어 게이트 배선층이 형성된다.
따라서, 수직형 채널 구조를 유지하면서도, 동시에 수평 방향의 채널과 드레인을 구비함으로써, 작은 면적을 차지하면서 다른 소자와 집적이 가능하다.
그러나, 도 2와 같은 구조에서는, 반도체 소자의 사이즈를 줄이기 위해, 상기 상기 베이스영역(54)과 드레인 영역(57) 간의 거리를 줄일 경우, 역 방향 항복 전압이 낮아질 수 있다.
따라서, 본 발명은 수직형 채널 구조를 유지하면서 동시에 수평 방향의 채널과 드레인을 구비하여 고집적화는 물론 다른 소자와 집적이 가능하도록 함과 더불어, 반도체 소자의 항복 전압을 향상시킬 수 있는 수직형 및 수평형 게이트를 갖는 반도체 소자 및 그 제조 방법을 제시하고자 한다.
도 3은 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 평면도이고, 도 4는 도 3의 I-I' 선상의 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도이며, 도 5는 도 3의 Ⅱ-Ⅱ' 선상의 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도이다.
본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자는, 도 3 내지 도 5에 도시한 바와 같이, 고농도 제 1 도전형, 예컨대 N형의 메몰층(buried layer) 또는 기판(10) 상에, 저농도 N형의 에피텍셜층(12)이 형성되고, 상기 에피텍셜층(52)내에 저농도 제 2 도전형, 예컨대 P형의 베이스(Base) 영역(14)이 형성된다.
이 때, 상기 베이스 영역(14)은 상기 에피텍셜층(12)의 소정 영역에 P형 불순물 이온을 주입함의 의해 형성되고, 상기 베이스 영역(14)은 반원 형태(반구 또는 반원 기둥) 또는 사각형 형태로 형성될 수 있으며, 다수개의 베이스 영역(14)이 서로 이격되어 형성된다.
그리고, 상기 베이스 영역(14) 내에 고농도 N형의 소오스(Source) 영역(16)이 형성되고, 상기 베이스 영역(14) 외부의 상기 에피텍셜층(12)에 고농도 N형의 드레인(Drain) 영역(17)이 형성된다. 여기서, 상기 드레인 영역(17)은 상기 고농도 N형 베리드 층 또는 기판(10)과 연결되도록 형성할 수도 있다.
상기 베이스 영역(14)과 드레인 영역(17) 사이의 상기 에피텍셜층(12) 상에 LOCOS(Local oxidation of silicon) 필드 산화막(11)이 형성된다. 상기 필드 산화막(11)은 수평형 게이트 전극(이후 설명될 21)과 상기 드레인 영역(17) 간의 항복 전압을 증가시키는 역할을 한다.
상기 소오스 영역(16)과 상기 베이스 영역(14)을 관통하도록 상기 에피텍셜층(12)에 소정 깊이로 트렌치(T)가 형성된다. 상기 트렌치(T) 내벽에 제 1 게이트 산화막(18)이 형성되고, 상기 제 1 게이트 산화막(18) 상의 상기 트렌치(T) 내부에 제 1 게이트 전극(20)이 형성된다.
그리고, 상기 소오스 영역(16)과 드레인 영역(17) 사이의 상기 저농도 제 2 도전형의 베이스 영역(14) 상에 제 2 게이트 산화막(19) 및 제 2 게이트 전극(21)이 형성된다.
상기 소오스 영역(16) 및 드레인 영역(17)에 각각 소오스 콘택 홀, 게이트 콘택 홀이 형성되도록 상기 제 1, 제 2 게이트 전극(20, 21) 상부 및 측면에 층간절연층(30)이 형성된다. 그리고, 상기 각 콘택 홀을 통해 상기 소오스 영역(16) 및 드레인 영역(17)에 연결되도록 상기 층간절연층(30) 상에 소오스 배선층(41) 및 드레인 배선층(42)이 형성된다. 도면에는 도시되지 않았지만, 상기 제 1, 제 2 게이 트 전극(20, 21)에도 콘택 홀이 형성되어 게이트 배선층이 형성된다. 즉, 상기 제 1 게이트 전극(20)과 제 2 게이트 전극(21)은 반도체 소자의 종단 부분에서 서로 연결된다.
상기에서 설명한 바와 같은, 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조에서, 반도체 소자의 끝단은 상기에서 설명한 구조와 다른 구조를 갖는다.
일반적으로, 고전압 반도체 소자는 오프 상태에서 드레인-소오스 간의 높은 전압을 견디어야 하고, 온 상태에서는 드레인-소오스 간에 많은 전류를 빠른 속도로 흘려 주어야 한다.
그런데, 상기 p형 베이스 영역(14)과 상기 n형 에피텍셜층(12)의 PN 접합에 의해 바디 다이오드 (body diode)가 형성된다. 또한, 모스 소자들을 구비한 반도체 소자는 푸쉬 풀(push-pull) 또는 브리지(bridge) 구조를 통해 인덕터(Inductor) 부타를 구동하는 경우, 상기 바디 다이오드의 역방향 컨덕터와 상기 바디 다이오드의 순방향 컨덕터 동작 영역이 존재하게 된다. 이 때, 상기 바디 다이오드의 전류가 크면, 소수 캐리어(minority carrier)가 축적되고, 다이오드 오프(diode off)가 지연되며, 기생 바이폴라 정션 트랜지스터(bipolar junction transistor) 동작을 야기할 수 있다.
따라서, 본 발명에서는 반도체 소자의 일측 또는 양측 종단부에 베이스 영역내의 소오스 영역 대신 고농도 P형 불순물 영역을 형성하여 보호 다이오드를 형성하여 고전압에 의한 반도체 소자의 파손을 방지하고 반도체 소자의 동작 속도를 향상시킬 수 있도록 한다.
즉, 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 일측 또는 양측 종단부에 보호 다이오드를 형성한다(도면에서는 일측 종단부만 제시하였지만, 동일한 구조를 양측에 형성할 수 있다).
먼저, 도 4에 도시한 바와 같이, 종단부의 수직형 제 1 게이트 전극(20) 좌측의 베이스 영역(14a)내에는 소오스 영역을 형성하지 않고 고농도 p형 불순물 영역(22)을 형성하여 보호 다이오드를 형성한다.
또한, 도 5에 도시한 바와 같이, 상기 종단부의 수직형 제 1 게이트 전극(20) 좌측의 베이스 영역(14a)내에는 소오스 영역을 형성하지 않고, 고농도 p형 불순물 영역(22)을 형성하여 보호 다이오드를 형성한다. 더불어, 상기 종단부의 수직형 제 1 게이트 전극(20) 우측의 베이스 영역(14)내에는 소오스 영역(16a)을 형성하고, 상기 종단부의 수직형 제 1 게이트 전극(20) 우측의 상기 소오스 영역(16a)내에 고농도 p형 불순물 영역(23)을 형성한다.
여기서, 상기 고농도 p형 불순물 영역(23)과 상기 소오스 영역(16a)의 면적비는 1:10 내지 1:5로 하고 이들 면적 비가 반복될 수 있다.
이와 같이, 종단부에 보호 다이오드를 형성하고, 상기 베이스 영역의 바이어스는 상기 고농도 P형 불순물 영역(23)을 통해 인가되므로, 고전압에 의한 반도체 소자의 파손을 방지하고 반도체 소자의 동작 속도를 향상시킬 수 있다.
이와 같이 구성되는 본 발명에 따른 수직형 및 수평형 게이트 전극을 갖는 반도체 소자의 제조 방법을 설명하면 다음과 같다.
도 6a 내지 6e는 본 발명에 따른 수직형 및 수평형 게이트 전극을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도로써, 도 3의 I-I' 선상의 단면도이다.
도 6a에 도시한 바와 같이, 고농도 제 1 도전형, 예컨대 N형의 베리드 층을 구비한 기판 또는 고농도 제 1 도전형, 예컨대 N형의 기판(10) 상에, 저농도 N형의 에피텍셜층(12)을 성장시킨다.
그리고, 상기 에피텍셜층(12) 내에 복수개의 저농도 제 2 도전형(P형)의 베이스 영역(14, 14a)들을 형성한다. 이 때, 상기 각 베이스 영역(14, 14a)은 일정 거리를 갖고 서로 이격되도록 형성하며, 반원, 반구 또는 반원 기둥(도면에는 도시되지 않음) 또는 사각형 형태로 형성할 수 있다.
상기 베이스 영역(14,14a)은 보론(B)을 1E13 ~ 7E15 ions/cm2의 농도로, 40 ~ 100KeV의 이온 주입 에너지로 이온 주입한다.
즉, 상기 에피텍셜층(12) 전면에 제 1 감광막(23)을 증착하고 노광 및 현상하여 상기 베이스 영역(14, 14a)이 노출되도록 상기 제 1 감광막(23)을 패터닝하고, 상기 패터닝된 제 1 감광막(23)을 마스크로 이용하여 P형 불순물 이온을 상기 에피텍셜층(12)에 주입하여 복수개의 베이스 영역(14, 14a)들을 형성한다.
도 6b에 도시한 바와 같이, 상기 베이스 영역(14) 내부와 상기 베이스 영역(14)과 베이스 영역(14) 사이의 상기 에피텍셜층(12)에 고농도 제 1 도전형(N형) 불순물 이온을 주입하여 고농도 N형의 소오스 영역(16)과 드레인 영역(17)을 형성 한다.
즉, 상기 제 1 감광막(23)을 제거한 후, 상기 기판 전면에 제 2 감광막(24)을 증착하고 노광 및 현상하여 상기 소오스 및 드레인 영역(16, 17)이 노출되도록 상기 제 2 감광막(24)을 패터닝하고, 상기 패터닝된 제 2 감광막(24)을 마스크로 이용하여 N형 불순물 이온을 고농도로 주입하여 복수개의 소오스 영역(16) 및 드레인 영역(17)을 형성한다.
비소(As)을 5E14 ~ 1E16 ions/cm2의 농도로, 20 ~ 100KeV의 이온 주입 에너지로 이온 주입한다. 상기 드레인 영역(17)을 상기 고농도 N형 베리드 층 또는 기판(10)과 연결되도록 형성할 경우는 이온 주입 에너지를 더 높게 한다.
이때, 상기 일측 단부 또는 양측 단부의 상기 베이스 영역(14a) 내에는 소오스 영역이 형성되지 않거나, 베이스 영역(14a)내의 우측 부분(도 5 참조)에만 소오스 영역을 형성한다.
그리고, 상기 제 2 감광막(24)을 제거하고, 별도의 사진 석판술을 이용하여, 상기 단부의 베이스 영역(14a)내에 고농도 p형 불순물 영역(22)을 형성한다 (도 4 및 도 5 참조).
도 6c에 도시한 바와 같이, 상기 소오스 영역(16) 및 베이스 영역(14)을 관통하도록 각 베이스 영역(14, 14a)의 중심부에 복수개의 트렌치(T)를 형성한다.
즉, 상기 기판 전면에 제 3 감광막(25)을 증착하고 노광 및 현상하여 상기 트렌치(T) 형성 부분이 노출되도록 상기 제 3 감광막(25)을 패터닝하고, 상기 패터 닝된 제 3 감광막(25)을 마스크로 이용하고 선택적으로 식각하여 복수개의 트렌치(T)를 형성한다.
도 6d에 도시한 바와 같이, 상기 제 3 감광막(25)을 제거하고, 상기 트렌치(T) 내벽에 제 1 게이트 산화막(18)을 형성하고, 상기 제 1 게이트 산화막(18)이 형성된 트렌치(T)내에 도전층(예컨대 불순물이 도핑된 폴리 실리콘층)을 형성하여 제 1 게이트 전극(20)들을 형성한다.
도 6e에 도시한 바와 같이, 상기 베이스 영역(14)과 드레인 영역(17) 사이의 상기 에피텍셜층(12) 상에 LOCOS(Local oxidation of silicon) 필드 산화막(11)을 형성한다. 상기 필드 산화막(11)은 수평형 게이트 전극(이후 설명될 21)과 상기 드레인 영역(17) 간의 항복 전압을 증가시키는 역할을 한다.
그리고, 상기 소오스 영역(16)과 드레인 영역(17) 사이의 상기 저농도 제 2 도전형의 베이스 영역(14) 상에 제 2 게이트 산화막(19) 및 제 2 게이트 전극(21)을 형성하고, 상기 소오스 영역(16) 및 드레인 영역(17)에 각각 소오스 콘택 홀, 게이트 콘택 홀이 형성되도록 상기 제 1, 제 2 게이트 전극(20, 21) 상부 및 측면에 층간절연층(30)을 형성한다.
계속해서, 상기 각 콘택 홀을 통해 상기 소오스 영역(16) 및 드레인 영역(17)에 연결되도록 상기 층간절연층(30) 상에 소오스 배선층(41) 및 드레인 배선층(42)을 형성한다. 도면에는 도시되지 않았지만, 상기 제 1, 제 2 게이트 전극(20, 21)에도 콘택 홀이 형성되어 게이트 배선층이 형성된다. 즉, 상기 제 1 게이트 전극(20)과 제 2 게이트 전극(21)은 반도체 소자의 종단 부분에서 서로 연결 된다.
이상에서 설명한 본 발명에 따른 수직형 및 수평형 게이트 전극을 갖는 반도체 소자 및 그 제조 방법을 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상 범위내에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
도 1은 종래의 트렌치 게이트형 MOSFET의 구조 단면도
도 2는 본 출원인에 의해 기 출원된 발명을 설명하기 위한 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도
도 3은 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 평면도
도 4는 도 3의 I-I' 선상의 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도
도 5는 도 3의 Ⅱ-Ⅱ' 선상의 본 발명에 따른 수직형 및 수평형 게이트를 갖는 반도체 소자의 구조 단면도
도 6a 내지 6e는 본 발명에 따른 수직형 및 수평형 게이트 전극을 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도로써, 도 3의 I-I' 선상의 단면도
도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 필드 산화막
12: 에피텍셜층 14, 14a: 베이스 영역
16, 16a: 소오스 영역 17: 드레인 영역
18: 제 1 게이트 절연막 19: 제 2 게이트 절연막
20: 제 1 게이트 전극 21: 제 2 게이트 전극
22: 고농도 P형 불순물 영역 30: 층간절연막
41: 소오스 배선층 42: 드레인 배선층

Claims (10)

  1. 고농도 제 1 도전형의 반도체 기판;
    상기 반도체 기판 위에 형성된 저농도 제 1 도전형의 에피텍셜층;
    상기 에피텍셜층의 소정 영역에 이격되어 형성된 복수개의 제 2 도전형의 베이스 영역;
    일측 또는 양측 단부의 상기 베이스 영역을 제외한 상기 각 베이스 영역 내에 형성된 복수개의 고농도 제 1 도전형의 소오스 영역;
    상기 각 베이스 영역 사이의 상기 에피텍셜층에 형성된 복수개의 고농도 제 1 도전형의 드레인 영역;
    상기 각 소오스 영역과 베이스 영역을 관통하여 그 중앙부분에 형성되는 복수개의 트렌치;
    상기 각 트렌치 내에 형성된 제 1 게이트 전극; 및,
    상기 각 드레인 영역과 상기 베이스 영역 사이에 형성되는 필드 산화막;
    상기 각 소오스와 드레인 영역 사이의 상기 베이스 영역 위에 형성되는 복수개의 제 2 게이트 전극을 구비하며,
    상기 제1 게이트 전극 일측의 상기 베이스 영역 내에 상기 소오스 영역이 형성되고, 상기 제1 게이트 전극 타측의 베이스 영역 내에 보호 다이오드를 구성하기 위한 고농도 제 2 도전형 불순물 영역이 형성됨을 특징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제1 게이트 전극 일측의 상기 베이스 영역 내에 형성된 상기 소오스 영역 내에도 보호 다이오드를 더 구성하기 위해 형성된 고농도 제 2 도전형 불순물 영역을 더 포함하는 것을 특징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 드레인 영역은 상기 고농도 제 1 도전형 기판과 전기적으로 연결됨을 특징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 각 소오스 영역을 전기적으로 연결하는 소오스 배선과, 상기 각 드레인 영역을 전기적으로 연결하는 드레인 배선을 더 구비하고,
    상기 제 1 게이트 전극과 상기 제 2 게이트 전극들은 상기 반도체 소자의 상기 일측 단부에서 서로 연결됨을 특징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자.
  7. 고농도 제 1 도전형의 반도체 기판에 저농도 제1 도전형의 에피텍셜층을 형성하는 단계;
    상기 에피텍셜층에 복수개의 제 2 도전형의 베이스영역을 서로 이격되도록 형성하는 단계;
    일측 또는 양측 단부의 베이스 영역을 제외한 각 베이스 영역내에 복수개의 고농도 제 1 도전형의 소오스 영역과 상기 베이스 영역 외부의 상기 에피텍셜층에 복수개의 고농도 제 1 도전형의 드레인 영역을 형성하는 단계;
    상기 일측 또는 양측의 상기 베이스 영역내에 고농도 제 2 도전형 불순물 영역을 형성하는 단계;
    상기 각 소오스영역과 베이스영역의 중앙 부분을 관통하는 복수개의 트렌치를 형성하는 단계;
    상기 각 트렌치 내에 제 1 게이트 전극을 형성하는 단계;
    상기 베이스 영역과 상기 드레인 영역 사이의 상기 에피텍셜층상에 필드 산화막을 형성하는 단계;
    상기 소오스 영역과 상기 드레인 영역 사이의 베이스 영역상에 제 2 게이트 전극을 형성하는 단계를 포함하며,
    상기 일측 또는 양측 단부의 상기 베이스 영역내의 상기 제 1 게이트 전극 일측에 상기 고농도 제 2 도전형 불순물 영역을 형성하고, 상기 제 1 게이트 전극 타측의 상기 베이스 영역 내에 고농도 제 1 도전형 소오스 영역을 형성하는 것을 특징으로 하는 수직형 및 수평형 게이트를 갖는 반도체 소자의 제조 방법.
  8. 삭제
  9. 제 7 항에 있어서,
    상기 일측 또는 양측 단부의 상기 베이스 영역의 상기 제 1 게이트 전극 타측에 형성되는 상기 소오스 영역내에 상기 고농도 제 2 도전형 불순물 영역을 더 형성함을 특징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서,
    상기 드레인 영역은 상기 고농도 제 1 도전형 기판과 연결되게 형성함을 특 징으로 하는 수직형 및 수평형 게이트 전극을 갖는 반도체 소자의 제조 방법.
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