KR100661828B1

KR100661828B1 - 직렬화된 멀티레벨 데이터 신호를 전달하기 위한디스플레이, 타이밍 제어부 및 데이터 구동부

Info

Publication number: KR100661828B1
Application number: KR1020060041920A
Authority: KR
Inventors: 이용재
Original assignee: 주식회사 아나패스
Priority date: 2006-03-23
Filing date: 2006-05-10
Publication date: 2006-12-27
Also published as: US8149253B2; TW200737067A; TWI352945B; JP5179467B2; US20100225620A1; JP2009531936A

Abstract

본 발명은 직렬화된 멀티레벨 데이터 신호를 전달하기 위한 디스플레이, 타이밍 제어부 및 데이터 구동부에 관한 발명으로서, 특히 타이밍 제어부와 데이터 구동부를 연결하는 배선을 줄이며, 전자기파 간섭 성분을 줄일 수 있는 직렬화된 멀티레벨 데이터 신호를 전달하기 위한 디스플레이, 타이밍 제어부 및 데이터 구동부에 관한 발명이다.

본 발명은 디스플레이 패널, 주사 구동부, 타이밍 제어부 및 복수의 데이터 구동부를 구비하는 디스플레이에 있어서, 상기 타이밍 제어부는 직렬화된(serialized) 데이터 신호를 포함하는 송신 신호를 상기 복수의 데이터 구동부 중 어느 한 데이터 구동부로 전달하며, 상기 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 데이터의 값에 따라 선택된 레벨이며, 상기 데이터 구동부는 전달된 상기 송신 신호로부터 상기 데이터를 복원하는 것을 특징으로 하는 디스플레이를 제공한다.

Description

직렬화된 멀티레벨 데이터 신호를 전달하기 위한 디스플레이, 타이밍 제어부 및 데이터 구동부{DISPLAY, TIMING CONTROLLER AND DATA DRIVER FOR TRANSMITTING SERIALIZED MULTI-LEVEL DATA SIGNAL}

도 1은 종래의 RSDS(Reduced Swing Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이다.

도 2는 종래의 mini-LVDS(Low Voltage Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이다.

도 3은 종래의 PPDS(Point-to-Point Differential Signaling)의 구현을 개념적으로 간략하게 도시한 도면이다.

도 4는 종래의 PPDS에서 컬럼 구동 집적회로가 체인(chain) 형태로 구성되어 있어서, 클록 신호를 인접 컬럼 구동 집적회로로부터 연쇄적으로 받는 방식을 개략적으로 도시한 도면이다.

도 5는 본 발명의 제 1 실시예에 의한 디스플레이의 구조도이다.

도 6은 이해의 편의를 위하여 도 5의 타이밍 제어부와 데이터 구동부들 사이의 클록 및 데이터의 전달 구조만을 표현한 도면이다.

도 7은 도 5의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 일례를 설명하기 위한 도면이다.

도 8은 도 5의 디스플레이에 사용될 수 있는 타이밍 제어부(14)의 일례를 나타내는 도면이다.

도 9는 도 5의 디스플레이에 사용될 수 있는 데이터 구동부(24)의 일례를 나타내는 도면이다.

도 10은 본 발명의 제 2 실시예에 의한 디스플레이의 구조도이다.

도 11은 이해의 편의를 위하여 도 10의 타이밍 제어부와 데이터 구동부들 사이의 클록 신호 및 데이터 신호의 전달 구조만을 표현한 도면이다.

도 12 내지 15는 도 10의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 예들을 설명하기 위한 도면이다.

도 16은 도 10의 디스플레이에 사용될 수 있는 타이밍 제어부의 일례를 나타내는 도면이다.

도 17은 도 10의 디스플레이에 사용될 수 있는 데이터 구동부의 일례를 나타내는 도면이다.

도 18은 본 발명의 제 3 실시예에 의한 디스플레이의 구조도이다.

도 19는 이해의 편의를 위하여 도 18의 타이밍 제어부(16)와 데이터 구동부(26)들 사이의 클록 신호 및 데이터 신호의 전달 구조만을 표현한 도면이다.

*도면의 주요 부분에 부호의 설명*

10, 11, 12, 13, 14, 15, 16 타이밍 제어부

20, 21, 22, 23, 24, 25, 26 데이터 구동부

30 주사 구동부 40 디스플레이 패널

51, 71 타이밍 제어부의 수신부 52, 72 버퍼 메모리

53, 73 타이밍 제어 회로 54, 74 송신부

55, 75 역다중화부 56, 76 다중화부

57, 77 구동부 61, 81 데이터 구동부의 수신부

62, 82 쉬프트 레지스터 63, 83 데이터 래치

64, 84 DAC 65, 85 기준전압 생성부

66, 86 멀티레벨 검출부 67, 88 샘플러

87 클록 복원 회로

본 발명은 직렬화된 멀티레벨 데이터 신호를 전달하기 위한 디스플레이, 타이밍 제어부 및 데이터 구동부에 관한 발명으로서, 특히 타이밍 제어부와 데이터 구동부를 연결하는 배선을 줄이며, 전자기파 간섭(electromagnetic interference, 이하 간략히 EMI라 함) 성분을 줄일 수 있는 직렬화된 멀티레벨 데이터 신호를 전달하기 위한 디스플레이, 타이밍 제어부 및 데이터 구동부에 관한 발명이다.

최근 노트북 및 개인 휴대 통신 장치와 같은 휴대용 전자장치의 보급 증가와 더불어 디지털 가전기기 및 개인용 컴퓨터의 시장 증가는 꾸준히 지속되고 있다. 이러한 장치들과 사용자 사이의 최종 연결 매체인 디스플레이 장치들은 경량화 및 저 전력화 기술을 요구하고, 이에 따라 기존의 CRT (Cathode Ray Tube)가 아닌 LCD(Liquid Crystal Display), PDP (Plasma Display Panel), OELD(Organic Electro-Luminescence Display)와 같은 평판 디스플레이(flat panel display, 이하 간략히 FPD라 함) 장치들이 일반화되는 추세이다.

상기한 바와 같이, 현재 일반화된 FPD의 경우, 실제 디스플레이를 하는데 사용되는 패널을 구동하기 위해서는 타이밍 제어부(timing controller)와 주사 구동부(scan driver) 및 데이터 구동부(data driver)를 필요로 한다. 그런데, EMI와 고주파 간섭(radio frequency interference, 이하 간략히 RFI라 함) 등이 타이밍 제어부와 데이터 구동부 사이의 데이터 신호를 전송하는 배선에서 많이 발생하는 문제점이 있다.

또한, 현재의 FPD의 경우 지속적으로 대화면 및 고해상도를 추구하고 있으며, 특히 고해상도 패널의 경우, 데이터 선(data line) 수 역시 수백에서 수천 개에 이르므로, 이들 각각의 데이터 선을 구동하는 데이터 구동부의 입력으로는 고속의 데이터 전송 기술이 요구되게 된다.

상기한 바와 같이, EMI의 규격 등이 최근에 강해지고, 또한 고속으로 신호를 전송하는 기술이 더욱 필요로 하게 되는 상황이므로, 그 결과, RSDS(Reduced Swing Differential Signaling)와 mini-LVDS와 같은 소 신호 차동 시그널링(differential signaling) 방식들이 타이밍 제어부와 데이터 구동부를 연결하는 인트라 패널 인터 페이스(intra-panel interface)에 많이 사용되는 추세이다.

도 1은 상기한 RSDS의 구현을 개념적으로 간략하게 도시한 도면이며, 또한 도 2도 상기한 mini-LVDS의 구현을 개념적으로 간략하게 도시한 도면이다. 여기서, RSDS와 mini-LVDS 두 방식 모두 데이터 신호와 동기된 별도의 클록 신호를 사용하여 원하는 대역폭을 소화하기 위해 하나 이상의 데이터 신호선을 가지고 있다. 클록 신호는 단 하나만을 사용하기 때문에 패널 안에 있는 데이터 구동부(20, 21)의 개수만큼 클록 신호와 데이터 신호들이 공급되어야만 한다. 다시 말해, 도 1 및 도 2를 통해서 알 수 있는 바와 같이, RSDS 및 mini-LVDS 두 가지 방식 모두 멀티 드롭(multi-drop) 방식을 채택하고 있다는 것을 알 수 있다.

그런데, RSDS 및 mini-LVDS 방식이 모두 채택하고 있는 이와 같은 멀티 드롭 방식에서는 선이 갈라지는 지점에서 임피던스의 부정합(impedance mismatch)으로 인하여, EMI가 커지는 문제점, 신호 왜곡 등의 신호의 품질이 떨어지는 문제점 뿐만 아니라, 클록 신호의 큰 부하로 인하여 최대 동작 속도가 제한되는 문제점을 갖고 있었다.

이에 네셔널 세마이컨덕터사(社)(national semiconductor)에서 최근 발표한 포인트 투 포인트(point-to-point) 방식의 인트라 패널 인터페이스(intra-panel interface)가 PPDS(point-to-point differential signaling)이다. 도 3의 이 방식에서는 클록 신호가 데이터 구동부(22)에 공유되면서 생기는 문제점을 해결하기 위해 각각의 데이터 구동부(22)에 클록 신호들을 보내는 방식을 취하고 있다. 또한 이전에는 여러 개의 데이터 선이 다수의 데이터 구동부에 연결되었으나, 타이밍 제어부(timing controller)와 하나의 데이터 구동부(22) 사이에는 독립적인 데이터 선을 가지는 특징을 지니고 있다. 다시 말해, PPDS의 경우에는 직렬(serial) 방식을 채택하여, 도 3에서 알 수 있는 바와 같이, PPDS 타이밍 제어부(12)에서 하나의 데이터 구동부(22)로 향하는 하나의 독립적인 데이터 선을 갖고 있다.

따라서, RSDS 및 mini-LVDS 방식에서 채택하고 있는 기존의 멀티 드롭(multi-drop) 방식에 비해, 임피던스 부정합 등이 작아짐으로써 EMI 등을 줄일 수 있고, 전체 신호선의 개수를 줄임으로써 저가격화를 이를 수 있는 장점이 있다.

그러나, 기존의 RSDS 등에 비해 고속의 클록 신호가 필요로 하게 되고, 별도의 클록 선들이 모든 데이터 구동부(22)에 각각 연결됨으로써 오버헤드(overhead)를 지닌다고 볼 수 있다. 또한, 데이터를 샘플링하기 위한 클록 신호와 데이터 신호 사이의 스큐(skew)가 존재할 경우 데이터 샘플링 과정에서 오류가 생길 수 있으며 이를 방지하기 위해서는 별도의 스큐(skew)를 보상하는 회로 등의 구현이 필요하다고 할 수 있다. 또한, 타이밍 제어부(21)에서 데이터 구동부(22)로 전달되는 직렬 방식의 데이터 신호의 주파수가 해상도의 증가 등으로 인하여 증가하여 EMI 성분이 증가될 수 있다. 따라서, PPDS 또한 종래의 RSDS 및 mini-LVDS와는 또 다른 해결해야 될 문제점을 갖고 있는 것이다.

또한, 도 4에 도시된 바와 같이, 데이터 구동부(23)가 체인(chain) 형태로 클록 신호를 받는 방식이 최근에 제안되고 있으며, 이와 같은 방식은 클록 선들의 멀티 드롭으로 인한 임피던스 부정합, 그리고 이에 기인한 EMI를 줄일 수 있는 장 점을 갖고 있지만, 데이터 구동부(23) 사이에서 발생하는 클록의 딜레이(delay)로 인해 데이터 샘플링이 제대로 되지 않는 새로운 문제점을 갖고 있다.

상기한 바와 같이, 최근의 인트라 패널 인터페이스(intra-panel interface)의 경향은 신호선의 개수를 줄이고, EMI 성분을 줄이는데 초점이 맞추어지고 있다. 아울러 신호선의 개수가 줄어드는데 비해 패널의 동작 속도 및 해상도는 점점 커짐으로써 고속 신호 전달 과정에서 생길 수 있는 스큐(skew), 상대 지터(jitter) 및 EMI 등의 문제를 해결할 수 있는 새로운 인트라 패널 인터페이스(intra-panel interface)의 구현이 요구되고 있는 실정이다.

따라서, 본 발명이 이루고자 하는 기술적 과제는 상기한 문제점들을 해결하기 위한 것으로서, 타이밍 제어부로부터 데이터 구동부로 직렬화된 멀티 레벨 데이터 신호를 전송함으로써, 동작 주파수를 낮추고 EMI 성분을 줄일 수 있는 디스플레이, 타이밍 제어부 및 데이터 구동부를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 타이밍 제어부와 데이터 구동부를 연결하는 하나의 배선(차동 신호 방식을 이용하는 경우에는 2개의 배선)을 이용하여 멀티 레벨의 데이터뿐만 아니라 멀티 레벨의 데이터와 다른 레벨을 가지는 임베딩된 클록 신호도 전송함으로써, 신호선의 개수를 현저히 줄이며, EMI 성분을 줄일 수 있으면서, 스큐나 상대 지터 등의 문제를 해결할 수 있는 디스플레이, 타이밍 제어부 및 데이터 구동부를 제공하는 것이다.

또한, 본 발명이 이루고자 하는 기술적 과제는 임베딩된 클록 신호 직전 및 직후에 더미 데이터를 삽입함으로써, 상승 시간(rising time) 및 하강 시간(falling time)을 일정하게 유지하고, 지터의 발생 가능성을 줄여, 고속 전송에서 보다 안정적으로 동작할 수 있는 디스플레이, 타이밍 제어부 및 데이터 구동부를 제공하는 것이다.

상술한 목적을 달성하기 위한 기술적 수단으로서, 본 발명의 제 1 측면은 디스플레이 패널, 주사 구동부, 타이밍 제어부 및 복수의 데이터 구동부를 구비하는 디스플레이에 있어서, 상기 타이밍 제어부는 직렬화된(serialized) 데이터 신호를 포함하는 송신 신호를 상기 복수의 데이터 구동부 중 어느 한 데이터 구동부로 전달하며, 상기 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 데이터의 값에 따라 선택된 레벨이며, 상기 데이터 구동부는 전달된 상기 송신 신호로부터 상기 데이터를 복원하는 것을 특징으로 하는 디스플레이를 제공한다. 바람직하게, 상기 송신 신호는 상기 데이터 신호 사이에 클록 신호가 임베딩된 신호이며, 상기 임베딩된 클록 신호의 레벨은 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들과는 다르다.

본 발명의 제 2 측면은 데이터를 수신하는 수신부; 상기 수신된 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리; 클록 신호를 생성하는 타이밍 제어회로; 및 복수의 송신 신호를 출력하는 송신부를 구비하며, 상기 복수의 송신 신호 각각은 각각에 대응하는 직렬화된 데이터 신호를 포함하며, 상기 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 상기 데이터의 값에 따라 선택된 레벨인 타이밍 제어부를 제공한다. 바람직하게, 상기 복수의 송신 신호 각각은 상기 데이터 신호 사이에 임베딩된 상기 클록 신호를 더 포함하며, 상기 임베딩된 클록 신호의 레벨은 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들과는 다르다.

본 발명의 제 3 측면은 수신 클록 신호에 따라 수신 신호에 포함된 데이터 신호를 샘플링하여 데이터를 복원하는 수신부; 상기 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치; 및 상기 데이터 래치에서 출력되는 데이터를 아날로그 신호로 변환하여 출력하는 DAC를 포함하며, 상기 수신부에서 상기 데이터를 복원함에 있어서, 상기 데이터 신호의 레벨이 적어도 4개의 서로 다른 범위 중 어느 범위에 속하는가를 판단하여, 그 결과에 따라 상기 데이터 신호로부터 동시에 적어도 2비트의 데이터를 복원하는 데이터 구동부를 제공한다. 바람직하게, 상기 수신 신호는 상기 데이터 신호 사이에 임베딩된 클록 신호를 더 포함하며, 상기 수신부는 상기 수신 신호의 레벨이 상기 적어도 4개의 서로 다른 범위와 다른 소정의 범위에 속하는 여부를 판단하여, 그 결과에 따라 상기 임베딩된 클록 신호로부터 상기 수신 클록 신호를 형성한다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러가지 형태로 변형될 수 있으며, 본 발명 의 범위가 아래에서 상술하는 실시예들로 인하여 한정되는 식으로 해석되어 져서는 안된다. 본 발명의 실시예들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되는 것이다.

(제 1 실시예)

도 5는 본 발명의 제 1 실시예에 의한 디스플레이의 구조도이며, 도 6은 이해의 편의를 위하여 도 5의 타이밍 제어부와 데이터 구동부들 사이의 클록 신호 및 데이터 신호의 전달 구조만을 표현한 도면이다. 도 5 및 6을 참조하면, 디스플레이는 타이밍 제어부(14), 데이터 구동부(24)들, 주사 구동부(30)들 및 디스플레이 패널(40)을 포함한다.

디스플레이 패널(40)은 주사 신호(S1 내지 Sn) 및 데이터 신호(D1 내지 Dm)에 따라 화상을 표시하는 부분으로써, LCD 패널, PDP 패널 또는 OELD 패널 등 여러 종류의 디스플레이 패널이 될 수 있다. 주사 구동부(30)들은 디스플레이 패널(40)에 주사 신호들(S1 내지 Sn)을 인가하며, 데이터 구동부(24)들은 디스플레이 패널(40)에 데이터 신호들(D1 내지 Dm)을 인가한다. 타이밍 제어부(14)는 데이터 구동부(24)에 데이터 신호(DT)를 전달하며, 데이터 구동부(24) 및 주사 구동부(30)에 클록 신호들(CLK, CLK_R)을 인가한다.

타이밍 제어부(14)에서 데이터 구동부(24)로 전달되는 데이터 신호(DT)는 디스플레이 패널(40)에 표시될 화상 데이터만을 포함할 수도 있으며, 화상 데이터 및 제어신호를 포함할 수도 있다. 타이밍 제어부(14)로부터 각 데이터 구동부(24)로 데이터 신호(DT)를 전달하는 방식으로는 하나의 배선을 이용한 단일 신호 방식(single-ended signalling)이 사용될 수도 있으며, LVDS(low voltage differential signalling)와 같이 2개의 배선을 이용한 차동 신호 방식(differential signalling)이 사용될 수 있다.

본 발명의 제1 실시예에 의한 디스플레이는 종래기술인 도 3에 표현된 PPDS 방식과 유사한 방식을 사용하나, 종래기술과 달리 데이터 신호(DT)를 멀티-레벨 시그널링(multi-level signalling) 방식으로 전송함으로써, 동작 주파수를 낮추고, EMI 성분을 줄일 수 있다는 특징들을 가진다. 보다 구체적으로, 데이터 신호(DT)가 2개의 레벨만을 가지므로 동시에 1비트의 데이터만을 전송할 수 있는 종래기술에 비하여, 본 발명의 제1 실시예에 의한 디스플레이는 적어도 4개의 레벨을 가지는 데이터 신호(DT)를 사용함으로써, 동시에 적어도 2비트의 데이터를 전송할 수 있다. 만일 데이터 구동부(14)가 동시에 2비트의 데이터를 전송하는 경우, 종래 기술에 비하여 데이터 신호(DT)의 주파수는 1/2로 감소하게 된다. EMI는 주파수가 증가함에 따라 증가하므로, 데이터 신호(DT)의 주파수가 감소하면 EMI 또한 감소하게 된다.

데이터 신호(DT)를 멀티-레벨 시그널링(multi-level signalling) 방식으로 전송하기 위하여, 타이밍 제어부(14)는 2비트 이상의 데이터의 값에 대응하는 레벨을 가지는 데이터 신호(DT)를 생성한다. 이때, 데이터 신호(DT)는 적어도 4개의 서로 다른 레벨을 가질 수 있다. 또한, 데이터 구동부(24)는 타이밍 제어부(14)로부터 전달된 데이터 신호(DT)로부터 원래의 데이터를 복원한다.

도 7은 도 5의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 일례를 설명하기 위한 도면이다. 도면에는 2비트의 데이터를 4개의 레벨을 가지는 데이터 신호(DT)를 이용하여 송신하며, 2개의 배선을 이용하여 LVDS와 같은 차동 신호 방식을 이용하여 전달하는 경우가 표현되어 있다. 만일 차동 신호 방식이 아닌 단일 신호 방식을 이용하여 멀티 레벨의 데이터를 전달하는 경우에는 도면부호 Vp에 해당하는 신호만을 하나의 배선을 통하여 전달하면 된다.

도 5, 6 및 7을 참조하면, 타이밍 제어부(14)는 이진수 '00'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '01'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '10'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '11'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력한다. 만일 차동 신호 방식에 의하는 경우, 타이밍 제어부(14)는 데이터 신호를 전달하는 두 배선 중 어느 한 배선으로 'Vp'를 출력하고, 나머지 배선으로 'Vp'의 반대 극성을 가지는 'Vn'을 출력한다. 이와 같이 타이밍 제어부(14)는 4종류의 레벨을 출력할 수 있으므로, 동시에 2비트의 데이터를 전달할 수 있다. 만일 타이밍 제어부(14)가 4종류를 초과하는 레벨을 출력할 수 있으면, 동시에 2비트를 초과하는 데이터를 전달할 수 있다. 가령, 타이밍 제어부(14)가 8종류의 레벨을 출력할 수 있으면, 동시에 3 비트의 데이터를 전달할 수 있다.

데이터 구동부(24)는 수신된 데이터 신호(DT)의 레벨이 어느 범위에 속하는지를 판단하여 수신된 데이터 신호로부터 원래의 데이터를 복원한다. 도면에 표현된 예의 경우, 수신된 데이터 신호(Vp)의 레벨이 'Vrefl1' 이하인 경우에는 데이터 구동부(24)가 이진수 '00'에 해당하는 데이터를 수신한 것으로 판단하며, 수신된 데이터 신호(Vp)의 레벨이 'Vrefl1' 초과이고 'Vos' 이하인 경우에는 이진수 '01'에 해당하는 데이터를 수신한 것으로 판단하며, 수신된 데이터 신호(Vp)의 레벨이 'Vos' 초과이고 'Vrefh1' 이하인 경우에는 이진수 '10'에 해당하는 데이터를 수신한 것으로 판단하며, 수신된 데이터 신호(Vp)의 레벨이 'Vrefh1' 초과인 경우에는 이진수 '11'에 해당하는 데이터를 수신한 것으로 판단한다. 만일 차동 신호 방식에 의하는 경우, 데이터 구동부(24)는 'Vp'뿐만 아니라, 'Vn'도 어느 범위에 속하는지를 판단하여, 수신된 데이터 신호로부터 원래의 데이터를 복원하거나, 'Vp'-'Vn'이 어느 레벨에 속하는지를 판단하여 수신된 데이터 신호로부터 원래의 데이터를 복원할 수 있다.

도 8은 도 5의 디스플레이에 사용될 수 있는 타이밍 제어부(14)의 일례를 나타내는 도면이다. 도 8을 참조하면, 타이밍 제어부는 수신부(51), 버퍼 메모리(52) 타이밍 제어회로(53) 및 송신부(54)을 포함한다.

수신부(51)는 전달된 데이터를 수신하는 기능을 수행한다. 또한, 수신부(51)는 전달된 제어신호를 수신할 수도 있다. 보다 구체적으로, 수신부(51)는 타이밍 제어부로 입력되는 화상 데이터 신호 및 수신 제어신호를 TTL(transistor-transistor logic) 신호로 변환하는 기능을 수행한다. 타이밍 제어부로 입력되는 수신 신호는 LVDS 형태의 신호에 한정되지 않으며, TMDS(transition minimized differential signaling)형태의 신호일 수도 있으며, 다른 어떤 형태의 신호라도 무방하다. TTL 신호는 일반적으로 디지털로 변환된 신호를 의미하며, 일반적으로 0.35V의 작은 전압폭을 가지는 LVDS와 달리 전원 전압 수준의 큰 전압 폭을 가진다.

버퍼 메모리(52)는 데이터를 일시적으로 저장한 후에 출력한다.

타이밍 제어 회로(53)는 TTL 신호로 변환된 수신 제어신호를 입력받아, 주사 구동부로 전달되는 클록 신호(CLK_R) 및 데이터 구동부로 전달될 클록 신호(CLK)를 생성한다.

송신부(54)는 버퍼 메모리(52)에서 출력되는 데이터를 입력받아, 복수의 데이터 구동부로 전달될 복수의 송신신호를 출력한다. 각 송신 신호는 직렬화된(serialized) 데이터 신호를 포함하며, 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 데이터의 값에 따라 선택된 레벨이다.

송신부(54)는 역다중화부(55), 복수의 직렬화(56) 및 복수의 구동부(57)를 포함한다. 역다중화부(55)는 버퍼 메모리(52)에서 출력되는 화상 데이터를 각 데이터 구동부 별로 분리하여 직렬화부(56)로 전달한다. 직렬화부(56)는 역다중화부(55)에서 전달되는 데이터를 직렬화하여 출력하는 기능을 수행한다. 가령, 직렬화부(56)가 역다중화부(55)로부터 한 픽셀에 대응하는 24 비트의 병렬 데이터(R 8 비트, G 8비트 및 B 8비트)를 전달받은 경우에, 직렬화부(56)는 전달받은 24비트의 데이터를 12회에 걸쳐, 2비트씩 순차적으로 구동부(57)로 전달한다. 구동부(57)는 직렬화부(56)에서 출력되는 직렬화된 데이터에 대응하는 레벨을 가지는 데이터 신호(DT)를 생성하는 기능을 수행한다. 즉, 구동부(57)은 입력되는 직렬화된 데이터를 아날로그 신호로 변환하여 출력한다. 구동부(57)에서 출력되는 신호는 LVDS 신호와 같이 차동 신호 방식의 신호일 수도 있으며, 단일 신호 방식의 신호일 수도 있다.

도 9는 도 5의 디스플레이에 사용될 수 있는 데이터 구동부(24)의 일례를 나타내는 도면이다. 도 9를 참조하면, 데이터 구동부는 수신부(61), 쉬프트 레지스터(62), 데이터 래치(63) 및 DAC(digital-to-analog converter)(64)를 포함한다.

수신부(61)는 수신 클록 신호(CLK)에 따라, 수신 신호에 포함된 데이터 신호(DT)를 샘플링하여 데이터를 복원한다. 이때, 수신부(61)는 데이터 신호(DT)의 레벨이 적어도 4개의 범위들 중 어느 범위에 속하는지를 판단함으로써, 데이터 신호(DT)로부터 동시에 적어도 2비트의 데이터를 복원한다.

수신부(61)는 기준전압 생성부(65), 멀티레벨 검출부(66) 및 샘플러(67)를 포함한다. 기준 전압 생성부(65)는 상기 적어도 4개의 범위들을 나누는 기준이 되는 전압을 생성한다. 일례로, 도 7에 표현된 신호(차동 신호 방식의 신호 또는 단일 신호 방식의 신호)가 전송되는 경우, 기준 전압 생성부(65)는 'Vrefl1', 'Vos' 및 'Vrefh1'을 기준전압으로서 출력할 수 있다. 다른 예로 도 7에 표현된 차동 신 호가 전송되고, 'Vp'-'Vn'이 어느 범위에 속하는지를 판단하여 데이터 신호(DT)에서 데이터를 복원하는 경우에는, 기준 전압 생성부(65)는 'Vrefh1'-'Vrefl1', 0 및 'Vrefl1'-'Vrefh1'을 기준전압으로서 출력할 수 있다. 멀티레벨 검출부(66)는 기준 전압 생성부(65)에서 출력되는 기준 전압들을 이용하여 데이터 신호(DT)의 레벨이 어느 범위에 속하는지를 판단한 결과를 출력한다. 샘플러(67)는 수신 클록 신호(CLK)로 멀티레벨 검출부(66)에서 출력되는 신호를 샘플링하여 출력하는 기능을 수행한다. 샘플러(67)는 도면에 표현된 바와 같이, 복원된 매 2비트의 데이터를 순차적으로 저장한 후, 한 픽셀에 대응하는 24 비트의 병렬 데이터를 데이터 래치(63)로 출력할 수 있다.

쉬프트 레지스터(62)는 스타트 펄스(SP)를 순차적으로 쉬프트하여 출력하는 기능을 수행한다.

데이터 래치(63)는 쉬프트 레지스터(62)에서 출력되는 신호에 따라, 수신부에서 출력되는 데이터를 순차적으로 저장한 후, 병렬로 출력하는 기능을 수행한다.

DAC(64)는 데이터 래치(63)에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력한다.

(제 2 실시예)

도 10은 본 발명의 제 2 실시예에 의한 디스플레이의 구조도이며, 도 11은 이해의 편의를 위하여 도 10의 타이밍 제어부와 데이터 구동부들 사이의 클록 신호 및 데이터 신호의 전달 구조만을 표현한 도면이다. 도 10 및 11을 참조하면, 디스 플레이는 타이밍 제어부(15), 데이터 구동부(25)들, 주사 구동부(30)들 및 디스플레이 패널(40)을 포함한다.

본 발명의 제 2 실시예에 의한 디스플레이는 본 발명의 제 1 실시예에 의한 디스플레이와 유사하며, 다만 클록 신호(CLK)가 데이터 신호(DT) 사이에 데이터 신호와는 다른 레벨로 임베딩되어 전송된다는 차이점이 있다. 보다 구체적으로, 데이터 신호(DT)는 적어도 4종류의 레벨들을 가질 수 있으며, 임베딩된 클록 신호(CLK)는 데이터 신호(DT)가 가질 수 있는 레벨들과는 다른 레벨을 가진다. 클록 신호(CLK)는 매 데이터 신호(DT)마다 임베딩될 수 있으며, 복수의 데이터 신호(DT)마다 임베딩될 수 있다.

이를 위하여, 타이밍 제어부(15)는 데이터 신호(DT) 사이에 클록 신호(CLK)를 임베딩한 송신 신호를 생성하여 데이터 구동부(25)로 전달한다. 이때, 데이터 신호(DT)는 2비트 이상의 데이터의 값에 대응하는 레벨을 가지며, 클록 신호(CLK)는 데이터 신호(DT)가 가질 수 있는 레벨들과는 다른 레벨을 가진다. 데이터 구동부(25)는 타이밍 제어부(15)로부터 전달되는 송신 신호로부터 클록 신호와 데이터를 복원한다. 이를 위하여 데이터 구동부(25)는 전달된 송신 신호의 레벨이 어느 범위에 속하는지 판단하여 클록 신호 및 데이터를 복원한다.

송신 신호가 단일 신호 방식(single-ended signalling)으로 전달되는 경우에는 타이밍 제어부(15)와 데이터 구동부(25)가 하나의 배선에 의하여 연결될 수 있으며, 송신 신호가 차동 신호 방식(differential signalling)으로 전달되는 경우에는 타이밍 제어부(15)와 데이터 구동부(25)가 2개의 배선에 의하여 연결될 수 있 다.

도 12는 도 10의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 일례를 설명하기 위한 도면이다. 도면에는 2개의 배선을 이용하여 LVDS와 같은 차동 신호 방식을 이용하여 송신 신호를 전달하는 경우가 표현되어 있다. 만일 차동 신호 방식이 아닌 단일 신호 방식을 이용하여 멀티 레벨의 데이터를 전달하는 경우에는 도면부호 Vp에 해당하는 신호만을 하나의 배선을 통하여 전달하면 된다. 또한, 도면에는 4개의 데이터 신호(DT)마다 하나의 클록 신호(CLK)가 임베딩되며, 데이터 신호(DT)는 4개의 레벨들을 가질 수 있으며, 임베딩된 클록 신호(CLK)는 2개의 레벨을 가질 수 있는 예가 표현되어 있다.

도 10 및 12를 참조하면, 타이밍 제어부(15)는 이진수 '00'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '01'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '10'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '11'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 클록 신호를 전송하고자 하는 때에는 'Vcol' 또는 'Vcoh'에 해당하는 레벨을 가지는 임베딩된 클록 신호(Vp)를 출력한다. 만일 차동 신호 방식에 의하는 경우, 타이밍 제어부(14)는 송신 신호를 전달하는 두 배선 중 어느 한 배선으로 'Vp'를 출력하고, 나머지 배선 으로 'Vp'의 반대 극성을 가지는 'Vn'을 출력한다. 이와 같이 타이밍 제어부(15)는 데이터 신호(DT) 사이에 클록 신호(CLK)를 임베딩한 송신 신호를 출력할 수 있다. 또한, 타이밍 제어부(15)는 4종류의 레벨을 가지는 데이터 신호를 출력할 수 있으므로, 동시에 2비트의 데이터를 전달할 수 있다. 또한, 타이밍 제어부(15)는 2종류의 레벨을 가지는 임베딩된 클록 신호를 출력할 수 있으므로, 클록 신호(CLK)와 제어 신호를 동시에 전달할 수 있다. 보다 구체적으로 타이밍 제어부(15)는 클록 신호(CLK)와 논리값 '0'에 해당하는 제어 신호를 동시에 전송하고자 하는 경우에는 'Vcol'에 해당하는 레벨을 가지는 임베딩된 클록 신호(Vp)를 출력하고, 클록 신호(CLK)와 논리값 '1'에 해당하는 제어 신호를 동시에 전송하고자 하는 경우에는 'Vcoh'에 해당하는 레벨을 가지는 임베딩된 클록 신호(Vp)를 출력한다. 이와 같이 임베딩된 클록 신호(CLK)가 복수의 레벨을 가지는 경우에는 임베딩된 클록 신호(CLK)는 제어 신호도 함께 전송할 수 있다. 제어 신호는 일례로 스타트 펄스(start pulse)일 수 있다.

데이터 구동부(24)는 수신 신호의 레벨이 어느 범위에 속하는지를 판단하여 수신 신호로부터 원래의 데이터와 클록 신호를 복원한다. 도면에 표현된 예의 경우, 데이터 구동부(24)는 수신 신호(Vp)의 레벨이 'Vrefl2' 이하인 경우에는 클록 신호와 논리값 '0'에 해당하는 제어 신호를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefl2' 초과이고 'Vrefl1' 이하인 경우에는 이진수 '00'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefl1' 초과이고 'Vos' 이하인 경우에는 이진수 '01'에 해당하는 데이터를 수신한 것으로 판단하 며, 수신 신호(Vp)의 레벨이 'Vos' 초과이고 'Vrefh1' 이하인 경우에는 이진수 '10'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefh1' 초과이고 'Vrefh2' 이하인 경우에는 이진수 '11'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefh2' 초과인 경우에는 클록 신호와 논리값 '1'에 해당하는 제어신호를 수신한 것으로 판단한다. 만일 차동 신호 방식에 의하는 경우, 데이터 구동부(24)는 'Vp'뿐만 아니라, 'Vn'도 어느 범위에 속하는지를 판단하여, 수신 신호로부터 원래의 데이터 및 클록 신호를 복원할 수 있다. 또한, 'Vp'-'Vn'이 어느 레벨에 속하는지를 판단하여 수신 신호로부터 원래의 데이터 및 클록 신호를 복원할 수도 있다.

도면에 표현된 예의 경우 6개의 레벨들(Vcol, Vdol2, Vdol1, Vdoh1, Vdoh2, Vcoh) 중 가장 바깥쪽에 위치한 2개의 레벨들(Vcol, Vcoh)이 임베딩된 클록 신호(CLK)가 가질 수 있는 레벨들이나, 임베딩된 클록 신호(CLK)가 가질 수 있는 레벨들은 바깥쪽의 레벨들에 한정되지 아니한다. 일례로, 임베딩된 클록 신호(CLK)가 'Vdol2' 및 'Vdoh1'에 해당하는 레벨들을 가지고, 데이터 신호(DT)가 나머지 레벨들을 가질 수도 있다.

도 13은 도 10의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 다른 예를 설명하기 위한 도면이다. 도면에는 1개의 데이터 신호(DT)마다 하나의 클록 신호(CLK)가 임베딩되며, 데이터 신호(DT)는 4개의 레벨들을 가질 수 있으며, 임베딩된 클록 신호(CLK)는 1개의 레벨을 가질 수 있는 예가 표현되어 있다.

도 10 및 13을 참조하면, 타이밍 제어부(15)는 이진수 '00'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '01'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdol1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '10'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh1'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 이진수 '11'에 해당하는 데이터를 전송하고자 하는 때에는 'Vdoh2'에 해당하는 레벨을 가지는 데이터 신호(Vp)를 출력하고, 클록 신호를 전송하고자 하는 때에는 타이밍 제어부(15)는 'Vco'에 해당하는 레벨(0에 해당하는 레벨)을 가지는 임베딩된 클록 신호(Vp)를 출력한다. 이와 같이 타이밍 제어부(15)는 데이터 신호(DT) 사이에 클록 신호(CLK)를 임베딩한 송신 신호를 출력할 수 있다. 타이밍 제어부(15)는 1종류의 레벨만을 가지는 임베딩된 클록 신호를 출력하므로, 도 12와 달리 클록 신호(CLK)와 동시에 제어 신호를 출력할 수 없다.

데이터 구동부(24)는 수신 신호의 레벨이 어느 범위에 속하는지를 판단하여 수신 신호로부터 원래의 데이터와 클록 신호를 복원한다. 도면에 표현된 예의 경우, 데이터 구동부(24)는 수신 신호(Vp)의 레벨이 'Vrefl2' 이하인 경우에는 이진수 '00'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefl2' 초과이고 'Vrefl1' 이하인 경우에는 이진수 '01'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefl1' 초과이고 'Vrefh1' 이하인 경우에는 클록 신호를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefh1' 초과이고 'Vrefh2' 이하인 경우에는 이진수 '10'에 해당하는 데이터를 수신한 것으로 판단하며, 수신 신호(Vp)의 레벨이 'Vrefh2' 초과인 경우에는 이진수 '11'에 해당하는 데이터를 수신한 것으로 판단한다. 만일 차동 신호 방식에 의하는 경우, 데이터 구동부(24)는 'Vp'뿐만 아니라, 'Vn'도 어느 범위에 속하는지를 판단하여, 수신 신호로부터 원래의 데이터 및 클록 신호를 복원한다. 또한, 'Vp'-'Vn'이 어느 레벨에 속하는지를 판단하여 수신 신호로부터 원래의 데이터 및 클록 신호를 복원할 수도 있다.

도면에 표현된 예의 경우 5개의 레벨들(Vdol2, Vdol1, Vco, Vdoh1, Vdoh2) 중 가장 안쪽에 위치한 레벨(Vco)이 임베딩된 클록 신호(CLK)가 가질 수 있는 레벨이나, 임베딩된 클록 신호(CLK)가 가질 수 있는 레벨은 가장 안쪽의 레벨에 한정되지 아니한다. 일례로, 임베딩된 클록 신호(CLK)가 'Vdol1'에 해당하는 레벨을 가지고, 데이터 신호(DT)가 나머지 레벨들을 가질 수도 있다.

도 14는 도 10의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 또 다른 예를 설명하기 위한 도면이다. 도면에는 임베딩된 클록 신호(CLK)는 2개의 레벨을 가질 수 있으며, 임베딩된 클록 신호(CLK)의 직전 및 직후에 더미 데이터(dummy data)가 위치한 예가 표현되어 있다.

도 10 및 14를 참조하면, 임베딩된 클록 신호의 극성은 직전 데이터 신호의 극성과 동일할 수 있다. 도면의 예의 경우, 첫째 임베딩된 클록 신호는 직전 데이터 신호(2비트 '01'에 해당하는 데이터 신호)의 극성과 동일한 음의 극성을 가지 며, 둘째 임베딩된 클록 신호는 직전 데이터 신호(2비트 '11'에 해당하는 데이터 신호)의 극성과 동일한 양의 극성을 가진다. 또한, 도면과 달리 임베딩된 클록 신호는 제어신호에 대응하는 극성을 가질 수도 있다. 임베딩된 클록 신호의 직전 및 직후에는 더미 데이터가 위치할 수 있다. 임베딩된 클록 신호 직전 및 직후의 더미 데이터는 임베딩된 클록 신호의 상승 시간 및 하강 시간을 일정하게 유지하는 역할을 수행한다. 이를 위하여 임베딩된 클록 신호 직전 및 직후의 더미 데이터는 임베딩된 클록 신호와 같은 극성을 가지며, 임베딩된 클록 신호에 가장 근접한 레벨('Vdoh2' 또는 'Vdol2')을 가질 수 있다. 만일 임베딩된 클록 신호 직전 및 직후의 더미 데이터가 없는 경우, 임베딩된 클록 신호 직전 및 직후의 데이터 신호의 레벨이 'Vdoh2', 'Vdoh1', 'Vdol1' 및 'Vdol2' 중 어느 것인가에 따라서 임베딩된 클록 신호의 상승 시간 및 하강 시간이 달라질 수 있으며, 따라서, 지터(jitter)를 발생시킬 위험이 있다.

도 15는 도 10의 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링의 또 다른 예를 설명하기 위한 도면이다. 도면에는 임베딩된 클록 신호(CLK)는 1개의 레벨을 가질 수 있으며, 임베딩된 클록 신호(CLK)의 직전 및 직후에 더미 데이터(dummy data)가 위치한 예가 표현되어 있다.

도 10 및 15를 참조하면, 임베딩된 클록 신호의 직전 및 직후에는 더미 데이터가 위치할 수 있다. 임베딩된 클록 신호 직전 및 직후의 더미 데이터는 임베딩된 클록 신호의 상승 시간 및 하강 시간을 일정하게 유지하는 역할을 수행한다. 이를 위하여 임베딩된 클록 신호 직전 및 직후의 더미 데이터는 임베딩된 클록 신호에 가장 근접한 레벨('Vdoh1' 또는 'Vdol1')을 가질 수 있다. 또한, 임베딩된 클록 신호 직전의 더미 데이터는 임베딩된 클록 신호 직전의 데이터 신호와 같은 극성을 가질 수 있으며, 임베딩된 클록 신호 직후의 더미 데이터는 임베딩된 클록 신호 직후의 데이터 신호와 같은 극성을 가질 수 있다. 만일 임베딩된 클록 신호 직전 및 직후의 더미 데이터가 없는 경우, 임베딩된 클록 신호 직전 및 직후의 데이터 신호의 레벨이 'Vdoh2', 'Vdoh1', 'Vdol1' 및 'Vdol2' 중 어느 것인가에 따라서 임베딩된 클록 신호의 상승 시간 및 하강 시간이 달라질 수 있으며, 따라서, 지터(jitter)를 발생시킬 위험이 있다.

도 16은 도 10의 디스플레이에 사용될 수 있는 타이밍 제어부의 일례를 나타내는 도면이다. 도 16을 참조하면, 타이밍 제어부는 수신부(71), 버퍼 메모리(72) 타이밍 제어회로(73) 및 송신부(74)을 포함한다.

수신부(71)는 전달된 데이터를 수신하는 기능을 수행한다. 또한, 수신부(71)는 전달된 제어신호를 수신할 수도 있다. 보다 구체적으로, 수신부(71)는 타이밍 제어부로 입력되는 화상 데이터 및 수신 제어신호를 TTL(transistor-transistor logic) 신호로 변환하는 기능을 수행한다. 타이밍 제어부로 입력되는 수신 신호는 LVDS 형태의 신호에 한정되지 않으며, TMDS(transition minimized differential signaling)형태의 신호일 수도 있으며, 다른 어떤 형태의 신호라도 무방하다.

버퍼 메모리(72)는 데이터를 일시적으로 저장한 후에 출력한다.

타이밍 제어 회로(73)는 TTL 신호로 변환된 수신 제어신호를 입력받아, 주사 구동부로 전달되는 클록 신호(CLK_R)를 생성한다. 또한, 송신부(74)에서 사용될 클록 신호를 생성한다.

송신부(74)는 버퍼 메모리(72)에서 출력되는 데이터와 타이밍 제어 회로(73)에서 출력되는 클록 신호를 입력받아, 각 데이터 구동부로 전달될 송신 신호를 출력한다. 송신 신호는 직렬화된 데이터 신호(DT)와 데이터 신호 사이에 임베딩된 클록 신호를 포함하며, 데이터 신호는 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 데이터 값에 따라 선택된 레벨을 가지며, 임베딩된 클록 신호는 데이터 신호가 가질 수 있는 레벨들과는 다른 레벨을 가진다. 송신부(74)는 클록 신호(CLK)를 데이터 신호 하나마다 임베딩하여 송신할 수도 있으며, 복수의 데이터 신호마다 임베딩하여 송신할 수도 있다. 또한, 임베딩된 클록 신호(CLK)는 복수의 레벨을 가질 수도 있으며, 하나의 레벨만을 가질 수도 있다. 임베딩된 클록 신호(CLK)가 복수의 레벨을 가질 수 있는 경우, 클록 신호(CLK)는 복수의 레벨들 중 제어신호의 값에 따라 선택된 레벨을 가질 수 있다.

송신부(74)는 역다중화부(75), 복수의 직렬화부(76) 및 복수의 구동부(77)를 포함한다. 역다중화부(75)는 버퍼 메모리(72)에서 출력되는 화상 데이터를 각 데이터 구동부 별로 분리하여 직렬화부(76)로 전달한다. 직렬화부(76)는 역다중화부(75)에서 전달되는 데이터를 직렬화하고, 직렬화된 데이터 사이에 클록 신호를 임베딩하는 기능을 수행한다. 직렬화부(76)는 클록 신호의 직전 및 직후에 더미 데이터를 추가할 수도 있다. 구동부(77)는 직렬화부(76)에서 출력되는 직렬화된 데이 터 및 클록 신호에 대응하는 레벨을 가지는 송신 신호를 생성하는 기능을 수행한다. 즉, 구동부(77)은 입력되는 직렬화된 데이터 및 클록 신호를 아날로그 신호로 변환하여 출력한다. 구동부(77)에서 출력되는 신호는 LVDS 신호와 같이 차동 신호 방식의 신호일 수도 있으며, 단일 신호 방식의 신호일 수도 있다.

도 17은 도 10의 디스플레이에 사용될 수 있는 데이터 구동부의 일례를 나타내는 도면이다. 도 17을 참조하면, 데이터 구동부는 수신부(81), 쉬프트 레지스터(82), 데이터 래치(83) 및 DAC(84)를 포함한다.

수신부(81)는 타이밍 제어부로부터 전달된 수신 신호로부터 데이터 및 클록 신호를 복원하여 출력한다. 이때, 수신부(81)는 수신 신호의 레벨이 복수의 범위들 중 어느 범위에 속하는지를 판단함으로써, 수신 신호로부터 클록 신호 및 데이터를 복원한다. 보다 구체적으로, 수신부(81)에서 데이터를 복원함에 있어서, 수신 신호의 레벨이 적어도 4개의 서로 다른 범위 중 어느 범위에 속하는가를 판단함으로써, 수신 신호로부터 동시에 적어도 2비트의 데이터를 복원한다. 또한, 수신부(81)에서 클록 신호를 복원함에 있어서, 수신 신호의 레벨이 클록 신호에 해당하는 소정의 범위에 속하는가를 판단함으로써, 수신 신호로부터 클록 신호를 복원한다. 클록 신호에 해당하는 소정의 범위는 데이터에 해당하는 적어도 4개의 서로 다른 범위와는 다른 범위를 가진다. 클록 신호에 해당하는 소정의 범위는 복수의 서로 다른 범위로 구분될 수 있으며, 이 경우에, 수신부(81)는 수신 신호의 레벨이 복수의 서로 다른 범위 중 어느 범위에 속하는가를 판단함으로써, 수신 신호로부터 제어 신호를 복원할 수도 있다. 제어 신호는 스타트 펄스(SP)일 수도 있다. 수신 신호는 임베딩된 클록 신호가 하나의 데이터 신호마다 임베딩된 신호일 수도 있으며, 임베딩된 클록 신호가 복수의 데이터 신호마다 임베딩된 신호일 수도 있다.

수신부(81)는 기준전압 생성부(85), 멀티레벨 검출부(86), 클록 복원 회로(87) 및 샘플러(88)를 포함한다.

기준 전압 생성부(85)는 복수의 범위들을 나누는 기준이 되는 전압들을 생성한다. 일례로, 도 12에 표현된 신호(차동 신호 방식의 신호 또는 단일 신호 방식의 신호)가 전송되는 경우, 기준 전압 생성부(85)는 'Vrefl2', 'Vrefl1', 'Vos', 'Vrefh1' 및 'Vrefh2'를 기준전압으로서 출력할 수 있다. 다른 예로 도 12에 표현된 차동 신호가 전송되고, 'Vp'-'Vn'이 어느 범위에 속하는지를 판단하여 데이터 신호(DT)에서 데이터를 복원하는 경우에는, 기준 전압 생성부(85)는 'Vrefh2'-'Vrefl2', 'Vrefh1'-'Vrefl1', 0, 'Vrefl1'-'Vrefh1' 및 'Vrefl2'-'Vrefh2'를 기준전압으로서 출력할 수 있다.

멀티레벨 검출부(86)는 기준 전압 생성부(85)에서 출력되는 기준 전압들을 이용하여 수신 신호(DT)의 레벨이 어느 범위에 속하는지를 판단한 결과를 클록 복원 회로(87) 및 샘플러(88)로 출력한다. 보다 구체적으로, 멀티레벨 검출부(86)는 수신 신호가 임베딩된 클록 신호에 해당하는 레벨을 가지는지 여부를 판단함으로써, 클록 신호를 복원하여, 복원된 클록 신호를 클록 복원 회로(87)로 출력하고, 수신 신호의 레벨이 데이터 신호가 가질 수 있는 레벨들 중 어느 레벨인지를 판단한 결과를 샘플러(88)로 출력한다.

클록 복원 회로(87)는 복원된 클록 신호(CLK)로부터 데이터 신호의 샘플링에 사용되어지는 클록 신호(Rclk)를 형성한다. 클록 복원 회로(87)는 일례로 PLL(phase locked loop) 또는 DLL(delay locked loop)이 될 수 있으며, 낮은 주파수의 수신된 클로 신호(CLK)로부터 높은 주파수를 가지는 샘플링에 사용되는 클록 신호(Rclk)를 형성할 수 있다. 또는, 클록 복원 회로(87)는 클록 신호(CLK)의 주파수를 높이지 아니하고, 입력된 클록 신호(CLK)와 주파수는 동일하고, 위상을 달리하는 복수의 클록 신호(Rclk)를 생성하여 샘플러로 전송할 수 있다. 가령, 한 픽셀에 대응하는 24 비트의 데이터가 2비트씩 12회 전송되는 경우, 클록 복원 회로(87)는 위상을 달리하는 12개의 클록 신호를 샘플러(88)로 전송하고, 샘플러는 12개의 클록 신호를 이용하여 24비트의 데이터를 순차적으로 샘플링한 후, 이를 데이터 래치(83)로 전달할 수 있다. 만일, 도 13에 표현된 바와 같이, 수신된 클록 신호(CLK)의 주파수와 데이터 신호의 주파수가 일치하는 경우에는 수신부(81)는 클록 복원 회로(87)를 포함하지 아니할 수 있으며, 이 경우에는 멀티레벨 검출기(86)에서 출력되는 클록 신호(CLK)가 바로 샘플러(88)로 입력된다.

샘플러(87)는 클록 신호(Rclk)로 멀티레벨 검출부(86)에서 출력되는 신호를 샘플링하여 출력하는 기능을 수행한다. 샘플러(87)는 도면에 표현된 바와 같이, 복원된 매 2비트의 데이터를 순차적으로 저장한 후, 한 픽셀에 대응하는 24 비트의 병렬 데이터를 데이터 래치(83)로 출력할 수 있다.

쉬프트 레지스터(82)는 스타트 펄스(SP)를 순차적으로 쉬프트하여 출력하는 기능을 수행한다.

데이터 래치(83)는 쉬프트 레지스터(82)에서 출력되는 신호에 따라, 수신부에서 출력되는 데이터를 순차적으로 저장한 후, 병렬로 출력하는 기능을 수행한다.

DAC(84)는 데이터 래치(83)에서 출력되는 디지털 신호를 아날로그 신호로 변환하여 출력한다.

(제 3 실시예)

도 18은 본 발명의 제 3 실시예에 의한 디스플레이의 구조도이며, 도 19는 이해의 편의를 위하여 도 18의 타이밍 제어부(16)와 데이터 구동부(26)들 사이의 클록 신호 및 데이터 신호의 전달 구조만을 표현한 도면이다.

본 발명의 제 2 실시예와 제 3 실시예를 서로 비교해 보면, 제 2 실시예에서는 포인트 투 포인트 방식(point to point scheme)을 사용하는 것과는 달리, 제 3 실시예에서는 포인트 투 커플 방식(point to couple scheme)을 사용하고 있는 점을 알 수 있다. 제 3 실시예는 포인트 투 커플 방식을 채택하고 있다는 점을 제외하고는 기본적인 방식은 제 2 실시예와 동일하므로, 도 10 내지 17을 참조하여 설명되어지는 타이밍 제어부와 데이터 구동부 사이의 인터페이스에 사용될 수 있는 멀티-레벨 시그널링(multi-level signaling) 방식이 제 3 실시예에도 적용될 수 있다. 다만, 제 2 실시예의 경우 하나의 데이터 구동부에 하나의 송신 신호가 전달되나, 제 3 실시예의 경우에는 2개의 데이터 구동부에 하나의 송신 신호가 전달된다. 따라서, 제 3 실시예의 경우 송신 신호의 주파수가 제 2 실시에에 비하여 2배 증가하게 된다.

상기의 설명에서, 본 발명에서의 디스플레이 패널은 TFT-LCD(TFT Liquid Crystal Display), STN-LCD, Ch-LCD, FLCD(강유전성 액정화면), PDP (Plasma Display Panel), OELD (Organic Electro-Luminescence Display), FED 등등, 본 발명에 따른 멀티 레벨 시그널링 방법이 타이밍 제어부와 데이터 구동부 사이에서 사용 가능한 각종의 디스플레이 패널을 모두 포함하는 것이다.

비록 본 발명의 상세한 설명에서는 타이밍 제어부와 데이터 구동부 사이에 하나의 단일 신호 방식의 배선 또는 하나의 차동 쌍이 연결되어 있는 것을 중심으로 설명하였으나, 이는 타이밍 제어부와 데이터 구동부 사이에 둘 이상의 단일 신호 방식의 배선 또는 둘 이상의 차동 쌍이 연결된 경우를 본 발명의 범주에서 제외시키기 위함이 아니다.

본 발명에 의한 디스플레이, 타이밍 제어부 및 데이터 구동부는 타이밍 제어부로부터 데이터 구동부로 멀티 레벨의 데이터 신호를 전송함으로써, 동작 주파수를 낮추고 EMI 성분을 줄일 수 있다는 장점이 있다.

또한, 본 발명에 의한 디스플레이, 타이밍 제어부 및 데이터 구동부는 타이밍 제어부로부터 데이터 구동부로 클록 신호를 멀티 레벨의 데이터 신호 사이에 임베딩한 송신 신호를 전송함으로써, 신호선의 개수를 현저히 줄이며, EMI 성분을 줄일 수 있으면서, 스큐나 상대 지터 등의 문제를 해결할 수 있다는 장점이 있다.

또한, 본 발명에 의한 디스플레이, 타이밍 제어부 및 데이터 구동부는 임베 딩된 클록 신호 직전 및 직후에 더미 데이터를 삽입함으로써, 상승 시간 및 하강 시간을 일정하게 유지하고, 지터의 발생 가능성을 줄여, 고속 전송에서 보다 안정적으로 동작할 수 있다는 장점이 있다.

Claims

디스플레이 패널, 주사 구동부, 타이밍 제어부 및 복수의 데이터 구동부를 구비하는 디스플레이에 있어서,

상기 타이밍 제어부는 직렬화된(serialized) 데이터 신호를 포함하는 송신 신호를 상기 복수의 데이터 구동부 중 어느 한 데이터 구동부로 전달하며,

상기 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 데이터의 값에 따라 선택된 레벨이며,

상기 데이터 구동부는 전달된 상기 송신 신호로부터 상기 데이터를 복원하는 것을 특징으로 하는 디스플레이.
제 1 항에 있어서,

상기 데이터 구동부는 전달된 상기 송신 신호가 복수의 범위들 중 어느 범위에 속하는지를 판단함으로써, 상기 데이터 신호로부터 상기 데이터를 복원하는 디스플레이.
제 1 항에 있어서,

상기 송신 신호는 상기 데이터 신호 사이에 클록 신호가 임베딩된 신호인 디스플레이.
제 3 항에 있어서,

상기 임베딩된 클록 신호의 레벨은 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들과는 다른 디스플레이.
제 4 항에 있어서,

상기 데이터 구동부는 전달된 상기 송신 신호의 레벨이 복수의 범위들 중 어느 범위에 속하는지를 판단함으로써, 전달된 상기 송신 신호로부터 상기 클록 신호 및 상기 데이터를 복원하는 디스플레이.
제 4 항에 있어서,

상기 임베딩된 클록 신호는 적어도 2개의 서로 다른 레벨들 중 제어신호의 값에 따라 선택된 레벨을 가지는 디스플레이.
제 4 항에 있어서,

상기 타이밍 제어부는 상기 임베딩된 클록 신호 직전 및 직후 중 적어도 어느 하나에 상기 임베딩된 클록 신호의 상승 시간 및 하강 시간 중 적어도 어느 하나를 일정하게 유지하는 더미 데이터를 더 포함하는 상기 송신 신호를 전달하는 디스플레이.
제 7 항에 있어서,

상기 임베딩된 클록 신호는 서로 극성이 다른 2개의 레벨을 가지며,

상기 더미 데이터는 상기 임베딩된 클록 신호의 극성과 동일한 극성을 가지며, 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들 중 상기 임베딩된 클록 신호에 가장 인접한 레벨을 가지는 디스플레이.
제 7 항에 있어서,

상기 임베딩된 클록 신호는 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들의 평균에 해당하는 레벨을 가지며,

상기 더미 데이터는 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들 중 상기 임베딩된 클록 신호에 가장 인접한 레벨을 가지며,

상기 더미 데이터가 상기 임베딩된 클록 신호 직전의 더미 데이터인 경우, 상기 더미 데이터는 상기 임베딩된 클록 신호 직전의 상기 데이터 신호의 극성과 동일한 극성을 가지며,

상기 더미 데이터가 상기 임베딩된 클록 신호 직후의 더미 데이터인 경우, 상기 더미 데이터는 상기 임베딩된 클록 신호 직후의 상기 데이터 신호의 극성과 동일한 극성을 가지는 디스플레이.
제 3 또는 4 항에 있어서,

상기 송신 신호는 상기 타이밍 제어부와 상기 데이터 구동부를 연결하는 하나의 배선을 사용한 단일 신호 방식(single-ended signalling) 또는 상기 타이밍 제어부와 상기 데이터 구동부를 연결하는 2개의 배선을 사용한 차동 신호 방 식(differential signalling)으로 전달되는 디스플레이.
제 10 항에 있어서,

상기 타이밍 제어부와 상기 데이터 구동부 사이에 단일 신호 방식 또는 차동 신호 방식으로 추가적인 송신 신호를 전달하는 하나 또는 2개의 배선이 더 연결된 디스플레이.
제 3 또는 4 항에 있어서,

상기 타이밍 제어부와 상기 복수의 데이터 구동부는 포인트 투 포인트 방식으로 연결된 디스플레이.
제 3 또는 4 항에 있어서,

상기 타이밍 제어부와 상기 복수의 데이터 구동부는 포인트 투 커플 방식으로 연결된 디스플레이.
제 3 또는 4 항에 있어서,

상기 타이밍 제어부는 상기 임베딩된 클록 신호를 매 상기 데이터 신호마다 임베딩하는 디스플레이.
제 3 또는 4 항에 있어서,

상기 타이밍 제어부는 상기 임베딩된 클록 신호를 복수의 상기 데이터 신호마다 임베딩하는 디스플레이.
데이터를 수신하는 수신부;

상기 수신된 데이터를 일시적으로 저장한 후 출력하는 버퍼 메모리;

클록 신호를 생성하는 타이밍 제어회로; 및

복수의 송신 신호를 출력하는 송신부를 구비하며,

상기 복수의 송신 신호 각각은 각각에 대응하는 직렬화된 데이터 신호를 포함하며,

상기 데이터 신호의 레벨은 적어도 4개의 서로 다른 레벨들 중 길이가 적어도 2비트인 상기 데이터의 값에 따라 선택된 레벨인 타이밍 제어부.
제 16 항에 있어서,

상기 복수의 송신 신호는 복수의 배선으로 출력되며,

상기 클록 신호는 상기 복수의 배선 이외의 별도의 배선을 통하여 출력되는 타이밍 제어부.
제 16 항에 있어서,

상기 복수의 송신 신호 각각은 상기 데이터 신호 사이에 임베딩된 상기 클록 신호를 더 포함하는 타이밍 제어부.
제 18 항에 있어서,

상기 임베딩된 클록 신호의 레벨은 상기 데이터 신호가 가질 수 있는 상기 적어도 4개의 서로 다른 레벨들과는 다른 타이밍 제어부.
제 19 항에 있어서,

상기 임베딩된 클록 신호는 적어도 2개의 서로 다른 레벨들 중 제어신호의 값에 따라 선택된 레벨을 가지는 타이밍 제어부.
제 19 항에 있어서,

상기 송신부는 상기 임베딩된 클록 신호 직전 및 직후 중 적어도 어느 하나에 상기 임베딩된 클록 신호의 상승 시간 및 하강 시간 중 적어도 어느 하나를 일정하게 유지하는 더미 데이터를 더 포함하는 한 상기 송신 신호를 출력하는 타이밍 제어부.
제 19 항에 있어서,

상기 송신부는 역다중화부, 복수의 직렬화부 및 복수의 구동부를 포함하며,

상기 역다중화부는 상기 버퍼 메모리에서 출력되는 상기 데이터를 상기 복수의 구동부 별로 분리하여 상기 복수의 직렬화부로 전달하며,

상기 복수의 직렬화부 각각은 상기 클록 신호 및 상기 역다중화부로부터 전 달된 상기 데이터를 직렬화하여 출력하며,

상기 복수의 구동부 각각은 상기 복수의 직렬화부 각각의 출력을 아날로그 변환하여 출력하는 타이밍 제어부.
수신 클록 신호에 따라 수신 신호에 포함된 데이터 신호를 샘플링하여 데이터를 복원하는 수신부;

상기 데이터를 순차적으로 저장한 후 병렬로 출력하는 데이터 래치; 및

상기 데이터 래치에서 출력되는 데이터를 아날로그 신호로 변환하여 출력하는 DAC를 포함하며,

상기 수신부에서 상기 데이터를 복원함에 있어서, 상기 데이터 신호의 레벨이 적어도 4개의 서로 다른 범위 중 어느 범위에 속하는가를 판단하여, 그 결과에 따라 상기 데이터 신호로부터 동시에 적어도 2비트의 데이터를 복원하는 데이터 구동부.
제 23 항에 있어서,

스타트 펄스를 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터를 더 포함하며,

상기 데이터 래치는 상기 쉬프트 레지스터에서 출력되는 신호에 따라 상기 데이터를 순차적으로 저장하는 데이터 구동부.
제 23 항에 있어서,

상기 수신 신호는 상기 데이터 신호 사이에 임베딩된 클록 신호를 더 포함하는 데이터 구동부.
제 25 항에 있어서,

상기 수신부는 상기 수신 신호의 레벨이 상기 적어도 4개의 서로 다른 범위와 다른 소정의 범위에 속하는 여부를 판단하여, 그 결과에 따라 상기 임베딩된 클록 신호로부터 상기 수신 클록 신호를 형성하는 데이터 구동부.
제 26 항에 있어서,

상기 소정의 범위는 복수의 서로 다른 범위로 구분될 수 있으며,

상기 수신부는 상기 수신 신호의 레벨이 상기 복수의 서로 다른 범위 중 어느 범위에 속하는가를 판단함으로써, 상기 수신 신호로부터 제어 신호를 복원하는 데이터 구동부.
제 26 항에 있어서,

상기 수신부는

상기 적어도 4개의 서로 다른 범위 및 상기 소정의 범위를 나누는 기준이 되는 기준 전압들을 생성하는 기준 전압 생성부;

상기 기준 전압들 및 상기 수신 신호를 입력받아, 상기 수신 신호가 상기 소 정의 범위에 속하는지 여부를 판단하여 상기 수신 클록 신호를 복원하며, 상기 수신 신호가 상기 적어도 4개의 서로 다른 범위 중 어느 범위에 속하는지를 판단한 결과를 출력하는 멀티레벨 검출부; 및

상기 수신 클록 신호로 상기 멀티레벨 검출부에서 출력되는 신호를 샘플링하여 상기 데이터를 복원하는 샘플러를 포함하는 데이터 구동부.
제 26 항에 있어서,

상기 수신부는

상기 적어도 4개의 서로 다른 범위 및 상기 소정의 범위를 나누는 기준이 되는 기준 전압들을 생성하는 기준 전압 생성부;

상기 기준 전압들 및 상기 수신 신호를 입력받아, 상기 수신 신호가 상기 소정의 범위에 속하는지 여부를 판단하여 상기 수신 클록 신호를 복원하며, 상기 수신 신호가 상기 적어도 4개의 서로 다른 범위 중 어느 범위에 속하는지를 판단한 결과를 출력하는 멀티레벨 검출부;

상기 수신 클록 신호의 주파수를 높힌 클록 신호 또는 상기 수신 클록 신호와 주파수는 동일하나 위상을 달리하는 복수의 클록 신호인 샘플링용 클록 신호를 생성하는 클록 복원 회로; 및

상기 샘플링용 클록 신호로 상기 멀티레벨 검출부에서 출력되는 신호를 샘플링하여 상기 데이터를 복원하는 샘플러를 포함하는 데이터 구동부.