JP4254492B2 - データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法 - Google Patents

Description

データ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法に関し、特に、多ビットのデジタルデータを伝送するデータ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法に関する。

デジタルデータの伝送において、多ビットのデジタル伝送が要求される用途は産業上非常に多い。しかし、その伝送に距離的あるいは実装面積・体積の制約から多極のケーブルやコネクタが使用できないことがしばしばあり、さまざまな多重化手法が用いられている。

以下、従来のデジタルデータ伝送の典型的な例として、コンピュータの高精細カラー液晶モニタなどへのデジタルデータ伝送について説明する。
ＪＥＩＤＡ規格（http://it.jeita.or.jp/document/publica/standard/summary/Dism-v1j.pdf）として公開されている資料にはＲＧＢ信号、同期信号からなる多ビットの映像データを、多重化によって少ない極数の伝送路で伝送することを目的とした、以下に示す方法が記載されている。

ＬＶＤＳ（Low Voltage Differential Signaling）という伝送方式では、データ７ビットをパラレル−シリアル変換で多重化して１対の差動信号とし、データとは別にパラレルデータのクロックを伝送する１対の差動信号を設けている。データ受信装置は、このクロック信号を逓倍して７倍の周波数のシリアルデータを取り込むためのクロックを生成するとともに、シリアルデータをパラレルに変換するタイミングをこの伝送されたクロックから得ている。

しかしこの原理に基づけば、どんなにデータの多重化を進めても、最終的に必要な伝送路としては、データとクロックを伝送する２本が必要であるという下限があった。さらに、その２本の伝送に伝達時間差すなわちスキューがあると、データ受信装置のシリアル・パラレル変換のタイミングが狂ってしまうという問題があった。

一方、ＴＭＤＳ（Transition Minimized Differential Signaling）方式（ＴＭＤＳはＳｉｌｉｃｏｎ Ｉｍａｇｅ社の登録商標である）は、パラレルデータを符号化して送っているためにシリアル・パラレル変換のタイミングは、その符号自身から抽出することができ、スキューの問題は解決している。しかし、そのタイミングを得るため、定期的に自由なデータ伝送を停止して特殊な信号を伝送しなければならないという制約があり、所望の時間に自由にデータを送ることができないという問題があった。また、伝送には最低でも２本の伝送路が必要であることにはＬＶＤＳ方式と変わりがない。

また、ＧＶＩＦ（Giga-bit Video InterFace）方式（ＧＶＩＦはＳＯＮＹ株式会社の登録商標である）は、最小構成の場合には画像データ全てをクロックとともに１ビットの信号に多重化しており、必要最小限の伝送路は１対の差動信号である。この場合、独立のクロック線が必要なくなり、データとクロックの伝送スキューという問題は存在しなくなる。この方式におけるクロックとシリアル・パラレル変換のタイミングを伝送符号の中に織り込む仕組みが、特許文献１に開示されている。

特許文献１で開示されている従来技術では、ビットクロックを伝送データの遷移から抽出し、シリアル・パラレル変換のタイミングは同期コード（垂直同期データや水平同期データ）の検出によっている。伝送データの遷移時刻をクロックの情報としてデータとクロックを抽出するクロックデータリカバリにおいては、周波数の誤認識が生じやすく、異常な周波数のクロックと意味のないデータを抽出してしまうハーモニックロックなる現象が生じることがある。

これを防ぐ技術として特許文献２に記載された複雑な補助手段が必要となっていた。
特開平９−１６８１４７号公報 特開平１１−９８１３０号公報

このように、従来の多ビットのデジタル伝送において、ＬＶＤＳ方式では、データとクロックの伝送に少なくとも２本の伝送路が必要であり、スキューが発生するという問題があり、ＴＭＤＳ方式ではシリアル・パラレル変換のタイミングを得るため、定期的に自由なデータ伝送を停止して特殊な信号を伝送しなければならないという制約があり、所望の時間に自由にデータを送ることができないという問題があった。

また、ＧＶＩＦ方式では、ハーモニックロックが発生する可能性があるという問題があり、それを防ぐ複雑な補助手段が必要であった。また、この方式では同期コードはまれにしか送られてこないことから、ノイズなどの影響でシリアル−パラレル変換のタイミングが狂うとその復帰に時間がかかるという問題があった。

上記の点を鑑みて、本発明者は、簡単な構成で、データとクロック情報を１本の伝送路で確実に伝送可能なデータ伝送システム、データ送信装置、データ受信装置、データ伝送方法、データ送信方法及びデータ受信方法を提供することを目的とする。

上記目的を達成するために、送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成して送信するデータ送信装置と、送信された前記論理信号を受信して、前記論理信号から前記シリアルデータ及び前記ワードクロックを抽出するデータ受信装置と、を有するデータ伝送システムが提供される。

このような構成によれば、データ送信装置は、送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成して送信し、データ受信装置は、送信された論理信号を受信し、シリアルデータ及びワードクロックを抽出する。

また、送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを前記ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成する論理信号発生回路を有するデータ送信装置が提供される。

このような構成によれば、論理信号発生回路は、送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成する。

また、シリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックが当該ワードと多重され、当該ワードクロックに応じた振幅調整が施された論理信号を受信し、前記論理信号を基準電圧値と比較して前記シリアルデータ及び前記ワードクロックを抽出するコンパレータ部を有することを特徴とするデータ受信装置が提供される。

このような構成によれば、コンパレータ部は、シリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックが当該ワードと多重され、当該ワードクロックに応じた振幅調整が施された論理信号を受信し、その論理信号を基準電圧値と比較してシリアルデータ及びワードクロックを抽出する。

以下、第１の実施の形態のデータ伝送システムを、図面を参照して詳細に説明する。
図１は、第１の実施の形態のデータ伝送システムの構成図である。
第１の実施の形態のデータ伝送システムは、伝送すべき複数ビットの送信パラレルデータを送信シリアルデータに変換し、送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを１ビットの情報として加えた複数ビットの情報を１シンボルで表す多値論理信号を生成して伝送路２００に送出するデータ送信装置１００と、伝送路２００を介して多値論理信号を受信し、送信シリアルデータと同じ受信シリアルデータ及び送信ワードクロックと同じ受信ワードクロックを抽出し、抽出したワードクロックをもとに、送信パラレルデータと同じ受信パラレルデータを再生するデータ受信装置３００とからなる。

データ送信装置１００は、送信すべき複数ビット（Ｋ×Ｎビット）の送信パラレルデータをＮビットの送信シリアルデータに変換するパラレル・シリアル変換回路１１０と、パラレル・シリアル変換回路１１０の動作に必要な送信ビットクロックを送信パラレルデータが同期していた送信データクロックを逓倍（周波数をＫ倍）して生成するとともに、送信データクロックをもとに送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを生成する周波数逓倍回路１３０を有する。さらに、Ｎビットの送信シリアルデータと、１ビット信号である送信ワードクロックを合わせたＮ＋１ビットの情報を１シンボルで表す多値論理信号を生成する多値論理信号発生回路１４０を有する。

ここで、１シンボルとは１つの値を保持する時間を意味する。例えば、Ｎ＝２ビットの送信シリアルデータに変換する場合、１シンボルで、Ｎ＋１＝３ビットの情報、すなわち２（Ｎ＋１）＝８値の情報が保持される。

データ受信装置３００は、伝送路２００を介してデータ送信装置１００より送られる多値論理信号より、基準電圧値と比較して送信シリアルデータと送信ワードクロックに等しい受信シリアルデータと受信ワードクロックを抽出するコンパレータ部３１０と、受信ワードクロックの周波数をＫ倍して、各シンボルにおけるデータを識別するためのトリガーとなる受信ビットクロックを生成する周波数逓倍回路３３０と、受信ビットクロックと受信データクロックに応じて、受信シリアルデータを受信パラレルデータに変換するシリアル・パラレル変換回路３４０を有する。

以下、簡単に図１のデータ伝送システムに動作を説明する。
データ送信装置１００において、Ｋ×Ｎビットの送信パラレルデータがパラレル・シリアル変換回路１１０に入力されると、周波数逓倍回路１３０は、送信パラレルデータと同期していた送信データクロックの周波数をＫ倍した送信ビットクロックを生成し、さらに、パラレル・シリアル変換回路１１０の出力のタイミングを決定するロード信号を生成する。また、送信データクロックと等価な送信ワードクロックを生成する。

パラレル・シリアル変換回路１１０は、送信ビットクロックとロード信号に応じて、Ｋ×Ｎビットの送信パラレルデータをＮビットの送信シリアルデータに変換して多値論理信号発生回路１４０に送出する。

多値論理信号発生回路１４０は、入力されるＮビットの送信シリアルデータと、１ビットの送信ワードクロックを合わせた全Ｎ＋１ビットのデータを、１シンボルに２（Ｎ＋１）個のレベルを持つ多値論理信号に変換して伝送路２００に送出する。

データ受信装置３００において、データ送信装置１００から伝送路２００を介して多値論理信号を受信すると、コンパレータ部３１０は、多値論理信号のレベルを基準電圧値と比較することにより量子化して、送信シリアルデータと送信ビットクロックに等しい受信シリアルデータと受信ワードクロックを抽出する。

周波数逓倍回路３３０は、受信ワードクロックの周波数をＫ倍した受信ビットクロックと、受信パラレルデータと同期する受信ワードクロックと等価な受信データクロックを生成する。

シリアル・パラレル変換回路３４０は、受信ビットクロックと受信データクロックに応じて、Ｎビットの受信シリアルデータをＫ×Ｎビットの受信パラレルデータを生成し出力する。

次に、Ｋ＝４、Ｎ＝２とした場合、すなわちＫ×Ｎ＝８ビットのデータを伝送する場合について、第１の実施の形態の詳細を説明する。
図２は、データ送信装置のパラレル・シリアル変換回路の回路図である。

ここで示すパラレル・シリアル変換回路は、８ビットの送信パラレルデータを、２ビットの送信シリアルデータに変換する回路である。
パラレル・シリアル変換回路は、送信パラレルデータのうちデータＤ０〜Ｄ３を送信シリアルデータＳ０に変換する回路と、データＤ４〜Ｄ７を送信シリアルデータＳ１に変換する回路からなる。

データＤ０〜Ｄ３を送信シリアルデータＳ０に変換する回路は、Ｄフリップフロップ（以下ＦＦと表記する）１１１、１１２、１１３、１１４と、セレクタ１１９、１２０、１２１からなる。

ここで、データＤ０はＦＦ１１１の入力端子、データＤ１はセレクタ１１９の一方の入力端子、データＤ２はセレクタ１２０の一方の入力端子、データＤ３はセレクタ１２１の一方の入力端子にそれぞれ入力される。

ＦＦ１１１の出力端子は、セレクタ１１９の他方の入力端子と接続される。セレクタ１１９の出力端子はＦＦ１１２の入力端子と接続される。またＦＦ１１２の出力端子は、セレクタ１２０の他方の入力端子と接続される。セレクタ１２０の出力端子はＦＦ１１３の入力端子と接続される。ＦＦ１１３の出力端子はセレクタ１２１の他方の入力端子と接続される。セレクタ１２１の出力端子はＦＦ１１４の入力端子と接続される。ＦＦ１１４からは１ビットの送信シリアルデータＳ０が出力される。

データＤ０〜Ｄ３は、ＦＦ１１１〜１１４のクロック端子に入力される送信ビットクロックの、セレクタ１１９〜１２１に入力されるロード信号がＨ（Ｈｉｇｈ）レベルになっている期間中の立ち上がりに応じてＦＦ１１１〜１１４に取り込まれる。セレクタ１１９〜１２１に入力されるロード信号がＬ（Ｌｏｗ）レベルになったときは、送信ビットクロックの立ち上がりに応じて前段のＦＦの出力が後段に順々に取り込まれ、ＦＦ１１４から１ビットの送信シリアルデータＳ０として出力される。

データＤ４〜Ｄ７を送信シリアルデータＳ１に変換する回路は、ＦＦ１１５、１１６、１１７、１１８と、セレクタ１２２、１２３、１２４からなる。回路構成は、上述の送信シリアルデータＳ０を出力する回路と同様の構成であり、ロード信号が例えばＬレベルになると、送信ビットクロックに応じて前段のＦＦの出力が後段に順々に取り込まれ、ＦＦ１１８から送信シリアルデータＳ１が出力される。

図３は、データ送信装置の周波数逓倍回路の回路図である。
周波数逓倍回路は、位相比較器であるＰＦＤ（Phase Frequency Detector）１３１、ＬＰＦ（Low Pass FilterまたはLooP Filter）１３２、ＶＣＯ（Voltage Controlled Oscillator）１３３と、ＦＦ１３４、１３５、ＡＮＤ回路１３６を有する。

ＰＦＤ１３１には、ＦＦ１３５の出力となる送信ワードクロックと、送信データクロックが入力され、それぞれの信号の位相が比較され、その出力はＬＰＦ１３２を介してＶＣＯ１３３に入力される。ＶＣＯ１３３は、送信データクロックの４倍の周波数となる送信ビットクロックを生成して、周波数逓倍回路から出力される。また、生成された送信ビットクロックは、ＦＦ１３４、１３５のクロック信号として入力される。ＦＦ１３４、１３５を直列に接続した回路は、１／４倍の分周回路として機能し、分周回路の出力、すなわちＦＦ１３５の出力である送信ワードクロックは、前段のＦＦ１３４及びＰＦＤ１３１の一方の入力端子に入力される。このような位相同期ループ（ＰＬＬ：Phase Locked Loop）を構成することで、入力の送信データクロックと周波数や位相のずれのない送信ワードクロックが生成され、周波数逓倍回路から出力される。

また、ＦＦ回路１３４の出力信号と、ＦＦ回路１３５の出力信号を反転させた信号が、ＡＮＤ回路１３６に入力され、ＡＮＤ回路１３６の出力は、ロード信号として周波数逓倍回路から出力される。

図４は、データ送信装置の多値論理信号発生回路の回路図である。
ここに示す多値論理信号発生回路は、２ビットの送信シリアルデータと、１ビットの送信ワードクロックを入力して８値信号を発生する回路である。

送信シリアルデータＳ０、Ｓ１は、それぞれインバータ１４１、１４２に入力され、送信ワードクロックはインバータ１４３に入力される。インバータ１４１の出力端子は、ｐチャネルＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）（以下ｐＭＯＳと呼ぶ）１４４のゲートに接続され、インバータ１４２の出力端子はｐＭＯＳ１４５のゲートに接続され、インバータ１４３の出力端子はｐＭＯＳ１４６のゲートに接続される。ｐＭＯＳ１４４のソース端子は電流源１４７に接続され、電流Ｉｏが流れる。また、ｐＭＯＳ１４５のソース端子は電流源１４８に接続され、電流２Ｉｏが流れ、ｐＭＯＳ１４６のソース端子は電流源１４９に接続され、電流４Ｉｏが流れる。ｐＭＯＳ１４５、１４６、１４７のドレイン端子は互いに接続されており、これらドレイン端子の出力の合計の電流値が、８値信号として多値論理信号発生回路から出力される。ここで示した例では、８値の電流は送信ワードクロックをＭＳＢ（Most Significant Bit）とする３ビットの２進数に比例しており、３ビットの内容と、伝送データは以下の図のような対応を持つ。

図５は、多値論理と伝送データの対応を示す図である。
ここでは、図４で示したデータ送信装置の多値論理信号発生回路の入力信号と、出力信号の対応について説明する。受信側については後述する。

この図のように、多値論理信号発生回路に入力される送信ワードクロック及び送信シリアルデータＳ１、Ｓ０の値によって、データ送信装置から出力される出力電流は８値の値を持つ。送信ワードクロック、送信シリアルデータＳ１、Ｓ０が全て“１”である場合、図４の、ｐＭＯＳ１４４、１４５、１４６がオンし、Ｉｏ＋２Ｉｏ＋４Ｉｏ＝７Ｉｏの出力電流が流れ、それが最大となる。一方送信ワードクロック、送信シリアルデータＳ１、Ｓ０が全て“０”である場合、ｐＭＯＳ１４４、１４５、１４６が全てオフし、出力電流は最低の０となる。

このような信号が、データ送信装置から、伝送路を介してデータ受信装置に送出される。
図６は、データ受信装置のコンパレータ部の回路図である。

ここで示すコンパレータ部は、データ送信装置から送られてきた８値信号を検出する機能を有するものである。
コンパレータ部は、入力された８値の電流信号を８値の電圧に変換する終端抵抗Ｒｔと、複数の基準電圧と受信電圧を比較することで８値信号を検出するコンパレータ３１１、３１２、…、３１７を有する。

基準電圧６．５ＩｏＲｔと受信電圧を比較するコンパレータ３１１の出力は、インバータ３１８を介してＮＡＮＤ回路３２２の一方の入力端子に入力される。基準電圧５．５ＩｏＲｔと受信電圧を比較するコンパレータ３１２の出力は、セレクタ３２６の一方の入力端子及びインバータ３１９を介して、ＮＡＮＤ回路３２３の一方の入力端子に入力される。基準電圧４．５ＩｏＲｔと受信電圧を比較するコンパレータ３１３の出力はＮＡＮＤ回路３２３の他方の入力端子に入力される。

ＮＡＮＤ回路３２３の出力は、ＮＡＮＤ回路３２２の他方の入力端子に入力され、ＮＡＮＤ回路３２２の出力は、セレクタ３２７の一方の端子に入力される。
基準電圧２．５ＩｏＲｔと受信電圧を比較するコンパレータ３１４の出力は、インバータ３２０を介してＮＡＮＤ回路３２４の一方の入力端子に入力される。基準電圧１．５ＩｏＲｔと受信電圧を比較するコンパレータ３１５の出力は、セレクタ３２６の他方の入力端子及び、インバータ３２１を介してＮＡＮＤ回路３２５の一方の入力端子に入力される。

基準電圧０．５ＩｏＲｔと受信電圧を比較するコンパレータ３１６の出力は、ＮＡＮＤ回路３２５の他方の入力端子に入力される。ＮＡＮＤ回路３２５の出力はＮＡＮＤ回路３２４の他方の入力端子に入力され、ＮＡＮＤ回路３２４の出力は、セレクタ３２７の他方の入力端子に入力される。

また、送信ワードクロックが伝送レベルを決めるときにＭＳＢになっていることから、基準電圧３．５ＩｏＲｔと受信電圧を比較する１つのコンパレータ３１７により受信ワードクロックが抽出される。また、コンパレータ３１７の出力は、セレクタ３２６、３２７に入力されるとともにコンパレータ部の外部に取り出される。

セレクタ３２６からは受信シリアルデータＳ１が、セレクタ３２７からは受信シリアルデータＳ０が出力される。
このように、２ビットの受信シリアルデータＳ０、Ｓ１は、受信電圧を６個のコンパレータ３１１〜３１６で量子化した情報を論理演算して得られる。

このような回路構成により、前述の図５のように、受信電圧を基準電圧と比較することによって、受信ワードクロックが“１”の場合の受信シリアルデータＳ１、Ｓ０、“００、０１、１０、１１”、受信ワードクロックが“０”の場合の受信シリアルデータＳ１、Ｓ０、“００、０１、１０、１１”の計８値の受信シリアルデータＳ１、Ｓ０が得られる。

図７は、データ受信装置の周波数逓倍回路の回路図である。
データ受信装置の周波数逓倍回路も、図３で示したデータ送信装置のものと同様に、ＰＦＤ３３１、ＬＰＦ３３２、ＶＣＯ３３３と、ＦＦ３３４、３３５を有する。さらに、インバータ３３６、３３７を有する。

ＰＦＤ３３１には、ＦＦ３３５の出力と受信ワードクロックが入力され、それぞれの信号の位相が比較され、その出力はＬＰＦ３３２を介してＶＣＯ３３３に入力される。ＶＣＯ３３３は、受信ワードクロックの４倍の周波数となる受信ビットクロックを再生して、各シンボルにおけるデータを識別するためのトリガーとして周波数逓倍回路から出力する。また、再生された受信ビットクロックは、ＦＦ３３４、３３５のクロック信号として入力される。ＦＦ３３４、３３５を直列に接続した回路は、１／４倍の分周回路として機能し、分周回路の出力、すなわちＦＦ３３５の出力は、前段のＦＦ３３４及びＰＦＤ３３１の一方の入力端子に入力される。このようなＰＬＬを構成することで、入力の受信ワードクロックと周波数や位相のずれのない送信ワードクロックが生成され、周波数逓倍回路から出力される。

さらに、分周回路の出力は、インバータ３３６、３３７を介して受信データクロックとして周波数逓倍回路から出力される。
図８は、データ受信装置のシリアル・パラレル変換回路の回路図である。

ここで示すシリアル・パラレル変換回路は、２ビットの受信シリアルデータから、送信パラレルデータと等しい８ビットの受信パラレルデータを再生する回路である。
シリアル・パラレル変換回路は、受信シリアルデータＳ０を受信パラレルデータのうちデータＤ０〜Ｄ３に変換する回路と、受信シリアルデータＳ１をデータＤ４〜Ｄ７に変換する回路からなる。

受信シリアルデータＳ０をデータＤ０〜Ｄ３に変換する回路は、シフトレジスタを構成するＦＦ３４１、３４２、３４３、３４４と、パラレルレジスタを構成するＦＦ３４５、３４６、３４７、３４８とを有する。

シフトレジスタを構成するＦＦ３４１〜３４４は直列に接続され、初段のＦＦ３４１には受信シリアルデータＳ０が入力される。また、ＦＦ３４１〜３４４のクロック端子には受信ビットクロックがシフトトリガーとして供給される。

パラレルレジスタを構成するＦＦ３４５〜３４８の入力端子には、それぞれＦＦ３４１〜３４４の出力が入力され、クロック端子には受信データクロックが入力されトリガーがかけられている。このトリガーによりシフトレジスタを流れてゆく受信シリアルデータを正しいタイミングサンプリングすることで、送信パラレルデータと同じ受信パラレルデータを再生できる。なぜなら、ワードクロックはデータ送信装置において、パラレル・シリアル変換のタイミングを決めているので、連続して送信される８値シンボルの中でワードクロックを意味するＭＳＢがＬレベルからＨレベルに立ち上がっているものがシリアル・パラレル変換回路でワードの先頭になるように規則付けることができるからである。

このような構成により、受信ビットクロックに応じて、受信シリアルデータＳ０を取り込み、受信データクロックに応じて、データＤ０〜Ｄ３をパラレルに出力する。
受信シリアルデータＳ１をデータＤ４〜Ｄ７に変換する回路も同様に、シフトレジスタを構成するＦＦ３４９、３５０、３５１、３５２と、パラレルレジスタを構成するＦＦ３５３、３５４、３５５、３５６とを有する。この回路は、受信シリアルデータＳ０をデータＤ０〜Ｄ３に変換する回路と同様の回路構成であり、受信ビットクロックに応じて、受信シリアルデータＳ１を取り込み、受信データクロックに応じて、データＤ４〜Ｄ７をパラレルに出力する。

次に、Ｋ×Ｎ＝８ビットの信号を送受信する場合について、第１の実施の形態のデータ送受信システムにおける信号の流れをタイミングチャートを用いてまとめる。
図９は、第１の実施の形態のデータ送受信システムの処理を示すタイミングチャートである。

データ送信装置側のパラレル・シリアル変換回路に送信パラレルデータＤ７−０、周波数逓倍回路に送信データクロックが入力されると、周波数逓倍回路は、送信データクロックの周波数を４倍した送信ビットクロック、ロード信号、送信ワードクロックを生成する。送信データクロックに同期して送信ワードクロックがＬレベルの情報になると（Ｔ１）、送信ビットクロックの立ち上がりに同期してロード信号がＨレベルになる（Ｔ２）。

一方、パラレル・シリアル変換回路では、送信ビットクロックに同期して、ＦＦ１１１〜１１４に送信パラレルデータのうちデータＤ０〜Ｄ３、ＦＦ１１５〜１１８に送信パラレルデータのうちデータＤ４〜Ｄ７が取り込まれる。ロード信号がＨレベルになると、送信ビットクロックの立ち上がりに同期して、送信シリアルデータＳ０として、送信パラレルデータをデータＤ３、Ｄ２、Ｄ１、Ｄ０の順、送信シリアルデータＳ１として、送信パラレルデータをデータＤ７、Ｄ６、Ｄ５、Ｄ４の順で出力する（Ｔ３）。

多値論理信号発生回路は、送信シリアルデータＳ０、Ｓ１及び送信ワードクロックを入力すると、１シンボルに３ビットのデータ、すなわち、８値の信号を生成して多値電流信号として伝送路に送出する。

データ送受信装置は、伝送路を介して多値電流信号を受信すると、コンパレータ部の終端抵抗Ｒｔにて、多値電流信号を多値（８値）電圧信号に変換する。さらに、コンパレータ３１１〜３１７で８値の信号及び受信ワードクロックを抽出し、受信シリアルデータＳ０、Ｓ１及び受信ワードクロックを出力する。

データ受信装置の周波数逓倍回路は、受信ワードクロックを入力すると、受信ワードクロックの周波数を４倍した受信ビットクロックと、受信ワードクロックと同期した受信データクロックを再生して出力する。

シリアル・パラレル変換回路は、受信ビットクロックに応じて受信シリアルデータをＦＦ３４１〜３４４、３４９〜３５２で取り込み、受信データクロックの立ち上がりに応じて、ＦＦ３４５〜３４８、３５３〜３５６から受信パラレルデータＤ７−０を出力する（Ｔ４）。

このように、多ビットのデジタル信号の伝送が、クロック情報（送信データクロック、送信ワードクロック、受信ワードクロック、受信データクロック）を含めて１つの信号の伝送路で伝送可能であり、伝送路に割り当てるべき物量と実装空間を節約することができる。また、伝送路が複数必要ないことから、伝送路間の伝達時間差すなわちスキューという問題が原理的に存在せず、スキューの補償のための装置は不要になる。

さらに、クロック情報としてのワードクロックをデータとともに、１つの伝送路に畳み込むに当たって、多値論理信号を用いているので、受信装置におけるクロックの抽出と再生がコンパレータと周波数逓倍回路で構成できる。これは一般的なクロック重畳方式である伝送信号の遷移時刻にクロック位相を伝達させる方式において必要なクロックリカバリＰＬＬに比べて安定に動作し、クロックと違う周波数を抽出してしまうハーモニックロックなる現象を生じない。

また、多値論理信号を用いてデータと重畳されたクロック情報は、データがシリアル変換されたときのワード先頭の位置を示すワードクロックであることから、データの伝送を一時的に中断してワード先頭を示すための特殊な信号を伝送するといった複雑な処理が必要ない。これは送受信装置の構成を簡略化するとともに、ノイズなどで受信装置のシリアル・パラレル変換回路の動作が乱れてしまった場合に次の特殊信号の伝送を待つことなく常時伝送されているワードクロックによって速やかに正常動作に復帰できるという利点を持つ。

なお、上記ではデータ受信装置において、コンパレータ部は、多値論理信号から受信ビットクロック及び受信ワードクロックを抽出する複数のコンパレータにより構成されている場合について説明したが、ＡＤコンバータを用いてもよい。

次に第２の実施の形態のデータ伝送システムを説明する。
高速有線通信では伝送信号に用いることができる電圧振幅は、ＥＭＩ（Electro Magnet Interference）特性や消費電力の点から最大でも数百ｍＶであり、振幅を細かく分割して利用する多値信号の場合、ノイズマージンが小さくなるという問題がある。その小さなノイズマージンでエラーのない伝送が成立するには外来のノイズに対して耐性が強いこと、伝送路の特性インピーダンスと終端抵抗が精度よく一致して反射が起こらないこと、受信データの識別が最もノイズマージンを大きく取れる最適なタイミングで行われることが重要である。

第２の実施の形態のデータ伝送システムは、上記の点を考慮したものである。
図１０は、第２の実施の形態のデータ伝送システムの構成図である。
第２の実施の形態のデータ伝送システムは、第１の実施の形態のデータ伝送システムと同様に、伝送すべき複数ビットの送信パラレルデータを送信シリアルデータに変換し、送信シリアルデータにおけるワードの区切りを示す送信ワードクロックを１ビットの情報として加えた複数ビットの情報を１シンボルで表す多値論理信号を生成して伝送路５００に送出するデータ送信装置４００と、伝送路５００を介して多値論理信号を受信し、送信シリアルデータと同じ受信シリアルデータ及び送信ワードクロックと同じ受信ワードクロックを抽出し、抽出したワードクロックをもとに、送信パラレルデータと同じ受信パラレルデータを再生するデータ受信装置６００とからなる。

但し、伝送路５００は、第１の実施の形態における伝送路２００と異なり、多値差動信号を送出する差動伝送路を用いている。これにより、伝送路５００に印加される外来ノイズへの耐性を強めることができる。

なお、ここで示している第２の実施の形態のデータ伝送システムでは、データ送信装置４００は、パラレル・シリアル変換回路４１０、周波数逓倍（１０逓倍）回路４２０、多値（４値）論理信号発生回路４３０を有し、Ｋ×Ｎ＝１０ビットの送信パラレルデータをＮ＝１ビットの送信シリアルデータに変換した後、多値（２Ｎ＋１＝４値）化して伝送する場合について示している。

１０ビットの送信パラレルデータを１ビットの送信シリアルデータに変換するパラレル・シリアル変換回路４１０の回路構成は、図示を省略するが、８ビットの送信パラレルデータを２ビットの送信シリアルデータに変換する前述の図２の回路において、送信シリアルデータＳ０またはＳ１を出力するＦＦを、それぞれセレクタを介して１０段直列に接続した回路構成で実現できる。

また、周波数１０逓倍回路４２０についても図示を省略するが、前述の図３の周波数逓倍（４逓倍）回路において、ＦＦを５個設けて１／１０分周回路を構成することによって実現できる。

以下、４値差動信号を生成する４値論理信号発生回路４３０を説明する。
図１１は、４値論理信号発生回路の回路図である。
４値論理信号発生回路４３０において、送信シリアルデータは、インバータ４３１、４３２を介してｎチャネルＭＯＳＦＥＴ（以下ｎＭＯＳと呼ぶ）４３３のゲートに入力され、インバータ４３４を介してｎＭＯＳ４３５のゲートに入力される。ｎＭＯＳ４３３、４３５のソース端子は、電流源４３６に接続され、電流２Ｉｏが流れる。

また、送信シリアルデータはＥＸ−ＮＯＲ回路４３７の一方の入力端子に入力され、他方の入力端子には送信ワードクロックが入力される。ＥＸ−ＮＯＲ回路の出力は、インバータ４３８、４３９を介してｎＭＯＳ４４０のゲートに入力され、インバータ４４１を介してｎＭＯＳ４４２のゲートに入力される。ｎＭＯＳ４４０、４４２のソース端子は、電流源４４３に接続され、電流Ｉｏが流れる。また、ｎＭＯＳ４４０のドレイン端子は、ｎＭＯＳ４３３のドレイン端子及び４値差動信号のＮＥＧ信号を送出するＮＥＧ端子（図示せず）と接続される。ｎＭＯＳ４４２のドレイン端子は、ｎＭＯＳ４３５のドレイン端子及び４値差動信号のＰＯＳ信号を送出するＰＯＳ端子（図示せず）と接続される。

このような回路構成によって、１シンボルに送信シリアルデータと、送信ワードクロックの２ビット（すなわち４値）の情報を、以下の図で示すような関係で対応をもつ多値論理信号が生成される。

図１２は、４値論理と伝送データの対応を示す図である。
この図のように、４値論理信号発生回路４３０に入力される送信シリアルデータ及び送信ワードクロックの値によって、ＰＯＳ端子電流、ＮＥＧ端子電流はそれぞれ４つの値を持つ。例えば、送信シリアルデータ、送信ワードクロックがともに"１"である場合には、ＰＯＳ端子電流は０、ＮＥＧ端子電流は３Ｉｏとなり、送信シリアルデータが"１"、送信ワードクロックが"０"の場合には、ＰＯＳ端子電流はＩｏ、ＮＥＧ端子電流は２Ｉｏとなる。また、送信シリアルデータ、送信ワードクロックがともに"０"である場合には、ＰＯＳ端子電流は２Ｉｏ、ＮＥＧ端子電流はＩｏ、送信シリアルデータが"０"、送信ワードクロックが"１"の場合には、ＰＯＳ端子電流は３Ｉｏ、ＮＥＧ端子電流は０となる。

図１３は、４値論理信号発生回路から発生される４値差動信号を示す図である。
この図では、４値差動信号をＰＯＳ信号−ＮＥＧ信号（電流値）で示している。ここで、送信ワードクロックがＨレベルのときはＰＯＳ信号−ＮＥＧ信号は大振幅となり、送信ワードクロックがＬレベルの時は小振幅となる。これにより、ＰＯＳ−ＮＥＧが３Ｉｏのときは、送信シリアルデータが“０”、送信ワードクロックが“１”となり、ＰＯＳ−ＮＥＧがＩｏのときは、送信シリアルデータ、送信ワードクロックともに“０”、ＰＯＳ−ＮＥＧが−Ｉｏのときは、送信シリアルデータが“１”、送信ワードクロックが“０”となり、ＰＯＳ−ＮＥＧが−３Ｉｏのときは、送信シリアルデータ、送信ワードクロックともに、“１”であることが示され、１シンボルで２ビット、４値の情報を保持していることになる。

このような多値論理信号が、データ送信装置４００から差動の伝送路５００を介して、データ受信装置６００に入力される。但し、このとき実際の電流は、データ受信装置６００からデータ送信装置４００に流れている。

第２の実施の形態のデータ受信装置６００は、第１の実施の形態のデータ受信装置と同様に、コンパレータ部６１０、周波数逓倍（１０逓倍）回路６４０、シリアル・パラレル変換回路６６０を有するが、さらに、終端抵抗を伝送路５００の特性インピーダンスにあわせこむ終端抵抗調整回路６３０と、受信シリアルデータを取り込む受信ビットクロックの位相を調整する位相調整回路６５０とを有する。

図１４は、コンパレータ部と終端抵抗調整回路の回路図である。
コンパレータ部６１０は、フロントエンドに、ｎＭＯＳ６１１、６１２、ｐＭＯＳ６１３、６１４、抵抗Ｒｔ１、Ｒｔ２、からなるカスコード回路を持つ。

このカスコード回路において、ｎＭＯＳ６１１のソース端子は電流源６１５に接続され、駆動電流Ｉｉｄｏｌが流れる。ｎＭＯＳ６１２のソース端子も電流源６１６に接続され、駆動電流Ｉｉｄｏｌが流れる。ｎＭＯＳ６１１のドレイン端子は、抵抗Ｒｔ１を介して、ｐＭＯＳ６１３のドレイン端子に接続される。ｎＭＯＳ６１２のドレイン端子は、抵抗Ｒｔ２を介して、ｐＭＯＳ６１４のドレイン端子に接続される。また、ｎＭＯＳ６１１のゲートはｐＭＯＳ６１４のドレイン端子、ｎＭＯＳ６１２のゲートはｐＭＯＳ６１３のドレイン端子と接続される。ｐＭＯＳ６１３、６１４のソース端子には電源が供給される。ｐＭＯＳ６１３、６１４のゲートには、終端抵抗調整回路６３０からの信号が入力される。

４値差動信号であるＰＯＳ信号は、ｎＭＯＳ６１１のソース端子に、ＮＥＧ信号はｎＭＯＳ６１２のソース端子にそれぞれ入力される。また、カスコード回路の出力は、ｎＭＯＳ６１１、６１２のドレイン端子から取り出される。

終端抵抗調整回路６３０は、コンパレータ部６１０のフロントエンドのレプリカとなっており、前述したカスコード回路と同じ回路構成で、ｎＭＯＳ６３１、６３２、ｐＭＯＳ６３３、６３４が接続される。ｎＭＯＳ６３１のソース端子は電流源６３５に接続され、駆動電流Ｉｉｄｏｌが流れ、ｎＭＯＳ６３２のソース端子は電流源６３６に接続され、駆動電流Ｉｉｄｏｌ＋基準電流Ｉｏが流れる。このカスコード回路からの出力は、差動増幅器６３７に入力される。差動増幅器６３７の出力は、基準電圧Ｖｏが入力された差動増幅器６３８の出力と、差動増幅器６３９にて比較され、その出力はｐＭＯＳ６３３、６３４及び、コンパレータ部６１０のカスコード回路のｐＭＯＳ６１３、６１４に入力される。

このようなカスコード回路と終端抵抗調整回路６３０によって、入力抵抗をフィードフバックにより比較的小さな伝送路特性インピーダンスにあわせることができ、さらに、比較的大きな負荷抵抗で伝送受信端の電圧振幅を増幅し、回路内部に大きな受信信号振幅を得ることができる。

取り出された出力信号は、３つのコンパレータ６１７、６１８、６１９に入力され、そのうちオフセットのないコンパレータ６１７が受信シリアルデータの再生を行う。オフセットを与えられた２個のコンパレータ６１８、６１９と、コンパレータ６１９の出力を反転するインバータ６２０と、コンパレータ６１８、インバータ６２０の出力信号の何れかをコンパレータ６１８の出力信号に応じて選択するセレクタ６２１、グリッジを消すためのＬＰＦ６２２が受信ワードクロックの再生を行う。

図１５は、周波数逓倍（１０逓倍）回路と位相調整回路の回路図である。
周波数１０逓倍回路６４０は、ＰＦＤ６４１、チャージポンプ回路６４２、ＬＰＦ６４３、ＶＣＯ６４４と、１／１０分周回路として機能するＦＦ６４５、６４６、…、６４９とを有する。位相調整回路６５０は、チャージポンプ回路６４２とＬＰＦ６４３の間に接続される。

ここでチャージポンプ回路６４２は、ＰＦＤ６４１からＵＰ信号が入力されるとスイッチＳＷ１をオンし、チャージポンプ電流ＩｃｐによりＬＰＦ６４３のコンデンサを充電する。また、ＰＦＤ６４１からＤＯＷＮ信号が入力されるとスイッチＳＷ２をオンし、ＬＰＦ６４３のコンデンサを放電し、チャージポンプ電流Ｉｃｐを流す。

位相調整回路６５０はオフセット電流Ｉｃｐ・α／１０を生成して、これをチャージポンプ電流Ｉｃｐに加算することで、受信ビットクロックを受信ワードクロックに対して固定の時間ずれを持ってロックさせる機能を有している。シリアル・パラレル変換回路６６０において、受信シリアルデータを受信パラレルデータに変換するための受信ビットクロックは、通常であると、受信シリアルデータのエッジと揃ってしまい、変換が不正確になる恐れがある。位相調整回路６５０は、時間ずれを発生させ、受信ビットクロックのエッジを受信シリアルデータのアイパターンが最も安定して開口しているノイズマージン最大点に設定することを可能にする。

この調整には受信ワードクロック周期と時間ずれの比がチャージポンプ電流とオフセット電流の比に等しくなるという性質を用いて行う。受信ワードクロック周期はシンボルレートの定数倍であり、シリアルデータの１ビット時間に等しいから、チャージポンプ電流とオフセット電流の比の適切な設定は受信シリアルデータの最もノイズマージンの大きな時刻に正確かつ安定にあわせることを可能にする。さらに、特許第３３９５８１８号公報で開示されているようにこのオフセット電流をパルス上に印加してより高い精度で位相を調整することもできる。

次に、伝送路にＡＣ結合を含む場合に好適な第３の実施の形態のデータ伝送システムを説明する。
前述した実施の形態１及び２では、送信パラレルデータが全て０の時と１の時では多値論理信号の平均ＤＣ値が異なることになる。信号のＤＣ成分が伝わらないＡＣ結合を介した伝送を行った場合、データ受信装置は失われたＤＣ成分のために多値論理信号のレベル識別が不能になり正しい信号再生ができない。

図１６は、第３の実施の形態のデータ伝送システムの構成図である。
第３の実施の形態のデータ伝送システムにおいて、データ送信装置４００ａは、８ビットの送信パラレルデータを１０ビットの送信パラレルコードに変換する８Ｂ１０Ｂエンコーダ４４０を有する。その他の構成要素は、図１０で示した第２の実施の形態のデータ送信装置４００と同じであるので、同一符号とし、説明を省略する。データ送信装置４００ａからは第２の実施の形態と同様な４値の多値差動信号が生成され、ＡＣ結合を有する差動の伝送路５００ａを介してデータ受信装置６００ａに伝送される。

データ受信装置６００ａは、再生した１０ビットの受信パラレルコードを８ビットの受信パラレルデータに変換する１０Ｂ８Ｂデコーダ６７０を有する。その他の構成要素については、図１０で示した第２の実施の形態のデータ受信装置６００と同じであるので、同一符号とし、説明を省略する。

このように、８Ｂ１０Ｂ変換をすることによって、変換前の８ビットデータが全て０、全て１、あるいはどの他の組合せであったとしても変換後の送信パラレルコードには同じ比率で０と１が混在する。したがって８ビットデータの内容によらず、４値の差動信号の時間平均電圧は差動でバランスし、信号のＤＣ成分が伝わらないＡＣ結合を介した伝送を行っても、正しくレベルを識別して受信ワードクロックと、受信シリアルコードを再生することができる。さらに振幅のピークツーピーク値も一定になることが保証されるので、多値の識別レベルをピークツーピーク振幅に対する比で決定することで、送受信装置間の素子のばらつきの影響を受けないレベル識別が可能となる。

なお、８Ｂ１０Ｂ変換に変えてデータスクランブラを用いれば、伝送する信号を増やすことなく４値信号の時間平均電圧と振幅のピークツーピーク値を一定に保つことも可能である。

以上の説明では、ワードクロックはパラレルデータをシリアルデータに変換したときの先頭ビットとともに立ち上がり、ワードクロック周期の半分の時間Ｈレベルにあったが、ワードクロックはこのような波形に限定されない。

図１７は、ワードクロックの例を示す図であり、（Ａ）が先頭ビットの２ビット前で立ち上がるワードクロック、（Ｂ）がパルス幅が変化するワードクロックである。
図１７（Ａ）に示すように、ワードクロックの立ち上がりから特定のビット数を経過したところがシリアルデータの先頭ビットであるように定義することも可能である。

また、図１７（Ｂ）に示すように、ワードクロックの立ち上がりがシリアルデータの先頭位置を示すために固定されているならば、ワードクロックがＨレベルにある時間すなわちパルス幅は任意でよい。８ビットのパラレルデータを１シンボルが２ビットの４値論理で送るとすると、ワードクロックのパルス幅はシリアルデータ１ビット分から７ビット分まで変化する自由度がある。このパルス幅の自由度を用いてワードクロックに８ビットパラレルデータとは別の２ビットの情報を伝送することも可能である。

また、シリアルデータの先頭ビットの位置を示す基準がワードクロックの立ち下がりであっても構わないことは言うまでもない。

例えば、コンピュータ、携帯端末、車載情報表示装置などの高精細カラー液晶モニタなどへのデジタル画像情報伝送、スキャナヘッドやプリンターヘッドなどの可動部品と本体の間の高速多ビット情報伝達の際に適用できる。

第１の実施の形態のデータ伝送システムの構成図である。 データ送信装置のパラレル・シリアル変換回路の回路図である。 データ送信装置の周波数逓倍回路の回路図である。 データ送信装置の多値論理信号発生回路の回路図である。 多値論理と伝送データの対応を示す図である。 データ受信装置のコンパレータ部の回路図である。 データ受信装置の周波数逓倍回路の回路図である。 データ受信装置のシリアル・パラレル変換回路の回路図である。 第１の実施の形態のデータ送受信システムの処理を示すタイミングチャートである。 第２の実施の形態のデータ伝送システムの構成図である。 ４値論理信号発生回路の回路図である。 ４値論理と伝送データの対応を示す図である。 ４値論理信号発生回路から発生される４値差動信号を示す図である。 コンパレータ部と終端抵抗調整回路の回路図である。 周波数逓倍（１０逓倍）回路と位相調整回路の回路図である。 第３の実施の形態のデータ伝送システムの構成図である。 ワードクロックの例を示す図であり、（Ａ）が先頭ビットの２ビット前で立ち上がるワードクロック、（Ｂ）がパルス幅が変化するワードクロックである。

符号の説明

１００……データ送信装置、１１０……パラレル・シリアル変換回路、１３０……周波数逓倍回路、１４０……多値論理信号発生回路、２００……伝送路、３００……データ受信装置、３１０……コンパレータ部、３３０……周波数逓倍回路、３４０……シリアル・パラレル変換回路

Claims (19)

1. 送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成して送信するデータ送信装置と、
   送信された前記論理信号を受信して、前記論理信号から前記シリアルデータ及び前記ワードクロックを抽出するデータ受信装置と、
   を有することを特徴とするデータ伝送システム。
2. 前記データ送信装置は、前記ワードクロックを最上位ビットとした前記論理信号を生成することを特徴とする請求項１記載のデータ伝送システム。
3. 前記データ送信装置は、前記ワードクロックの１ビットの情報を振幅の大小によって表した前記論理信号を生成することを特徴とする請求項１記載のデータ伝送システム。
4. 前記データ受信装置は、受信した前記論理信号を基準電圧値と比較することで、前記シリアルデータ及び前記ワードクロックを抽出し、抽出した前記ワードクロックを逓倍して各シンボルにおけるデータを識別するためのトリガーとなるビットクロックを生成することを特徴とする請求項１記載のデータ伝送システム。
5. 前記データ受信装置は、前記ワードクロックと前記ビットクロックの位相が前記ワードクロックの周期に比例する時間だけずれるように調整する位相調整回路を有することを特徴とする請求項４記載のデータ伝送システム。
6. 前記データ受信装置は、抽出した前記ワードクロックをもとに、前記シリアルデータからパラレルデータを再生することを特徴とする請求項１記載のデータ伝送システム。
7. 前記データ送信装置は、エンコーダまたはスクランブラによりパラレルデータを変換した後、前記シリアルデータに変換し、
   前記データ受信装置は、デコーダまたはデスクランブラにより前記パラレルデータを再生することを特徴とする請求項１記載のデータ伝送システム。
8. 送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成する論理信号発生回路を有することを特徴とするデータ送信装置。
9. 前記論理信号発生回路は、前記ワードクロックを最上位ビットとした前記論理信号を生成することを特徴とする請求項８記載のデータ送信装置。
10. 前記論理信号発生回路は、前記ワードクロックの１ビットの情報を振幅の大小によって表した前記論理信号を生成することを特徴とする請求項８記載のデータ送信装置。
11. 送信すべき複数ビットのパラレルデータを前記シリアルデータに変換するパラレル・シリアル変換回路を有し、前記パラレル・シリアル変換回路の前段に、前記パラレルデータを変換するエンコーダまたはデスクランブラを有することを特徴とする請求項８記載のデータ送信装置。
12. シリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックが当該ワードと多重され、当該ワードクロックに応じた振幅調整が施された論理信号を受信し、前記論理信号を基準電圧値と比較して前記シリアルデータ及び前記ワードクロックを抽出するコンパレータ部を有することを特徴とするデータ受信装置。
13. 前記ワードクロックとビットクロックの位相が前記ワードクロックの周期に比例する時間だけずれるように調整する位相調整回路を有することを特徴とする請求項１２記載のデータ受信装置。
14. 抽出した前記ワードクロックを逓倍してビットクロックを生成するとともに、前記ワードクロックをもとにパラレルデータと同期するデータクロックを生成する周波数逓倍回路と、前記ビットクロックと前記データクロックに応じて、抽出した前記シリアルデータを前記パラレルデータに変換するシリアル・パラレル変換回路と、を有することを特徴とする請求項１２記載のデータ受信装置。
15. 送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成して送信するとともに、
    受信された前記論理信号から、前記シリアルデータ及び前記ワードクロックを抽出することを特徴とするデータ伝送方法。
16. 抽出した前記ワードクロックをもとに、前記シリアルデータからパラレルデータを再生することを特徴とする請求項１５記載のデータ伝送方法。
17. 送信すべきシリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックを当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を生成することを特徴とするデータ送信方法。
18. シリアルデータに含まれる連続する所定数のデータにより構成されるワードの区切りを示すワードクロックが当該ワードと多重し、当該ワードクロックに応じた振幅調整が施された論理信号を受信し、
    前記論理信号を基準電圧値と比較して前記シリアルデータ及び前記ワードクロックを抽出することを特徴とするデータ受信方法。
19. 抽出した前記ワードクロックを逓倍してビットクロックを生成するとともに、前記ワードクロックをもとにパラレルデータと同期するデータクロックを生成し、
    前記ビットクロックと前記データクロックに応じて、抽出した前記シリアルデータを前記パラレルデータに変換することを特徴とする請求項１８記載のデータ受信方法。

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