JP5179467B2 - 直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部 - Google Patents

直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部 Download PDF

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Description

本発明は、直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部に関し、特にタイミング制御部とデータ駆動部とを連結する配線を低減し、電磁波干渉（electromagnetic interference、以下、簡略にＥＭＩという）成分を低減することができる直列化されたマルチレベルデータ信号を伝達するためのディスプレイ、タイミング制御部及びデータ駆動部に関する。
最近、ノート・パソコン及び個人携帯通信装置のような携帯用電子装置の普及が増加するに伴って、デジタル家電機器及び個人用コンピューターの市場が続いて増加してしている。このような装置とユーザ間の最終連結媒体であるディスプレイ装置は、軽量化及び低電力化の技術を要求し、これにより、既存のＣＲＴ（Cathode Ray Tube）でなく、ＬＣＤ（Liquid Crystal Display）、ＰＤＰ（Plasma Display Panel）、ＯＥＬＤ（Organic Electro-Luminescence Display）のような平板ディスプレイ（flat panel display、以下、簡略にＦＰＤという）装置が一般化される傾向にある。
前述したように、現在、一般化されたＦＰＤの場合、実際にディスプレイをするのに使用されるパネルを駆動するためには、タイミング制御部と走査駆動部及びデータ駆動部を必要とする。ところが、ＥＭＩや高周波干渉（frequency interference、以下、簡略にＲＦＩという）などが、タイミング制御部とデータ駆動部間のデータ信号を伝送する配線で多く発生する問題点がある。
また、現在のＦＰＤの場合、持続的に大画面及び高解像度を追求しており、特に高解像度パネルの場合、データ線の数が数百から数千個に至るので、これら各々のデータ線を駆動するデータ駆動部の入力では、高速のデータ伝送技術が要求されるようになる。
前述したように、最近、ＥＭＩの規格などが強化され、また、高速で信号を伝送する技術が一層要求される状況なので、その結果、ＲＳＤＳ（Reduced Swing Differential Signaling）やｍｉｎｉ−ＬＶＤＳのようなミニ低電圧差動信号方式がタイミング制御部とデータ駆動部とを連結するイントラパネルインターフェースに多く使用される傾向にある。
図１は、前述したＲＳＤＳの具現を概念的に簡略に示す図であり、また、図２は、前述したｍｉｎｉ−ＬＶＤＳの具現を概念的に簡略に示す図である。ここで、ＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳは、いずれもデータ信号と同期された別のクロック信号を使用して所望の帯域幅をカバーするために１つ以上のデータ信号線を有している。クロック信号は、ただ１つのみを使用するので、パネル中にあるデータ駆動部２０、２１の個数分だけクロック信号とデータ信号が供給されなければならない。言い換えれば、図１及び図２から分かるように、ＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳは、いずれもマルチドロップ方式を採用していることが分かる。
ところが、ＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳ方式が採用しているこのようなマルチドロップ方式では、線が割れる地点でインピーダンスの不整合に起因して、ＥＭＩが大きくなる問題点、信号歪みなどの信号の品質が劣化する問題点だけでなく、クロック信号の大きい負荷によって最大動作速度が制限される問題点を有しいた。
これより、ナショナルセミコンダクト社で最近発表したポイントツーポイント（point-to-point）方式のイントラパネルインターフェースがＰＰＤＳ（point-to-point differential signaling）である。図３のこの方式では、クロック信号がデータ駆動部２２に共有されながら発生する問題点を解決するために、それぞれのデータ駆動部２２にクロック信号を送る方式を取っている。また、以前には複数のデータ線が多数のデータ駆動部に連結されたが、タイミング制御部と１つのデータ駆動部２２との間には、独立的なデータ線を有する特徴を有しいる。言い換えれば、ＰＰＤＳの場合には、直列方式を採用し、図３から分かるように、ＰＰＤＳタイミング制御部１２から１つのデータ駆動部２２に向かう１つの独立したデータ線を有しいる。
したがって、ＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳ方式で採用している既存のマルチドロップ方式に比べて、インピーダンス不整合などが小くなり、ＥＭＩなどを低減することができ、全体信号線の個数を低減することによって、低価格化を達成することができる長所がある。
しかし、既存のＲＳＤＳなどに比べて高速のクロック信号が必要になり、別のクロック線がすべてのデータ駆動部２２に各々連結されることによって、オーバーヘッドを有すると見られる。また、データをサンプリングするためのクロック信号とデータ信号間のスキュが存在する場合、データサンプリング過程でエラーが発生することができ、これを防止するためには、スキュを補償する別の回路などの具現が必要であると言える。また、タイミング制御部１２からデータ駆動部２２に伝達される直列方式のデータ信号の周波数が解像度の増加などによって増加し、ＥＭＩ成分が増加することができる。したがって、ＰＰＤＳは、従来のＲＳＤＳ及びｍｉｎｉ−ＬＶＤＳとは異なる他の解決すべき問題点を有しいる。
また、図４に示されたように、データ駆動部２３がチェーン形態でクロック信号を受ける方式が最近に提案されており、このような方式は、クロック線のマルチドロップによるインピーダンス不定合と、これに起因したＥＭＩを低減することができるという長所を有しいるが、データ駆動部２３の間で発生するクロックの遅延に起因してデータサンプリングが良好に行われないという新しい問題点を有しいる。
前述したように、最近のイントラパネルインターフェースの傾向は、信号線の個数を低減し、ＥＭＩ成分を低減するのに焦点が合わせられている。また、信号線の個数が低減するのに比べて、パネルの動作速度及び解像度が次第に大きくなることによって、高速信号の伝達過程で発生し得るスキュ、相対ジッター及びＥＭＩなどの問題を解決することができる新しいイントラパネルインターフェースの具現が要求されていることが現況である。
したがって、本発明の目的は、前述したような問題点を解決するためになされたもので、タイミング制御部からデータ駆動部に直列化されたマルチレベルデータ信号を伝送することによって、動作周波数を減少させることができ、ＥＭＩ成分を低減することができるディスプレイ、タイミング制御部及びデータ駆動部を提供することにある。
また、本発明の他の目的は、タイミング制御部とデータ駆動部とを連結する１つの配線（差動信号方式を利用する場合には２つの配線）を用いてマルチレベルのデータだけでなく、マルチレベルのデータと異なるレベルを有する埋め込みクロック信号をも伝送することによって、信号線の個数を顕著に低減することができ、ＥＭＩ成分を低減することができると共に、スキュや相対ジッターなどの問題を解決することができるディスプレイ、タイミング制御部及びデータ駆動部を提供することにある。
また、本発明のさらに他の目的は、埋め込みクロック信号の直前及び直後にダミーデータを挿入することによって、上昇時間及び下降時間を一定に維持し、ジッターの発生可能性を減少させ、高速伝送において一層安定的に動作することができるディスプレイ、タイミング制御部及びデータ駆動部を提供することにある。
上記目的を達成するために、本発明の第１実施例に係るディスプレイは、ディスプレイパネル、走査駆動部、タイミング制御部及び複数のデータ駆動部を備えるディスプレイであって、前記タイミング制御部は、直列化されたデータ信号を含む送信信号を前記複数のデータ駆動部のうちいずれか１つのデータ駆動部に伝達し、前記データ信号のレベルは、少なくとも４つの異なるレベルのうち長さが少なくとも２ビットであるデータの値によって選択されたレベルであり、前記データ駆動部は、伝達された前記送信信号から前記データを復元することを特徴とする。好ましくは、前記送信信号は、前記データ信号の間にクロック信号が埋め込まれた信号であり、前記埋め込みクロック信号のレベルは、前記データ信号が有することができる前記少なくとも４つの異なるレベルとは相異する。
本発明の第２実施例に係るタイミング制御部は、データを受信する受信部と、前記受信されたデータを一時的に貯蔵した後に出力するバッファーメモリと、クロック信号を生成するタイミング制御回路と、複数の送信信号を出力する送信部とを備え、前記複数の送信信号各々は、それぞれに対応する直列化されたデータ信号を含み、前記データ信号のレベルは、少なくとも４つの異なるレベルのうち長さが少なくとも２ビットである前記データの値によって選択されたレベルである。好ましくは、前記複数の送信信号各々は、前記データ信号の間に埋め込まれた前記クロック信号をさらに含み、前記埋め込みクロック信号のレベルは、前記データ信号が有することができる前記少なくとも４つの異なるレベルとは相異する。
本発明の第３実施例に係るデータ駆動部は、受信クロック信号によって受信信号に含まれたデータ信号をサンプリングしてデータを復元する受信部と、前記データを順次に貯蔵した後、並列に出力するデータラッチと、前記データラッチから出力されるデータをアナログ信号に変換して出力するＤＡＣとを含み、前記受信部で前記データを復元するにあたって、前記データ信号のレベルが少なくとも４つの異なる範囲のうちどの範囲に属するかを判断し、その結果によって前記データ信号から同時に少なくとも２ビットのデータを復元する。好ましくは、前記受信信号は、前記データ信号の間に埋め込まれたクロック信号をさらに含み、前記受信部は、前記受信信号のレベルが前記少なくとも４つの異なる範囲と相異する所定の範囲に属するかを判断し、その結果によって前記埋め込みクロック信号から前記受信クロック信号を形成する。
本発明によるディスプレイ、タイミング制御部及びデータ駆動部は、タイミング制御部からデータ駆動部にマルチレベルのデータ信号を伝送することによって、動作周波数を減少させることができ、ＥＭＩ成分を低減することができるという長所がある。
また、本発明によるディスプレイ、タイミング制御部及びデータ駆動部は、タイミング制御部からデータ駆動部にクロック信号をマルチレベルのデータ信号の間に埋め込んだ送信信号を伝送することによって、信号線の個数を顕著に低減することができ、ＥＭＩ成分を低減することができると共に、スキュや相対ジッターなどの問題を解決することができるという長所がある。
また、本発明によるディスプレイ、タイミング制御部及びデータ駆動部は、埋め込みクロック信号の直前及び直後にダミーデータを挿入することによって、上昇時間及び下降時間を一定に維持し、ジッターの発生可能性を低減し、高速伝送において一層安定的に動作することができるという長所がある。
以下、添付の図面を参照して本発明の好ましい実施例を詳細に説明する。しかし、本発明の実施例は、様々な形態に変形されることができ、本発明の範囲が後述する実施例に限定されるわけではない。本発明の実施例は、本発明の属する技術分野における通常の知識を有する者に本発明を一層完全に説明するために提供されるものである。
（第１実施例）
図５は、本発明の第１実施例に係るディスプレイを示す構造図であり、図６は、理解の便宜のために図５のタイミング制御部とデータ駆動部間のクロック信号及びデータ信号の伝達構造のみを示す図である。図５及び図６を参照すれば、ディスプレイは、タイミング制御部１４、データ駆動部２４、走査駆動部３０及びディスプレイパネル４０を備える。
ディスプレイパネル４０は、走査信号Ｓ１乃至Ｓｎ及びデータ信号Ｄ１乃至Ｄｍによって画像を表示する部分であって、ＬＣＤパネル、ＰＤＰパネルまたはＯＥＬＤパネルなど様々な種類のディスプレイパネルを使用することができる。走査駆動部３０は、ディスプレイパネル４０に走査信号Ｓ１乃至Ｓｎを印加し、データ駆動部２４は、ディスプレイパネル４０にデータ信号Ｄ１乃至Ｄｍを印加する。タイミング制御部１４は、データ駆動部２４にデータ信号ＤＴを伝達し、データ駆動部２４及び走査駆動部３０にクロック信号ＣＬＫ、ＣＬＫ＿Ｒを印加する。
タイミング制御部１４からデータ駆動部２４に伝達されるデータ信号ＤＴは、ディスプレイパネル４０に表示される画像データのみを含むこともでき、画像データ及び制御信号を含むこともできる。タイミング制御部１４から各データ駆動部２４にデータ信号ＤＴを伝達する方式としては、１つの配線を用いた単一信号方式（single-ended signaling）を使用することもでき、ＬＶＤＳ（low voltage differential signaling）のように２つの配線を用いた差動信号方式（differential signaling）を使用することもできる。
本発明の第１実施例に係るディスプレイは、従来技術である図３に示されたＰＰＤＳ方式と同様の方式を使用するが、従来技術とは異なって、データ信号ＤＴをマルチレベルシグナリング方式で伝送することによって、動作周波数を減少させることができ、ＥＭＩ成分を低減することができるという特徴を有する。より具体的に、データ信号ＤＴが２つのレベルのみを有するので、同時に１ビットのデータのみを伝送することができる従来技術に比べて、本発明の第１実施例に係るディスプレイは、少なくとも４つのレベルを有するデータ信号ＤＴを使用することによって、同時に少なくとも２ビットのデータを伝送することができる。仮に、データ駆動部１４が同時に２ビットのデータを伝送する場合、従来技術に比べてデータ信号ＤＴの周波数は１／２と減少するようになる。ＥＭＩは、周波数が増加するにしたがって増加するので、データ信号ＤＴの周波数が減少すれば、ＥＭＩも減少するようになる。
データ信号ＤＴをマルチレベルシグナリング方式で伝送するために、タイミング制御部１４は、２ビット以上のデータの値に対応するレベルを有するデータ信号ＤＴを生成する。この時、データ信号ＤＴは、少なくとも４つの異なるレベルを有することができる。また、データ駆動部２４は、タイミング制御部１４から伝達されたデータ信号ＤＴから元々のデータを復元する。
図７は、図５のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの一例を説明するための図である。図面には、２ビットのデータを４つのレベルを有するデータ信号ＤＴを用いて送信し、２つの配線を用いてＬＶＤＳのような差動信号方式を利用して伝達する場合が示されている。仮に、差動信号方式でなく単一信号方式を利用してマルチレベルのデータを伝達する場合には、参照符号Ｖｐに該当する信号のみを１つの配線を介して伝達すればよい。
図５、図６及び図７を参照すれば、タイミング制御部１４は、二進数″００″に該当するデータを伝送しようとする時には、″Ｖｄｏｌ２″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″０１″に該当するデータを伝送しようとする時には″Ｖｄｏｌ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１０″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１１″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ２″に該当するレベルを有するデータ信号Ｖｐを出力する。仮に、差動信号方式を利用する場合、タイミング制御部１４は、データ信号を伝達する２つの配線のうちいずれか１つの配線に″Ｖｐ″を出力し、残りの配線に″Ｖｐ″の反対極性を有する″Ｖｎ″を出力する。このようにタイミング制御部１４は、４種類のレベルを出力することができるので、同時に２ビットのデータを伝達することができる。仮に、タイミング制御部１４が４種類を超過するレベルを出力することができれば、同時に２ビットを超過するデータを伝達することができる。仮に、タイミング制御部１４が８種類のレベルを出力することができれば、同時に３ビットのデータを伝達することができる。
データ駆動部２４は、受信されたデータ信号ＤＴのレベルがどの範囲に属するかを判断し、受信されたデータ信号から元々のデータを復元する。図示された例の場合、受信されたデータ信号Ｖｐのレベルが″Ｖｒｅｆｌ１″以下である場合には、データ駆動部２４が二進数″００″に該当するデータを受信したものと判断し、受信されたデータ信号Ｖｐのレベルが″Ｖｒｅｆｌ１″超過であり″Ｖｏｓ″以下である場合には、二進数″０１″に該当するデータを受信したものと判断し、受信されたデータ信号Ｖｐのレベルが″Ｖｏｓ″超過であり″Ｖｒｅｆｈ１″以下である場合には、二進数″１０″に該当するデータを受信したものと判断し、受信されたデータ信号Ｖｐのレベルが″Ｖｒｅｆｈ１″超過である場合には、二進数″１１″に該当するデータを受信したものと判断する。仮に、差動信号方式を利用する場合、データ駆動部２４は、″Ｖｐ″だけでなく、″Ｖｎ″がどの範囲に属するかを判断し、受信されたデータ信号から元々のデータを復元するか、″Ｖｐ″−″Ｖｎ″がどのレベルに属するかを判断し、受信されたデータ信号から元々のデータを復元することができる。
図８は、図５のディスプレイに使用されることができるタイミング制御部１４の一例を示す図である。図８を参照すれば、タイミング制御部は、受信部５１、バッファーメモリ５２タイミング制御回路５３及び送信部５４を備える。
受信部５１は、伝達されたデータを受信する機能を行う。また、受信部５１は、伝達された制御信号を受信することもできる。より具体的に、受信部５１は、タイミング制御部に入力される画像データ信号及び受信制御信号をＴＴＬ（transistor-transistor logic）信号に変換する機能を行う。タイミング制御部に入力される受信信号は、ＬＶＤＳ形態の信号に限定されず、ＴＭＤＳ（transition minimized differential signaling）形態の信号であることもでき、他のいずれの形態の信号でも構わない。ＴＴＬ信号は、一般的にデジタルに変換された信号を意味し、一般的に０．３５Ｖの小さい電圧幅を有するＬＶＤＳとは異なって電源電圧水準の大きい電圧幅を有する。
バッファーメモリ５２は、データを一時的に貯蔵した後に出力する。
タイミング制御回路５３は、ＴＴＬ信号に変換された受信制御信号を入力されて、走査駆動部に伝達されるクロック信号ＣＬＫ＿Ｒ及びデータ駆動部に伝達されるクロック信号ＣＬＫを生成する。
送信部５４は、バッファーメモリ５２から出力されるデータを入力されて、複数のデータ駆動部に伝達される複数の送信信号を出力する。各送信信号は、直列化されたデータ信号を含み、データ信号のレベルは、少なくとも４つの異なるレベルのうち長さが少なくとも２ビットであるデータの値によって選択されたレベルである。
送信部５４は、逆多重化部５５、複数の直列化部５６及び複数の駆動部５７を備える。逆多重化部５５は、バッファーメモリ５２から出力される画像データを各データ駆動部別に分離し、直列化部５６に伝達する。直列化部５６は、逆多重化部５５から伝達されるデータを直列化して出力する機能を行う。仮に、直列化部５６が逆多重化部５５から１ピクセルに対応する２４ビットの並列データ（Ｒ８ビット、Ｇ８ビット及びＢ８ビット）を伝達された場合に、直列化部５６は、伝達された２４ビットのデータを１２回にわたって、２ビットずつ順次に駆動部５７に伝達する。駆動部５７は、直列化部５６から出力される直列化されたデータに対応するレベルを有するデータ信号ＤＴを生成する機能を行う。すなわち、駆動部５７は、入力される直列化されたデータをアナログ信号に変換して出力する。駆動部５７から出力される信号は、ＬＶＤＳ信号のように差動信号方式の信号であってもよく、単一信号方式の信号であってもよい。
図９は、図５のディスプレイに使用されることができるデータ駆動部２４の一例を示す図である。図９を参照すれば、データ駆動部は、受信部６１、シフトレジスタ６２、データラッチ６３及びＤＡＣ（digital-to-analog converter）６４を備える。
受信部６１は、受信クロック信号ＣＬＫによって、受信信号に含まれたデータ信号ＤＴをサンプリングしてデータを復元する。この時、受信部６１は、データ信号ＤＴのレベルが少なくとも４つの範囲のうちどの範囲に属するかを判断することによって、データ信号ＤＴから同時に少なくとも２ビットのデータを復元する。
受信部６１は、基準電圧生成部６５、マルチレベル検出部６６及びサンプラー６７を備える。基準電圧生成部６５は、前記少なくとも４つの範囲を分ける基準になる電圧を生成する。一例として、図７に示された信号（差動信号方式の信号または単一信号方式の信号）が伝送される場合、基準電圧生成部６５は、″Ｖｒｅｆｌ１″、″Ｖｏｓ″及び″Ｖｒｅｆｈ１″を基準電圧として出力することができる。他の例として、図７に示された差動信号が伝送され、″Ｖｐ″−″Ｖｎ″がどの範囲に属するかを判断し、データ信号ＤＴでデータを復元する場合には、基準電圧生成部６５は、″Ｖｒｅｆｈ１″−″Ｖｒｅｆｌ１″、０及び″Ｖｒｅｆｌ１″−″Ｖｒｅｆｈ１″を基準電圧として出力することができる。マルチレベル検出部６６は、基準電圧生成部６５から出力される基準電圧を用いてデータ信号ＤＴのレベルがどの範囲に属するかを判断した結果を出力する。サンプラー６７は、受信クロック信号ＣＬＫを用いてマルチレベル検出部６６から出力される信号をサンプリングして出力する機能を行う。サンプラー６７は、図示したように、復元された２ビット毎のデータを順次に貯蔵した後、１ピクセルに対応する２４ビットの並列データをデータラッチ６３に出力することができる。
シフトレジスタ６２は、スタートパルスＳＰを順次にシフトして出力する機能を行う。
データラッチ６３は、シフトレジスタ６２から出力される信号によって、受信部から出力されるデータを順次に貯蔵した後、並列に出力する機能を行う。
ＤＡＣ６４は、データラッチ６３から出力されるデジタル信号をアナログ信号に変換して出力する。
（第２実施例）
図１０は、本発明の第２実施例に係るディスプレイを示す構造図であり、図１１は、理解の便宜のために図１０のタイミング制御部とデータ駆動部間のクロック信号及びデータ信号の伝達構造のみを示す図である。図１０及び図１１を参照すれば、ディスプレイは、タイミング制御部１５、データ駆動部２５、走査駆動部３０ら及びディスプレイパネル４０を備える。
本発明の第２実施例に係るディスプレイは、本発明の第１実施例に係るディスプレイと同様であり、但し、クロック信号ＣＬＫがデータ信号ＤＴの間にデータ信号とは異なるレベルに埋め込まれて伝送されるという差異点がある。より具体的に、データ信号ＤＴは、少なくとも４種類のレベルを有することができ、埋め込みクロック信号ＣＬＫは、データ信号ＤＴが有することができるレベルと異なるレベルを有する。クロック信号ＣＬＫは、データ信号ＤＴ毎に埋め込まれることができ、複数のデータ信号ＤＴ毎に埋め込まれることもできる。
このために、タイミング制御部１５は、データ信号ＤＴの間にクロック信号ＣＬＫを埋め込んだ送信信号を生成し、データ駆動部２５に伝達する。この時、データ信号ＤＴは、２ビット以上のデータの値に対応するレベルを有し、クロック信号ＣＬＫは、データ信号ＤＴが有することができるレベルと異なるレベルを有する。データ駆動部２５は、タイミング制御部１５から伝達される送信信号からクロック信号とデータを復元する。このために、データ駆動部２５は、伝達された送信信号のレベルがどの範囲に属するかを判断し、クロック信号及びデータを復元する。
送信信号が単一信号方式で伝達される場合には、タイミング制御部１５とデータ駆動部２５とが１つの配線によって連結されることができ、送信信号が差動信号方式で伝達される場合には、タイミング制御部１５とデータ駆動部２５とが２つの配線によって連結されることができる。
図１２は、図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの一例を説明するための図である。図面には、２つの配線を用いてＬＶＤＳのような差動信号方式を利用して送信信号を伝達する場合が示されている。仮に、差動信号方式でなく単一信号方式を利用してマルチレベルのデータを伝達する場合には、参照符号Ｖｐに該当する信号のみを１つの配線を介して伝達すればよい。また、図面には、４つのデータ信号ＤＴ毎に１つのクロック信号ＣＬＫが埋め込まれ、データ信号ＤＴは、４つのレベルを有することができ、埋め込みクロック信号ＣＬＫは、２つのレベルを有することができる例が示されている。
図１０及び図１２を参照すれば、タイミング制御部１５は、二進数″００″に該当するデータを伝送しようとする時には、″Ｖｄｏｌ２″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″０１″に該当するデータを伝送しようとする時には、″Ｖｄｏｌ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１０″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１１″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ２″に該当するレベルを有するデータ信号Ｖｐを出力し、クロック信号を伝送しようとする時には、″Ｖｃｏｌ″または″Ｖｃｏｈ″に該当するレベルを有する埋め込みクロック信号Ｖｐを出力する。仮に、差動信号方式を利用する場合には、タイミング制御部１４は、送信信号を伝達する２つの配線のうち一方の配線に″Ｖｐ″を出力し、他方の配線に″Ｖｐ″と反対極性を有する″Ｖｎ″を出力する。このようにタイミング制御部１５は、データ信号ＤＴの間にクロック信号ＣＬＫを埋め込んだ送信信号を出力することができる。また、タイミング制御部１５は、４種類のレベルを有するデータ信号を出力することができるので、同時に２ビットのデータを伝達することができる。また、タイミング制御部１５は、２種類のレベルを有する埋め込みクロック信号を出力することができるので、クロック信号ＣＬＫと制御信号を同時に伝達することができる。より具体的に、タイミング制御部１５は、クロック信号ＣＬＫと論理値″０″に該当する制御信号を同時に伝送しようとする場合には、″Ｖｃｏｌ″に該当するレベルを有する埋め込みクロック信号Ｖｐを出力し、クロック信号ＣＬＫと論理値″１″に該当する制御信号を同時に伝送しようとする場合には、″Ｖｃｏｈ″に該当するレベルを有する埋め込みクロック信号Ｖｐを出力する。このように埋め込みクロック信号ＣＬＫが複数のレベルを有する場合には、埋め込みクロック信号ＣＬＫは、制御信号をも共に伝送することができる。制御信号は、一例として、スタートパルスであってもよい。
データ駆動部２４は、受信信号のレベルがどの範囲に属するかを判断し、受信信号から元々のデータとクロック信号を復元する。図示された例の場合、データ駆動部２４は、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ２″以下である場合には、クロック信号と論理値″０″に該当する制御信号を受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ２″超過であり″Ｖｒｅｆｌ１″以下である場合には、二進数″００″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ１″超過であり″Ｖｏｓ″以下である場合には、二進数″０１″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｏｓ″超過であり″Ｖｒｅｆｈ１″以下である場合には、二進数″１０″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｈ１″超過であり″Ｖｒｅｆｈ２″以下である場合には、二進数″１１″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｈ２″超過である場合には、クロック信号と論理値″１″に該当する制御信号を受信したものと判断する。仮に、差動信号方式を利用する場合、データ駆動部２４は、″Ｖｐ″だけでなく、″Ｖｎ″がどの範囲に属するかを判断し、受信信号から元々のデータ及びクロック信号を復元することができる。また、″Ｖｐ″−″Ｖｎ″がどのレベルに属するかを判断し、受信信号から元々のデータ及びクロック信号を復元することもできる。
図示された例の場合、６つのレベルＶｃｏｌ、Ｖｄｏｌ２、Ｖｄｏｌ１、Ｖｄｏｈ１、Ｖｄｏｈ２、Ｖｃｏｈのうち最も外側に位置する２つのレベルＶｃｏｌ、Ｖｃｏｈが、埋め込みクロック信号ＣＬＫが有することができるレベルであるが、埋め込みクロック信号ＣＬＫが有することができるレベルは、外側のレベルに限定されない。一例として、埋め込みクロック信号ＣＬＫが″Ｖｄｏｌ２″及び″Ｖｄｏｈ１″に該当するレベルを有し、データ信号ＤＴが残りのレベルを有することもできる。
図１３は、図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの他の例を説明するための図である。図面には、１つのデータ信号ＤＴ毎に１つのクロック信号ＣＬＫが埋め込まれ、データ信号ＤＴは、４つのレベルを有することができ、埋め込みクロック信号ＣＬＫは、１つのレベルを有することができる例が示されている。
図１０及び図１３を参照すれば、タイミング制御部１５は、二進数″００″に該当するデータを伝送しようとする時には、″Ｖｄｏｌ２″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″０１″に該当するデータを伝送しようとする時には、″Ｖｄｏｌ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１０″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ１″に該当するレベルを有するデータ信号Ｖｐを出力し、二進数″１１″に該当するデータを伝送しようとする時には、″Ｖｄｏｈ２″に該当するレベルを有するデータ信号Ｖｐを出力し、クロック信号を伝送しようとする時には、タイミング制御部１５は、″Ｖｃｏ″に該当するレベル０に該当するレベルを有する埋め込みクロック信号Ｖｐを出力する。このようにタイミング制御部１５は、データ信号ＤＴの間にクロック信号ＣＬＫを埋め込んだ送信信号を出力することができる。タイミング制御部１５は、１種類のレベルのみを有する埋め込みクロック信号を出力するので、図１２とは異なって、クロック信号ＣＬＫと同時に制御信号を出力することができない。
データ駆動部２４は、受信信号のレベルがどの範囲に属するかを判断し、受信信号から元々のデータとクロック信号を復元する。図示された例の場合、データ駆動部２４は、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ２″以下である場合には、二進数″００″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ２″超過であり″Ｖｒｅｆｌ１″以下である場合には、二進数″０１″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｌ１″超過であり″Ｖｒｅｆｈ１″以下である場合には、クロック信号を受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｈ１″超過であり″Ｖｒｅｆｈ２″以下である場合には、二進数″１０″に該当するデータを受信したものと判断し、受信信号Ｖｐのレベルが″Ｖｒｅｆｈ２″超過である場合には、二進数″１１″に該当するデータを受信したものと判断する。仮に、差動信号方式を利用する場合には、データ駆動部２４は、″Ｖｐ″だけでなく、″Ｖｎ″がどの範囲に属するかを判断し、受信信号から元々のデータ及びクロック信号を復元する。また、″Ｖｐ″−″Ｖｎ″がどのレベルに属するかを判断し、受信信号から元々のデータ及びクロック信号を復元することもできる。
図示された例の場合、５つのレベルＶｄｏｌ２、Ｖｄｏｌ１、Ｖｃｏ、Ｖｄｏｈ１、Ｖｄｏｈ２のうち最も内側に位置するレベルＶｃｏが埋め込みクロック信号ＣＬＫが有することができるレベルであるが、埋め込みクロック信号ＣＬＫが有することができるレベルは、最も内側のレベルに限定されない。一例として、埋め込みクロック信号ＣＬＫが″Ｖｄｏｌ１″に該当するレベルを有し、データ信号ＤＴが残りのレベルを有することもできる。
図１４は、図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングのさらに他の例を説明するための図である。図面には、埋め込みクロック信号ＣＬＫは、２つのレベルを有することができ、埋め込みクロック信号ＣＬＫの直前及び直後にダミーデータが位置する例が示されている。
図１０及び図１４を参照すれば、埋め込みクロック信号の極性は、直前データ信号の極性と同一であることができる。図面の例の場合、一番目の埋め込みクロック信号は、直前データ信号２（ビット″０１″に該当するデータ信号）の極性と同一の負の極性を有し、二番目の埋め込みクロック信号は、直前データ信号（２ビット″１１″に該当するデータ信号）の極性と同一の正の極性を有する。また、図面とは異なって、埋め込みクロック信号は、制御信号に対応する極性を有することもできる。埋め込みクロック信号の直前及び直後には、ダミーデータが位置することができる。埋め込みクロック信号直前及び直後のダミーデータは、埋め込みクロック信号の上昇時間及び下降時間を一定に維持する役目を行う。このために、埋め込みクロック信号の直前及び直後のダミーデータは、埋め込みクロック信号と同じ極性を有し、埋め込みクロック信号に最も近接したレベル″Ｖｄｏｈ２″または″Ｖｄｏｌ２″を有することができる。仮に、埋め込みクロック信号の直前及び直後のダミーデータがない場合、埋め込みクロック信号の直前及び直後のデータ信号のレベルが″Ｖｄｏｈ２″、″Ｖｄｏｈ１″、″Ｖｄｏｌ１″及び″Ｖｄｏｌ２″のうちいずれかのものによって埋め込みクロック信号の上昇時間及び下降時間が変わることができ、したがって、ジッターを発生させるおそれがある。
図１５は、図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングのさらに他の例を説明するための図である。図面には、埋め込みクロック信号ＣＬＫは、１つのレベルを有することができ、埋め込みクロック信号ＣＬＫの直前及び直後にダミーデータが位置する例が示されている。
図１０及び図１５を参照すれば、埋め込みクロック信号の直前及び直後には、ダミーデータが位置することができる。埋め込みクロック信号の直前及び直後のダミーデータは、埋め込みクロック信号の上昇時間及び下降時間を一定に維持する役目を行う。このために埋め込みクロック信号の直前及び直後のダミーデータは、埋め込みクロック信号に最も近接したレベル″Ｖｄｏｈ１″または″Ｖｄｏｌ１″を有することができる。また、埋め込みクロック信号直前のダミーデータは、埋め込みクロック信号直前のデータ信号と同じ極性を有することができ、埋め込みクロック信号直後のダミーデータは、埋め込みクロック信号直後のデータ信号と同じ極性を有することができる。仮に、埋め込みクロック信号直前及び直後のダミーデータがない場合、埋め込みクロック信号直前及び直後のデータ信号のレベルが″Ｖｄｏｈ２″、″Ｖｄｏｈ１″、″Ｖｄｏｌ１″及び″Ｖｄｏｌ２″のうちいずれかのものによって埋め込みクロック信号の上昇時間及び下降時間が変わることができ、したがって、ジッターを発生させるおそれがある。
図１６は、図１０のディスプレイに使用されることができるタイミング制御部の一例を示す図である。図１６を参照すれば、タイミング制御部は、受信部７１、バッファーメモリ７２タイミング制御回路７３及び送信部７４を備える。
受信部７１は、伝達されたデータを受信する機能を行う。また、受信部７１は、伝達された制御信号を受信することもできる。より具体的に、受信部７１は、タイミング制御部に入力される画像データ及び受信制御信号をＴＴＬ（transistor-transistor logic）信号に変換する機能を行う。タイミング制御部に入力される受信信号は、ＬＶＤＳ形態の信号に限定されなく、ＴＭＤＳ（transition minimized differential signaling）形態の信号であってもよく、他のいずれの形態の信号でもよい。
バッファーメモリ７２は、データを一時的に貯蔵した後に出力する。
タイミング制御回路７３は、ＴＴＬ信号に変換された受信制御信号を入力されて、走査駆動部に伝達されるクロック信号ＣＬＫ＿Ｒを生成する。また、送信部７４で使用されるクロック信号を生成する。
送信部７４は、バッファーメモリ７２から出力されるデータとタイミング制御回路７３から出力されるクロック信号を入力されて、各データ駆動部に伝達される送信信号を出力する。送信信号は、直列化されたデータ信号ＤＴとデータ信号との間に埋め込まれたクロック信号を含み、データ信号は、少なくとも４つの異なるレベルのうち長さが少なくとも２ビットであるデータ値によって選択されたレベルを有し、埋め込みクロック信号は、データ信号が有することができるレベルとは異なるレベルを有する。送信部７４は、クロック信号ＣＬＫを１つのデータ信号ごとに埋め込んで送信することもでき、複数のデータ信号ごとに埋め込んで送信することもできる。また、埋め込みクロック信号ＣＬＫは、複数のレベルを有することもでき、１つのレベルのみを有することもできる。埋め込みクロック信号ＣＬＫが複数のレベルを有することができる場合、クロック信号ＣＬＫは、複数のレベルのうち制御信号の値によって選択されたレベルを有することができる。
送信部７４は、逆多重化部７５、複数の直列化部７６及び複数の駆動部７７を備える。逆多重化部７５は、バッファーメモリ７２から出力される画像データを各データ駆動部別に分離し、直列化部７６に伝達する。直列化部７６は、逆多重化部７５から伝達されるデータを直列化し、直列化されたデータの間にクロック信号を埋め込む機能を行う。直列化部７６は、クロック信号の直前及び直後にダミーデータを追加することもできる。駆動部７７は、直列化部７６から出力される直列化されたデータ及びクロック信号に対応するレベルを有する送信信号を生成する機能を行う。すなわち、駆動部７７は、入力される直列化されたデータ及びクロック信号をアナログ信号に変換して出力する。駆動部７７から出力される信号は、ＬＶＤＳ信号のように、差動信号方式の信号であってもよく、単一信号方式の信号であってもよい。
図１７は、図１０のディスプレイに使用されることができるデータ駆動部の一例を示す図である。図１７を参照すれば、データ駆動部は、受信部８１、シフトレジスタ８２、データラッチ８３及びＤＡＣ８４を備える。
受信部８１は、タイミング制御部から伝達された受信信号からデータ及びクロック信号を復元して出力する。この時、受信部８１は、受信信号のレベルが複数の範囲のうちどの範囲に属するかを判断することによって、受信信号からクロック信号及びデータを復元する。より具体的に、受信部８１でデータを復元するにあたって、受信信号のレベルが少なくとも４つの異なる範囲のうちどの範囲に属するかを判断することによって、受信信号から同時に少なくとも２ビットのデータを復元する。また、受信部８１でクロック信号を復元するにあたって、受信信号のレベルがクロック信号に該当する所定の範囲に属するかを判断することによって、受信信号からクロック信号を復元する。クロック信号に該当する所定の範囲は、データに該当する少なくとも４つの異なる範囲とは異なる範囲を有する。クロック信号に該当する所定の範囲は、複数の異なる範囲に区分されることができ、この場合に、受信部８１は、受信信号のレベルが複数の異なる範囲のうちどの範囲に属するかを判断することによって、受信信号から制御信号を復元することもできる。制御信号は、スタートパルスＳＰであってもよい。受信信号は、埋め込みクロック信号が１つのデータ信号ごとに埋め込まれた信号であってもよく、埋め込みクロック信号が複数のデータ信号ごとに埋め込まれた信号であってもよい。
受信部８１は、基準電圧生成部８５、マルチレベル検出部８６、クロック復元回路８７及びサンプラー８８を備える。
基準電圧生成部８５は、複数の範囲を分ける基準になる電圧を生成する。一例として、図１２に示された信号（差動信号方式の信号または単一信号方式の信号）が伝送される場合、基準電圧生成部８５は、″Ｖｒｅｆｌ２″、″Ｖｒｅｆｌ１″、″Ｖｏｓ″、″Ｖｒｅｆｈ１″及び″Ｖｒｅｆｈ２″を基準電圧として出力することができる。他の例として、図１２に示された差動信号が伝送され、″Ｖｐ″−″Ｖｎ″がどの範囲に属するかを判断し、データ信号ＤＴでデータを復元する場合には、基準電圧生成部８５は、″Ｖｒｅｆｈ２″−″Ｖｒｅｆｌ２″、″Ｖｒｅｆｈ１″−″Ｖｒｅｆｌ１″、０、″Ｖｒｅｆｌ１″−″Ｖｒｅｆｈ１″及び″Ｖｒｅｆｌ２″−″Ｖｒｅｆｈ２″を基準電圧として出力することができる。
マルチレベル検出部８６は、基準電圧生成部８５から出力される基準電圧を用いて受信信号ＤＴのレベルがどの範囲に属するかを判断した結果をクロック復元回路８７及びサンプラー８８に出力する。より具体的に、マルチレベル検出部８６は、受信信号が埋め込みクロック信号に該当するレベルを有するか否かを判断することによって、クロック信号を復元し、復元されたクロック信号をクロック復元回路８７に出力し、受信信号のレベルがデータ信号が有することができるレベルのうちどのレベルに属するかを判断した結果をサンプラー８８に出力する。
クロック復元回路８７は、復元されたクロック信号ＣＬＫからデータ信号のサンプリングに使用されるクロック信号Ｒｃｌｋを形成する。クロック復元回路８７は、一例として、ＰＬＬ（phase locked loop）またはＤＬＬ（delay locked loop）を使用することができ、低い周波数の受信されたクロック信号ＣＬＫから高い周波数を有するサンプリングに使用されるクロック信号Ｒｃｌｋを形成することができる。または、クロック復元回路８７は、クロック信号ＣＬＫの周波数を高めることなく、入力されたクロック信号ＣＬＫと周波数が同一であり、位相を異にする複数のクロック信号Ｒｃｌｋを生成し、サンプラーに伝送することができる。仮に、１ピクセルに対応する２４ビットのデータが２ビットずつ１２回伝送される場合、クロック復元回路８７は、位相を異にする１２個のクロック信号をサンプラー８８に伝送し、サンプラーは、１２個のクロック信号を用いて２４ビットのデータを順次にサンプリングした後、これをデータラッチ８３に伝達することができる。仮に、図１３に示されたように、受信されたクロック信号ＣＬＫの周波数とデータ信号の周波数とが一致する場合には、受信部８１は、クロック復元回路８７を含まなくてもよく、この場合には、マルチレベル検出器８６から出力されるクロック信号ＣＬＫが直ちにサンプラー８８に入力される。
サンプラー８７は、クロック信号Ｒｃｌｋを用いてマルチレベル検出部８６から出力される信号をサンプリングして出力する機能を行う。サンプラー８７は、図示したように、復元された２ビットごとのデータを順次に貯蔵した後、１ピクセルに対応する２４ビットの並列データをデータラッチ８３に出力することができる。
シフトレジスタ８２は、スタートパルスＳＰを順次にシフトして出力する機能を行う。
データラッチ８３は、シフトレジスタ８２から出力される信号によって、受信部から出力されるデータを順次に貯蔵した後、並列に出力する機能を行う。
ＤＡＣ８４は、データラッチ８３から出力されるデジタル信号をアナログ信号に変換して出力する。
（第３実施例）
図１８は、本発明の第３実施例に係るディスプレイを示す構造図であり、図１９は、理解の便宜のために図１８のタイミング制御部１６とデータ駆動部２６間のクロック信号及びデータ信号の伝達構造のみを示す図である。
本発明の第２実施例と第３実施例を比較して見れば、第２実施例では、ポイントツーポイント方式（point to point scheme）を使用し、第３実施例では、ポイントツーカップル方式（point to couple scheme）を使用している点が分かる。第３実施例は、ポイントツーカップル方式を採用している点を除いて、基本的な方式は、第２実施例と同様なので、図１０乃至図１７を参照して説明されるタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリング方式が第３実施例にも適用されることができる。但し、第２実施例の場合、１つのデータ駆動部に１つの送信信号が伝達されるが、第３実施例の場合には、２つのデータ駆動部に１つの送信信号が伝達される。したがって、第３実施例の場合、送信信号の周波数が第２実施例に比べて２倍増加するようになる。
上記の説明において、本発明のディスプレイパネルは、ＴＦＴ−ＬＣＤ（TFT Liquid Crystal Display）、ＳＴＮ−ＬＣＤ、Ｃｈ−ＬＣＤ、ＦＬＣＤ（強誘電性液晶画面）、ＰＤＰ（Plasma Display Panel）、ＯＥＬＤ（Organic Electro-Luminescence Display）、ＦＥＤなど、本発明によるマルチレベルシグナリング方法がタイミング制御部とデータ駆動部の間で使用可能な各種のディスプレイパネルを全て含む。
本発明の詳細な説明では、タイミング制御部とデータ駆動部との間に１つの単一信号方式の配線または１つの差動対が連結されていることを中心に説明したが、これは、タイミング制御部とデータ駆動部との間に２つ以上の単一信号方式の配線または２つ以上の差動対が連結された場合を本発明の範疇から除外させるためのものではない。
従来のＲＳＤＳ（Reduced Swing Differential Signaling）の具現を概念的に簡略に示す図である。 従来のｍｉｎｉ−ＬＶＤＳ（Low Voltage Differential Signaling）の具現を概念的に簡略に示す図である。 従来のＰＰＤＳ（Point-to-Point Differential Signaling）の具現を概念的に簡略に示す図である。 従来のＰＰＤＳにおいてカラム駆動集積回路がチェーン形態で構成されていて、クロック信号を隣接カラム駆動集積回路から連鎖的に受ける方式を概略的に示す図である。 本発明の第１実施例に係るディスプレイを示す構造図である。 理解の便宜のために図５のタイミング制御部とデータ駆動部間のクロック及びデータの伝達構造のみを示す図である。 図５のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの一例を説明するための図である。 図５のディスプレイに使用されることができるタイミング制御部１４の一例を示す図である。 図５のディスプレイに使用されることができるデータ駆動部２４の一例を示す図である。 本発明の第２実施例に係るディスプレイを示す構造図である。 理解の便宜のために図１０のタイミング制御部とデータ駆動部間のクロック信号及びデータ信号の伝達構造のみを示す図である。 図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの例を説明するための図である。 図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの例を説明するための図である。 図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの例を説明するための図である。 図１０のタイミング制御部とデータ駆動部間のインターフェースに使用されることができるマルチレベルシグナリングの例を説明するための図である。 図１０のディスプレイに使用されることができるタイミング制御部の一例を示す図である。 図１０のディスプレイに使用されることができるデータ駆動部の一例を示す図である。 本発明の第３実施例に係るディスプレイを示す構造図である。 理解の便宜のために図１８のタイミング制御部１６とデータ駆動部２６間のクロック信号及びデータ信号の伝達構造のみを示す図である。
符号の説明
１０、１１、１２、１３、１４、１５、１６ タイミング制御部
２０、２１、２２、２３、２４、２５、２６ データ駆動部
３０ 走査駆動部
４０ ディスプレイパネル
５１、７１ タイミング制御部の受信部
５２、７２ バッファーメモリ
５３、７３ タイミング制御回路
５４、７４ 送信部
５５、７５ 逆多重化部
５６、７６ 直列化部
５７、７７ 駆動部
６１、８１ データ駆動部の受信部
６２、８２ シフトレジスタ
６３、８３ データラッチ
６４、８４ ＤＡＣ
６５、８５ 基準電圧生成部
６６、８６ マルチレベル検出部
６７、８８ サンプラー
８７ クロック復元回路

Claims (23)

  1. ディスプレイパネル、走査駆動部、タイミング制御部及び複数のデータ駆動部を備えるディスプレイであって、
    前記タイミング制御部は、直列化されたデータ信号を含む送信信号を前記複数のデータ駆動部のうちいずれか１つのデータ駆動部に伝達し、
    前記データ信号のレベルは、少なくとも２ビットを表す少なくとも４つの異なるレベルから選択されたレベルであり、
    前記データ駆動部は、伝達された前記送信信号から前記データおよびクロック信号を復元することを特徴とし、
    前記送信信号は、前記データ信号の間にクロック信号が埋め込まれた信号であり、
    前記埋め込まれたクロック信号のレベルは、前記データ信号が有することができる前記少なくとも４つの異なるレベルとは相異し、
    前記埋め込まれたクロック信号のレベルは、前記クロック信号に先行するデータ信号のレベル、又は、前記クロック信号と同時に転送された制御信号のレベルによって決定されることを特徴とするディスプレイ。
  2. 前記データ駆動部は、伝達された前記送信信号が複数の範囲のうちどの範囲に属するかを判断することによって、前記データ信号から前記データを復元することを特徴とする請求項１に記載のディスプレイ。
  3. 前記データ駆動部は、伝達された前記送信信号のレベルが複数の範囲のうちどの範囲に属するかを判断することによって、伝達された前記送信信号から前記クロック信号及び前記データを復元することを特徴とする請求項１に記載のディスプレイ。
  4. 前記埋め込まれたクロック信号は、少なくとも２つの異なるレベルから選択されたレベルを有することを特徴とする請求項１に記載のディスプレイ。
  5. 前記タイミング制御部は、前記埋め込まれたクロック信号の直前及び直後のうち少なくともいずれか一方に前記埋め込まれたクロック信号の上昇時間及び下降時間のうち少なくともいずれか１つを一定に維持するダミーデータをさらに含む前記送信信号を伝達することを特徴とする請求項１に記載のディスプレイ。
  6. 前記埋め込まれたクロック信号は、互いに極性が異なる２つのレベルを有し、
    前記ダミーデータは、前記埋め込まれたクロック信号の極性と同一の極性を有し、前記データ信号が有することができる前記少なくとも４つの異なるレベルのうち前記埋め込まれたクロック信号に最も隣接したレベルを有することを特徴とする請求項５に記載のディスプレイ。
  7. 前記埋め込まれたクロック信号は、０に該当するレベルを有し、
    前記ダミーデータは、前記データ信号が有することができる前記少なくとも４つの異なるレベルのうち前記埋め込まれたクロック信号に最も隣接したレベルを有し、
    前記ダミーデータが前記埋め込まれたクロック信号直前のダミーデータである場合、前記ダミーデータは、前記埋め込まれたクロック信号直前の前記データ信号の極性と同一の極性を有し、
    前記ダミーデータが前記埋め込まれたクロック信号直後のダミーデータである場合、前記ダミーデータは、前記埋め込まれたクロック信号直後の前記データ信号の極性と同一の極性を有することを特徴とする請求項５に記載のディスプレイ。
  8. 前記送信信号は、前記タイミング制御部と前記データ駆動部とを連結する１つの配線を使用した単一信号方式（single-ended signaling）または前記タイミング制御部と前記データ駆動部とを連結する２つの配線を使用した差動信号方式（differential signaling）で伝達されることを特徴とする請求項１に記載のディスプレイ。
  9. 前記タイミング制御部と前記データ駆動部との間に単一信号方式または差動信号方式で追加的な送信信号を伝達する１つまたは２つの配線がさらに連結されたことを特徴とする請求項８に記載のディスプレイ。
  10. 前記タイミング制御部と前記複数のデータ駆動部とは、ポイントツーポイント方式で連結されたことを特徴とする請求項１に記載のディスプレイ。
  11. 前記タイミング制御部と前記複数のデータ駆動部とは、ポイントツーカップル方式で連結されたことを特徴とする請求項１に記載のディスプレイ。
  12. 前記タイミング制御部は、前記埋め込まれたクロック信号を前記データ信号ごとに埋め込むことを特徴とする請求項１に記載のディスプレイ。
  13. 前記タイミング制御部は、前記埋め込まれたクロック信号を複数の前記データ信号ごとに埋め込むことを特徴とする請求項１に記載のディスプレイ。
  14. データを受信する受信部と、
    前記受信されたデータを一時的に貯蔵した後に出力するバッファーメモリと、
    クロック信号を生成するタイミング制御回路と、
    複数の送信信号を出力する送信部と、を備え、
    前記複数の送信信号各々は、それぞれに対応する直列化されたデータ信号を含み、
    前記データ信号のレベルは、少なくとも２ビットを表す少なくとも４つの異なるレベルから選択されたレベルであり、
    前記複数の送信信号各々は、前記データ信号の間に埋め込まれたクロック信号をさらに含み、
    前記埋め込まれたクロック信号のレベルは、前記データ信号が有することができる前記少なくとも４つの異なるレベルとは相異し、
    前記埋め込まれたクロック信号のレベルは、前記クロック信号に先行するデータ信号のレベル、又は、前記クロック信号と同時に転送された制御信号のレベルによって決定されることを特徴とするタイミング制御部。
  15. 前記複数の送信信号は、複数の配線に出力され、
    前記クロック信号は、前記複数の配線以外の別の配線を介して出力されることを特徴とする請求項１４に記載のタイミング制御部。
  16. 前記埋め込まれたクロック信号は、少なくとも２つの異なるレベルから選択されたレベルを有することを特徴とする請求項１４に記載のタイミング制御部。
  17. 前記送信部は、前記埋め込まれたクロック信号の直前及び直後のうち少なくともいずれか一方に前記埋め込まれたクロック信号の上昇時間及び下降時間のうち少なくともいずれか１つを一定に維持するダミーデータをさらに含む前記送信信号を出力することを特徴とする請求項１４に記載のタイミング制御部。
  18. 前記送信部は、逆多重化部、複数の直列化部及び複数の駆動部を備え、
    前記逆多重化部は、前記バッファーメモリから出力される前記データを前記複数の駆動部別に分離し、前記複数の直列化部に伝達し、
    前記複数の直列化部各々は、前記クロック信号及び前記逆多重化部から伝達された前記データを直列化して出力し、
    前記複数の駆動部各々は、前記複数の直列化部各々の出力をアナログ変換して出力することを特徴とする請求項１４に記載のタイミング制御部。
  19. 受信クロック信号によって受信信号に含まれたデータ信号をサンプリングしてデータを復元する受信部と、
    前記データを順次に貯蔵した後、並列に出力するデータラッチと、
    前記データラッチから出力されるデータをアナログ信号に変換して出力するＤＡＣとを備え、
    前記受信部で前記データを復元するにあたって、前記データ信号のレベルが少なくとも４つの異なる範囲のうちどの範囲に属するかを判断し、その結果によって前記データ信号から同時に少なくとも２ビットのデータを復元することを特徴とし、
    前記受信信号は、前記データ信号の間に埋め込まれたクロック信号をさらに含み、
    前記受信部は、前記受信信号のレベルが前記少なくとも４つの異なる範囲と相異する所定の範囲に属するかを判断し、その結果によって前記埋め込まれたクロック信号から前記受信クロック信号を形成し、
    前記埋め込まれたクロック信号のレベルは、前記クロック信号に先行するデータ信号のレベル、又は、前記クロック信号と同時に転送された制御信号のレベルによって決定されることを特徴とするデータ駆動部。
  20. スタートパルスを順次にシフトして出力するシフトレジスタをさらに含み、
    前記データラッチは、前記シフトレジスタから出力される信号によって前記データを順次に貯蔵することを特徴とする請求項１９に記載のデータ駆動部。
  21. 前記所定の範囲は、複数の異なる範囲に区分されることができ、
    前記受信部は、前記受信信号のレベルが前記複数の異なる範囲のうちどの範囲に属するかを判断することによって、前記受信信号から制御信号を復元することを特徴とする請求項１９に記載のデータ駆動部。
  22. 前記受信部は、
    前記少なくとも４つの異なる範囲と前記所定の範囲とを分ける基準になる基準電圧を生成する基準電圧生成部と、
    前記基準電圧及び前記受信信号を入力されて、前記受信信号が前記所定の範囲に属するかを判断して前記受信クロック信号を復元し、前記受信信号が前記少なくとも４つの異なる範囲のうちどの範囲に属するかを判断した結果を出力するマルチレベル検出部と、
    前記受信クロック信号を用いて前記マルチレベル検出部から出力される信号をサンプリングし、前記データを復元するサンプラーと、を備えることを特徴とする請求項１９に記載のデータ駆動部。
  23. 前記受信部は、
    前記少なくとも４つの異なる範囲と前記所定の範囲とを分ける基準になる基準電圧を生成する基準電圧生成部と、
    前記基準電圧及び前記受信信号を入力されて、前記受信信号が前記所定の範囲に属するかを判断して前記受信クロック信号を復元し、前記受信信号が前記少なくとも４つの異なる範囲のうちどの範囲に属するかを判断した結果を出力するマルチレベル検出部と、
    前記受信クロック信号の周波数を高めたクロック信号または前記受信クロック信号と周波数は同一であるものの位相を異にする複数のクロック信号であるサンプリング用クロック信号を生成するクロック復元回路と、
    前記サンプリング用クロック信号を用いて前記マルチレベル検出部から出力される信号をサンプリングし、前記データを復元するサンプラーと、を備えることを特徴とする請求項１９に記載のデータ駆動部。
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