JP3469524B2 - データ伝送装置 - Google Patents
データ伝送装置Info
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Description
号にてデータ伝送を行うデジタル信号伝送回路に関す
る。 【0002】 【従来の技術】図7には、3値のデジタル信号(以下、
適宜、「3値信号」という)の一例が示されており、同
図の3値信号は、一定周期で12[V]と24[V]と
の間で反転するクロックパルスと、所定のタイミングで
12[V]と0[V]との間で反転するデータパルスと
を合成してなる。 【0003】そして、複数のデータ伝送装置の間で、上
記3値信号にてデータ伝送を行うシステムとして、例え
ば、1つのデータ伝送ラインに複数のデータ伝送装置を
共通接続したバス方式がある。このシステムでは、デー
タ伝送ラインの電位を、12[V]にする基準電源と、
24[V]にする副電源とをいずれか1つのデータ伝送
装置に備えると共に、各データ伝送装置に、データ伝送
ラインを0[V]に落とすグランド接続スイッチを備え
る。 【0004】そして、上記基準電源と副電源とをデータ
伝送ラインに切り替えて接続することで、図7に示すよ
うに、例えばデューティ比50%のクロックパルスを生
成し、クロックパルスがオフした所定のタイミングで、
所定のデータ伝送装置のグランド接続スイッチを動作さ
せてデータパルスを生成する。 【0005】 【発明が解決しようとする課題】ところで、上記した構
成のデータ伝送装置では、3値信号が24[V]と0
[V]とに、一気に立ち上げ又は立ち下げられるとき
に、オーバーシュートが大きくなり、リンギングが収ま
るまでに長時間を要し、この結果、データの伝送精度又
は伝送速度が低下するという問題が生じていた。 【0006】また、3値信号を24[V]から0[V]
に下げるときには、副電源(24[V])をデータ伝送
ラインから切り離すと同時に、所定のデータ伝送装置が
グランド接続スイッチを動作させて、データ伝送ライン
をグランドに短絡させるが、このとき、所定の回路の動
作遅れにより、パルス電源(24[V])がグランドに
接続されて、過大な電流が瞬時に流れ、ノイズが発生す
ることがあった。 【0007】本発明は、上記事情に鑑みてなされたもの
で、正確かつ高速にデータ伝送可能なデータ伝送装置の
提供を目的とする。 【0008】 【課題を解決するための手段】上記目的を達成するた
め、請求項1の発明に係るデータ伝送装置は、相手側と
の間に接続したデータ伝送ラインの電位を、基準電位
と、基準電位より高い第1の振幅電位と低い第2の振幅
電位とに切り替えて、3値のデジタル信号を相手側に伝
送するデータ伝送装置において、データ伝送ラインの電
位を、基準電位と一方の振幅電位との間で反転させて、
クロックパルスを生成するクロックパルス生成回路と、
データ伝送ラインの電位を、基準電位と他方の振幅電位
との間で反転させて、データパルスを生成するデータパ
ルス生成回路と、クロック及びデータの両パルス生成回
路の反転動作のタイミングを制御することで、一定周期
のクロックパルスに、データパルスを合成して、3値の
デジタル信号を生成するタイミング制御手段とを備え、
タイミング制御手段は、クロックパルスのみを少なくと
も1パルス送出するクロックパルス送出時間と、データ
パルスのみを複数パルス送出可能なデータパルス送出時
間とを交互に繰り返すと共に、クロックパルス送出時間
とデータパルス送出時間との間に、データ伝送ラインを
基準電位に保持する待ち時間を設けたところに特徴を有
する。 【0009】 【発明の作用及び効果】請求項1の構成によれば、タイ
ミング制御手段により、クロックパルスのみを少なくと
も1パルス送出した後、データパルスのみを複数パルス
送出できるようにしたから、従来のものに比べて、クロ
ックパルスの妨げを受けずに、より多くのデータパルス
を高速に送出することができる。しかも、クロックパル
ス送出時間とデータパルス送出時間との間に、データ伝
送ラインを基準電位に保持する待ち時間を設けたから、
データ伝送ラインの電位が、第1から第2又は第2から
第1の振幅電位へと、一気に切り替わることが防がれ
る。これにより、リンギングを抑え、データの伝送精度
又は伝送速度が向上させることができると共に、従来の
大電流が瞬時に流れる事態を防いで、ノイズの発生を抑
えることができる。 【0010】 【発明の実施の形態】以下、本発明の一実施形態を図1
〜図6に基づいて説明する。図1には、センサSやアク
チュエータR等を1つのコントローラCに接続して制御
するシステムにおいて、オンラインでデータ伝送するネ
ットワークが示されている。このネットワークは、例え
ば、コントローラCに配された本願発明のデータ伝送装
置としてのマスターユニット11と、各センサS、アク
チュエータR等の端末毎に配された複数のターミナルユ
ニット31とを、1つのデータ伝送ライン10に共通接
続したバス方式をなす。 【0011】図2には、マスターユニット11の構成が
示されており、同図において、12は、本発明のタイミ
ング制御手段としてのゲートアレイであって、「1」か
「0」かの2値信号を出力する。 【0012】13は、クロックパルス受信回路であっ
て、データ伝送ライン10に連なり、データ伝送ライン
10の電位が、24[V]より若干小さい閾値を上回っ
たか下回ったかに応じて、「1」か「0」かの2値信号
を、後述のデータパルス出力回路15及び短絡検知回路
20に与える。 【0013】14は、データパルス受信回路であって、
データ伝送ライン10とゲートアレイ12の入力端子と
の間に直列接続されている。そして、データパルス受信
回路14は、データ伝送ライン10の電位が、0[V]
より若干大きい閾値を下回ったときにオンする一方、上
回ったときにオフして、「1」か「0」かの2値信号
を、ゲートアレイ12に与える。 【0014】15は、データパルス出力回路であって、
ゲートアレイ12からの2値信号を受けてオンオフ制御
されるスイッチ素子を備え、このスイッチ素子のオンオ
フ動作によって、データ伝送ライン10をグランドに接
続した状態と、データ伝送ライン10をグランドから切
り離した状態とに切り替える。 【0015】16は、12V・60mAの第1定電流電
源であって、ゲートアレイ12からの2値信号を受けて
オンオフ制御され、これがオン状態となると、60[m
A]の定電流を供給しつつデータ伝送ライン10に12
[V]の電圧を印加する。 【0016】17は、12V・70mAの第2定電流電
源であって、やはりゲートアレイ12からの2値信号を
受けてオンオフ制御され、これがオン状態となると、7
0[mA]の定電流を供給しつつデータ伝送ライン10
に12[V]の電圧を印加する。 【0017】18は、24Vの定電圧電源であって、や
はりゲートアレイ12からの2値信号を受けてオンオフ
制御され、これがオン状態となると、データ伝送ライン
10に24[V]の電圧を印加する。 【0018】19は、引込回路であって、例えば、グラ
ンドとデータ伝送ライン10との間に、図示しないツェ
ナーダイオードとスイッチ素子とを直列接続して備え、
ゲートアレイ12から2値信号を受けて前記スイッチ素
子がオン状態となり、データ伝送ライン10を24
[V]から12[V]に落とす。 【0019】20は、短絡検知回路であって、ゲートア
レイ12から引込回路19への2値信号と、クロックパ
ルス受信回路13からの2値信号とを取り込み、これら
両2値信号のEXOR(排他論理和)に基づいて、短絡
を検知を行う。即ち、図6(B)と図6(D)に示すよ
うに、データ伝送ライン10上に生成されるクロックパ
ルスCP(2値信号)と、引込回路19の制御信号(2
値信号)とは、互いに排他関係になっているが、短絡が
発生すると、上記クロックパルスCPがゲートアレイ1
2からのタイミング通りに生成されず、上記排他関係が
なくなり、これが短絡検知回路20にて検出される。そ
して、短絡検知回路20は、短絡を検出したときには、
前記定電圧電源18及び引込回路19をオフする。 【0020】21は、コントローラCに備えたCPUで
あって、前記ゲートアレイ12との間でデジタルデータ
を授受する。 【0021】図3には、アクチュエータに接続されたタ
ーミナルユニット31の構成が示され、図4には、セン
サに接続されたターミナルユニット31の構成が示され
ている。これら図3及び図4において、32は、ゲート
アレイであり、前記マスターユニット11のゲートアレ
イ12とは、ロジックが異なっている。また、ゲートア
レイ32には、アドレス設定回路36が連ねられてい
る。 【0022】33のクロックパルス受信回路と、34の
データパルス受信回路と、35のデータパルス出力回路
は、前記マスターユニット11の各回路13〜15と、
基本的に同じ構成をなしている。前記ゲートアレイ32
は、フォトカプラを介してセンサS又はアクチュエータ
Rとの間で、データを授受する。 【0023】本実施形態のネットワークのプロトコルで
は、送受信されるシリアルデータのフレーム構成を、例
えば、以下のように規定している。即ち、そのフレーム
構成は、図5に示すように、スタートパルスSPを2つ
連ねてヘッダHとしている。これらスタートパルスSP
は、データ伝送ライン10を12[V]と24[V]と
の間で反転してなり、クロックパルスCPよりパルス幅
が広い。 【0024】ヘッダHの後には、それぞれ同じ長さの複
数のデータブロックBが連なる。各データブロックB
は、図6(A)に示すように、1ビットのクロックパル
スCPの後に、6ビットのデータパルスDPを連ねて成
る。つまり、クロックパルスCPの1周期が、1つのデ
ータブロックBをなしている。より詳細には、図6
(B)に示すように、クロックパルスCPは、データ伝
送ライン10を12[V](同図の「M」参照)と24
[V](同図の「H」参照)との間で反転してなり、デ
ータパルスDPは、データ伝送ライン10を0[V]
(同図の「L」参照)と12[V]との間で反転してな
る。また、クロックパルスCPとデータパルスDPとの
間、及び、データパルスDP同士の間は、所定時間だ
け、データ伝送ライン10が12[V]に保持される。 【0025】ここで、クロックパルスCPの1周期T1
における時間的区分にて、上記フレーム構成を特定する
と、クロックパルスCPの1周期T1は、クロックパル
スCPのみを1パルス送出するクロックパルス送出時間
T2と、データパルスDPのみを6パルス送出可能とし
たデータパルス送出時間T4と、前記両送出時間T2,
T4の間、及び、前記時間T4と次のデータブロックB
のクロックパルス送出時間T2’との間で、データ伝送
ライン10を12[V](本発明の「基準電位」に相当
する)に保持する2つの待ち時間T3とからなる。 【0026】次に、上記構成からなる本実施形態の動作
を説明する。まず、各ターミナルユニット31に備えた
アドレス設定回路36にて、各ターミナルユニット31
ごとに異なるアドレスを設定しておく。そして、コント
ローラC、センサS及びアクチュエータRを起動すると
共に、マスターユニット11及び各ターミナルユニット
31を起動する。すると、マスターユニット11によ
り、2つのスタートパルスSPがデータ伝送ライン10
に送出され、さらに、マスターユニット11に備えたゲ
ートアレイ12が、図6(C)及び図6(D)に示すよ
うに、24Vの定電圧電源18をオンかつ引込回路19
をオフして、データ伝送ライン10を時間T2だけ24
[V]にする。そして、定電圧電源18をオフかつ引込
回路19をオンすると共に、第1定電流電源16及び第
2定電流電源17をオンして、データ伝送ライン10を
12[V]に引き戻す。 【0027】その後、ゲートアレイ12は、時間T3だ
け、データ伝送ライン10を、定電流電源16,17に
て、12[V]に保持する。次いで、ゲートアレイ12
は、所定の内容を有した6ビットのデータパルスDPの
みの送出を可能とすべく、時間T4の間は、定電圧電源
18及び引込回路19はオンオフ動作させずに、待機さ
せる。 【0028】上記時間T4の間に、マスターユニット1
1がデータを送出する場合には、マスターユニット11
のゲートアレイ12が、図6(E)及び図6(F)に示
すように、両定電流電源16,17及びデータパルス出
力回路15をオンオフ動作させる。より詳細には、デー
タパルス出力回路15は、上記6ビットの各ビットにお
いて、データ伝送ライン10をグランドに接続した状
態、又は、グランドから切り離した状態のいずれかに時
間T5だけ保持すると共に、各ビット間で時間T6だ
け、データ伝送ライン10をグランドから切り離した状
態に保持する。また、一方の電源16は常時オンされ、
他方の電源17は、上記各ビット間の時間T6の間だけ
オンするように、一定周期でオンオフ動作する。これら
により、データ伝送ライン10が、12[V]と0
[V]との間で反転して、データパルスDPが生成され
る。 【0029】そして、時間T4の後に、時間T3だけ、
データ伝送ライン10を、定電流電源16,17にて1
2[V]に保持し、1つのデータブロックBの送出が終
了する。 【0030】スタートパルスSPに連なる最初のデータ
ブロックBは、例えば、上記のようにマスターユニット
11によって、データパルスDPが生成されるが、所定
番目のデータブロックBは、所定のアドレスに設定され
たターミナルユニット31によって、上記マスターユニ
ット11と同様に、データパルスDPが生成される。す
ると、マスターユニット11は、ターミナルユニット3
1からのデータパルスを、データパルス受信回路14で
2値信号に変換して、ゲートアレイ12に取り込み、コ
ントローラCのCPU21に与える。 【0031】このように本実施形態のマスターユニット
11によれば、ゲートアレイ12により、クロックパル
スCPのみを1パルス送出した後、データパルスDPの
みを複数パルス送出できるようにしたから、従来のもの
に比べて、クロックパルスCPの妨げを受けずに、より
多くのデータパルスDPを高速に送出することができ
る。しかも、クロックパルス送出時間T2とデータパル
ス送出時間T4との間に、データ伝送ライン10を基準
電位(12[V])に保持する待ち時間T3を設けたか
ら、データ伝送ライン10の電位が、0[V]から24
[V]へ、又は、24[V]から0[V]へと、一気に
切り替わることが防がれる。これにより、リンギングを
抑え、データの伝送精度又は伝送速度が向上させること
ができると共に、大電流が瞬時に流れることを防いで、
ノイズの発生を抑えることができる。また、これらによ
り、クロックパルスとデータパルスの波高を高くするこ
とができ、耐ノイズ性を向上させることもできる。 【0032】<他の実施形態>本発明は、前記実施形態
に限定されるものではなく、例えば、以下に説明するよ
うな実施形態も本発明の技術的範囲に含まれ、さらに、
下記以外にも要旨を逸脱しない範囲内で種々変更して実
施することができる。 【0033】(1)前記実施形態では、バス方式のネッ
トワークに、本発明にかかるデータ伝送装置を接続した
例を示したが、スター方式、ツリー方式、ループ方式の
ネットワークに本発明にかかるデータ伝送装置を接続し
てもよい。 【0034】(2)前記実施形態とは、逆に、クロック
パルスを0[V]と12[V]との間で、反転するよう
に生成する一方、データパルスを12[V]と24
[V]との間で、反転するように生成してもよい。
ロック図 【図2】 マスターユニットのブロック図 【図3】 ターミナルユニットのブロック図 【図4】 ターミナルユニットのブロック図 【図5】 フレーム構成を示すタイムチャート 【図6】 マスターユニットの動作を示すタイムチャー
ト 【図7】 従来の3値信号を示すタイムチャート 【符号の説明】 10…データ伝送ライン 11…マスターユニット(データ伝送装置) 12…ゲートアレイ(タイミング制御手段) 15…データパルス出力回路(データパルス生成回路) 16,17…定電流電源(データパルス生成回路、クロ
ックパルス生成回路) 18…定電圧電源(クロックパルス生成回路) 19…引込回路(クロックパルス生成回路) 31…ターミナルユニット(相手側) CP…クロックパルス DP…データパルス T1…クロックパルスの1周期 T2…クロックパルス送出時間 T3…待ち時間 T4…データパルス送出時間
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 相手側との間に接続したデータ伝送ライ
ンの電位を、基準電位と、前記基準電位より高い第1の
振幅電位と低い第2の振幅電位とに切り替えて、3値の
デジタル信号を前記相手側に伝送するデータ伝送装置に
おいて、 前記データ伝送ラインの電位を、前記基準電位と一方の
前記振幅電位との間で反転させて、クロックパルスを生
成するクロックパルス生成回路と、 前記データ伝送ラインの電位を、前記基準電位と他方の
前記振幅電位との間で反転させて、前記データパルスを
生成するデータパルス生成回路と、 前記クロック及びデータの両パルス生成回路の反転動作
のタイミングを制御することで、一定周期のクロックパ
ルスに、前記データパルスを合成して、前記3値のデジ
タル信号を生成するタイミング制御手段とを備え、 前記タイミング制御手段は、前記クロックパルスのみを
少なくとも1パルス送出するクロックパルス送出時間
と、前記データパルスのみを複数パルス送出可能なデー
タパルス送出時間とを交互に繰り返すと共に、前記クロ
ックパルス送出時間と前記データパルス送出時間との間
に、前記データ伝送ラインを前記基準電位に保持する待
ち時間を設けたことを特徴とするデータ伝送装置。
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