KR100193409B1 - 반도체 장치의 파워관리 회로 및 반도체 메모리장치 - Google Patents

반도체 장치의 파워관리 회로 및 반도체 메모리장치 Download PDF

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Abstract

동기형 반도체장치에 있어서, 입력 초단회로에서의 입출력 핀에 공급된 파워를 감소시키는 파워 관리회로 구성이 제공된다.
이 회로는 대기 모우드 및 /또는 독출모우드동안 입력 초단회로에서의 입출력 핀으로의 파워를 감소시키고, 입출력 핀으로부터의 출력신호를 무효로하여 동기형 반도체 장치에서의 파워가 회복되도록 하는 출력 디스에이블 신호를 발생시키는 외부 디스에이블 핀에 입력신호가 입력될 때 입력 초단회로로의 파워를 회복시킨다.

Description

반도체 장치의 파워 관리회로 및 반도체 메모리 장치
제1도는 본 발명의 제1실시예를 나타내는 반도체 메모리장치의 회로도.
제2(a)도는 본 발명의 파워 감소 논리회로.
제2(b)도는 파워 감소회로에 의해 발생된 파워 감소회로를 수신하는 입력 초단회로.
제2(c)도는 본 발명의 파워 감소회로의 상세도.
제3도는 제2도에 나타낸 파워 감소회로의 동작을 설명하기 위한 타이밍 차아트.
제4도는 제2도에 나타낸 파워 감소회로용 디스에이블 신호의 입력을 설명하기 위한 타이밍 차아트.
제5(a)도는 종래의 파워 감소신호 발생회로.
제5(b)도는 종래 파워 감소회로에 의해 발생된 파워 감소신호를 수신하는 입력 초단회로.
제5(c)도는 종래의 파워 감소회로의 상세도.
* 도면의 주요부분에 대한 부호의 설명
1 : 메모리 셀 어레이 11,12 : NOR회로
2 : 내부 제어회로 13 : NAND회로
3,5 : 파워 다운신호 발생회로 14 : 인버터 회로
4 : 입력 초단회로
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 동기형 반도체 장치의 외부 입출력 핀으로의 파워를 감소시키기 위한 회로구성에 관한 것이다.
DRAM장치에 있어서, 입력 회로의 셀업 및 홀드 스펙(specification)을 보증하기 위해 입력 초단회로에 빠른 응답을 제공하는 공지의 전류 미러 회로를 사용하는 것이 필요하다. 그러나, 전류 미러회로는 DC전류가 항상 공급되어야 한다. 또한 트랜지스터의 크기를 크게하여 DRAM의 응답을 빠르게 하면, 그 전류치도 크게 된다. 그러므로, DC전류를 감소시키는 동작 모우드를 제공하는 것이 필요하고, 이러한 것으로는, 클럭 인에이블 신호(CKE)에 의해 파워를 감소시킬 수 있는 회로기능이 공지되어 있다.
제5도는 종래예의 동기형 DRAM에 이용되고 있는 파워 감소회로 및 그 신호파형을 나타낸다. 제5도에 있어서, (a)부분에 D형 플립플롭(F/F) 회로를 사용하는 파워 다운 신호발생회로(즉, 파워 감소회로)를, (b)부분에 동기형 DRAM장치내의 입력 초단회로의 예를, (c)부분에 파워 다운회로에서의 신호파형을 나타낸다. CLK 및 CKE는 각각 시스템 클럭신호 및 클럭 인에이블신호를 나타내고, CLK', CKE'는 각각 시스템 클럭신호(CLK) 및 클럭 인에이블신호(CKE)에 의해 발생되는 입력신호의 동상 모우드 신호를 나타낸다. PWDNB는 입력 초단회로에 공급되는 파워 다운 모우드 신호이고, 회로가 로우 레벨일 때 파워 다운을 지시한다. Vref는 내부회로(도시하지 않음)에서 만들어지는 기준전위이고, 통상 입력신호의 하이 및 로우값이 VIH및 VIL사이의 고정전위이다.
제5도(b)부분을 참조하면, 입력 초단회로는 인버터 회로(21,22), p-MOSFET(23,24,25,26), n-MOSFET(27,28,29)를 구비한다. 인버터 회로(21)에는 파워 다운 모우드신호(PWDNB)가 공급되고, 인버터 회로(21)로부터의 출력신호는 p-MOSFET(23,24) 둘다의 게이트 단자 및 n-MOSFET(29)의 게이트 단자에 공급된다. p-MOSFET(23)의 소오스 단자는 전압공급원에 연결되고, 이의 드레인 단자는 p-MOSFET(25)의 소오스 단자에 연결된다. p-MOSFET(24)의 소오스 단자는 전압공급원에 연결되고, 이의 드레인 단자는 p-MOSFET(26)의 소오스 단자에 연결된다. p-MOSFET(25)의 게이트 단자는 자신의 드레인 단자와 p-MOSFET(26)의 게이트 단자에 연결된다.
그러므로, p-MOSFET(25,26)은 전류 미러를 구성한다. p-MOSFET(25,26)의 드레인 단자는 각각 n-MOSFET(27,28)의 드레인 단자에 연결된다. n-MOSFET(27,28)의 게이트 단자에는 각각 기준전위(Vref)와 외부입력신호(IN)가 공급되고, n-MOSFET(27,28)의 소오스 단자는 접지된다. p-MOSFET(26)의 드레인 단자는 n-MOSFET(29)의 드레인 단자에 연결되고 n-MOSFET(29)의 게이트 단자는 접지된다. p-MOSFET(26)의 드레인 단자는 인버터(22)의 입력단자에 연결된다.
파워 다운 모드신호(PWDNB)가 하이레벨이고 파워 다운을 지시하지 않을 때, 인버터(21)로부터의 출력신호는 로우레벨이고 따라서, p-MOSFET(23,24)는 온이고 n-MOSFET(29)는 오프이다. 그러므로, 전원으로부터의 파워는 전류 미러회로에 공급된다. 기준전위(Vref)보다 높은 외부 입력신호(IN)가 입력되면, n-MOSFET(28)의 전위는 로우이고, 하이 레벨신호가 인버터(22)로부터 출력된다. 반면, 기준전위(Vref)보다 낮은 전위의 외부신호(IN)가 입력되면, n-MOSFET(28)의 전위는 하이가 되고, 로우 레벨신호가 인버터(22)로부터 출력된다.
반대로, 파워 다운모우드신호(PWDNB)가 로우레벨에 있고 파워가 낮아지는 것을 지시하는 경우, 인버터(21)의 출력신호는 하이가 되어 p-MOSFET(23,24)가 오프, n-MOSFET(29)가 온되도록 한다. 그러므로, 파워는 전원으로부터 전류 미러회로에 공급되지 않고, 전류는 전류 미러회로에 흐르지 않는다.
다음, 제5도(a)부분에 나타낸 파워 다운신호발생회로의 타이밍 차아트를 (c)부분에 나타낸 신호파형을 참조하여 설명한다. T2 사이클의 시스템 클럭신호(CLK)의 입상으로, 클럭 인에이블신호(CKE)의 로우 레벨신호는 부분(a)에 나타낸 D형 플립플롭에 의해 래치되고, 파워 다운 모우드신호(PWDNB)는 접지레벨(로우레벨)이 되고, 부분(b)에 나타낸 입력초단 회로는 파워 다운 모우드로 되어 회로로의 파워는 감소된다.
또한, T4의 사이클의 시스템 클럭신호(CLK)의 입상으로, 클럭 인에이블 신호(CKE)의 하이레벨신호는 래치되고, 파워 다운 모우드신호(PWDNB)가 Vcc레벨(하이레벨)에 이를 때, 입력 초단회로는 파워 다운 모우드로부터 나오고, 회로로의 파워는 턴온된다.
상술한 종래의 파워 감소회로에 있어서, 동기형 반도체 장치가 턴온할때만 전류미러 회로로의 파워를 턴오프하는 것은, 전류는 장치의 모든 동작 스텝도안 입력 초단회로에 여전히 흐르므로, 파워 관리에 부적합하였다. 이상적으로, 파워는 파워관리를 최대화하기 위해 모든 비필수적인 단계에서 감소되어야 한다.
그러므로, 본 발명의 목적은 동기형 반도체장치 동작의 대기 모우드 및/또는 독출 모우드동안 파워 소비를 감소시키기 위하여 동기형 반도체 장치의 입력 초단회로로의 파워를 감소시킬 수 있는 파워 감소회로 구성을 제공하는 것이다.
상술한 목적은 복수개의 메모리 뱅크를 갖는 동기형 반도체 장치의 입력 초단회로로 공급되는 파워를 감소시키기 위한 파워 관리회로 수단에 있어서, 동기형 반도체 장치가 동기형 반도체 장치의 동작동안 대기 모우드 및/또는 독출모우드에 있을 때 파워다운 신호를 발생시키는 것에 의해 입력 초단회로로 공급되는 파워를 감소시키는 파워 감소회로수단을 구비하는 파워관리회로 수단에 의해 달성된다.
본 발명의 다른 면에 따르면, 파워 감소회로 수단은 동기형 반도체 장치동작의 독출 모우드 동안에 입출력 핀으로 신호가 입력되는 경우 디스에이블 신호가 외부 디스에이블 핀에 입력될 때 입력 초단회로에서의 파워감소를 해제하는 외부 디스에이블 수단을 구비한다.
본 발명의 상술한 및 다른 목적, 특징 및 이점은 첨부한 도면을 참조하여 본 발명을 설명하는 다음으로부터 명백해질 것이다.
바람직한 실시예를 제1도를 참조하여 설명한다.
정보 처리를 위해 범용 DRAM을 사용할 때, 공동장치가 여러 기능사이에 공유될 수 있다. 그러한 디자인에서, 메모리 셀 어레이(1)는 회로의 동작 효율을 개선하기 위해 복수개의 뱅크(A,B)를 갖고 있다. 본 실시예에서 뱅크는 병렬처리 가능한 메모리 구성이다.
본 발명의 파워 감소회로를 포함하는 동기형 DRAM장치는 제0 내지 제11어드레스비트(A0∼A11)를 구비하고, 제11어드레스비트(A11)는 뱅크를 선택하는 일에 할당된다. 그러므로, 제11어드레스 비트(A11)는 뱅크 선택입력신호라 한다. Y디코더는 제11어드레스비트(A11)가 로우레벨일 때 즉 뱅크선택 입력신호가 로우일 때 A뱅크를 선택하고 제11어드레스비트(A11)가 하이레벨일 때 B뱅크를 선택한다. 다음 설명에서,는 X의 반전신호를 나타낸다. 뱅크선택신호(A11)가 어드레스로서 사용되면, 전체 동기형 DRAM은 하나의 뱅크로서 사용된다.
동기형 DRAMD의 회로구성은 범용 DRAM의 2종류의 수직 어드레스 입력 시스템, 즉, 2개의 RAS(수직 어드레스 스트로우브) 시스템 회로를 구비하고, 독립적인 활성지시가 A 및 B뱅크에 입력될 수 있다.
파워 감소회로의 논리회로는 동기형 DRAM의 내부에 배치되고 제2도부분(a)에 나타낸 것과 같은, 내부 제어회로(2)에서 발생된 제어신호가 공급된다.
내부 제어회로(2)는 CS(칩선택신호), RAS, CAS 및 WE(라이트 인에이블 신호)가 공급되고, 이들 신호에 따라 ARAE, BRAE, READB 및 OEMSK를 발생시킨다.
제1도에 나타낸 제어신호를 다음에서 설명한다. AREA는 A뱅크에서의 RAS 시스템 인에이블 신호를 나타내고, BRAE는 B뱅크에서의 RAS 시스템 인에이블 신호를 나타내며 활성상태에서 하이레벨이다. READB는 리드지시가 독출사이클 동안에 들어온 후 동작하고 버스트 길이 클럭사이클 동안 로우 레벨로 되는 리드 활성 신호를 나타낸다. OEMSK는 독출동작시 내부 출력 인에이블 신호를 디스에이블하는 출력 마스크신호로, 디스에이블 신호(DMQ)를 사용하여 내부 출력신호를 하이 임피던스로 하는 것에 의해 출력신호를 하이 레벨로 한다. OEMSK는 독출동작시 하이레벨이다.
PWDNB는 클럭 인에이블 신호(CKE)에 의해 파워 다운 모우드를 활성화 시키기 위한 파워 다운 모우드신호이고, PWDNB2는 입력 초단회로용 파워 다운 지시신호이고, 파워 다운 모우드시 로우레벨이다.
제2(a)도에 나타낸 파워 다운신호 발생회로(3)는 제1OR회로(11), 제2OR회로(12), NAND회로(13), 및 인버터 회로(14)를 구비한다. 제1OR회로(11)는 A뱅크로부터 RAS인에이블 신호(ARAE)와 B뱅크로부터 RAS인에이블신호(BRAE)가 공급된다. 제2OR회로(12)는 리드 활성신호(READB)와 출력 마스크신호(OEMSK)가 공급된다. NAND회로(13)는 제1OR회로(11)로부터의 출력신호, 제2OR회로(12)로부터의 출력신호 및 파워다운 지령신호(PWDNB2)가 공급된다. 인버터 회로(14)는 NAND회로(13)로부터의 출력신호를 반전하여 파워다운 지시신호(PWDNB2)를 제1도와 제2(b)도에 나타낸 입력 초단회로(4)에 공급한다.
입력 초단회로(4) 제5(b)도에 나타낸 것과 동일한 회로구성을 갖는다. 유일한 차이는 입력 초단회로에 입력되는 신호이다. 특히, 본 발명에서, (파워 다운신호 생성회로(3)로부터의) 파워 다운 지시신호(PWDNB2)는 입력 초단회로(4)에 공급되는데 대하여 종래 입력 초단회로에는 (제5도에 나타낸 동일 회로 구성을 갖는 파워 다운신호 발생회로(5)로부터의) 파워 다운 모우드 신호(PWDNB)가 입력 초단회로(4)에 공급된다.
제2(c)도는 인버터 회로(14)를 제외한 모든 회로에서 CMOS게이트 회로로 구성된 회로(3)의 회로구성을 나타낸다. 회로(3)는 입력신호(A,B,C,D,E)가 공급되고 신호(F)를 출력한다. 신호(3)는 5개의 p-MOSFET(31-35)와 5개의 n-MOSFET(41-45)을 구비한다. p-MOSFET(31-35)의 게이트 단자는 입력신호(A,B,C,D,E)가 공급된다. n-MOSFET(41-45)의 게이트 단자도 입력신호(A,B,C,D,E)가 공급된다.
전원이 p-MOSFET(31)의 소오스 단자에 연결되고, p-MOSFET(31)의 드레인 단자는 p-MOSFET(32)의 소오스 단자에 연결되며, p-MOSFET(34)의 드레인 단자는 신호(F)를 출력하는 출력단자에 연결된다. 동일하게, 전원은 p-MOSFET(33)의 소오스 단자에 연결되며, p-MOSFET(34)의 드레인 단자는 p-MOSFET(34)의 소오스 단자에 연결되며, p-MOSFET(34)의 드레인 단자는 출력단자에 연결된다. p-MOSFET(35)의 소오스 단자는 전원에 연결되고, p-MOSFET(35)의 드레인 단자는 출력단자에 연결된다.
n-MOSFET(41,42)의 드레인 단자는 출력단자에 연결되고, n-MOSFET(41,42)의 소오스 단자는 서로 연결되고 또한 n-MOSFET(43,44)의 드레인 단자에 서로 연결된다. n-MOSFET(43,44)의 소오스 단자는 서로 연결되고 또한 n-MOSFET(45)위 드레인 단자에 연결된다. n-MOSFET(45)의 소오스 단자는 접지된다.
파워 다운신호 발생회로(3)의 동작을 제3도 및 제4도를 참조하여 설명한다. 이들 도면에서, CLK는 시스템 클럭 신호이고, CS는 칩선택신호이며,는 수직 어드레스 스트로우브 신호이고,는 수평 어드레스 스트로우브 신호이며,는 라이트 인에이블신호이고, CKE는 클럭 인에이블 신호이며, DMQ는 디스에이블신호이고, A0-A10은 어드레스 신호이며, A11는 뱅크선택신호이고, DQ는 입출력 데이터 신호이다. 본 실시예의 동작파형은 레이턴시(latency)=1, 버스트 길이=4(Q1,Q2,Q3,Q4)만의 경우이다.
제1의 동작은 A 및 B 뱅크 모두, 독출 단계를 위한 4개의 출력 데이터 비트(Q1,Q2,Q3,Q4) 및 라이트 단계를 위한 4개의 입력 데이터 비트(D1,D2,D3,D4)를 이용한다. 제1의동작에서, CKE신호는 시종 하이를 유지하고, DQM신호는 시종 로우를 유지한다.
A 뱅크 활성 지시가 T1 사이클에 입력될 때 A 뱅크 RAS 시스템 인에이블 신호(ARAE)가 Vcc전위로의 상승에 의해 표시한 하이 레벨로 된다. 다음, T2 사이클에서, A 뱅크 리드 지령이 입력되고 리드 활성신호(READB)가 로우 레벨로 되며, 출력 인에이블 마스크신호(OEMSK)가 로우 레벨이기 때문에, 파워 다운 지령신호(PWDNB2)는 관련하는 화살표에 의해 나타낸 바와같이 후속하여 로우레벨로 된다. 따라서, 독출기간중에 입력 초단회로(4)에서의 파워는 감소된다.
T6 사이클에서, A 뱅크 프리차아지 지령이 입력되고, A 뱅크 RAS 시스템 인에이블 신호(ARAE)는 로우레벨로 돌아온다.
T7 사이클에서, B 뱅크 활성지령이 입력되고, B 뱅크 RAS 시스템 인에이블 신호(BRAE)는 하이레벨로 된다. T8 사이클에서, B 뱅크 라이트 지령이 입력되고, T12 사이클에서, B 뱅크 프리차아지 지령이 입력될 때, A 뱅크 RAS 시스템 인에이블신호(ARAE) 및 B 뱅크 RAS 시스템 인에이블 신호(BRAE) 모두는 로우레벨로되고, 입력 초단회로용 파워 다운 지령신호(PWDNB2)도 로우레벨로 된다.
따라서, 입력 초단회로(4)에서의 대기 모우드용 파워는 감소된다.
다음, 파워 감소회로의 제2의 동작에 대해 제4도를 참조하여 설명한다. CKE신호는 제1의 동작과 같이 하이에 유지된다. DQM신호의 사용은 A 뱅크의 용어만으로 제2의 동작에 나타내지만, 그목적은 파워 감소회로의 동작의 일반원칙을 나타내기 위한 것이다. 제2의 동작은 리드 모우드용 출력 데이터비트(Q1,Q2,Q3) 및 라이트 모우드용 입력데이터 비트(D1,D2,D3,D4)에 관한다.
A 뱅크 활성지시는 T1 사이클에 입력되고, 마찬가지로, A 뱅크 리드 지시, A 뱅크 라이트 지시, A 뱅크 프리차아지 지시는 각각 T2, T7 및 T11 사이클에 입력된다.
T4 사이클에서, 디스에이블 신호(DQM)는 하이 레벨이 되고, 버스트 리드의 4번째 출력은 디스에이블되고, 하이 임피던스로 된다.
동기형 DRAM에서는, 라이트 단계와 독출단계 사이에 하이 임피던스 기간이 1 사이클 이상 필요하다. 그러나, 버스트 리드의 4번째 출력 데이터 비트(Q4)가 필요하지 않는 경우, 하이레벨신호를 입력하여 데이터 마스크 신호(DQM)를 활성화 시키는 것에 의해 라이트 지시를 T7 사이클에 입력하는 것이 가능하다.
제4도에 나타낸 타이밍 차아트에서, 리드 활성신호(READB)는 T2 사이클의 일부로부터 T6 사이클의 일부까지 로우레벨을 유지하고, 파워 온 오프에는 사용될 수 없다. 그러므로, 본 발명에서는, 타이밍 차아트에 나타낸 바와같이, 먼저, 독출기간 중에 외부 디스에이블 신호(핀)가 하이로 된 다음 출력 마스크신호(QEMSK)는 부재의 Q4와 OEMSK 신호용 하이레벨을 지시하는 관련 화살표에 의해 나타낸 바와같이 하이로 되도록 논리 회로가 배치된다. 결과는 PWDNB2 신호용 하이레벨을 지시하는 관련 화살표에 의해 나타낸 바와같이 파워 다운신호지령(PWDNB2)을 하이로 하여 입력 초단회로의 파워를 증가시키는 것이다. 따라서, T5 사이클에서 입력 초단회로에서의 파워는 하이로 되어 T6 사이클에 입력 초단회로로 입력되는 입력데이터(DQ)를 적시에 처리한다.
상술한 바와같이, 본 발명에서의 회로구성은 대기 모우드 및/또는 독출 모우드시에 파워를 감소시켜 파워를 관리하는 것이 가능하도록 한다. 또한, 입력 초단회로의 외부 입출력 핀으로부터의 출력신호를 무효화하는 디스에이블 신호(핀)의 제공에 의해 동기형 반도체 장치로의 파워를 회복시킬 수 있다. 그런 회로구성에 의해, 동작효율은 개선되고 장치의 에러율은 감소된다.
상기 실시예는 예시적일뿐 제한적인 것이 아니며 다른 형태의 회로 및 논리구성이 설명한 파워관리 어프로우치의 개념내에서 도출될 수 있음은 명확하다.

Claims (2)

  1. 반도체장치의 파워 관리회로에 있어서, 입력신호가 공급되며, 파워 다운신호가 공급될 때 비활성상태에 있는 입력회로와, 상기 반도체 장치가 대기 모우드, 독출 모우드, 또는 대기 모우드 및 독출 모우드에 있을 때 상기 파워 다운신호를 생성하는 파워 다운신호 발생수단을 구비하고, 상기 파워 다운신호 발생수단은 A 뱅크로부터의 수직 어드레스 스트로우브 RAS인에이블 신호(ARAE)와 B 뱅크로부터의 수직 어드레스 스트로우브 RAS 인에이블 신호(BRAE)를 수신하는 제1OR회로와, 리드 활성신호(READB)와 출력 마스크신호(OEMSK)를 수신하는 제2OR회로와, 상기 제1OR회로로부터의 출력신호, 상기 제2OR회로로부터의 출력신호 및 파워다운 모우드 신호(PWDNB)를 수신하는 NAND회로와, 상기 NAND회로로부터의 출력신호를 반전하고, 파워 다운 지시신호(PWDNB2)를 입력 초단회로로 공급하여 상기 입력 초단회로로 공급되는 파워를 감소시키는 인버터 회로를 포함하는 것을 특징으로 하는 반도체장치의 파워 관리회로.
  2. 복수의 메모리 셀, 어드레스 정보에 응답하여 하나 이상의 메모리 셀을 선택하는 어드레스 회로, 데이터 리드 모우드에서 선택된 메모리 셀로부터 데이터를 리드하여 리드 데이터를 생성하고 데이터 라이트 모우드에서 라이트 데이터를 선택된 메모리 셀로 라이트하도록 동작하는 데이터 리드/라이트 회로, 입력/출력 단자, 상기 데이터 리드/라이트 회로와 상기 입력/출력 단자 사이에 결합되어 상기 리드 데이터를 상기 입력/출력 단자에 옮기는 출력 버퍼, 상기 반도체 메모리 장치가 상기 데이터 리드 모우드에 있을 때 파워 다운신호를 생성하는 파워 다운신호발생수단, 상기 데이터 리드/라이트 회로 및 상기 입력/출력 단자에 연결되어 상기 입력/출력 단자의 데이터를 상기 리드/라이트 회로에 상기 라이트 데이터로서 옮기는 입력버퍼로서, 상기 파워 다운신호가 그 안에서 소비되는 전력을 감소시키기 위해 공급될 때 비활성상태에 있는 입력버퍼를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5663919A (en) * 1996-02-28 1997-09-02 Micron Technology, Inc. Memory device with regulated power supply control
KR100429862B1 (ko) * 1997-06-24 2004-07-19 삼성전자주식회사 반도체장치의 내부 전원 제어회로
KR100301036B1 (ko) * 1997-06-26 2001-09-03 윤종용 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치
JPH1116349A (ja) * 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100457338B1 (ko) * 1997-09-25 2005-01-17 삼성전자주식회사 저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치
AU9798798A (en) * 1997-10-10 1999-05-03 Rambus Incorporated Power control system for synchronous memory device
KR100269313B1 (ko) * 1997-11-07 2000-12-01 윤종용 대기시전류소모가적은반도체메모리장치
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
US6154821A (en) * 1998-03-10 2000-11-28 Rambus Inc. Method and apparatus for initializing dynamic random access memory (DRAM) devices by levelizing a read domain
US6151262A (en) * 1998-10-28 2000-11-21 Texas Instruments Incorporated Apparatus, system and method for control of speed of operation and power consumption of a memory
JP3549751B2 (ja) * 1998-11-30 2004-08-04 富士通株式会社 半導体集積回路装置
US6316988B1 (en) 1999-03-26 2001-11-13 Seagate Technology Llc Voltage margin testing using an embedded programmable voltage source
JP3420120B2 (ja) 1999-06-29 2003-06-23 日本電気株式会社 同期型半導体メモリシステム
JP3674833B2 (ja) 2000-02-16 2005-07-27 シャープ株式会社 同期型半導体記憶装置
JP2001338489A (ja) * 2000-05-24 2001-12-07 Mitsubishi Electric Corp 半導体装置
JP3902909B2 (ja) * 2000-07-19 2007-04-11 沖電気工業株式会社 低消費電力型ダイナミックランダムアクセスメモリ
JP2002074952A (ja) 2000-08-31 2002-03-15 Fujitsu Ltd 同期型半導体記憶装置及びその入力回路の制御方法
JP4190140B2 (ja) 2000-09-04 2008-12-03 富士通マイクロエレクトロニクス株式会社 同期式半導体記憶装置、及びその入力情報のラッチ制御方法
JP2002109880A (ja) * 2000-09-28 2002-04-12 Toshiba Corp クロック同期回路
US20030097519A1 (en) * 2001-11-21 2003-05-22 Yoon Ha Ryong Memory subsystem
JP3724464B2 (ja) * 2002-08-19 2005-12-07 株式会社デンソー 半導体圧力センサ
JP2006066020A (ja) * 2004-08-30 2006-03-09 Fujitsu Ltd 半導体記憶装置
JP4829029B2 (ja) * 2006-08-02 2011-11-30 株式会社東芝 メモリシステム及びメモリチップ
JP5218635B2 (ja) * 2011-12-28 2013-06-26 富士通セミコンダクター株式会社 半導体記憶装置
CN113553000B (zh) * 2018-07-18 2024-04-12 成都忆芯科技有限公司 降低集成电路功耗的方法及其控制电路
JP7165151B2 (ja) * 2020-02-18 2022-11-02 ウィンボンド エレクトロニクス コーポレーション 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57190351A (en) * 1981-05-20 1982-11-22 Toshiba Corp Semiconductor integrated circuit device
JPS60198618A (ja) * 1984-03-21 1985-10-08 Oki Electric Ind Co Ltd ダイナミツク論理回路
JPS61105795A (ja) * 1984-10-29 1986-05-23 Nec Corp メモリ回路
JPS61262827A (ja) * 1985-05-15 1986-11-20 Mitsubishi Electric Corp 半導体集積回路装置
US4801820A (en) * 1986-05-02 1989-01-31 Motorola, Inc. LSI array having power down capability
JPH01241089A (ja) * 1988-03-23 1989-09-26 Toshiba Corp スタティック型ランダムアクセスメモリ
JPH01251496A (ja) * 1988-03-31 1989-10-06 Toshiba Corp スタティック型ランダムアクセスメモリ
US4963769A (en) * 1989-05-08 1990-10-16 Cypress Semiconductor Circuit for selective power-down of unused circuitry
JPH07109864B2 (ja) * 1989-09-13 1995-11-22 シャープ株式会社 スタティックｒａｍ
JP3057710B2 (ja) * 1990-04-27 2000-07-04 日本電気株式会社 半導体メモリ装置
US5115146A (en) * 1990-08-17 1992-05-19 Sgs-Thomson Microelectronics, Inc. Power-on reset circuit for controlling test mode entry
US5251178A (en) * 1991-03-06 1993-10-05 Childers Jimmie D Low-power integrated circuit memory
JP2938706B2 (ja) * 1992-04-27 1999-08-25 三菱電機株式会社 同期型半導体記憶装置
US5300831A (en) * 1992-09-04 1994-04-05 Pham Dac C Logic macro and protocol for reduced power consumption during idle state

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Publication number Publication date
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