JP3549751B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3549751B2 JP3549751B2 JP34055598A JP34055598A JP3549751B2 JP 3549751 B2 JP3549751 B2 JP 3549751B2 JP 34055598 A JP34055598 A JP 34055598A JP 34055598 A JP34055598 A JP 34055598A JP 3549751 B2 JP3549751 B2 JP 3549751B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- internal clock
- semiconductor integrated
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、入力回路の低消費電力化を行う半導体集積回路装置に関する。
近年、ＣＰＵの高速化に伴いデータ転送レートは年々向上しており、これに対応するためにデータバス幅は広がる傾向にあり、入力回路の数が増加している。このため、低消費電力化を行うためには、動作が不必要な入力回路はできるだけ電力を消費しないようにする必要がある。
【０００２】
【従来の技術】
図１，図２は従来の半導体集積回路装置の各例のブロック図を示す。これらの回路はシンクロナスＤＲＡＭの入力部を示している。図１において、外部端子よりクロックＣＬＫ、クロックイネーブル／ＣＫＥ、チップセレクト／ＣＥの各信号がクロック発生回路１０，入力バッファ１２，１４それぞれに供給され、外部端子よりコマンド、アドレス、データの各信号が入力回路１６，１８，２０それぞれに供給される。クロックイネーブル／ＣＫＥをローレベルとすると、クロック発生回路１０がクロックＣＬＫを取り込み、ここで発生された内部クロックＣＬＫが入力バッファ１４，入力回路１６，１８，２０それぞれに供給され、これにより各回路が活性化される。
【０００３】
クロック発生回路１０内のタイミング調整部は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。また、入力回路１６から出力されるコマンドがコマンドデコーダ２２に供給される。
図２（Ａ）においては、入力バッファ１４及び入力回路１６，１８，２０それぞれを構成する入力バッファが、図２（Ｂ）に示すように入力インタフェイス部２２と同期部２３から構成され、この入力インタフェイス部２２に入力バッファ１２からクロックイネーブル／ＣＫＥを供給して活性化の制御を行っている。
【０００４】
上記の従来装置における読み出し動作時の信号タイミングチャートを図３に示し、書き込み動作時の信号タイミングチャートを図４に示す。
【０００５】
【発明が解決しようとする課題】
従来装置では、図３，図４のクロックイネーブル／ＣＫＥがローレベルの期間で入力回路１６，１８，２０が活性化され、実際にはチップセレクト／ＣＳがローレベルの期間だけ入力回路１６，１８，２０を活性化すればいいにも拘わらず、活性化期間が長くなり入力回路１６，１８，２０で不必要な電力が消費されるという問題があった。
【０００６】
また、従来装置では、入力回路１６，１８，２０の活性化とクロック発生回路１０の活性化を同時に行っている。出力回路を活性化する等のためにクロック発生回路１０を活性化させる必要がある場合、コマンド、アドレス、データの各入力信号を取り込まない場合にもクロック発生回路１０を活性化させる必要があり、このようなとき入力回路１６，１８，２０も活性化してしまうため、入力回路１６，１８，２０で不必要な電力が消費されるという問題があった。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、複数の入力回路での不必要な電力消費を防止して消費電力を低減する半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、
外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、
外部からのチップセレクト信号に基づき前記内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で切り換えてイネーブルを指示する入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、
前記入力イネーブル信号のイネーブル指示に基づき、前記内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを有する。
【０００９】
このように、入力イネーブル信号のイネーブル指示に基づき、外部からの入力信号を内部クロックに同期して取り込むため、パワーダウン制御信号がパワーオンを指示する期間においても、入力イネーブル信号により入力回路を非活性化して電力消費を低減することができ、また、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込み、チップセレクト回路は、他方のエッジから一方のエッジの間で入力イネーブル信号を切り換えるため、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
【００１０】
請求項２に記載の発明は、請求項１記載の半導体集積回路装置において、
前記入力回路は、前記内部クロックと前記入力イネーブル信号とから前記入力イネーブル信号がイネーブルを指示するとき前記内部クロックを入力用内部クロックとして発生する入力用内部クロック発生部を有する。
【００１１】
このように、入力イネーブル信号がイネーブルを指示するとき内部クロックを入力用内部クロックとして発生することにより、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項３に記載の発明は、請求項１または２記載の半導体集積回路装置において、
前記入力回路は、前記入力イネーブル信号により活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００１２】
このように、外部からの入力信号を供給される非同期の入力インタフェース部は、入力イネーブル信号により活性化されるため、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項４に記載の発明は、請求項１記載の半導体集積回路装置において、
前記クロック発生回路は、所定の位相差を持つ第１，第２内部クロックを発生し、
前記入力回路は、前記第１，第２内部クロックそれぞれに同期して前記入力信号を取り込む第１，第２入力バッファを有し、
前記チップセレクト回路は、外部からのチップセレクト信号に基づき前記第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生する。
【００１３】
このように、所定の位相差を持つ第１，第２内部クロックを発生し、外部からのチップセレクト信号に基づき第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生し、第１，第２内部クロックそれぞれに同期して入力信号を取り込むため、外部クロック周波数に対し内部クロック周波数を低くすることができる。
【００１４】
請求項５に記載の発明は、請求項４記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１入力イネーブル信号のイネーブル指示に基づき前記第１内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記第２入力バッファは、前記第２入力イネーブル信号のイネーブル指示に基づき前記第２内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記チップセレクト回路は、前記第１内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第１入力イネーブル信号を切り換えてイネーブルを指示し、
前記チップセレクト回路は、前記第２内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第２入力イネーブル信号を切り換えてイネーブルを指示する。
【００１５】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
請求項６に記載の発明は、請求項５記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１内部クロックと前記第１入力イネーブル信号とから前記第１入力イネーブル信号がイネーブルを指示するとき前記第１内部クロックを第１入力用内部クロックとして発生し、
前記第２入力バッファは、前記第２内部クロックと前記第２入力イネーブル信号とから前記第２入力イネーブル信号がイネーブルを指示するとき前記第２内部クロックを第２入力用内部クロックとして発生する。
【００１６】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項７に記載の発明は、請求項５または６記載の半導体集積回路装置において、
前記第１，第２入力バッファそれぞれは、前記第１，第２入力イネーブル信号それぞれにより活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００１７】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項８に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを分周して前記所定の位相差を持つ第１，第２内部クロックを発生する分周器を有する。
【００１８】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項９に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部から供給される相補クロックを前記第１，第２内部クロックとして出力する。
【００１９】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項１０に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを１８０度シフトして前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００２０】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００２１】
【発明の実施の形態】
図５は本発明の半導体集積回路装置の第１実施例のブロック図を示す。この回路はシンクロナスＤＲＡＭの入力部を示している。同図中、外部端子３０，３２，３４よりクロックＣＬＫ、パワーダウン信号ＰＤ、チップセレクト／ＣＳの各信号がクロック発生回路３６，パワーダウン回路３８、チップセレクト回路４０それぞれに供給され、外部端子４２よりコマンド、アドレス、データ等のＮビットの信号が入力回路４４に供給される。
【００２２】
クロック発生回路３６は非同期型の入力バッファ５０とタイミング調整部５１とから構成されている。入力バッファ５０は、パワーダウン回路３８から供給されるパワーダウン制御信号がローレベルのとき非活性状態、ハイレベルのとき活性状態となる。タイミング調整部５１は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。このクロック発生回路３６で入力バッファ５０の動作時に外部クロックＣＬＫに基づいて生成された内部クロックＣＬＫが各回路に供給される。
【００２３】
パワーダウン回路３８は、同期型の入力バッファ５４と非同期型の入力バッファ５６とパワーダウン制御部５８及びインバータ６０で構成されている。外部端子３２よりのパワーダウン信号ＰＤがローレベルでパワーダウンを指示するときはパワーダウン制御部５８のハイレベル出力をインバータ６０で反転して供給されている消費電力の小さい非同期型の入力バッファ５６が活性状態とされており、消費電力の大きい同期型の入力バッファ５４はパワーダウン制御部５８のハイレベル出力（パワーダウン制御信号）によって非活性状態とされている。ここで、パワーダウン信号ＰＤがハイレベルとなってパワーオンを指示すると、入力バッファ５６の出力によってパワーダウン制御部５８出力がローレベルとなり、消費電力の小さい非同期型の入力バッファ５６が非活性状態となり、消費電力の大きい同期型の入力バッファ５４が活性状態となる。このパワーダウン制御部５８出力がパワーダウン制御信号として各回路に供給される。
【００２４】
チップセレクト回路４０は、非同期型の入力バッファ６２と入力回路制御部６４とで構成されている。チップセレクト／ＣＳを供給される入力バッファ６２はパワーダウン回路３８よりのパワーダウン制御信号を供給されており、入力回路制御部６４はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成し、入力回路４４に供給する。
【００２５】
入力回路４４はＮ個の同期型の入力バッファ４５から構成されている。これらの入力バッファ４５にはパワーダウン回路３８よりのパワーダウン制御信号と、チップセレクト回路４０よりの入力イネーブル信号が供給されており、パワーダウン制御信号のローレベル時、かつ、入力イネーブル信号のハイレベル時に活性状態となり、外部端子４２より供給される信号を後続の内部回路（図示せず）に供給する。
【００２６】
図６に本発明装置における読み出し動作時の信号タイミングチャートを示し、図７に書き込み動作時の信号タイミングチャートを示す。ここで、入力回路制御部６４は内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成しているため、入力回路４４が信号を取り込むタイミングの直前に所定の時間的余裕（１クロックサイクル以下でよい）をもって入力イネーブル信号をイネーブルにすることができ、入力回路４４が活性状態でいる期間を削減し、入力回路４４の消費電力を大幅に削減できる。
【００２７】
また、入力回路４４への内部クロックの供給／停止を頻繁に行った場合にも、入力回路４４に欠けた波形の内部クロックが供給されるのを防止する。入力回路４４にインタフェース用の非同期回路部がある場合は、この非同期回路部にも入力イネーブル信号を供給して活性化制御を行い、不要な電力消費を削減する。
図８は本発明の半導体集積回路装置の第２実施例のブロック図を示す。この回路はシンクロナスＤＲＡＭの入力部を示している。この実施例は外部クロック周波数に対し内部クロック周波数を１／２に低くする場合の実施例である。デバイス内部の動作周波数を低く抑えたままで外部のデータ転送レートを上げることができる。同図中、図５と同一部分には同一符号を付す。図８において、外部端子３０，３２，３４よりクロックＣＬＫ、パワーダウン信号ＰＤ、チップセレクト／ＣＳの各信号がクロック発生回路３６，パワーダウン回路３８、チップセレクト回路４０それぞれに供給され、外部端子４２よりコマンド、アドレス、データ等のＮビットの信号が入力回路４４に供給される。
【００２８】
クロック発生回路３６は非同期型の入力バッファ５０と分周器５２とタイミング調整部５３とから構成されている。入力バッファ５０は、パワーダウン回路３８から供給されるパワーダウン制御信号がローレベルのとき非活性状態、ハイレベルのとき活性状態となる。分周器５２は外部クロックを１／２分周し、１８０度位相のずれたクロックを生成する。タイミング調整部５３は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、１８０度位相のずれた内部クロックＣＬＫ−０，ＣＬＫ−１８０（第１，第２内部クロック）を出力する。このクロック発生回路３６で入力バッファ５０の動作時に外部クロックＣＬＫに基づいて生成された内部クロックＣＬＫ−０，ＣＬＫ−１８０が各回路に供給される。
【００２９】
パワーダウン回路３８は、同期型の入力バッファ５４，５５と非同期型の入力バッファ５６とパワーダウン制御部５９及びインバータ６０で構成されている。同期型の入力バッファ５４には内部クロックＣＬＫ−０が供給され、同期型の入力バッファ５５には内部クロックＣＬＫ−１８０が供給されている。外部端子３２よりのパワーダウン信号ＰＤがローレベルでパワーダウンを指示するときはパワーダウン制御部５９のハイレベル出力をインバータ６０で反転して供給されている消費電力の小さい非同期型の入力バッファ５６が活性状態とされており、消費電力の大きい同期型の入力バッファ５４，５５はパワーダウン制御部５９のハイレベル出力（パワーダウン制御信号）によって非活性状態とされている。ここで、パワーダウン信号ＰＤがハイレベルとなってパワーオンを指示すると、入力バッファ５６の出力によってパワーダウン制御部５８出力がローレベルとなり、消費電力の小さい非同期型の入力バッファ５６が非活性状態となり、消費電力の大きい同期型の入力バッファ５４，５５が活性状態となる。このパワーダウン制御部５９出力がパワーダウン制御信号として各回路に供給される。
【００３０】
チップセレクト回路４０は、非同期型の入力バッファ６２と内部クロックＣＬＫ−０が供給されている入力回路制御部６４と内部クロックＣＬＫ−１８０が供給されている入力回路制御部６５とで構成されている。チップセレクト／ＣＳを供給される入力バッファ６２はパワーダウン回路３８よりのパワーダウン制御信号を供給されており、入力回路制御部６４はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫ−０の立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル−０信号（第１入力イネーブル信号）を生成し、入力回路４４の入力バッファ４５に供給する。入力回路制御部６５はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫ−１８０の立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号−１８０（第２入力イネーブル信号）を生成し、入力回路４４の入力バッファ４６に供給する。
【００３１】
入力回路４４は２・Ｎ個の非同期型の入力バッファ４５，４６から構成されている。入力バッファ４５にはパワーダウン制御信号と内部クロックＣＬＫ−０と入力イネーブル信号−０が供給され、入力バッファ４６にはパワーダウン制御信号と内部クロックＣＬＫ−１８０と入力イネーブル信号−１８０が供給され、これらの入力バッファ４５，４６はパワーダウン制御信号のローレベル時、かつ、入力イネーブル信号のハイレベル時に活性状態となり、外部端子４２より供給される信号を後続の内部回路（図示せず）に供給する。
【００３２】
図９に本発明装置における読み出し動作時の信号タイミングチャートを示し、図１０に書き込み動作時の信号タイミングチャートを示す。ここで、入力回路制御部６６は内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成しているため、入力回路４４が信号を取り込むタイミングの直前に所定の時間的余裕（１クロックサイクル以下でよい）をもって入力イネーブル信号をイネーブルにすることができ、入力回路４４が活性状態でいる期間を削減し、入力回路４４の消費電力を大幅に削減できる。
【００３３】
ここで、クロック発生回路３６は、外部端子３０に供給される図１１（Ａ）に示す外部クロック（高速クロック）の立ち上がりを分周する他に、図１１（Ｂ）に示す位相の１８０度ずれた相補クロックを外部から供給され、これを内部クロックＣＬＫ−０，ＣＬＫ−１８０として出力しても良く、また、図１１（Ｃ）に示す外部クロック（低速クロック）をシフトして内部クロックＣＬＫ−０，ＣＬＫ−１８０として出力しても良い。
【００３４】
次に、パワーダウン回路３８及びチップセレクト回路４０について、図１２のブロック図及び回路図と図１３の信号タイミングチャートを用いて説明する。図１２（Ａ）に示すパワーダウン制御部５９は、ＮＡＮＤ回路７０，７１とインバータ７２から構成され、ＮＡＮＤ回路７０には入力バッファ５４，５５それぞれの出力Ｎ１，Ｎ２とＮＡＮＤ回路７１出力（パワーダウン制御信号）が供給され、ＮＡＮＤ回路７１には入力バッファ５６の出力Ｎ３をインバータ７２で反転した信号とＮＡＮＤ回路７Ｏの出力信号Ｎ４（パワーダウン制御信号の反転信号）が供給される。ＮＡＮＤ回路７Ｏ出力Ｎ４はパワーダウン制御信号の反転信号であるため、インバータ６０は使用されない。
【００３５】
図１３に示すように、パワーダウン信号ＰＤがハイレベルのときは入力バッファ５４，５５が活性化されており、パワーダウン信号ＰＤが立ち下がると内部クロックＣＬＫ−０に同期して信号Ｎ１が立ち下がり、パワーダウン制御信号ＰＤ１がローレベルとなる。このパワーダウンの指示により、入力バッファ５４，５５が非活性となり、入力バッファ５６が活性化され、クロック発生回路３６の入力バッファ５０も非活性となる。
【００３６】
この後、パワーダウン信号ＰＤが立ち上がると信号Ｎ３が立ち上がり、パワーダウン制御信号ＰＤ１がハイレベルとなる。このパワーオンの指示により、クロック発生回路３６の入力バッファ５０及び入力バッファ５４，５５が活性化され、内部クロックＣＬＫ−０，ＣＬＫ−１８０に同期して信号Ｎ１，Ｎ２が立ち上がる。
【００３７】
チップセレクト回路４０の入力回路制御部６４，６５は、図１２（Ｂ）に示すように、内部クロックＣＬＫ−０，ＣＬＫ１８０がローレベル時にチップセレクト／ＣＳを通過させるインバータ７４を持つトランスミッションゲート７５と、トランスミッションゲート７５を通過して供給される信号をラッチするインバータ７６，７７のラッチループと、ラッチされた信号を出力するインバータ７８とから構成されている。これによって、チップセレクト／ＣＳを内部クロックＣＬＫ−０，ＣＬＫ１８０それぞれに同期して出力する。
【００３８】
図１４は、入力回路４４の同期型の入力バッファ４５及び入力バッファ５４，５５の第１実施例の回路図を示す。同図中、ＮＡＮＤゲート８１とインバータ８２からなる入力用内部クロック発生器８０は内部クロックＣＬＫと入力イネーブル信号を供給され、入力イネーブル信号のハイレベル時に内部クロックＣＬＫを入力用内部クロックとして出力する。
【００３９】
インバータ８５，８６とＮＡＮＤゲート８７は入力用内部クロックの立ち上がりエッジからパルス拡張し、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６，Ｎ９をオンする時間を作っている。ＰチャネルＭＯＳトランジスタＰ１．Ｐ２とＮチャネルＭＯＳトランジスタＮ１〜Ｎ６で構成される差動回路は、上記ＮＡＮＤゲート８７出力パルスのハイレベル時に入力信号Ａｉｎを基準電圧Ｖｒｅｆと比較して差動出力する。ＰチャネルＭＯＳトランジスタＰ３．Ｐ４とＮチャネルＭＯＳトランジスタＮ７〜Ｎ９で構成される２つのインバータによるラッチループは上記差動回路出力をラッチして、ＰチャネルＭＯＳトランジスタＰ５．Ｐ６とＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１とインバータ８８，８９で構成されたトライステート出力部に供給され、信号線９０，９１より信号Ａ，反転信号／Ａが出力される。信号線９０，９１間にはインバータ９２，９３のラッチループが接続されている。
【００４０】
図１５（Ａ）は、入力回路４４の同期型の入力バッファ４５及び入力バッファ５４，５５が入力インタフェース部を持つ構成の第２実施例の回路図を示す。入力インタフェース部は動作周波数を高くするために、外部から供給する入力信号の振幅を狭くする場合に必要となり、図１４と同一部分には同一符号を付す。図１５（Ａ）において、入力インタフェース部９５は、差動回路を構成するＮチャネルＭＯＳトランジスタＮ２０，２１に電源を供給するカレントミラー構成のＰチャネルＭＯＳトランジスタＰ２０，２１に活性化状態で直流電流が流れるため、入力インタフェース部９５を非活性にする場合には入力イネーブル信号をＰチャネルＭＯＳトランジスタＰ２２，２３とＮチャネルＭＯＳトランジスタＮ２２に供給してこの回路の電源を遮断している。入力インタフェース部９５は、入力イネーブル信号がハイレベル時に入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をインバータ９６を通して、同期部９７のＭＯＳトランジスタＮ１のゲートに供給すると共に、同期部９７内のインバータ９８で反転してＭＯＳトランジスタＮ４のゲートに供給する。
【００４１】
ＮＡＮＤゲート８１とインバータ８２からなる入力用内部クロック発生器８０は内部クロックＣＬＫと入力イネーブル信号を供給され、入力イネーブル信号のハイレベル時に内部クロックＣＬＫを入力用内部クロックとして出力する。
インバータ８５，８６とＮＡＮＤゲート８７は入力用内部クロックの立ち上がりエッジからパルス拡張し、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６，Ｎ９をオンする時間を作っている。ＰチャネルＭＯＳトランジスタＰ１．Ｐ２とＮチャネルＭＯＳトランジスタＮ１〜Ｎ６で構成される差動回路は、上記ＮＡＮＤゲート８７出力パルスのハイレベル時に入力信号を反転入力信号と比較して差動出力する。ＰチャネルＭＯＳトランジスタＰ３．Ｐ４とＮチャネルＭＯＳトランジスタＮ７〜Ｎ９で構成される２つのインバータによるラッチループは上記差動回路出力をラッチして、ＰチャネルＭＯＳトランジスタＰ５．Ｐ６とＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１とインバータ８８，８９で構成されたトライステート出力部に供給され、信号線９０，９１より信号Ａ，反転信号／Ａが出力される。信号線９０，９１間にはインバータ９２，９３のラッチループが接続されている。
【００４２】
上記の図１４，図１５（Ａ）は図５の構成の場合の実施例であるが、図８の実施例の場合の入力インタフェース部を持つ構成の入力バッファ４５，４６，５４，５５の一実施例のブロック図を図１５（Ｂ）に示す。図１５（Ｂ）において、入力インタフェース部９５には、入力イネーブル信号−０，−１８０がＮＯＡゲート１００及びインバータ１０２を通してイネーブル信号として供給される。この入力インタフェース部９５でイネーブル信号のハイレベル時に入力信号が取り込まれて同期部９７，９９に供給される。同期部９７，９９は同一構成であり、同期部９７にはイネーブル信号−０と内部クロックＣＬＫ−０が供給され、同期部９９にはイネーブル信号−１８０と内部クロックＣＬＫ−１８０が供給されており、その動作は図１５（Ａ）と同一である。そして、同期部９７より内部クロックＣＬＫ−０に同期した入力信号Ａが出力され、同期部９９より内部クロックＣＬＫ−１８０に同期した反転入力信号／Ａが出力される。
【００４３】
次に、非同期型の入力バッファ５０，５６，６２の一実施例のブロック図を図１６（Ａ），（Ｂ）に示す。図１６（Ａ）は非活性時の出力がローレベルになるタイプ、図１６（Ｂ）は非活性時の出力がハイレベルになるタイプである。
図１６（Ａ）において、入力インタフェース部９５は、差動回路を構成するＮチャネルＭＯＳトランジスタＮ３０，３１に電源を供給するカレントミラー構成のＰチャネルＭＯＳトランジスタＰ３０，３１に活性化状態で直流電流が流れるため、入力インタフェース部９５を非活性にする場合には活性化信号（入力バッファ５０，６２の場合はパワーダウン制御信号、入力バッファ５６の場合は反転パワーダウン制御信号）をＰチャネルＭＯＳトランジスタＰ３２，３３とＮチャネルＭＯＳトランジスタＮ３２に供給してこの回路の電源を遮断している。入力インタフェース部９５は、入力イネーブル信号がハイレベル時に入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をＭＯＳトランジスタＮ３０のソースから取り出し、インバータ１１０を通して出力する。
【００４４】
図１６（Ｂ）においては、入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をＭＯＳトランジスタＮ３０のソースから取り出してＮＡＮＤゲート１１２に供給し、ここで活性化信号とＮＡＮＤ演算した結果を出力する。
図１７は本発明の半導体集積回路装置の第３実施例のブロック図を示す。図１７において、図８と同一部分には同一符号を付す。この第３実施例において、第２実施例と異なる部分は、入力回路４４の非同期型の入力バッファ４５，４６に内蔵していた入力用内部クロック発生器８０を取り出して、入力バッファ４５，４６とは別に入力用内部クロック発生器１２０を設けた点である。
【００４５】
図１７において、入力用内部クロック発生器１２０は、ＡＮＤゲート１２２，１２４から構成されている。ＡＮＤゲート１２２は、内部クロックＣＬＫ−０と入力イネーブル信号−０を供給され、入力イネーブル信号−０のハイレベル時に内部クロックＣＬＫ−０を入力用内部クロックとして入力バッファ４５に供給する。ＡＮＤゲート１２４は、内部クロックＣＬＫ−１８０と入力イネーブル信号−１８０を供給され、入力イネーブル信号−１８０のハイレベル時に内部クロックＣＬＫ−１８０を入力用内部クロックとして入力バッファ４６に供給する。この実施例では入力信号のビット数分の入力バッファ４５，４６それぞれに、入力用内部クロック発生器８０を設ける必要がないため、回路規模を小さくすることができる。
【００４６】
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。
【００４７】
【発明の効果】
上述の如く、請求項１に記載の発明は、外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、
外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、
外部からのチップセレクト信号に基づき前記内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で切り換えてイネーブルを指示する入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、
前記入力イネーブル信号のイネーブル指示に基づき、前記内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを有する。
【００４８】
このように、入力イネーブル信号のイネーブル指示に基づき、外部からの入力信号を内部クロックに同期して取り込むため、パワーダウン制御信号がパワーオンを指示する期間においても、入力イネーブル信号により入力回路を非活性化して電力消費を低減することができ、また、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込み、チップセレクト回路は、他方のエッジから一方のエッジの間で入力イネーブル信号を切り換えるため、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
【００４９】
請求項２に記載の発明では、入力回路は、前記内部クロックと前記入力イネーブル信号とから前記入力イネーブル信号がイネーブルを指示するとき前記内部クロックを入力用内部クロックとして発生する入力用内部クロック発生部を有する。
【００５０】
このように、内部クロックと入力イネーブル信号とから入力イネーブル信号がイネーブルを指示するとき内部クロックを入力用内部クロックとして発生することにより、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項３に記載の発明では、入力回路は、前記入力イネーブル信号により活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００５１】
このように、外部からの入力信号を供給される非同期の入力インタフェース部は、入力イネーブル信号により活性化されるため、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項４に記載の発明では、クロック発生回路は、所定の位相差を持つ第１，第２内部クロックを発生し、
前記入力回路は、前記第１，第２内部クロックそれぞれに同期して前記入力信号を取り込む第１，第２入力バッファを有し、
前記チップセレクト回路は、外部からのチップセレクト信号に基づき前記第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生する。
【００５２】
このように、所定の位相差を持つ第１，第２内部クロックを発生し、外部からのチップセレクト信号に基づき第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生し、第１，第２内部クロックそれぞれに同期して入力信号を取り込むため、外部クロック周波数に対し内部クロック周波数を低くすることができる。
【００５３】
請求項５に記載の発明では、第１入力バッファは、前記第１入力イネーブル信号のイネーブル指示に基づき前記第１内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記第２入力バッファは、前記第２入力イネーブル信号のイネーブル指示に基づき前記第２内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記チップセレクト回路は、前記第１内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第１入力イネーブル信号を切り換えてイネーブルを指示し、
前記チップセレクト回路は、前記第２内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第２入力イネーブル信号を切り換えてイネーブルを指示する。
【００５４】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
請求項６に記載の発明では、第１入力バッファは、前記第１内部クロックと前記第１入力イネーブル信号とから前記第１入力イネーブル信号がイネーブルを指示するとき前記第１内部クロックを第１入力用内部クロックとして発生し、
前記第２入力バッファは、前記第２内部クロックと前記第２入力イネーブル信号とから前記第２入力イネーブル信号がイネーブルを指示するとき前記第２内部クロックを第２入力用内部クロックとして発生する。
【００５５】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項７に記載の発明では、第１，第２入力バッファそれぞれは、前記第１，第２入力イネーブル信号それぞれにより活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００５６】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項８に記載の発明では、クロック発生回路は、外部クロックを分周して前記所定の位相差を持つ第１，第２内部クロックを発生する分周器を有する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００５７】
請求項９に記載の発明では、クロック発生回路は、外部から供給される相補クロックを前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項１０に記載の発明は、クロック発生回路は、外部クロックを１８０度シフトして前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００５８】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置の一例のブロック図である。
【図２】従来の半導体集積回路装置の他の一例のブロック図である。
【図３】従来装置における読み出し動作時の信号タイミングチャートである。
【図４】従来装置における書き込み動作時の信号タイミングチャートである。
【図５】本発明の半導体集積回路装置の第１実施例のブロック図である。
【図６】本発明装置における読み出し動作時の信号タイミングチャートである。
【図７】本発明装置における書き込み動作時の信号タイミングチャートである。
【図８】本発明の半導体集積回路装置の第２実施例のブロック図である。
【図９】本発明装置における読み出し動作時の信号タイミングチャートである。
【図１０】本発明装置における書き込み動作時の信号タイミングチャートである。
【図１１】内部クロックの発生方法を説明するための信号波形図である。
【図１２】パワーダウン回路３８及びチップセレクト回路４０のブロック図である。
【図１３】図１２の動作を説明用の信号タイミングチャートである。
【図１４】同期型の入力バッファの第１実施例の回路図である。
【図１５】入力バッファの各実施例の回路図，ブロック図である。
【図１６】遅延制御回路の他の構成例を示すブロック図である。
【図１７】本発明の半導体集積回路装置の第３実施例のブロック図である。
【符号の説明】
３６ クロック発生回路
３８ パワーダウン回路
４０ チップセレクト回路
４４ 入力回路
４５，４６，５４ 同期型の入力バッファ
５１ タイミング調整部
５６，６２ 非同期型の入力バッファ
５８ パワーダウン制御部
６０ インバータ
６６ 入力回路制御部
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、入力回路の低消費電力化を行う半導体集積回路装置に関する。
近年、ＣＰＵの高速化に伴いデータ転送レートは年々向上しており、これに対応するためにデータバス幅は広がる傾向にあり、入力回路の数が増加している。このため、低消費電力化を行うためには、動作が不必要な入力回路はできるだけ電力を消費しないようにする必要がある。
【０００２】
【従来の技術】
図１，図２は従来の半導体集積回路装置の各例のブロック図を示す。これらの回路はシンクロナスＤＲＡＭの入力部を示している。図１において、外部端子よりクロックＣＬＫ、クロックイネーブル／ＣＫＥ、チップセレクト／ＣＥの各信号がクロック発生回路１０，入力バッファ１２，１４それぞれに供給され、外部端子よりコマンド、アドレス、データの各信号が入力回路１６，１８，２０それぞれに供給される。クロックイネーブル／ＣＫＥをローレベルとすると、クロック発生回路１０がクロックＣＬＫを取り込み、ここで発生された内部クロックＣＬＫが入力バッファ１４，入力回路１６，１８，２０それぞれに供給され、これにより各回路が活性化される。
【０００３】
クロック発生回路１０内のタイミング調整部は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。また、入力回路１６から出力されるコマンドがコマンドデコーダ２２に供給される。
図２（Ａ）においては、入力バッファ１４及び入力回路１６，１８，２０それぞれを構成する入力バッファが、図２（Ｂ）に示すように入力インタフェイス部２２と同期部２３から構成され、この入力インタフェイス部２２に入力バッファ１２からクロックイネーブル／ＣＫＥを供給して活性化の制御を行っている。
【０００４】
上記の従来装置における読み出し動作時の信号タイミングチャートを図３に示し、書き込み動作時の信号タイミングチャートを図４に示す。
【０００５】
【発明が解決しようとする課題】
従来装置では、図３，図４のクロックイネーブル／ＣＫＥがローレベルの期間で入力回路１６，１８，２０が活性化され、実際にはチップセレクト／ＣＳがローレベルの期間だけ入力回路１６，１８，２０を活性化すればいいにも拘わらず、活性化期間が長くなり入力回路１６，１８，２０で不必要な電力が消費されるという問題があった。
【０００６】
また、従来装置では、入力回路１６，１８，２０の活性化とクロック発生回路１０の活性化を同時に行っている。出力回路を活性化する等のためにクロック発生回路１０を活性化させる必要がある場合、コマンド、アドレス、データの各入力信号を取り込まない場合にもクロック発生回路１０を活性化させる必要があり、このようなとき入力回路１６，１８，２０も活性化してしまうため、入力回路１６，１８，２０で不必要な電力が消費されるという問題があった。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、複数の入力回路での不必要な電力消費を防止して消費電力を低減する半導体集積回路装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、
外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、
外部からのチップセレクト信号に基づき前記内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で切り換えてイネーブルを指示する入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、
前記入力イネーブル信号のイネーブル指示に基づき、前記内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを有する。
【０００９】
このように、入力イネーブル信号のイネーブル指示に基づき、外部からの入力信号を内部クロックに同期して取り込むため、パワーダウン制御信号がパワーオンを指示する期間においても、入力イネーブル信号により入力回路を非活性化して電力消費を低減することができ、また、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込み、チップセレクト回路は、他方のエッジから一方のエッジの間で入力イネーブル信号を切り換えるため、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
【００１０】
請求項２に記載の発明は、請求項１記載の半導体集積回路装置において、
前記入力回路は、前記内部クロックと前記入力イネーブル信号とから前記入力イネーブル信号がイネーブルを指示するとき前記内部クロックを入力用内部クロックとして発生する入力用内部クロック発生部を有する。
【００１１】
このように、入力イネーブル信号がイネーブルを指示するとき内部クロックを入力用内部クロックとして発生することにより、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項３に記載の発明は、請求項１または２記載の半導体集積回路装置において、
前記入力回路は、前記入力イネーブル信号により活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００１２】
このように、外部からの入力信号を供給される非同期の入力インタフェース部は、入力イネーブル信号により活性化されるため、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項４に記載の発明は、請求項１記載の半導体集積回路装置において、
前記クロック発生回路は、所定の位相差を持つ第１，第２内部クロックを発生し、
前記入力回路は、前記第１，第２内部クロックそれぞれに同期して前記入力信号を取り込む第１，第２入力バッファを有し、
前記チップセレクト回路は、外部からのチップセレクト信号に基づき前記第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生する。
【００１３】
このように、所定の位相差を持つ第１，第２内部クロックを発生し、外部からのチップセレクト信号に基づき第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生し、第１，第２内部クロックそれぞれに同期して入力信号を取り込むため、外部クロック周波数に対し内部クロック周波数を低くすることができる。
【００１４】
請求項５に記載の発明は、請求項４記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１入力イネーブル信号のイネーブル指示に基づき前記第１内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記第２入力バッファは、前記第２入力イネーブル信号のイネーブル指示に基づき前記第２内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記チップセレクト回路は、前記第１内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第１入力イネーブル信号を切り換えてイネーブルを指示し、
前記チップセレクト回路は、前記第２内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第２入力イネーブル信号を切り換えてイネーブルを指示する。
【００１５】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
請求項６に記載の発明は、請求項５記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１内部クロックと前記第１入力イネーブル信号とから前記第１入力イネーブル信号がイネーブルを指示するとき前記第１内部クロックを第１入力用内部クロックとして発生し、
前記第２入力バッファは、前記第２内部クロックと前記第２入力イネーブル信号とから前記第２入力イネーブル信号がイネーブルを指示するとき前記第２内部クロックを第２入力用内部クロックとして発生する。
【００１６】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項７に記載の発明は、請求項５または６記載の半導体集積回路装置において、
前記第１，第２入力バッファそれぞれは、前記第１，第２入力イネーブル信号それぞれにより活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００１７】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項８に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを分周して前記所定の位相差を持つ第１，第２内部クロックを発生する分周器を有する。
【００１８】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項９に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部から供給される相補クロックを前記第１，第２内部クロックとして出力する。
【００１９】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項１０に記載の発明は、請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを１８０度シフトして前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００２０】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００２１】
【発明の実施の形態】
図５は本発明の半導体集積回路装置の第１実施例のブロック図を示す。この回路はシンクロナスＤＲＡＭの入力部を示している。同図中、外部端子３０，３２，３４よりクロックＣＬＫ、パワーダウン信号ＰＤ、チップセレクト／ＣＳの各信号がクロック発生回路３６，パワーダウン回路３８、チップセレクト回路４０それぞれに供給され、外部端子４２よりコマンド、アドレス、データ等のＮビットの信号が入力回路４４に供給される。
【００２２】
クロック発生回路３６は非同期型の入力バッファ５０とタイミング調整部５１とから構成されている。入力バッファ５０は、パワーダウン回路３８から供給されるパワーダウン制御信号がローレベルのとき非活性状態、ハイレベルのとき活性状態となる。タイミング調整部５１は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路である。このクロック発生回路３６で入力バッファ５０の動作時に外部クロックＣＬＫに基づいて生成された内部クロックＣＬＫが各回路に供給される。
【００２３】
パワーダウン回路３８は、同期型の入力バッファ５４と非同期型の入力バッファ５６とパワーダウン制御部５８及びインバータ６０で構成されている。外部端子３２よりのパワーダウン信号ＰＤがローレベルでパワーダウンを指示するときはパワーダウン制御部５８のハイレベル出力をインバータ６０で反転して供給されている消費電力の小さい非同期型の入力バッファ５６が活性状態とされており、消費電力の大きい同期型の入力バッファ５４はパワーダウン制御部５８のハイレベル出力（パワーダウン制御信号）によって非活性状態とされている。ここで、パワーダウン信号ＰＤがハイレベルとなってパワーオンを指示すると、入力バッファ５６の出力によってパワーダウン制御部５８出力がローレベルとなり、消費電力の小さい非同期型の入力バッファ５６が非活性状態となり、消費電力の大きい同期型の入力バッファ５４が活性状態となる。このパワーダウン制御部５８出力がパワーダウン制御信号として各回路に供給される。
【００２４】
チップセレクト回路４０は、非同期型の入力バッファ６２と入力回路制御部６４とで構成されている。チップセレクト／ＣＳを供給される入力バッファ６２はパワーダウン回路３８よりのパワーダウン制御信号を供給されており、入力回路制御部６４はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成し、入力回路４４に供給する。
【００２５】
入力回路４４はＮ個の同期型の入力バッファ４５から構成されている。これらの入力バッファ４５にはパワーダウン回路３８よりのパワーダウン制御信号と、チップセレクト回路４０よりの入力イネーブル信号が供給されており、パワーダウン制御信号のローレベル時、かつ、入力イネーブル信号のハイレベル時に活性状態となり、外部端子４２より供給される信号を後続の内部回路（図示せず）に供給する。
【００２６】
図６に本発明装置における読み出し動作時の信号タイミングチャートを示し、図７に書き込み動作時の信号タイミングチャートを示す。ここで、入力回路制御部６４は内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成しているため、入力回路４４が信号を取り込むタイミングの直前に所定の時間的余裕（１クロックサイクル以下でよい）をもって入力イネーブル信号をイネーブルにすることができ、入力回路４４が活性状態でいる期間を削減し、入力回路４４の消費電力を大幅に削減できる。
【００２７】
また、入力回路４４への内部クロックの供給／停止を頻繁に行った場合にも、入力回路４４に欠けた波形の内部クロックが供給されるのを防止する。入力回路４４にインタフェース用の非同期回路部がある場合は、この非同期回路部にも入力イネーブル信号を供給して活性化制御を行い、不要な電力消費を削減する。
図８は本発明の半導体集積回路装置の第２実施例のブロック図を示す。この回路はシンクロナスＤＲＡＭの入力部を示している。この実施例は外部クロック周波数に対し内部クロック周波数を１／２に低くする場合の実施例である。デバイス内部の動作周波数を低く抑えたままで外部のデータ転送レートを上げることができる。同図中、図５と同一部分には同一符号を付す。図８において、外部端子３０，３２，３４よりクロックＣＬＫ、パワーダウン信号ＰＤ、チップセレクト／ＣＳの各信号がクロック発生回路３６，パワーダウン回路３８、チップセレクト回路４０それぞれに供給され、外部端子４２よりコマンド、アドレス、データ等のＮビットの信号が入力回路４４に供給される。
【００２８】
クロック発生回路３６は非同期型の入力バッファ５０と分周器５２とタイミング調整部５３とから構成されている。入力バッファ５０は、パワーダウン回路３８から供給されるパワーダウン制御信号がローレベルのとき非活性状態、ハイレベルのとき活性状態となる。分周器５２は外部クロックを１／２分周し、１８０度位相のずれたクロックを生成する。タイミング調整部５３は、例えばＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路であり、１８０度位相のずれた内部クロックＣＬＫ−０，ＣＬＫ−１８０（第１，第２内部クロック）を出力する。このクロック発生回路３６で入力バッファ５０の動作時に外部クロックＣＬＫに基づいて生成された内部クロックＣＬＫ−０，ＣＬＫ−１８０が各回路に供給される。
【００２９】
パワーダウン回路３８は、同期型の入力バッファ５４，５５と非同期型の入力バッファ５６とパワーダウン制御部５９及びインバータ６０で構成されている。同期型の入力バッファ５４には内部クロックＣＬＫ−０が供給され、同期型の入力バッファ５５には内部クロックＣＬＫ−１８０が供給されている。外部端子３２よりのパワーダウン信号ＰＤがローレベルでパワーダウンを指示するときはパワーダウン制御部５９のハイレベル出力をインバータ６０で反転して供給されている消費電力の小さい非同期型の入力バッファ５６が活性状態とされており、消費電力の大きい同期型の入力バッファ５４，５５はパワーダウン制御部５９のハイレベル出力（パワーダウン制御信号）によって非活性状態とされている。ここで、パワーダウン信号ＰＤがハイレベルとなってパワーオンを指示すると、入力バッファ５６の出力によってパワーダウン制御部５８出力がローレベルとなり、消費電力の小さい非同期型の入力バッファ５６が非活性状態となり、消費電力の大きい同期型の入力バッファ５４，５５が活性状態となる。このパワーダウン制御部５９出力がパワーダウン制御信号として各回路に供給される。
【００３０】
チップセレクト回路４０は、非同期型の入力バッファ６２と内部クロックＣＬＫ−０が供給されている入力回路制御部６４と内部クロックＣＬＫ−１８０が供給されている入力回路制御部６５とで構成されている。チップセレクト／ＣＳを供給される入力バッファ６２はパワーダウン回路３８よりのパワーダウン制御信号を供給されており、入力回路制御部６４はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫ−０の立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル−０信号（第１入力イネーブル信号）を生成し、入力回路４４の入力バッファ４５に供給する。入力回路制御部６５はパワーオン時に入力バッファ６２よりのチップセレクト／ＣＳに従って、内部クロックＣＬＫ−１８０の立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号−１８０（第２入力イネーブル信号）を生成し、入力回路４４の入力バッファ４６に供給する。
【００３１】
入力回路４４は２・Ｎ個の非同期型の入力バッファ４５，４６から構成されている。入力バッファ４５にはパワーダウン制御信号と内部クロックＣＬＫ−０と入力イネーブル信号−０が供給され、入力バッファ４６にはパワーダウン制御信号と内部クロックＣＬＫ−１８０と入力イネーブル信号−１８０が供給され、これらの入力バッファ４５，４６はパワーダウン制御信号のローレベル時、かつ、入力イネーブル信号のハイレベル時に活性状態となり、外部端子４２より供給される信号を後続の内部回路（図示せず）に供給する。
【００３２】
図９に本発明装置における読み出し動作時の信号タイミングチャートを示し、図１０に書き込み動作時の信号タイミングチャートを示す。ここで、入力回路制御部６６は内部クロックＣＬＫの立ち下がりエッジと立ち上がりエッジとの間で切り換えてハイレベルでイネーブルを指示する入力イネーブル信号を生成しているため、入力回路４４が信号を取り込むタイミングの直前に所定の時間的余裕（１クロックサイクル以下でよい）をもって入力イネーブル信号をイネーブルにすることができ、入力回路４４が活性状態でいる期間を削減し、入力回路４４の消費電力を大幅に削減できる。
【００３３】
ここで、クロック発生回路３６は、外部端子３０に供給される図１１（Ａ）に示す外部クロック（高速クロック）の立ち上がりを分周する他に、図１１（Ｂ）に示す位相の１８０度ずれた相補クロックを外部から供給され、これを内部クロックＣＬＫ−０，ＣＬＫ−１８０として出力しても良く、また、図１１（Ｃ）に示す外部クロック（低速クロック）をシフトして内部クロックＣＬＫ−０，ＣＬＫ−１８０として出力しても良い。
【００３４】
次に、パワーダウン回路３８及びチップセレクト回路４０について、図１２のブロック図及び回路図と図１３の信号タイミングチャートを用いて説明する。図１２（Ａ）に示すパワーダウン制御部５９は、ＮＡＮＤ回路７０，７１とインバータ７２から構成され、ＮＡＮＤ回路７０には入力バッファ５４，５５それぞれの出力Ｎ１，Ｎ２とＮＡＮＤ回路７１出力（パワーダウン制御信号）が供給され、ＮＡＮＤ回路７１には入力バッファ５６の出力Ｎ３をインバータ７２で反転した信号とＮＡＮＤ回路７Ｏの出力信号Ｎ４（パワーダウン制御信号の反転信号）が供給される。ＮＡＮＤ回路７Ｏ出力Ｎ４はパワーダウン制御信号の反転信号であるため、インバータ６０は使用されない。
【００３５】
図１３に示すように、パワーダウン信号ＰＤがハイレベルのときは入力バッファ５４，５５が活性化されており、パワーダウン信号ＰＤが立ち下がると内部クロックＣＬＫ−０に同期して信号Ｎ１が立ち下がり、パワーダウン制御信号ＰＤ１がローレベルとなる。このパワーダウンの指示により、入力バッファ５４，５５が非活性となり、入力バッファ５６が活性化され、クロック発生回路３６の入力バッファ５０も非活性となる。
【００３６】
この後、パワーダウン信号ＰＤが立ち上がると信号Ｎ３が立ち上がり、パワーダウン制御信号ＰＤ１がハイレベルとなる。このパワーオンの指示により、クロック発生回路３６の入力バッファ５０及び入力バッファ５４，５５が活性化され、内部クロックＣＬＫ−０，ＣＬＫ−１８０に同期して信号Ｎ１，Ｎ２が立ち上がる。
【００３７】
チップセレクト回路４０の入力回路制御部６４，６５は、図１２（Ｂ）に示すように、内部クロックＣＬＫ−０，ＣＬＫ１８０がローレベル時にチップセレクト／ＣＳを通過させるインバータ７４を持つトランスミッションゲート７５と、トランスミッションゲート７５を通過して供給される信号をラッチするインバータ７６，７７のラッチループと、ラッチされた信号を出力するインバータ７８とから構成されている。これによって、チップセレクト／ＣＳを内部クロックＣＬＫ−０，ＣＬＫ１８０それぞれに同期して出力する。
【００３８】
図１４は、入力回路４４の同期型の入力バッファ４５及び入力バッファ５４，５５の第１実施例の回路図を示す。同図中、ＮＡＮＤゲート８１とインバータ８２からなる入力用内部クロック発生器８０は内部クロックＣＬＫと入力イネーブル信号を供給され、入力イネーブル信号のハイレベル時に内部クロックＣＬＫを入力用内部クロックとして出力する。
【００３９】
インバータ８５，８６とＮＡＮＤゲート８７は入力用内部クロックの立ち上がりエッジからパルス拡張し、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６，Ｎ９をオンする時間を作っている。ＰチャネルＭＯＳトランジスタＰ１．Ｐ２とＮチャネルＭＯＳトランジスタＮ１〜Ｎ６で構成される差動回路は、上記ＮＡＮＤゲート８７出力パルスのハイレベル時に入力信号Ａｉｎを基準電圧Ｖｒｅｆと比較して差動出力する。ＰチャネルＭＯＳトランジスタＰ３．Ｐ４とＮチャネルＭＯＳトランジスタＮ７〜Ｎ９で構成される２つのインバータによるラッチループは上記差動回路出力をラッチして、ＰチャネルＭＯＳトランジスタＰ５．Ｐ６とＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１とインバータ８８，８９で構成されたトライステート出力部に供給され、信号線９０，９１より信号Ａ，反転信号／Ａが出力される。信号線９０，９１間にはインバータ９２，９３のラッチループが接続されている。
【００４０】
図１５（Ａ）は、入力回路４４の同期型の入力バッファ４５及び入力バッファ５４，５５が入力インタフェース部を持つ構成の第２実施例の回路図を示す。入力インタフェース部は動作周波数を高くするために、外部から供給する入力信号の振幅を狭くする場合に必要となり、図１４と同一部分には同一符号を付す。図１５（Ａ）において、入力インタフェース部９５は、差動回路を構成するＮチャネルＭＯＳトランジスタＮ２０，２１に電源を供給するカレントミラー構成のＰチャネルＭＯＳトランジスタＰ２０，２１に活性化状態で直流電流が流れるため、入力インタフェース部９５を非活性にする場合には入力イネーブル信号をＰチャネルＭＯＳトランジスタＰ２２，２３とＮチャネルＭＯＳトランジスタＮ２２に供給してこの回路の電源を遮断している。入力インタフェース部９５は、入力イネーブル信号がハイレベル時に入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をインバータ９６を通して、同期部９７のＭＯＳトランジスタＮ１のゲートに供給すると共に、同期部９７内のインバータ９８で反転してＭＯＳトランジスタＮ４のゲートに供給する。
【００４１】
ＮＡＮＤゲート８１とインバータ８２からなる入力用内部クロック発生器８０は内部クロックＣＬＫと入力イネーブル信号を供給され、入力イネーブル信号のハイレベル時に内部クロックＣＬＫを入力用内部クロックとして出力する。
インバータ８５，８６とＮＡＮＤゲート８７は入力用内部クロックの立ち上がりエッジからパルス拡張し、ＮチャネルＭＯＳトランジスタＮ３，Ｎ６，Ｎ９をオンする時間を作っている。ＰチャネルＭＯＳトランジスタＰ１．Ｐ２とＮチャネルＭＯＳトランジスタＮ１〜Ｎ６で構成される差動回路は、上記ＮＡＮＤゲート８７出力パルスのハイレベル時に入力信号を反転入力信号と比較して差動出力する。ＰチャネルＭＯＳトランジスタＰ３．Ｐ４とＮチャネルＭＯＳトランジスタＮ７〜Ｎ９で構成される２つのインバータによるラッチループは上記差動回路出力をラッチして、ＰチャネルＭＯＳトランジスタＰ５．Ｐ６とＮチャネルＭＯＳトランジスタＮ１０，Ｎ１１とインバータ８８，８９で構成されたトライステート出力部に供給され、信号線９０，９１より信号Ａ，反転信号／Ａが出力される。信号線９０，９１間にはインバータ９２，９３のラッチループが接続されている。
【００４２】
上記の図１４，図１５（Ａ）は図５の構成の場合の実施例であるが、図８の実施例の場合の入力インタフェース部を持つ構成の入力バッファ４５，４６，５４，５５の一実施例のブロック図を図１５（Ｂ）に示す。図１５（Ｂ）において、入力インタフェース部９５には、入力イネーブル信号−０，−１８０がＮＯＡゲート１００及びインバータ１０２を通してイネーブル信号として供給される。この入力インタフェース部９５でイネーブル信号のハイレベル時に入力信号が取り込まれて同期部９７，９９に供給される。同期部９７，９９は同一構成であり、同期部９７にはイネーブル信号−０と内部クロックＣＬＫ−０が供給され、同期部９９にはイネーブル信号−１８０と内部クロックＣＬＫ−１８０が供給されており、その動作は図１５（Ａ）と同一である。そして、同期部９７より内部クロックＣＬＫ−０に同期した入力信号Ａが出力され、同期部９９より内部クロックＣＬＫ−１８０に同期した反転入力信号／Ａが出力される。
【００４３】
次に、非同期型の入力バッファ５０，５６，６２の一実施例のブロック図を図１６（Ａ），（Ｂ）に示す。図１６（Ａ）は非活性時の出力がローレベルになるタイプ、図１６（Ｂ）は非活性時の出力がハイレベルになるタイプである。
図１６（Ａ）において、入力インタフェース部９５は、差動回路を構成するＮチャネルＭＯＳトランジスタＮ３０，３１に電源を供給するカレントミラー構成のＰチャネルＭＯＳトランジスタＰ３０，３１に活性化状態で直流電流が流れるため、入力インタフェース部９５を非活性にする場合には活性化信号（入力バッファ５０，６２の場合はパワーダウン制御信号、入力バッファ５６の場合は反転パワーダウン制御信号）をＰチャネルＭＯＳトランジスタＰ３２，３３とＮチャネルＭＯＳトランジスタＮ３２に供給してこの回路の電源を遮断している。入力インタフェース部９５は、入力イネーブル信号がハイレベル時に入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をＭＯＳトランジスタＮ３０のソースから取り出し、インバータ１１０を通して出力する。
【００４４】
図１６（Ｂ）においては、入力信号Ａｉｎを差動回路で基準電圧Ｖｒｅｆと比較し、比較結果をＭＯＳトランジスタＮ３０のソースから取り出してＮＡＮＤゲート１１２に供給し、ここで活性化信号とＮＡＮＤ演算した結果を出力する。
図１７は本発明の半導体集積回路装置の第３実施例のブロック図を示す。図１７において、図８と同一部分には同一符号を付す。この第３実施例において、第２実施例と異なる部分は、入力回路４４の非同期型の入力バッファ４５，４６に内蔵していた入力用内部クロック発生器８０を取り出して、入力バッファ４５，４６とは別に入力用内部クロック発生器１２０を設けた点である。
【００４５】
図１７において、入力用内部クロック発生器１２０は、ＡＮＤゲート１２２，１２４から構成されている。ＡＮＤゲート１２２は、内部クロックＣＬＫ−０と入力イネーブル信号−０を供給され、入力イネーブル信号−０のハイレベル時に内部クロックＣＬＫ−０を入力用内部クロックとして入力バッファ４５に供給する。ＡＮＤゲート１２４は、内部クロックＣＬＫ−１８０と入力イネーブル信号−１８０を供給され、入力イネーブル信号−１８０のハイレベル時に内部クロックＣＬＫ−１８０を入力用内部クロックとして入力バッファ４６に供給する。この実施例では入力信号のビット数分の入力バッファ４５，４６それぞれに、入力用内部クロック発生器８０を設ける必要がないため、回路規模を小さくすることができる。
【００４６】
以上の説明では、本発明の半導体集積回路装置をＳＤＲＡＭとして説明したが、本発明はＳＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路装置であれば、どのようなものにも適用可能である。
【００４７】
【発明の効果】
上述の如く、請求項１に記載の発明は、外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、
外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、
外部からのチップセレクト信号に基づき前記内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で切り換えてイネーブルを指示する入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、
前記入力イネーブル信号のイネーブル指示に基づき、前記内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを有する。
【００４８】
このように、入力イネーブル信号のイネーブル指示に基づき、外部からの入力信号を内部クロックに同期して取り込むため、パワーダウン制御信号がパワーオンを指示する期間においても、入力イネーブル信号により入力回路を非活性化して電力消費を低減することができ、また、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込み、チップセレクト回路は、他方のエッジから一方のエッジの間で入力イネーブル信号を切り換えるため、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
【００４９】
請求項２に記載の発明では、入力回路は、前記内部クロックと前記入力イネーブル信号とから前記入力イネーブル信号がイネーブルを指示するとき前記内部クロックを入力用内部クロックとして発生する入力用内部クロック発生部を有する。
【００５０】
このように、内部クロックと入力イネーブル信号とから入力イネーブル信号がイネーブルを指示するとき内部クロックを入力用内部クロックとして発生することにより、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項３に記載の発明では、入力回路は、前記入力イネーブル信号により活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００５１】
このように、外部からの入力信号を供給される非同期の入力インタフェース部は、入力イネーブル信号により活性化されるため、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項４に記載の発明では、クロック発生回路は、所定の位相差を持つ第１，第２内部クロックを発生し、
前記入力回路は、前記第１，第２内部クロックそれぞれに同期して前記入力信号を取り込む第１，第２入力バッファを有し、
前記チップセレクト回路は、外部からのチップセレクト信号に基づき前記第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生する。
【００５２】
このように、所定の位相差を持つ第１，第２内部クロックを発生し、外部からのチップセレクト信号に基づき第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生し、第１，第２内部クロックそれぞれに同期して入力信号を取り込むため、外部クロック周波数に対し内部クロック周波数を低くすることができる。
【００５３】
請求項５に記載の発明では、第１入力バッファは、前記第１入力イネーブル信号のイネーブル指示に基づき前記第１内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記第２入力バッファは、前記第２入力イネーブル信号のイネーブル指示に基づき前記第２内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記チップセレクト回路は、前記第１内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第１入力イネーブル信号を切り換えてイネーブルを指示し、
前記チップセレクト回路は、前記第２内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第２入力イネーブル信号を切り換えてイネーブルを指示する。
【００５４】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路が入力信号を取り込む直前に余裕をもって入力イネーブル信号を選択状態（活性化）とすることができる。
請求項６に記載の発明では、第１入力バッファは、前記第１内部クロックと前記第１入力イネーブル信号とから前記第１入力イネーブル信号がイネーブルを指示するとき前記第１内部クロックを第１入力用内部クロックとして発生し、
前記第２入力バッファは、前記第２内部クロックと前記第２入力イネーブル信号とから前記第２入力イネーブル信号がイネーブルを指示するとき前記第２内部クロックを第２入力用内部クロックとして発生する。
【００５５】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、入力回路は、内部クロックの一方のエッジに同期して入力信号を取り込むことができる。
請求項７に記載の発明では、第１，第２入力バッファそれぞれは、前記第１，第２入力イネーブル信号それぞれにより活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する。
【００５６】
このため、外部クロック周波数に対し内部クロック周波数を低くした場合に、非活性化時に入力インタフェース部での電力消費を低減することができる。
請求項８に記載の発明では、クロック発生回路は、外部クロックを分周して前記所定の位相差を持つ第１，第２内部クロックを発生する分周器を有する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００５７】
請求項９に記載の発明では、クロック発生回路は、外部から供給される相補クロックを前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
請求項１０に記載の発明は、クロック発生回路は、外部クロックを１８０度シフトして前記第１，第２内部クロックとして出力する。
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【００５８】
これにより、所定の位相差を持つ第１，第２内部クロックを発生することができる。
【図面の簡単な説明】
【図１】従来の半導体集積回路装置の一例のブロック図である。
【図２】従来の半導体集積回路装置の他の一例のブロック図である。
【図３】従来装置における読み出し動作時の信号タイミングチャートである。
【図４】従来装置における書き込み動作時の信号タイミングチャートである。
【図５】本発明の半導体集積回路装置の第１実施例のブロック図である。
【図６】本発明装置における読み出し動作時の信号タイミングチャートである。
【図７】本発明装置における書き込み動作時の信号タイミングチャートである。
【図８】本発明の半導体集積回路装置の第２実施例のブロック図である。
【図９】本発明装置における読み出し動作時の信号タイミングチャートである。
【図１０】本発明装置における書き込み動作時の信号タイミングチャートである。
【図１１】内部クロックの発生方法を説明するための信号波形図である。
【図１２】パワーダウン回路３８及びチップセレクト回路４０のブロック図である。
【図１３】図１２の動作を説明用の信号タイミングチャートである。
【図１４】同期型の入力バッファの第１実施例の回路図である。
【図１５】入力バッファの各実施例の回路図，ブロック図である。
【図１６】遅延制御回路の他の構成例を示すブロック図である。
【図１７】本発明の半導体集積回路装置の第３実施例のブロック図である。
【符号の説明】
３６ クロック発生回路
３８ パワーダウン回路
４０ チップセレクト回路
４４ 入力回路
４５，４６，５４ 同期型の入力バッファ
５１ タイミング調整部
５６，６２ 非同期型の入力バッファ
５８ パワーダウン制御部
６０ インバータ
６６ 入力回路制御部
Claims (10)
- 外部からのパワーダウンを指示する信号に基づきパワーダウン制御信号を発生するパワーダウン発生回路と、
外部クロックを取り込み内部クロックを発生し、前記パワーダウン制御信号に基づき非活性化されるクロック発生回路と、
外部からのチップセレクト信号に基づき前記内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で切り換えてイネーブルを指示する入力イネーブル信号を発生し、前記パワーダウン制御信号に基づき非活性化されるチップセレクト回路と、
前記入力イネーブル信号のイネーブル指示に基づき、前記内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して外部からの入力信号を前記内部クロックに同期して取り込む入力回路とを
有することを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記入力回路は、前記内部クロックと前記入力イネーブル信号とから前記入力イネーブル信号がイネーブルを指示するとき前記内部クロックを入力用内部クロックとして発生する入力用内部クロック発生部を有する
ことを特徴とする半導体集積回路装置。 - 請求項１または２記載の半導体集積回路装置において、
前記入力回路は、前記入力イネーブル信号により活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する
ことを特徴とする半導体集積回路装置。 - 請求項１記載の半導体集積回路装置において、
前記クロック発生回路は、所定の位相差を持つ第１，第２内部クロックを発生し、
前記入力回路は、前記第１，第２内部クロックそれぞれに同期して前記入力信号を取り込む第１，第２入力バッファを有し、
前記チップセレクト回路は、外部からのチップセレクト信号に基づき前記第１、第２入力バッファそれぞれを活性化する第１，第２入力イネーブル信号を発生する
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１入力イネーブル信号のイネーブル指示に基づき前記第１内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記第２入力バッファは、前記第２入力イネーブル信号のイネーブル指示に基づき前記第２内部クロックの立ち上がり及び立ち下がりのうち一方のエッジに同期して前記入力信号を取り込み、
前記チップセレクト回路は、前記第１内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第１入力イネーブル信号を切り換えてイネーブルを指示し、
前記チップセレクト回路は、前記第２内部クロックの立ち上がり及び立ち下がりのうち他方のエッジから一方のエッジの間で前記第２入力イネーブル信号を切り換えてイネーブルを指示する
ことを特徴とする半導体集積回路装置。 - 請求項５記載の半導体集積回路装置において、
前記第１入力バッファは、前記第１内部クロックと前記第１入力イネーブル信号とから前記第１入力イネーブル信号がイネーブルを指示するとき前記第１内部クロックを第１入力用内部クロックとして発生し、
前記第２入力バッファは、前記第２内部クロックと前記第２入力イネーブル信号とから前記第２入力イネーブル信号がイネーブルを指示するとき前記第２内部クロックを第２入力用内部クロックとして発生する
ことを特徴とする半導体集積回路装置。 - 請求項５または６記載の半導体集積回路装置において、
前記第１，第２入力バッファそれぞれは、前記第１，第２入力イネーブル信号それぞれにより活性化され、前記外部からの入力信号を供給される非同期の入力インタフェース部を有する
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを分周して前記所定の位相差を持つ第１，第２内部クロックを発生する分周器を有する
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部から供給される相補クロックを前記第１，第２内部クロックとして出力する
ことを特徴とする半導体集積回路装置。 - 請求項４記載の半導体集積回路装置において、
前記クロック発生回路は、外部クロックを１８０度シフトして前記第１，第２内部クロックとして出力する
ことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34055598A JP3549751B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体集積回路装置 |
| KR1019990053399A KR100593271B1 (ko) | 1998-11-30 | 1999-11-29 | 반도체 집적 회로 장치 |
| US09/449,642 US6594770B1 (en) | 1998-11-30 | 1999-11-30 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34055598A JP3549751B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000163967A JP2000163967A (ja) | 2000-06-16 |
| JP3549751B2 true JP3549751B2 (ja) | 2004-08-04 |
Family
ID=18338121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34055598A Expired - Fee Related JP3549751B2 (ja) | 1998-11-30 | 1998-11-30 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6594770B1 (ja) |
| JP (1) | JP3549751B2 (ja) |
| KR (1) | KR100593271B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7681062B2 (en) | 2005-10-27 | 2010-03-16 | Elpida Memory, Inc. | Synchronous type semiconductor device for high speed data processing |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4726334B2 (ja) * | 2001-06-13 | 2011-07-20 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7257182B1 (en) * | 2002-10-21 | 2007-08-14 | Bbn Technologies Corp. | Systems and methods for parasitic synchronization of radio networks |
| US7167401B2 (en) * | 2005-02-10 | 2007-01-23 | Micron Technology, Inc. | Low power chip select (CS) latency option |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US7472220B2 (en) | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US7386656B2 (en) | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| GB2444663B (en) | 2005-09-02 | 2011-12-07 | Metaram Inc | Methods and apparatus of stacking drams |
| KR100728562B1 (ko) | 2005-11-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 |
| KR100680975B1 (ko) * | 2006-01-13 | 2007-02-09 | 주식회사 하이닉스반도체 | 파워다운 모드 제어 회로 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| TW200828243A (en) * | 2006-12-29 | 2008-07-01 | Ind Tech Res Inst | Voltage driving circuit |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| JP4771432B2 (ja) * | 2007-09-25 | 2011-09-14 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE202010017690U1 (de) | 2009-06-09 | 2012-05-29 | Google, Inc. | Programmierung von Dimm-Abschlusswiderstandswerten |
| JP5441208B2 (ja) * | 2009-06-19 | 2014-03-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| KR101092999B1 (ko) * | 2010-07-30 | 2011-12-12 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 동작 방법 |
| KR101143488B1 (ko) * | 2010-11-17 | 2012-05-14 | 에스케이하이닉스 주식회사 | 내부 클럭 주파수 제어 회로 및 이를 이용하는 반도체 메모리 장치 |
| JP5418528B2 (ja) * | 2011-03-25 | 2014-02-19 | 富士通セミコンダクター株式会社 | 半導体メモリ |
| KR102656697B1 (ko) * | 2016-12-09 | 2024-04-12 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10559340B2 (en) | 2017-03-27 | 2020-02-11 | SK Hynix Inc. | Semiconductor device |
| KR20180109215A (ko) | 2017-03-27 | 2018-10-08 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR102312446B1 (ko) | 2017-09-19 | 2021-10-15 | 에스케이하이닉스 주식회사 | 반도체장치 |
| KR20210143078A (ko) | 2020-05-19 | 2021-11-26 | 에스케이하이닉스 주식회사 | 커맨드 입력을 제어하기 위한 전자장치 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4447895A (en) * | 1979-10-04 | 1984-05-08 | Tokyo Shibaura Denki Kabushiki Kaisha | Semiconductor memory device |
| JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| JP3319120B2 (ja) | 1994-02-17 | 2002-08-26 | 富士通株式会社 | 同期型半導体記憶装置 |
| JPH08329680A (ja) * | 1995-05-30 | 1996-12-13 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US5602798A (en) * | 1995-07-21 | 1997-02-11 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device operable in a snooze mode |
| JPH1116349A (ja) * | 1997-06-26 | 1999-01-22 | Mitsubishi Electric Corp | 同期型半導体記憶装置 |
| JP3790021B2 (ja) * | 1997-08-13 | 2006-06-28 | 株式会社東芝 | 半導体記憶装置 |
-
1998
- 1998-11-30 JP JP34055598A patent/JP3549751B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-29 KR KR1019990053399A patent/KR100593271B1/ko active IP Right Grant
- 1999-11-30 US US09/449,642 patent/US6594770B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7681062B2 (en) | 2005-10-27 | 2010-03-16 | Elpida Memory, Inc. | Synchronous type semiconductor device for high speed data processing |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100593271B1 (ko) | 2006-06-26 |
| JP2000163967A (ja) | 2000-06-16 |
| KR20000035757A (ko) | 2000-06-26 |
| US6594770B1 (en) | 2003-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3549751B2 (ja) | 半導体集積回路装置 | |
| JP3644827B2 (ja) | 外部負荷を考慮したｄｌｌ回路 | |
| JP5231045B2 (ja) | クロックスキューコントローラ及びそれを備える集積回路 | |
| US6266294B1 (en) | Integrated circuit device | |
| JP2005228458A (ja) | 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法 | |
| JP3488152B2 (ja) | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 | |
| US6538956B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
| JP4008622B2 (ja) | 同期式半導体メモリ装置の基準信号発生回路 | |
| JP2004362757A (ja) | レジスタ制御遅延固定ループ | |
| US6621316B1 (en) | Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line | |
| JP2000124796A (ja) | Ｄｌｌ回路を有する集積回路装置 | |
| KR20000065711A (ko) | 펄스발생기를 채용한 내부클럭신호 발생회로 | |
| KR20050041584A (ko) | 데이터 출력제어회로 | |
| KR101996003B1 (ko) | 클록 제어 장치 | |
| US6519188B2 (en) | Circuit and method for controlling buffers in semiconductor memory device | |
| US6049241A (en) | Clock skew circuit | |
| USRE46141E1 (en) | Semiconductor device and timing control method for the same | |
| US6346823B1 (en) | Pulse generator for providing pulse signal with constant pulse width | |
| KR100613058B1 (ko) | 지연 고정 루프 제어 회로 | |
| KR20010004957A (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| KR20100041200A (ko) | 클럭 버퍼 및 이를 이용하는 반도체 메모리 장치 | |
| KR100522428B1 (ko) | Ｄｌｌ 제어 장치 | |
| KR20010061377A (ko) | 자동 프리차지 제어장치 | |
| JP2009089391A (ja) | フリップフロップ及びこれを用いたデューティ比補正回路 | |
| US7471112B2 (en) | Differential amplifier circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040203 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040420 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040421 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120430 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |