JP2002074952A - 同期型半導体記憶装置及びその入力回路の制御方法 - Google Patents
同期型半導体記憶装置及びその入力回路の制御方法Info
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Abstract
(57)【要約】
【課題】デバイスのアクティブ時における各命令受け付
け状態での書き込みデータ入力回路消費電流の削減を、
コマンド体系の変更や端子増加なしに可能にする同期型
半導体記憶装置を提供すること。 【解決手段】ＳＤＲＡＭは、クロック信号ＣＬＫを受け
るクロックバッファ２１と、マスク制御信号ＤＱＭを入
力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入
力データＤＱを入力する入力バッファ３３とを含む。入
力バッファ３１の出力信号ＤＱＭ１をクロックバッファ
２１からの内部クロック信号ＣＬＫ１にてラッチするＳ
ＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２から
の同期マスク制御信号ＤＱＭＳと、バンクアクティブ認
識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力
し、アクティブ状態において同期マスク制御信号ＤＱＭ
Ｓにによって活性化／非活性化する。
け状態での書き込みデータ入力回路消費電流の削減を、
コマンド体系の変更や端子増加なしに可能にする同期型
半導体記憶装置を提供すること。 【解決手段】ＳＤＲＡＭは、クロック信号ＣＬＫを受け
るクロックバッファ２１と、マスク制御信号ＤＱＭを入
力する入力バッファ３１と、ＤＲＡＭコアへ書き込む入
力データＤＱを入力する入力バッファ３３とを含む。入
力バッファ３１の出力信号ＤＱＭ１をクロックバッファ
２１からの内部クロック信号ＣＬＫ１にてラッチするＳ
ＦＦ３２を備え、入力バッファ３３は、ＳＦＦ３２から
の同期マスク制御信号ＤＱＭＳと、バンクアクティブ認
識信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力
し、アクティブ状態において同期マスク制御信号ＤＱＭ
Ｓにによって活性化／非活性化する。
Description
【０００１】
【発明の属する技術分野】本発明は同期型半導体記憶装
置及びその入力回路の制御方法に係り、詳しくは同期型
半導体記憶装置の低消費電力化に関するものである。
置及びその入力回路の制御方法に係り、詳しくは同期型
半導体記憶装置の低消費電力化に関するものである。
【０００２】シンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の
半導体記憶装置は、プロセッサの高速処理などからデー
タ入力端子の数が３２ビットや６４ビット構成のものと
なってきている。ＳＤＲＡＭでは、プロセッサとＲＡＭ
間でデータの受け渡しを行うために、先ずプロセッサか
らＳＤＲＡＭへ対象デバイスをアクティブにするアクテ
ィブコマンドを同期信号（ＣＬＫ）を基準として与え
る。デバイスをアクティブにした後、プロセッサは数サ
イクル後にリードやライトなどのコマンドを与える。こ
れにより、プロセッサとＳＤＲＡＭ間でデータの受け渡
しを行う。
半導体記憶装置は、プロセッサの高速処理などからデー
タ入力端子の数が３２ビットや６４ビット構成のものと
なってきている。ＳＤＲＡＭでは、プロセッサとＲＡＭ
間でデータの受け渡しを行うために、先ずプロセッサか
らＳＤＲＡＭへ対象デバイスをアクティブにするアクテ
ィブコマンドを同期信号（ＣＬＫ）を基準として与え
る。デバイスをアクティブにした後、プロセッサは数サ
イクル後にリードやライトなどのコマンドを与える。こ
れにより、プロセッサとＳＤＲＡＭ間でデータの受け渡
しを行う。
【０００３】プロセッサからＳＤＲＡＭへの書き込み動
作に関して、書き込み命令（ライトコマンド）と書き込
みデータ（Ｄａｔａ−Ｉｎ；ＤＩＮ）を同期信号（ＣＬ
Ｋ）に対してレイテンシを無くした（latency=0 ）書き
込み仕様がある。デバイスの高速化に伴い、ライトコマ
ンドが入力されてから、ＳＤＲＡＭが書き込みデータの
受付（入力回路の活性化）を開始したのでは間に合わな
いような場合もある。そのような場合の対策として、ラ
イトコマンドを受け入れられる可能性のあるデバイス状
態では、同時に書き込みデータも受け入れ可能な状態に
しておく必要がある。
作に関して、書き込み命令（ライトコマンド）と書き込
みデータ（Ｄａｔａ−Ｉｎ；ＤＩＮ）を同期信号（ＣＬ
Ｋ）に対してレイテンシを無くした（latency=0 ）書き
込み仕様がある。デバイスの高速化に伴い、ライトコマ
ンドが入力されてから、ＳＤＲＡＭが書き込みデータの
受付（入力回路の活性化）を開始したのでは間に合わな
いような場合もある。そのような場合の対策として、ラ
イトコマンドを受け入れられる可能性のあるデバイス状
態では、同時に書き込みデータも受け入れ可能な状態に
しておく必要がある。
【０００４】しかし、ライトコマンドを受け入れられる
可能性のデバイス状態では、同時に読み出し命令（リー
ドコマンド）やその他の命令（コマンド）も受け入れら
れるデバイス状態となっている。そのような仕様では、
それら各コマンド全てに対して受付可能な状態であるに
も関わらず、コマンドの一つであるライトコマンドの受
け付けのために、書き込みに必要な書き込みデータを入
力する複数のデータ入力回路をイネーブルにしておく必
要がある。このため、各コマンド受け付け状態では、デ
ータ入力回路において、実際に書き込みがほとんど行わ
れない使用状況でも電流が流れ、消費電流が発生してい
る。
可能性のデバイス状態では、同時に読み出し命令（リー
ドコマンド）やその他の命令（コマンド）も受け入れら
れるデバイス状態となっている。そのような仕様では、
それら各コマンド全てに対して受付可能な状態であるに
も関わらず、コマンドの一つであるライトコマンドの受
け付けのために、書き込みに必要な書き込みデータを入
力する複数のデータ入力回路をイネーブルにしておく必
要がある。このため、各コマンド受け付け状態では、デ
ータ入力回路において、実際に書き込みがほとんど行わ
れない使用状況でも電流が流れ、消費電流が発生してい
る。
【０００５】
【従来の技術】図７は、ＳＤＲＡＭの状態遷移図を示
す。複数バンクを持つＳＤＲＡＭでは、バンクアクティ
ブの状態では、他バンクアクティブ、プリチャージ、バ
ンクアクティブサスペンド、読み出し書き込みなどの状
態へ遷移することができる。ここで、バンクとは、並列
にアクセスできるメモリ構成であり、例えば２バンク構
成のＳＤＲＡＭの回路構成は、汎用ＤＲＡＭでのＲＡＳ
（行アドレス・ストローブ）系回路、つまり、行アドレ
ス入力系を２系統持っており、Ａバンク、Ｂバンクのア
クティブコマンドを独立に入力することができる。尚、
図７は、１つのバンクにおける状態遷移を示し、実線で
示す矢印はコマンド入力（Manual Input）による遷移、
２点鎖線で示す矢印は自動遷移（Automatic Sequence）
を示す。
す。複数バンクを持つＳＤＲＡＭでは、バンクアクティ
ブの状態では、他バンクアクティブ、プリチャージ、バ
ンクアクティブサスペンド、読み出し書き込みなどの状
態へ遷移することができる。ここで、バンクとは、並列
にアクセスできるメモリ構成であり、例えば２バンク構
成のＳＤＲＡＭの回路構成は、汎用ＤＲＡＭでのＲＡＳ
（行アドレス・ストローブ）系回路、つまり、行アドレ
ス入力系を２系統持っており、Ａバンク、Ｂバンクのア
クティブコマンドを独立に入力することができる。尚、
図７は、１つのバンクにおける状態遷移を示し、実線で
示す矢印はコマンド入力（Manual Input）による遷移、
２点鎖線で示す矢印は自動遷移（Automatic Sequence）
を示す。
【０００６】ＳＤＲＡＭは、バンクアクティブ状態か
ら、バンクアクティブサスペンド、他バンクアクティ
ブ、プリチャージ、書き込み状態、読み出しの状態のそ
れぞれに１サイクルで遷移する。
ら、バンクアクティブサスペンド、他バンクアクティ
ブ、プリチャージ、書き込み状態、読み出しの状態のそ
れぞれに１サイクルで遷移する。
【０００７】これらへの状態遷移のために、コマンド、
アドレス信号が入力される端子に接続された入力回路を
イネーブルにしている。更に、書き込み状態（ＷＲＩＴ
Ｅ）へ遷移するために、複数のデータ入力端子にそれぞ
れ接続された複数のデータ入力回路をイネーブルにして
いる。
アドレス信号が入力される端子に接続された入力回路を
イネーブルにしている。更に、書き込み状態（ＷＲＩＴ
Ｅ）へ遷移するために、複数のデータ入力端子にそれぞ
れ接続された複数のデータ入力回路をイネーブルにして
いる。
【０００８】図８は、第１従来例のＳＤＲＡＭのブロッ
ク図を示す。このＳＤＲＡＭは、クロックバッファ１、
フリップフロップ（ＳＦＦ）２、入力バッファ３、書き
込み・読み出し制御回路部（以下、単に制御回路部とい
う）４、入力バッファ５及び出力バッファ６を含む。
ク図を示す。このＳＤＲＡＭは、クロックバッファ１、
フリップフロップ（ＳＦＦ）２、入力バッファ３、書き
込み・読み出し制御回路部（以下、単に制御回路部とい
う）４、入力バッファ５及び出力バッファ６を含む。
【０００９】クロックバッファ１は、入力したクロック
信号ＣＬＫを増幅した内部クロック信号ＣＬＫ１をＳＦ
Ｆ２に出力する。入力バッファ３は、マスク制御信号Ｄ
ＱＭを増幅して生成した内部マスク制御信号ＤＱＭ１を
ＳＦＦ２に出力するＳＦＦ２は、内部クロック信号ＣＬ
Ｋ１に同期してラッチした内部マスク制御信号ＤＱＭ１
を同期マスク制御信号ＤＱＭＳとして制御回路部４に出
力する。
信号ＣＬＫを増幅した内部クロック信号ＣＬＫ１をＳＦ
Ｆ２に出力する。入力バッファ３は、マスク制御信号Ｄ
ＱＭを増幅して生成した内部マスク制御信号ＤＱＭ１を
ＳＦＦ２に出力するＳＦＦ２は、内部クロック信号ＣＬ
Ｋ１に同期してラッチした内部マスク制御信号ＤＱＭ１
を同期マスク制御信号ＤＱＭＳとして制御回路部４に出
力する。
【００１０】入力バッファ５は、入力データＤＱ及びバ
ンクアクティブ認識信号ＢＡＣＴが入力される。入力バ
ッファ５は、図９に示すようにアンド回路からなり、ア
クティブな認識信号ＢＡＣＴに応答して、入力データＤ
Ｑを増幅した書き込みデータＤｉｎを制御回路部４に出
力する。
ンクアクティブ認識信号ＢＡＣＴが入力される。入力バ
ッファ５は、図９に示すようにアンド回路からなり、ア
クティブな認識信号ＢＡＣＴに応答して、入力データＤ
Ｑを増幅した書き込みデータＤｉｎを制御回路部４に出
力する。
【００１１】制御回路部４は、図示しないバンクから読
み出された読み出しデータＤｏｕｔを出力バッファ６に
出力し、出力バッファ６は読み出しデータＤｏｕｔを増
幅した出力データＤＱを出力する。
み出された読み出しデータＤｏｕｔを出力バッファ６に
出力し、出力バッファ６は読み出しデータＤｏｕｔを増
幅した出力データＤＱを出力する。
【００１２】従って、上記のＳＤＲＡＭでは、認識信号
ＢＡＣＴがインアクティブ、即ちアイドル状態や各種リ
フレッシュ、パワーダウン状態では入力バッファ５がデ
ィセーブルされて消費電流が減るが、それ以外の状態で
は消費電流が減らない。
ＢＡＣＴがインアクティブ、即ちアイドル状態や各種リ
フレッシュ、パワーダウン状態では入力バッファ５がデ
ィセーブルされて消費電流が減るが、それ以外の状態で
は消費電流が減らない。
【００１３】図１０は、同期型ＤＲＡＭの消費電力を低
減するためのパワーカット回路の回路図である。パワー
カット回路は、同期型ＤＲＡＭの内部に設けられてお
り、内部回路（図示せず）で作成された制御信号が供給
される。制御信号において、ＡＲＡＥはＡバンクＲＡＳ
系イネーブル信号を示し、ＢＲＡＥはＢバンクＲＡＳ系
イネーブル信号を示し、アクティブ状態でハイ・レベル
となる。ＲＥＡＤＢは読み出し動作時、リード・コマン
ドが入力されてからバースト長のクロック・サイクル
分、ロウ・レベルとなるリード中信号である。ＯＥＭＳ
Ｋは読み出し動作時、内部の出力イネーブル信号をマス
ク（使用禁止）する出力イネーブル・マスク信号で、デ
ータ・マスク信号ＤＱＭにより出力をハイインピーダン
スにし、その時はハイ・レベルである。
減するためのパワーカット回路の回路図である。パワー
カット回路は、同期型ＤＲＡＭの内部に設けられてお
り、内部回路（図示せず）で作成された制御信号が供給
される。制御信号において、ＡＲＡＥはＡバンクＲＡＳ
系イネーブル信号を示し、ＢＲＡＥはＢバンクＲＡＳ系
イネーブル信号を示し、アクティブ状態でハイ・レベル
となる。ＲＥＡＤＢは読み出し動作時、リード・コマン
ドが入力されてからバースト長のクロック・サイクル
分、ロウ・レベルとなるリード中信号である。ＯＥＭＳ
Ｋは読み出し動作時、内部の出力イネーブル信号をマス
ク（使用禁止）する出力イネーブル・マスク信号で、デ
ータ・マスク信号ＤＱＭにより出力をハイインピーダン
スにし、その時はハイ・レベルである。
【００１４】ＰＷＤＮＢはクロック・イネーブル信号Ｃ
ＫＥによりパワーダウンモードに入る時のパワーダウン
信号、ＰＷＤＮＢ２は入力初段回路用パワーダウン信号
で、パワーダウン時ロウ・レベルになる。
ＫＥによりパワーダウンモードに入る時のパワーダウン
信号、ＰＷＤＮＢ２は入力初段回路用パワーダウン信号
で、パワーダウン時ロウ・レベルになる。
【００１５】パワーカット回路は、第１のオア回路１１
と、第２のオア回路１２と、ナンド回路１３と、インバ
ータ回路１４とから構成されている。第１のオア回路１
１には、ＡバンクＲＡＳ系イネーブル信号ＡＲＡＥとＢ
バンクＲＡＳ系イネーブル信号ＢＲＡＥとが供給され
る。第２のオア回路１２には、リード中信号ＲＥＡＤＢ
と出力イネーブル・マスク信号ＯＥＭＳＫとが供給され
る。ナンド回路１３には第１のオア回路１１の出力信号
と第２のオア回路１２の出力信号とパワーダウン信号Ｐ
ＷＤＮＢとが供給される。インバータ回路１４はナンド
回路１３の出力信号を反転して、入力初段回路用パワー
ダウン信号ＰＷＤＮＢ２を入力初段回路に供給する。
と、第２のオア回路１２と、ナンド回路１３と、インバ
ータ回路１４とから構成されている。第１のオア回路１
１には、ＡバンクＲＡＳ系イネーブル信号ＡＲＡＥとＢ
バンクＲＡＳ系イネーブル信号ＢＲＡＥとが供給され
る。第２のオア回路１２には、リード中信号ＲＥＡＤＢ
と出力イネーブル・マスク信号ＯＥＭＳＫとが供給され
る。ナンド回路１３には第１のオア回路１１の出力信号
と第２のオア回路１２の出力信号とパワーダウン信号Ｐ
ＷＤＮＢとが供給される。インバータ回路１４はナンド
回路１３の出力信号を反転して、入力初段回路用パワー
ダウン信号ＰＷＤＮＢ２を入力初段回路に供給する。
【００１６】図１１を参照して、パワーカット回路の動
作について説明する。Ｔ１サイクルでＡバンク・アクテ
ィブ・コマンドが入力されると、ＡバンクＲＡＳ系イネ
ーブル信号ＡＲＡＥがハイ・レベルになる。次に、Ｔ２
サイクルでＡバンク・リード・コマンドが入力される
と、リード中信号ＲＥＡＤＢはロウ・レベルとなり、出
力イネーブル・マスク信号ＯＥＭＳＫは通常ロウ・レベ
ルのため、入力初段回路用パワーダウン信号ＰＷＤＮＢ
２はロウ・レベルとなり、入力初段回路は読み出し動作
期間中パワーカットされる。
作について説明する。Ｔ１サイクルでＡバンク・アクテ
ィブ・コマンドが入力されると、ＡバンクＲＡＳ系イネ
ーブル信号ＡＲＡＥがハイ・レベルになる。次に、Ｔ２
サイクルでＡバンク・リード・コマンドが入力される
と、リード中信号ＲＥＡＤＢはロウ・レベルとなり、出
力イネーブル・マスク信号ＯＥＭＳＫは通常ロウ・レベ
ルのため、入力初段回路用パワーダウン信号ＰＷＤＮＢ
２はロウ・レベルとなり、入力初段回路は読み出し動作
期間中パワーカットされる。
【００１７】読み出し期間中にデータ・マスク信号ＤＱ
Ｍがハイ・レベルの時点から発生される出力イネーブル
・マスク信号ＯＥＭＳＫがハイ・レベルになると、Ｉ／
Ｏ入力初段回路用パワーダウン信号ＰＷＤＮＢ２をハイ
・レベルにし、入力初段回路をパワーオンする論理とし
ている。従って、Ｔ５サイクルで入力初段回路のイネー
ブルを再開し、Ｔ６サイクル開始までに入力初段回路は
活性化される。Ｔ７のライトコマンド時に同時に入力さ
れる書き込みデータの取り込みを行う。
Ｍがハイ・レベルの時点から発生される出力イネーブル
・マスク信号ＯＥＭＳＫがハイ・レベルになると、Ｉ／
Ｏ入力初段回路用パワーダウン信号ＰＷＤＮＢ２をハイ
・レベルにし、入力初段回路をパワーオンする論理とし
ている。従って、Ｔ５サイクルで入力初段回路のイネー
ブルを再開し、Ｔ６サイクル開始までに入力初段回路は
活性化される。Ｔ７のライトコマンド時に同時に入力さ
れる書き込みデータの取り込みを行う。
【００１８】尚、Ｔ７サイクルでＡバンク・ライト・コ
マンドを入力するのは、リード／ライトデータがチップ
の外でバスファイトする（出力信号Ｑ３と入力信号Ｄ１
とがぶつかる）のを防ぐためである。
マンドを入力するのは、リード／ライトデータがチップ
の外でバスファイトする（出力信号Ｑ３と入力信号Ｄ１
とがぶつかる）のを防ぐためである。
【００１９】
【発明が解決しようとする課題】ところで、ＳＤＲＡＭ
は、全体動作に対してアイドル状態もしくは各種リフレ
ッシュ、パワーダウンやバンクアクティブ状態のデュー
ティ（動作時間）が多く、実際にリードやライト動作を
行うリードコマンドやライトコマンドが入力された状態
のデューティ（動作時間）は少ない。よって、上記従来
例の回路では、リード状態での複数のデータ入力回路に
おける消費電流は低減されるが、それはＳＤＲＡＭ全体
の消費電流の極僅かな分であり、システム全体の十分な
消費電流低減を図ることができないという問題がある。
は、全体動作に対してアイドル状態もしくは各種リフレ
ッシュ、パワーダウンやバンクアクティブ状態のデュー
ティ（動作時間）が多く、実際にリードやライト動作を
行うリードコマンドやライトコマンドが入力された状態
のデューティ（動作時間）は少ない。よって、上記従来
例の回路では、リード状態での複数のデータ入力回路に
おける消費電流は低減されるが、それはＳＤＲＡＭ全体
の消費電流の極僅かな分であり、システム全体の十分な
消費電流低減を図ることができないという問題がある。
【００２０】ＳＤＲＡＭがアイドル状態、各種リフレッ
シュ状態又はパワーダウン状態にある場合、これらはラ
イト状態から２つ以上離れているためデータ入力回路の
パワーダウンが可能である。これは、バンクアクティブ
状態に遷移するときにデータ入力回路を活性化すれば、
ライトコマンドに対応して１サイクルで動作することが
できるからである。
シュ状態又はパワーダウン状態にある場合、これらはラ
イト状態から２つ以上離れているためデータ入力回路の
パワーダウンが可能である。これは、バンクアクティブ
状態に遷移するときにデータ入力回路を活性化すれば、
ライトコマンドに対応して１サイクルで動作することが
できるからである。
【００２１】しかし、ＳＤＲＡＭの動作時間のうち、多
くの比率を占める（バンク）アクティブ状態は、それが
難しい。バンクアクティブ状態において、プリチャージ
状態までの過程で書き込みを行わないことが判っていれ
ば、何らかの手段でデータ入力回路をディセーブルする
ことができる。これにより、その他の状態遷移を受け付
けにしたまま、バンクアクティブ状態におけるデータ入
力回路の消費電力を削減することが可能となる。
くの比率を占める（バンク）アクティブ状態は、それが
難しい。バンクアクティブ状態において、プリチャージ
状態までの過程で書き込みを行わないことが判っていれ
ば、何らかの手段でデータ入力回路をディセーブルする
ことができる。これにより、その他の状態遷移を受け付
けにしたまま、バンクアクティブ状態におけるデータ入
力回路の消費電力を削減することが可能となる。
【００２２】しかし、ＳＤＲＡＭ等の汎用性の高い半導
体記憶装置では、状態遷移のダイアグラムにおけるコマ
ンド体系を変更したり、書き込みを行うことを事前に通
知する信号を入力するための端子を追加したりすること
は、ＳＤＲＡＭの汎用性を損なうこととなる。
体記憶装置では、状態遷移のダイアグラムにおけるコマ
ンド体系を変更したり、書き込みを行うことを事前に通
知する信号を入力するための端子を追加したりすること
は、ＳＤＲＡＭの汎用性を損なうこととなる。
【００２３】本発明は上記問題点を解決するためになさ
れたものであって、その目的はデバイスのアクティブ時
における各命令受け付け状態での書き込みデータ入力回
路消費電流の削減を、コマンド体系の変更や端子増加な
しに可能にする同期型半導体記憶装置及びその入力回路
の制御方法を提供することにある。
れたものであって、その目的はデバイスのアクティブ時
における各命令受け付け状態での書き込みデータ入力回
路消費電流の削減を、コマンド体系の変更や端子増加な
しに可能にする同期型半導体記憶装置及びその入力回路
の制御方法を提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、アクティブ状態におい
て、メモリへの書き込み情報を入力する入力回路を書き
込みデータのマスク制御信号によって活性／非活性制御
する。このため、アクティブ状態において入力回路を非
活性化し、それの消費電流を少なくする。
め、請求項１に記載の発明は、アクティブ状態におい
て、メモリへの書き込み情報を入力する入力回路を書き
込みデータのマスク制御信号によって活性／非活性制御
する。このため、アクティブ状態において入力回路を非
活性化し、それの消費電流を少なくする。
【００２５】請求項２に記載の発明のように、ライト状
態へ遷移するときに入力回路を活性制御する。また、請
求項３に記載の発明のように、ライト状態へ遷移すると
きにマスク制御信号を無効化することで、入力回路を活
性化する。
態へ遷移するときに入力回路を活性制御する。また、請
求項３に記載の発明のように、ライト状態へ遷移すると
きにマスク制御信号を無効化することで、入力回路を活
性化する。
【００２６】マスク制御信号は、請求項４に記載の発明
のように、同期信号によって取り込んだ同期マスク制御
信号であり、同期信号に同期して入力回路が活性／非活
性制御される。
のように、同期信号によって取り込んだ同期マスク制御
信号であり、同期信号に同期して入力回路が活性／非活
性制御される。
【００２７】請求項５に記載の発明によれば、同期型半
導体記憶装置は、同期信号を受ける第１入力回路と、メ
モリコアへの書き込み情報を入力する第２入力回路と、
書き込み情報をマスクするマスク制御信号を入力する第
３入力回路とを含み、更にマスク信号とアクティブ認識
信号とに基づいて、アクティブ状態において第２入力回
路をマスク信号によって活性／非活性制御するよう制御
信号を生成する制御回路を備える。これにより、アクテ
ィブ状態において入力回路を非活性化することで、それ
の消費電流を少なくする。
導体記憶装置は、同期信号を受ける第１入力回路と、メ
モリコアへの書き込み情報を入力する第２入力回路と、
書き込み情報をマスクするマスク制御信号を入力する第
３入力回路とを含み、更にマスク信号とアクティブ認識
信号とに基づいて、アクティブ状態において第２入力回
路をマスク信号によって活性／非活性制御するよう制御
信号を生成する制御回路を備える。これにより、アクテ
ィブ状態において入力回路を非活性化することで、それ
の消費電流を少なくする。
【００２８】制御回路は、請求項６に記載の発明のよう
に、書き込み状態認識信号に基づいてライト状態におい
てマスク信号を無効化する。制御回路に入力されるマス
ク信号は、請求項７に記載の発明のように、同期信号に
よって第３入力回路の出力信号を取り込んだ同期マスク
制御信号であり、第２入力回路が同期信号に同期して制
御される。
に、書き込み状態認識信号に基づいてライト状態におい
てマスク信号を無効化する。制御回路に入力されるマス
ク信号は、請求項７に記載の発明のように、同期信号に
よって第３入力回路の出力信号を取り込んだ同期マスク
制御信号であり、第２入力回路が同期信号に同期して制
御される。
【００２９】制御回路に入力されるマスク信号は、請求
項８に記載の発明のように、第３入力回路の出力信号で
あり、第２入力回路が同期信号に関わらず制御される。
制御回路は、請求項９に記載の発明のように、書き込み
状態認識信号とマスク信号とが入力されるオア回路と、
オア回路の出力信号とアクティブ認識信号とが入力され
るアンド回路とを含み、該アンド回路の出力信号にて第
２入力回路を制御する。
項８に記載の発明のように、第３入力回路の出力信号で
あり、第２入力回路が同期信号に関わらず制御される。
制御回路は、請求項９に記載の発明のように、書き込み
状態認識信号とマスク信号とが入力されるオア回路と、
オア回路の出力信号とアクティブ認識信号とが入力され
るアンド回路とを含み、該アンド回路の出力信号にて第
２入力回路を制御する。
【００３０】請求項１０に記載の発明のように、マスク
制御信号を受け、第２入力回路からの書き込みデータを
マスク制御信号に基づいてマスクしたデータをメモリコ
アに出力する書き込み制御回路を備え、該書き込み制御
回路はコマンドに基づいて書き込み状態認識信号を生成
する。
制御信号を受け、第２入力回路からの書き込みデータを
マスク制御信号に基づいてマスクしたデータをメモリコ
アに出力する書き込み制御回路を備え、該書き込み制御
回路はコマンドに基づいて書き込み状態認識信号を生成
する。
【００３１】
【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図１〜図５に従って説明する。図１は、ＳＤＲ
ＡＭの概略を説明するためのブロック図である。
の形態を図１〜図５に従って説明する。図１は、ＳＤＲ
ＡＭの概略を説明するためのブロック図である。
【００３２】ＳＤＲＡＭは、クロックバッファ２１、コ
マンドデコーダ２２、アドレスバッファ２３、入出力バ
ッファ２４、制御信号ラッチ２５、モードレジスタ２
６、コラムアドレスカウンタ２７、書き込み・読み出し
（Ｉ／Ｏ）制御回路２８及びＤＲＡＭコア２９を有す
る。
マンドデコーダ２２、アドレスバッファ２３、入出力バ
ッファ２４、制御信号ラッチ２５、モードレジスタ２
６、コラムアドレスカウンタ２７、書き込み・読み出し
（Ｉ／Ｏ）制御回路２８及びＤＲＡＭコア２９を有す
る。
【００３３】クロックバッファ２１は、クロックイネー
ブル信号ＣＫＥ及び外部クロック信号ＣＬＫを外部装置
から入力し、それらに基づいて生成した内部クロック信
号ＣＬＫ１を各回路へ出力する。
ブル信号ＣＫＥ及び外部クロック信号ＣＬＫを外部装置
から入力し、それらに基づいて生成した内部クロック信
号ＣＬＫ１を各回路へ出力する。
【００３４】コマンドデコーダ２２は、クロックバッフ
ァ２１からの内部クロック信号ＣＬＫ１、つまりクロッ
ク信号ＣＬＫに応答して、外部装置から外部コマンドＣ
ＯＭを入力する。外部コマンドＣＯＭは、本実施形態で
は、チップセレクト信号／ＣＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びロ
ウアドレスストローブ信号／ＲＡＳから構成されてい
る。そして、コマンドデコーダ２２は、内部クロック信
号ＣＬＫ１に応答して、その時に外部コマンドＣＯＭ、
すなわち、各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳ
の状態（Ｈレベル又はＬレベル）からライトコマンド、
リードコマンド、リフレッシュコマンド等の各種のコマ
ンドをデコードする。そして、コマンドデコーダ２２は
外部コマンドＣＯＭからこれらデコードした各種コマン
ドを内部コマンド及びイネーブル信号等としてアドレス
バッファ２３、入出力バッファ２４、制御信号ラッチ２
５、モードレジスタ２６及びＩ／Ｏ制御回路２８に出力
する。
ァ２１からの内部クロック信号ＣＬＫ１、つまりクロッ
ク信号ＣＬＫに応答して、外部装置から外部コマンドＣ
ＯＭを入力する。外部コマンドＣＯＭは、本実施形態で
は、チップセレクト信号／ＣＳ、コラムアドレスストロ
ーブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ及びロ
ウアドレスストローブ信号／ＲＡＳから構成されてい
る。そして、コマンドデコーダ２２は、内部クロック信
号ＣＬＫ１に応答して、その時に外部コマンドＣＯＭ、
すなわち、各信号／ＣＡＳ，／ＷＥ，／ＣＳ，／ＲＡＳ
の状態（Ｈレベル又はＬレベル）からライトコマンド、
リードコマンド、リフレッシュコマンド等の各種のコマ
ンドをデコードする。そして、コマンドデコーダ２２は
外部コマンドＣＯＭからこれらデコードした各種コマン
ドを内部コマンド及びイネーブル信号等としてアドレス
バッファ２３、入出力バッファ２４、制御信号ラッチ２
５、モードレジスタ２６及びＩ／Ｏ制御回路２８に出力
する。
【００３５】アドレスバッファ２３は、コマンドデコー
ダ２２からの内部コマンドに基づいて外部装置からアド
レス信号Ａ０〜Ａ１１とバンクアドレス信号ＢＡ０，Ｂ
Ａ１を入力する。アドレスバッファ２３は、入力したア
ドレス信号Ａ０〜Ａ１１及びバンクアドレス信号ＢＡ
０，ＢＡ１に基づくアドレスデータを制御信号ラッチ２
５、モードレジスタ２６及びコラムアドレスカウンタ２
７に出力する。また、アドレスバッファ２３は、アドレ
ス信号Ａ０〜Ａ１１に基づくロウアドレスデータをＤＲ
ＡＭコア２９に出力する。
ダ２２からの内部コマンドに基づいて外部装置からアド
レス信号Ａ０〜Ａ１１とバンクアドレス信号ＢＡ０，Ｂ
Ａ１を入力する。アドレスバッファ２３は、入力したア
ドレス信号Ａ０〜Ａ１１及びバンクアドレス信号ＢＡ
０，ＢＡ１に基づくアドレスデータを制御信号ラッチ２
５、モードレジスタ２６及びコラムアドレスカウンタ２
７に出力する。また、アドレスバッファ２３は、アドレ
ス信号Ａ０〜Ａ１１に基づくロウアドレスデータをＤＲ
ＡＭコア２９に出力する。
【００３６】入出力バッファ２４は、コマンドデコーダ
２２からのイネーブル信号に基づいて活性化され、外部
装置からライトデータＤＱ０〜ＤＱ７、マスク制御信号
ＤＱＭを入力する。入出力バッファ２４は、内部クロッ
ク信号ＣＬＫ１に応答してライトデータＤＱ０〜ＤＱ７
をＩ／Ｏ制御回路２８に出力する。また、入出力バッフ
ァ２４は、内部クロック信号ＣＬＫ１に応答してＩ／Ｏ
制御回路２８からのリードデータＤＱ０〜ＤＱ７を外部
装置に出力する。
２２からのイネーブル信号に基づいて活性化され、外部
装置からライトデータＤＱ０〜ＤＱ７、マスク制御信号
ＤＱＭを入力する。入出力バッファ２４は、内部クロッ
ク信号ＣＬＫ１に応答してライトデータＤＱ０〜ＤＱ７
をＩ／Ｏ制御回路２８に出力する。また、入出力バッフ
ァ２４は、内部クロック信号ＣＬＫ１に応答してＩ／Ｏ
制御回路２８からのリードデータＤＱ０〜ＤＱ７を外部
装置に出力する。
【００３７】また、入出力バッファ２４は、マスク制御
信号ＤＱＭに応答してライトデータＤＱ０〜ＤＱ７をマ
スクする。制御信号ラッチ２５は、コマンドデコーダ２
２からの内部コマンド及びアドレスバッファ２３からの
アドレスデータを入力する。そして、制御信号ラッチ２
５は、これら内部コマンド及びアドレスデータに基づい
てＤＲＡＭコア２９に対してライトデータの書き込み、
リードデータの読み出し、リフレッシュ、セルフリフレ
ッシュ等の各種の処理動作のための制御信号を出力す
る。
信号ＤＱＭに応答してライトデータＤＱ０〜ＤＱ７をマ
スクする。制御信号ラッチ２５は、コマンドデコーダ２
２からの内部コマンド及びアドレスバッファ２３からの
アドレスデータを入力する。そして、制御信号ラッチ２
５は、これら内部コマンド及びアドレスデータに基づい
てＤＲＡＭコア２９に対してライトデータの書き込み、
リードデータの読み出し、リフレッシュ、セルフリフレ
ッシュ等の各種の処理動作のための制御信号を出力す
る。
【００３８】モードレジスタ２６は、コマンドデコーダ
２２からの内部コマンド及びアドレスバッファ２３から
のアドレスデータを入力する。そして、モードレジスタ
２６は、これら内部コマンド及びアドレスデータに基づ
いてＤＲＡＭコア２９に対して行う各種の処理動作のモ
ードを保持する。
２２からの内部コマンド及びアドレスバッファ２３から
のアドレスデータを入力する。そして、モードレジスタ
２６は、これら内部コマンド及びアドレスデータに基づ
いてＤＲＡＭコア２９に対して行う各種の処理動作のモ
ードを保持する。
【００３９】コラムアドレスカウンタ２７は、アドレス
バッファ２３からアドレス信号Ａ０〜Ａ１１に基づくコ
ラムアドレスデータを入力する。そして、コラムアドレ
スカウンタ２７は、モードレジスタ２６のモードに基づ
いてコラムアドレスデータをＤＲＡＭコア２９に出力す
る。
バッファ２３からアドレス信号Ａ０〜Ａ１１に基づくコ
ラムアドレスデータを入力する。そして、コラムアドレ
スカウンタ２７は、モードレジスタ２６のモードに基づ
いてコラムアドレスデータをＤＲＡＭコア２９に出力す
る。
【００４０】Ｉ／Ｏ制御回路２８は、コマンドデコーダ
２２からの内部コマンドに基づいて、入力又は出力制御
する。Ｉ／Ｏ制御回路２８は、入出力バッファ２４から
のライトデータをＤＲＡＭコア２９に出力し、ＤＲＡＭ
コア２９からのリードデータを入出力バッファ２４に出
力する。
２２からの内部コマンドに基づいて、入力又は出力制御
する。Ｉ／Ｏ制御回路２８は、入出力バッファ２４から
のライトデータをＤＲＡＭコア２９に出力し、ＤＲＡＭ
コア２９からのリードデータを入出力バッファ２４に出
力する。
【００４１】ＤＲＡＭコア２９は、複数（本実施形態で
は４つ）のバンクから構成され、各バンクには、アドレ
スバッファ２３からのロウアドレスデータ、制御信号ラ
ッチ２５からの制御信号、コラムアドレスカウンタ２７
からのコラムアドレスデータをそれぞれ入力する。即
ち、アドレスバッファ２３にはＤＲＡＭコアのバンクの
数に対応するバンクアドレス信号ＢＡ０，ＢＡ１が入力
され制御信号ラッチ２５及びコラムアドレスカウンタ２
７は、各バンク毎に設けられている。
は４つ）のバンクから構成され、各バンクには、アドレ
スバッファ２３からのロウアドレスデータ、制御信号ラ
ッチ２５からの制御信号、コラムアドレスカウンタ２７
からのコラムアドレスデータをそれぞれ入力する。即
ち、アドレスバッファ２３にはＤＲＡＭコアのバンクの
数に対応するバンクアドレス信号ＢＡ０，ＢＡ１が入力
され制御信号ラッチ２５及びコラムアドレスカウンタ２
７は、各バンク毎に設けられている。
【００４２】ＤＲＡＭコア２９は、制御信号及びアドレ
スデータに基づいて内蔵したメモリセルアレイに対して
ライトデータの書き込み、リードデータの読み出し、リ
フレッシュ、セルフリフレッシュ等の各種の処理動作を
実行する。したがって、ＤＲＡＭコア２９は、入出力バ
ッファ２４から入力されたライトデータＤＱ０〜ＤＱ７
を制御信号及びアドレスデータに基づいて所定のアドレ
スのメモリセルに書き込む。
スデータに基づいて内蔵したメモリセルアレイに対して
ライトデータの書き込み、リードデータの読み出し、リ
フレッシュ、セルフリフレッシュ等の各種の処理動作を
実行する。したがって、ＤＲＡＭコア２９は、入出力バ
ッファ２４から入力されたライトデータＤＱ０〜ＤＱ７
を制御信号及びアドレスデータに基づいて所定のアドレ
スのメモリセルに書き込む。
【００４３】図２は、入出力バッファ２４のブロック図
である。入出力バッファ２４は、入力バッファ３１、フ
リップフロップ（ＳＦＦ）３２、入力バッファ３３及び
出力バッファ３４を含む。
である。入出力バッファ２４は、入力バッファ３１、フ
リップフロップ（ＳＦＦ）３２、入力バッファ３３及び
出力バッファ３４を含む。
【００４４】入力バッファ３１は、マスク制御信号ＤＱ
Ｍを入力し、それを増幅した内部マスク制御信号ＤＱＭ
１をＳＦＦ３２に出力する。そのＳＦＦ３２には、クロ
ックバッファ２１によりクロック信号ＣＬＫに基づく内
部クロック信号ＣＬＫ１が入力される。クロックバッフ
ァ２１は、内部クロック信号ＣＬＫ１及び内部マスク制
御信号ＤＱＭ１に基づいて、その内部クロック信号ＣＬ
Ｋ１に同期したマスク信号としての同期マスク制御信号
ＤＱＭＳを入力バッファ３３及びＩ／Ｏ制御回路２８に
出力する。
Ｍを入力し、それを増幅した内部マスク制御信号ＤＱＭ
１をＳＦＦ３２に出力する。そのＳＦＦ３２には、クロ
ックバッファ２１によりクロック信号ＣＬＫに基づく内
部クロック信号ＣＬＫ１が入力される。クロックバッフ
ァ２１は、内部クロック信号ＣＬＫ１及び内部マスク制
御信号ＤＱＭ１に基づいて、その内部クロック信号ＣＬ
Ｋ１に同期したマスク信号としての同期マスク制御信号
ＤＱＭＳを入力バッファ３３及びＩ／Ｏ制御回路２８に
出力する。
【００４５】Ｉ／Ｏ制御回路２８は、図１のコマンドデ
コーダ２２からの内部コマンドに基づいてＳＤＲＡＭの
動作状態が書き込み状態にあるか否かを認識し、その認
識結果に応じたレベルを持つ書き込み状態認識信号ＷＥ
ＮＺを入力バッファ３３に出力する。詳しくは、Ｉ／Ｏ
制御回路２８は、内部コマンドがライトコマンドである
とＳＤＲＡＭの動作状態が書き込み状態（ＷＲＩＴＥ）
へ遷移するため、書き込み状態認識信号ＷＥＮＺをイネ
ーブル（ハイ・レベル）にする。そして、Ｉ／Ｏ制御回
路２８は、内部コマンドが書き込み状態から他の状態へ
遷移するコマンド（例えばプリチャージコマンド）であ
るとき、書き込み状態認識信号ＷＥＮＺをディセーブル
（ロウ・レベル）にする。
コーダ２２からの内部コマンドに基づいてＳＤＲＡＭの
動作状態が書き込み状態にあるか否かを認識し、その認
識結果に応じたレベルを持つ書き込み状態認識信号ＷＥ
ＮＺを入力バッファ３３に出力する。詳しくは、Ｉ／Ｏ
制御回路２８は、内部コマンドがライトコマンドである
とＳＤＲＡＭの動作状態が書き込み状態（ＷＲＩＴＥ）
へ遷移するため、書き込み状態認識信号ＷＥＮＺをイネ
ーブル（ハイ・レベル）にする。そして、Ｉ／Ｏ制御回
路２８は、内部コマンドが書き込み状態から他の状態へ
遷移するコマンド（例えばプリチャージコマンド）であ
るとき、書き込み状態認識信号ＷＥＮＺをディセーブル
（ロウ・レベル）にする。
【００４６】入力バッファ３３には、バンクアクティブ
認識信号ＢＡＣＴが図１のコマンドデコーダ２２から入
力される。バンクアクティブ認識信号ＢＡＣＴは、複数
のバンクそれぞれに対応するバンク認識信号のオア論理
である。即ち、複数のバンクのうちの少なくとも１つが
アクティブ状態に遷移されると、バンクアクティブ認識
信号ＢＡＣＴがイネーブルになる。
認識信号ＢＡＣＴが図１のコマンドデコーダ２２から入
力される。バンクアクティブ認識信号ＢＡＣＴは、複数
のバンクそれぞれに対応するバンク認識信号のオア論理
である。即ち、複数のバンクのうちの少なくとも１つが
アクティブ状態に遷移されると、バンクアクティブ認識
信号ＢＡＣＴがイネーブルになる。
【００４７】入力バッファ３３は、バンク認識信号ＢＡ
ＣＴ、同期マスク制御信号ＤＱＭＳ及び書き込み状態認
識信号ＷＥＮＺに基づいて、自らのイネーブル／ディセ
ーブルを制御する。入力バッファ３３はイネーブルの時
に入力データＤＱの転送（入力データＤＱに基づく書き
込みデータＤｉｎの出力）を行い、ディセーブルのとき
にそれを行わない。
ＣＴ、同期マスク制御信号ＤＱＭＳ及び書き込み状態認
識信号ＷＥＮＺに基づいて、自らのイネーブル／ディセ
ーブルを制御する。入力バッファ３３はイネーブルの時
に入力データＤＱの転送（入力データＤＱに基づく書き
込みデータＤｉｎの出力）を行い、ディセーブルのとき
にそれを行わない。
【００４８】図３は、入力バッファ３３の回路図であ
る。入力バッファ３３は、インバータ回路４１、オア回
路４２、アンド回路４３，４４から構成される。インバ
ータ回路４１は同期マスク制御信号ＤＱＭＳを入力し、
その反転信号をオア回路４２に出力する。そのオア回路
４２は書き込み状態認識信号ＷＥＮＺを入力し、その信
号ＷＥＮＺとインバータ回路４１の出力信号を論理和演
算した信号を第１アンド回路４３に出力する。
る。入力バッファ３３は、インバータ回路４１、オア回
路４２、アンド回路４３，４４から構成される。インバ
ータ回路４１は同期マスク制御信号ＤＱＭＳを入力し、
その反転信号をオア回路４２に出力する。そのオア回路
４２は書き込み状態認識信号ＷＥＮＺを入力し、その信
号ＷＥＮＺとインバータ回路４１の出力信号を論理和演
算した信号を第１アンド回路４３に出力する。
【００４９】第１アンド回路４３は、バンクアクティブ
認識信号ＢＡＣＴを入力し、その信号ＢＡＣＴとオア回
路４２の出力信号を論理積演算した制御信号dinenzを第
２アンド回路４４に出力する。
認識信号ＢＡＣＴを入力し、その信号ＢＡＣＴとオア回
路４２の出力信号を論理積演算した制御信号dinenzを第
２アンド回路４４に出力する。
【００５０】第２アンド回路４４は、第１アンド回路４
３から制御信号dinenzを入力し、その制御信号dinenzに
基づいてイネーブル／ディセーブルする。そして、第２
アンド回路４４は、イネーブル時に入力データＤＱを書
き込みデータＤｉｎとして出力する。
３から制御信号dinenzを入力し、その制御信号dinenzに
基づいてイネーブル／ディセーブルする。そして、第２
アンド回路４４は、イネーブル時に入力データＤＱを書
き込みデータＤｉｎとして出力する。
【００５１】従って、入力バッファ３３は、デバイスの
アクティブ時における各コマンド受け付け状態で、書き
込み無効状態にするように同期マスク制御信号ＤＱＭＳ
が入力された場合に、ディセーブルして入力データＤＱ
の転送を行わない。ディセーブル時の入力バッファ３３
における消費電流は、イネーブル時のそれに比べて少な
く、その差は従来に比べて大きい。そして、この入力バ
ッファ３３は、入力データＤＱのビット数分備えられ
る。従って、ＳＤＲＡＭのアクティブ状態において、書
き込み無効状態にするように同期マスク制御信号ＤＱＭ
Ｓを入力することで、入出力バッファ２４における消費
電流、ひいてはＳＤＲＡＭの消費電流が少なくなる。
アクティブ時における各コマンド受け付け状態で、書き
込み無効状態にするように同期マスク制御信号ＤＱＭＳ
が入力された場合に、ディセーブルして入力データＤＱ
の転送を行わない。ディセーブル時の入力バッファ３３
における消費電流は、イネーブル時のそれに比べて少な
く、その差は従来に比べて大きい。そして、この入力バ
ッファ３３は、入力データＤＱのビット数分備えられ
る。従って、ＳＤＲＡＭのアクティブ状態において、書
き込み無効状態にするように同期マスク制御信号ＤＱＭ
Ｓを入力することで、入出力バッファ２４における消費
電流、ひいてはＳＤＲＡＭの消費電流が少なくなる。
【００５２】即ち、インバータ回路４１、オア回路４２
及び第１アンド回路４３は、入力初段回路として動作す
る第２アンド回路４４を各信号ＷＥＮＺ，ＢＡＣＴ，Ｄ
ＱＭＳに応答してイネーブル／ディセーブル（活性／非
活性）制御する制御回路４５を構成する。
及び第１アンド回路４３は、入力初段回路として動作す
る第２アンド回路４４を各信号ＷＥＮＺ，ＢＡＣＴ，Ｄ
ＱＭＳに応答してイネーブル／ディセーブル（活性／非
活性）制御する制御回路４５を構成する。
【００５３】また、入力バッファ３３は、デバイスのア
クティブ時における各コマンド受け付け状態で、ライト
コマンドを受け付けるとイネーブルし、マスク制御信号
ＤＱＭに基づいて入力データＤＱの転送を制御する。こ
れにより、ＳＤＲＡＭは、従来と同様の入力データマス
ク機能を持つ。
クティブ時における各コマンド受け付け状態で、ライト
コマンドを受け付けるとイネーブルし、マスク制御信号
ＤＱＭに基づいて入力データＤＱの転送を制御する。こ
れにより、ＳＤＲＡＭは、従来と同様の入力データマス
ク機能を持つ。
【００５４】図２のＩ／Ｏ制御回路２８は、読み出しデ
ータＤｏｕｔを出力バッファ３４に出力し、出力バッフ
ァ３４は読み出しデータＤｏｕｔを増幅して出力データ
ＤＱを出力する。
ータＤｏｕｔを出力バッファ３４に出力し、出力バッフ
ァ３４は読み出しデータＤｏｕｔを増幅して出力データ
ＤＱを出力する。
【００５５】次に、上記のように構成されたＳＤＲＡＭ
の作用を図４に従って説明する。図４に示すように、Ｔ
０サイクルにおいて、ＳＤＲＡＭはバンクアクティブコ
マンドの受け付け前であり、図７のアイドル状態（ＩＤ
ＬＥ）にある。クロック信号ＣＬＫの立ち上がりでコマ
ンドを受け取りバンクアクティブ状態に遷移したＴ１サ
イクルにおいて、ロウ・レベルのマスク制御信号ＤＱＭ
に応答して制御信号dinenzをイネーブルにする。
の作用を図４に従って説明する。図４に示すように、Ｔ
０サイクルにおいて、ＳＤＲＡＭはバンクアクティブコ
マンドの受け付け前であり、図７のアイドル状態（ＩＤ
ＬＥ）にある。クロック信号ＣＬＫの立ち上がりでコマ
ンドを受け取りバンクアクティブ状態に遷移したＴ１サ
イクルにおいて、ロウ・レベルのマスク制御信号ＤＱＭ
に応答して制御信号dinenzをイネーブルにする。
【００５６】次に、Ｔ３サイクルにおいて、クロック信
号ＣＬＫの立ち上がりに応答してハイ・レベルのマスク
制御信号ＤＱＭを図２のＳＦＦ３２でラッチしたハイ・
レベルの同期マスク制御信号ＤＱＭＳに応答して制御信
号dinenzをディセーブルとする。
号ＣＬＫの立ち上がりに応答してハイ・レベルのマスク
制御信号ＤＱＭを図２のＳＦＦ３２でラッチしたハイ・
レベルの同期マスク制御信号ＤＱＭＳに応答して制御信
号dinenzをディセーブルとする。
【００５７】つまり、デバイスがアクティブ状態であり
且つ書き込み状態でなければ、マスク制御信号ＤＱＭに
従って入力信号ＤＱを書き込みデータＤｉｎに転送する
第１アンド回路４３がイネーブルとなり、制御信号dine
nzがイネーブルとなる。
且つ書き込み状態でなければ、マスク制御信号ＤＱＭに
従って入力信号ＤＱを書き込みデータＤｉｎに転送する
第１アンド回路４３がイネーブルとなり、制御信号dine
nzがイネーブルとなる。
【００５８】クロック信号ＣＬＫの立ち上がりでライト
コマンドを受け取りライト状態（ＷＲＩＴＥ）に遷移し
たＴ６サイクルにおいて、そのライトコマンドを認識し
書き込み状態認識信号ＷＥＮＺがイネーブルとなり、制
御信号dinenzがイネーブルとなる。図４のライト状態か
ら抜けるまでは、マスク制御信号ＤＱＭに関わらず、第
１アンド回路４３はイネーブルとなり、入力バッファ３
３はイネーブルである。
コマンドを受け取りライト状態（ＷＲＩＴＥ）に遷移し
たＴ６サイクルにおいて、そのライトコマンドを認識し
書き込み状態認識信号ＷＥＮＺがイネーブルとなり、制
御信号dinenzがイネーブルとなる。図４のライト状態か
ら抜けるまでは、マスク制御信号ＤＱＭに関わらず、第
１アンド回路４３はイネーブルとなり、入力バッファ３
３はイネーブルである。
【００５９】つまり、デバイスがアクティブであり且つ
書き込み状態であれば、マスク制御信号に関係なく入力
データＤＱを書き込みデータＤｉｎに転送する第１アン
ド回路４３がイネーブルとなる。
書き込み状態であれば、マスク制御信号に関係なく入力
データＤＱを書き込みデータＤｉｎに転送する第１アン
ド回路４３がイネーブルとなる。
【００６０】クロック信号ＣＬＫの立ち上がりでプリチ
ャージコマンドを受け取りプリチャージ状態（ＰＲＥＣ
ＨＡＲＧＥ）へ遷移したＴ９サイクルにおいて、そのプ
リチャージコマンドを認識し書き込み状態認識信号ＷＥ
ＮＺがディセーブルになると、再びマスク制御信号ＤＱ
Ｍの状態によって制御信号dinenzがイネーブルもしくは
ディセーブルとなる。
ャージコマンドを受け取りプリチャージ状態（ＰＲＥＣ
ＨＡＲＧＥ）へ遷移したＴ９サイクルにおいて、そのプ
リチャージコマンドを認識し書き込み状態認識信号ＷＥ
ＮＺがディセーブルになると、再びマスク制御信号ＤＱ
Ｍの状態によって制御信号dinenzがイネーブルもしくは
ディセーブルとなる。
【００６１】この構成により、バンクアクティブ状態で
ハイ・レベルのマスク制御信号ＤＱＭを入力すると、ク
ロック信号ＣＬＫの立ち上がりに応答して入力バッファ
３３はディセーブルとなり、書き込みデータの転送は行
われなくなる。この状態（例えばＴ４サイクルに対して
Ｔ５サイクルにライトコマンドが入力される場合）では
次のクロック信号ＣＬＫの立ち上がりタイミングでは書
き込み動作はできない（入力バッファの解除が間に合わ
ない）が、読み出し動作等の他の状態へは遷移すること
が可能である。
ハイ・レベルのマスク制御信号ＤＱＭを入力すると、ク
ロック信号ＣＬＫの立ち上がりに応答して入力バッファ
３３はディセーブルとなり、書き込みデータの転送は行
われなくなる。この状態（例えばＴ４サイクルに対して
Ｔ５サイクルにライトコマンドが入力される場合）では
次のクロック信号ＣＬＫの立ち上がりタイミングでは書
き込み動作はできない（入力バッファの解除が間に合わ
ない）が、読み出し動作等の他の状態へは遷移すること
が可能である。
【００６２】書き込みを行う場合は、ロウ・レベルのマ
スク制御信号ＤＱＭを入力すると、次のクロック信号Ｃ
ＬＫの立ち上がりで同期マスク制御信号ＤＱＭＳがイネ
ーブルとなるので、更に次のクロック信号ＣＬＫの立ち
上がりから始まるサイクルで書き込みコマンドを入れる
ことができる。これにより、入力バッファ３３をディセ
ーブルにした状態から書き込み動作へ遷移するまでのサ
イクル遅延（レイテンシ）は、２クロックサイクルと規
定される。
スク制御信号ＤＱＭを入力すると、次のクロック信号Ｃ
ＬＫの立ち上がりで同期マスク制御信号ＤＱＭＳがイネ
ーブルとなるので、更に次のクロック信号ＣＬＫの立ち
上がりから始まるサイクルで書き込みコマンドを入れる
ことができる。これにより、入力バッファ３３をディセ
ーブルにした状態から書き込み動作へ遷移するまでのサ
イクル遅延（レイテンシ）は、２クロックサイクルと規
定される。
【００６３】以上記述したように、本実施の形態によれ
ば、以下の効果を奏する。 （１）ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロ
ックバッファ２１と、マスク制御信号ＤＱＭを入力する
入力バッファ３１と、ＤＲＡＭコア２９へ書き込む入力
データＤＱを入力する入力バッファ３３とを含む。入力
バッファ３１の出力信号ＤＱＭ１をクロックバッファ２
１からの内部クロック信号ＣＬＫ１にてラッチするＳＦ
Ｆ３２を備え、入力バッファ３３は、ＳＦＦ３２からの
同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識
信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力
し、アクティブ状態において同期マスク制御信号ＤＱＭ
Ｓにによって活性化／非活性化するようにした。その結
果、アクティブ状態において入力バッファ３３が非活性
化することで、それの消費電流、ひいてはＳＤＲＡＭ全
体の消費電流を少なくすることができる。
ば、以下の効果を奏する。 （１）ＳＤＲＡＭは、クロック信号ＣＬＫを受けるクロ
ックバッファ２１と、マスク制御信号ＤＱＭを入力する
入力バッファ３１と、ＤＲＡＭコア２９へ書き込む入力
データＤＱを入力する入力バッファ３３とを含む。入力
バッファ３１の出力信号ＤＱＭ１をクロックバッファ２
１からの内部クロック信号ＣＬＫ１にてラッチするＳＦ
Ｆ３２を備え、入力バッファ３３は、ＳＦＦ３２からの
同期マスク制御信号ＤＱＭＳと、バンクアクティブ認識
信号ＢＡＣＴと書き込み状態認識信号ＷＥＮＺを入力
し、アクティブ状態において同期マスク制御信号ＤＱＭ
Ｓにによって活性化／非活性化するようにした。その結
果、アクティブ状態において入力バッファ３３が非活性
化することで、それの消費電流、ひいてはＳＤＲＡＭ全
体の消費電流を少なくすることができる。
【００６４】（２）入力バッファ３３は、書き込み状態
認識信号ＷＥＮＺに基づいてライト状態に遷移すると、
同期マスク制御信号ＤＱＭＳを無効化するようにした。
その結果、同期マスク制御信号ＤＱＭＳにより非活性の
入力バッファ３３は、ライト状態に遷移すると活性化
し、従来と同様に動作するため、ＳＤＲＡＭの汎用性を
維持することができる。
認識信号ＷＥＮＺに基づいてライト状態に遷移すると、
同期マスク制御信号ＤＱＭＳを無効化するようにした。
その結果、同期マスク制御信号ＤＱＭＳにより非活性の
入力バッファ３３は、ライト状態に遷移すると活性化
し、従来と同様に動作するため、ＳＤＲＡＭの汎用性を
維持することができる。
【００６５】尚、前記実施形態は、以下の態様に変更し
てもよい。 ・上記実施形態では、マスク制御信号ＤＱＭによる入力
バッファ３３のイネーブル制御をクロック信号ＣＬＫに
同期して行ったが、非同期で行うようにしてもよい。例
えば、図５に示す入出力バッファ２４ａを備えたＳＤＲ
ＡＭに具体化しても良い。この入出力バッファ２４ａ
は、入力バッファ３３に入力バッファ３１の出力信号で
ある内部マスク制御信号ＤＱＭ１が入力される。入力バ
ッファ３３は、バンク認識信号ＢＡＣＴ、マスク信号と
しての内部マスク制御信号ＤＱＭ１及び書き込み状態認
識信号ＷＥＮＺに基づいて、自らのイネーブル／ディセ
ーブルを制御する。これにより、図６に示すように、ク
ロック信号ＣＬＫによる動作サイクルに関係なく入力バ
ッファ３３の状態変更が可能となる。従って、このＳＤ
ＲＡＭでは、入力バッファ３３がディセーブルの状態か
ら書き込み動作への遷移レイテンシは、ハイ・レベルの
マスク制御信号ＤＱＭを入力した後、入力バッファ３３
がイネーブルになるまでの時間規定＋１クロックサイク
ルと規定される。即ち遷移レイテンシを少なくすること
ができる。
てもよい。 ・上記実施形態では、マスク制御信号ＤＱＭによる入力
バッファ３３のイネーブル制御をクロック信号ＣＬＫに
同期して行ったが、非同期で行うようにしてもよい。例
えば、図５に示す入出力バッファ２４ａを備えたＳＤＲ
ＡＭに具体化しても良い。この入出力バッファ２４ａ
は、入力バッファ３３に入力バッファ３１の出力信号で
ある内部マスク制御信号ＤＱＭ１が入力される。入力バ
ッファ３３は、バンク認識信号ＢＡＣＴ、マスク信号と
しての内部マスク制御信号ＤＱＭ１及び書き込み状態認
識信号ＷＥＮＺに基づいて、自らのイネーブル／ディセ
ーブルを制御する。これにより、図６に示すように、ク
ロック信号ＣＬＫによる動作サイクルに関係なく入力バ
ッファ３３の状態変更が可能となる。従って、このＳＤ
ＲＡＭでは、入力バッファ３３がディセーブルの状態か
ら書き込み動作への遷移レイテンシは、ハイ・レベルの
マスク制御信号ＤＱＭを入力した後、入力バッファ３３
がイネーブルになるまでの時間規定＋１クロックサイク
ルと規定される。即ち遷移レイテンシを少なくすること
ができる。
【００６６】・上記実施形態では、書き込みデータと読
み出しデータを共通の端子にて行うＳＤＲＡＭに具体化
したが、入力と出力とが分離しているタイプ、即ちデー
タ入力とデータ出力にそれぞれ異なる端子を割り当てた
ＳＤＲＡＭに具体化して実施してもよい。
み出しデータを共通の端子にて行うＳＤＲＡＭに具体化
したが、入力と出力とが分離しているタイプ、即ちデー
タ入力とデータ出力にそれぞれ異なる端子を割り当てた
ＳＤＲＡＭに具体化して実施してもよい。
【００６７】・上記実施形態では、入出力データが８ビ
ット（ライト及びリードデータＤＱ０〜ＤＱ７）のＳＤ
ＲＡＭに具体化したが、任意のビット数（１６，３２，
６４ビット等の任意のビット数）のＳＤＲＡＭに具体化
して実施してもよい。勿論、図１の構成を適宜変更（機
能の追加，削除）した同期型半導体記憶装置に具体化し
て実施してもよい。
ット（ライト及びリードデータＤＱ０〜ＤＱ７）のＳＤ
ＲＡＭに具体化したが、任意のビット数（１６，３２，
６４ビット等の任意のビット数）のＳＤＲＡＭに具体化
して実施してもよい。勿論、図１の構成を適宜変更（機
能の追加，削除）した同期型半導体記憶装置に具体化し
て実施してもよい。
【００６８】・上記実施形態では、バンクアクティブ認
識信号ＢＡＣＴにて入力バッファ３３の活性／非活性を
制御したが、アクティブ状態において入力バッファ３３
を制御すれば良く、例えばバンク構造を持たないＤＲＡ
Ｍに具体化して実施してもよい。
識信号ＢＡＣＴにて入力バッファ３３の活性／非活性を
制御したが、アクティブ状態において入力バッファ３３
を制御すれば良く、例えばバンク構造を持たないＤＲＡ
Ｍに具体化して実施してもよい。
【００６９】・上記実施形態の書き込み・読み出し制御
回路２８において、マスク制御信号ＤＱＭを、ＤＲＡＭ
コア２９への書き込みデータのマスクに用いたが、ＤＲ
ＡＭコア２９からの読み出しデータに対してマスクを行
うようにしてもよい。
回路２８において、マスク制御信号ＤＱＭを、ＤＲＡＭ
コア２９への書き込みデータのマスクに用いたが、ＤＲ
ＡＭコア２９からの読み出しデータに対してマスクを行
うようにしてもよい。
【００７０】
【発明の効果】以上詳述したように、本発明によれば、
デバイスのアクティブ時における各命令受け付け状態で
の書き込みデータ入力回路消費電流の削減を、コマンド
体系の変更や端子増加なしに可能にする同期型半導体記
憶装置を提供することができる。
デバイスのアクティブ時における各命令受け付け状態で
の書き込みデータ入力回路消費電流の削減を、コマンド
体系の変更や端子増加なしに可能にする同期型半導体記
憶装置を提供することができる。
【図１】 ＳＤＲＡＭの概略を説明するためのブロック
図である。
図である。
【図２】 入出力バッファのブロック図である。
【図３】 入力バッファの回路図である。
【図４】 ＳＤＲＡＭの動作タイミング図である。
【図５】 別の入力バッファ回路の回路図である。
【図６】 別のＳＤＲＡＭの動作タイミング図である。
【図７】 ＳＤＲＡＭの状態遷移図である。
【図８】 従来の入出力バッファのブロック図である。
【図９】 第１従来例の入力バッファの回路図である。
【図１０】 第２従来例の入力バッファ回路の回路図で
ある。
ある。
【図１１】 第２従来例の動作タイミング図である。
２１ 第１入力回路（クロックバッファ） ３１ 第３入力回路（入力バッファ） ３３ 第２入力回路（入力バッファ） ４５ 制御回路 ＢＡＣＴ （バンク）アクティブ認識信号 ＣＬＫ 同期信号（クロック信号） ＤＱ 書き込み情報 ＤＱＭ マスク制御信号 ＤＱＭ１ マスク信号（内部マスク制御信号） ＤＱＭＳ マスク信号（同期マスク制御信号） dinenz 制御信号 ＷＥＮＺ 書き込み状態認識信号
Claims (10)
- 【請求項１】 コマンドを受けて動作する同期型半導体
記憶装置の入力回路の制御方法であって、 アクティブ状態において、メモリへの書き込み情報を入
力する入力回路を書き込みデータのマスク制御信号によ
って活性／非活性制御することを特徴とする入力回路の
制御方法。 - 【請求項２】 ライト状態へ遷移するときに前記入力回
路を活性制御することを特徴とする請求項１記載の入力
回路の制御方法。 - 【請求項３】 ライト状態へ遷移するときに前記マスク
制御信号を無効化することを特徴とする請求項２記載の
入力回路の制御方法。 - 【請求項４】 前記マスク制御信号は、同期信号によっ
て取り込んだ同期マスク制御信号であることを特徴とす
る請求項１〜３のうちの何れか一項記載の入力回路の制
御方法。 - 【請求項５】 同期信号に基づいてコマンドを受けて動
作する同期型半導体記憶装置であって、 前記同期信号を受ける第１入力回路と、 メモリコアへの書き込み情報を入力する第２入力回路
と、 書き込み情報をマスクするマスク制御信号を入力する第
３入力回路と、 マスク信号とアクティブ認識信号とに基づいて、アクテ
ィブ状態において前記第２入力回路を前記マスク信号に
よって活性／非活性制御するよう制御信号を生成する制
御回路とを備えたことを特徴とする同期型半導体記憶装
置。 - 【請求項６】 前記制御回路は、書き込み状態認識信号
に基づいてライト状態において前記マスク信号を無効化
することを特徴とする請求項５記載の同期型半導体記憶
装置。 - 【請求項７】 前記制御回路に入力されるマスク信号
は、前記同期信号によって前記第３入力回路の出力信号
を取り込んだ同期マスク制御信号であることを特徴とす
る請求項５又は６記載の同期型半導体記憶装置。 - 【請求項８】 前記制御回路に入力されるマスク信号
は、前記第３入力回路の出力信号であることを特徴とす
る請求項５又は６記載の同期型半導体記憶装置。 - 【請求項９】 前記制御回路は、前記書き込み状態認識
信号とマスク信号とが入力されるオア回路と、前記オア
回路の出力信号と前記アクティブ認識信号とが入力され
るアンド回路とを含み、 該アンド回路の出力信号にて前記第２入力回路を制御す
る、ことを特徴とする請求項６記載の同期型半導体記憶
装置。 - 【請求項１０】 前記マスク制御信号を受け、前記第２
入力回路からの書き込みデータを前記マスク制御信号に
基づいてマスクしたデータをメモリコアに出力する書き
込み制御回路を備え、該書き込み制御回路は前記コマン
ドに基づいて前記書き込み状態認識信号を生成すること
を特徴とする請求項５〜９のうちの何れか一項記載の同
期型半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263568A JP2002074952A (ja) | 2000-08-31 | 2000-08-31 | 同期型半導体記憶装置及びその入力回路の制御方法 |
| TW090121334A TW517236B (en) | 2000-08-31 | 2001-08-29 | Synchronous semiconductor memory device and method for controlling input circuit of synchronous semiconductor memory device |
| KR1020010052848A KR100676425B1 (ko) | 2000-08-31 | 2001-08-30 | 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법 |
| US09/941,765 US6466492B2 (en) | 2000-08-31 | 2001-08-30 | Synchronous semiconductor memory device and method for controlling mask data input circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263568A JP2002074952A (ja) | 2000-08-31 | 2000-08-31 | 同期型半導体記憶装置及びその入力回路の制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002074952A true JP2002074952A (ja) | 2002-03-15 |
Family
ID=18751095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000263568A Pending JP2002074952A (ja) | 2000-08-31 | 2000-08-31 | 同期型半導体記憶装置及びその入力回路の制御方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6466492B2 (ja) |
| JP (1) | JP2002074952A (ja) |
| KR (1) | KR100676425B1 (ja) |
| TW (1) | TW517236B (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6928006B2 (en) | 2003-04-30 | 2005-08-09 | Hynix Semiconductor Inc. | Semiconductor memory device capable of reducing noise during operation thereof |
| JP2006066020A (ja) * | 2004-08-30 | 2006-03-09 | Fujitsu Ltd | 半導体記憶装置 |
| KR100772540B1 (ko) | 2005-06-30 | 2007-11-01 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2009501399A (ja) * | 2005-05-03 | 2009-01-15 | マイクロン テクノロジー， インク． | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 |
| US7656724B2 (en) | 2006-06-08 | 2010-02-02 | Hynix Semiconductor Inc. | Semiconductor integrated circuit having data input/output circuit and method for inputting data using the same |
| JP2010277677A (ja) * | 2009-05-28 | 2010-12-09 | Hynix Semiconductor Inc | バッファ制御信号生成回路及びこれを用いた半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4216415B2 (ja) | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100490657B1 (ko) * | 2000-12-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 메모리 출력능력의 가변제어 장치 및 방법 |
| KR100578233B1 (ko) * | 2000-12-30 | 2006-05-12 | 주식회사 하이닉스반도체 | 동기식메모리장치의 데이터 입출력 가변제어장치 |
| JP4570321B2 (ja) * | 2002-10-29 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7085942B2 (en) * | 2003-05-21 | 2006-08-01 | Agilent Technologies, Inc. | Method and apparatus for defining an input state vector that achieves low power consumption in a digital circuit in an idle state |
| US7250373B2 (en) * | 2004-08-27 | 2007-07-31 | Applied Materials, Inc. | Method and apparatus for etching material layers with high uniformity of a lateral etch rate across a substrate |
| KR100650845B1 (ko) * | 2005-12-27 | 2006-11-28 | 주식회사 하이닉스반도체 | 소비 전력을 감소시키는 버퍼 제어 회로와, 이를 포함하는메모리 모듈용 반도체 메모리 장치 및 그 제어 동작 방법 |
| KR100871385B1 (ko) * | 2007-07-31 | 2008-12-02 | 주식회사 하이닉스반도체 | 셋업/홀드 타임 제어회로 |
| KR100915824B1 (ko) * | 2008-01-07 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 입력 회로 및 그 제어 방법 |
| KR100945816B1 (ko) * | 2008-09-03 | 2010-03-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2000011648A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体装置 |
| JP3708729B2 (ja) * | 1998-11-18 | 2005-10-19 | 富士通株式会社 | 半導体記憶装置 |
| US6275086B1 (en) * | 1998-11-19 | 2001-08-14 | Fujitsu Limited | Clock signal generator for an integrated circuit |
| JP2001060392A (ja) * | 1999-08-24 | 2001-03-06 | Mitsubishi Electric Corp | 半導体装置 |
-
2000
- 2000-08-31 JP JP2000263568A patent/JP2002074952A/ja active Pending
-
2001
- 2001-08-29 TW TW090121334A patent/TW517236B/zh not_active IP Right Cessation
- 2001-08-30 KR KR1020010052848A patent/KR100676425B1/ko not_active IP Right Cessation
- 2001-08-30 US US09/941,765 patent/US6466492B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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| US6466492B2 (en) | 2002-10-15 |
| KR100676425B1 (ko) | 2007-01-31 |
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