JPH01241089A - スタティック型ランダムアクセスメモリ - Google Patents
スタティック型ランダムアクセスメモリInfo
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- JPH01241089A JPH01241089A JP63068391A JP6839188A JPH01241089A JP H01241089 A JPH01241089 A JP H01241089A JP 63068391 A JP63068391 A JP 63068391A JP 6839188 A JP6839188 A JP 6839188A JP H01241089 A JPH01241089 A JP H01241089A
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- 238000001514 detection method Methods 0.000 claims abstract description 42
- 230000007704 transition Effects 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims abstract description 4
- 239000000872 buffer Substances 0.000 claims description 4
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 4
- 230000008859 change Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
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- 230000002093 peripheral effect Effects 0.000 description 1
- LSEKLPKUWRDLKY-UHFFFAOYSA-N protoleucomelone Chemical compound C1=CC(OC(=O)C)=CC=C1C1=C(OC(C)=O)C(OC(C)=O)=C(C=2C(=CC(OC(C)=O)=C(OC(C)=O)C=2)O2)C2=C1OC(C)=O LSEKLPKUWRDLKY-UHFFFAOYSA-N 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はスタティック型ランダムアクセスメモリ（以
下ＳＲＡＭと称する）に関し、特にその書込み方式の改
善技術に係わる。
下ＳＲＡＭと称する）に関し、特にその書込み方式の改
善技術に係わる。
（従来の技術）
従来のＳＲＡＭの構成を第８図に示す。第８図には、ビ
ット線対ＢＬＩ、ＢＬＩに対応した一列分の構成が示さ
れいる。アドレス信号はアドレス入力端子１１を介して
アドレス入力回路１２に入力し、このアドレス入力回路
１２から行アドレス信号が行デコーダ１３に出力される
と共に、列アドレス信号が列デコーダ１４に出力される
。そして、行デコーダ１３のデコード出力によって、複
数のワード線ＷＬＩ〜Ｗ Ｌ ｎのうちの特定の一本が
選択される。例えばワード線ＷＬｌが選択された場合は
、メモリセルＭＣＩが駆動される。同様に列デコーダ１
４は複数の列選択線Ｃ３ＬＩ−ＣＳＬａ＋のうちの一本
を選択するものであり、例えば列選択線Ｃ３Ｌｌが選択
された場合にはＮ型ＭＯＳＦＥＴＱＩ 、Ｑ２がオンす
ることによって第１列すなわちビット線対ＢＬＩ、ＢＬ
Ｉが選択される。このビット線対ＢＬＩ、ＢＬＩは、負
荷回路ｌＯを介して電源電位ｖＤＤ端子に接続されてい
る。
ット線対ＢＬＩ、ＢＬＩに対応した一列分の構成が示さ
れいる。アドレス信号はアドレス入力端子１１を介して
アドレス入力回路１２に入力し、このアドレス入力回路
１２から行アドレス信号が行デコーダ１３に出力される
と共に、列アドレス信号が列デコーダ１４に出力される
。そして、行デコーダ１３のデコード出力によって、複
数のワード線ＷＬＩ〜Ｗ Ｌ ｎのうちの特定の一本が
選択される。例えばワード線ＷＬｌが選択された場合は
、メモリセルＭＣＩが駆動される。同様に列デコーダ１
４は複数の列選択線Ｃ３ＬＩ−ＣＳＬａ＋のうちの一本
を選択するものであり、例えば列選択線Ｃ３Ｌｌが選択
された場合にはＮ型ＭＯＳＦＥＴＱＩ 、Ｑ２がオンす
ることによって第１列すなわちビット線対ＢＬＩ、ＢＬ
Ｉが選択される。このビット線対ＢＬＩ、ＢＬＩは、負
荷回路ｌＯを介して電源電位ｖＤＤ端子に接続されてい
る。
書込み時においては、書込み信号端子１５に所定レベル
の書込み制御信号が供給され、これによって書込み制御
回路１６は書込み回路１７を書込み動作状態に制御する
。そして、上記のようにして選択されたメモリセルＭＣ
Ｉには、データ入出力端子１８のデータがデータ入出力
回路１９、書込み回路１７、ビット線対ＢＬＩ、ＢＬＩ
を介して書込まれる。
の書込み制御信号が供給され、これによって書込み制御
回路１６は書込み回路１７を書込み動作状態に制御する
。そして、上記のようにして選択されたメモリセルＭＣ
Ｉには、データ入出力端子１８のデータがデータ入出力
回路１９、書込み回路１７、ビット線対ＢＬＩ、ＢＬＩ
を介して書込まれる。
また、読み出し時には、メモリセルＭＣＩから読み出さ
れたデータがセンスアンプ２０で増幅され、そしてデー
タ入出力回路１９を介してデータ入出力端子１８に送ら
れる。
れたデータがセンスアンプ２０で増幅され、そしてデー
タ入出力回路１９を介してデータ入出力端子１８に送ら
れる。
しかしながら、このように構成されるＳ ＲＡＭでは、
書込み動作期間中に電源端子間に貫通電流が流れ続ける
ため消費電力が大きくなる欠点がある。この貫通電流を
第９図を参照して説明する。
書込み動作期間中に電源端子間に貫通電流が流れ続ける
ため消費電力が大きくなる欠点がある。この貫通電流を
第９図を参照して説明する。
第９図は第８図に示したＳＲＡＭのセル周辺部の構成を
示すものである。Ｎ型ＭＯＳＦＥＴＱ３、Ｑ４．および
ＣＭＯＳインバータ１０１ 、１０２は第８図の書込み
回路１７を構成するものであり、Ｆ Ｅ ＴＱ３および
Ｑ４のゲートには書込み制御回路からの制御信号ＳＷＥ
が供給される。
示すものである。Ｎ型ＭＯＳＦＥＴＱ３、Ｑ４．および
ＣＭＯＳインバータ１０１ 、１０２は第８図の書込み
回路１７を構成するものであり、Ｆ Ｅ ＴＱ３および
Ｑ４のゲートには書込み制御回路からの制御信号ＳＷＥ
が供給される。
メモリセルＭＣＩは、抵抗Ｒ１，Ｒ２およびＮ型ＭＯ８
ＦＥＴＱＩＩ、Ｑｌ２より成るフリップフロップと、デ
ータ転送用のＮ型ＭＯＳＦＥＴＱ１３゜Ｑｌ４とにより
構成される。また、Ｎ型ＭＯ８ＦＥＴＱ９ 、ＱＩＯは
負荷回路ＩＯを構成するものである。
ＦＥＴＱＩＩ、Ｑｌ２より成るフリップフロップと、デ
ータ転送用のＮ型ＭＯＳＦＥＴＱ１３゜Ｑｌ４とにより
構成される。また、Ｎ型ＭＯ８ＦＥＴＱ９ 、ＱＩＯは
負荷回路ＩＯを構成するものである。
今、書込みデータ線Ｄｌｒｌ、Ｄｉｎにそれぞれ低レベ
ル電位、高レベル電位を与えてメモリセルＭＣＩにデー
タ“０”を書込むことを考える。
ル電位、高レベル電位を与えてメモリセルＭＣＩにデー
タ“０”を書込むことを考える。
この場合には、メモリセルＭＣＩのフリップフロップ部
のノードＡの電位が低レベル、ノードＢの電位が高レベ
ルに設定される。この結果、ＦＥＴＱＩＩがオンし、Ｆ
ＥＴＱ１２がオフする。したがって、書込み期間中には
破線で示すように電流ＩｆがＦＥＴＱ９ 、Ｑｌ３．Ｑ
ｌｌを介して電源電位ＶＤＤ端子から接地電位ＶＳＳ端
子に流れ、また電流■２がＦＥＴＱ９．Ｑｌ、Ｑ３．Ｑ
８を介して電源電位ＶＤＤ端子から接地ＶＳＳ端子に流
れる。
のノードＡの電位が低レベル、ノードＢの電位が高レベ
ルに設定される。この結果、ＦＥＴＱＩＩがオンし、Ｆ
ＥＴＱ１２がオフする。したがって、書込み期間中には
破線で示すように電流ＩｆがＦＥＴＱ９ 、Ｑｌ３．Ｑ
ｌｌを介して電源電位ＶＤＤ端子から接地電位ＶＳＳ端
子に流れ、また電流■２がＦＥＴＱ９．Ｑｌ、Ｑ３．Ｑ
８を介して電源電位ＶＤＤ端子から接地ＶＳＳ端子に流
れる。
書込み動作期間中はワード線が選択されたままになって
いるため、この貫通電流Ｉｆ、Ｉ２は書込み動作期間中
流れ続ける。したがって、従来のＳＲＡＭでは書込み時
の消費電力が大きい欠点があった。
いるため、この貫通電流Ｉｆ、Ｉ２は書込み動作期間中
流れ続ける。したがって、従来のＳＲＡＭでは書込み時
の消費電力が大きい欠点があった。
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来のＳ
ＲＡＭでは書込み時に電源端子間に多くの貫通電流が流
れ消費電力が大きかった点を改善し、低消費電力のＳ
ＲＡ Ｍを提供することを目的とする。
ＲＡＭでは書込み時に電源端子間に多くの貫通電流が流
れ消費電力が大きかった点を改善し、低消費電力のＳ
ＲＡ Ｍを提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明によるスタティック型ランダムアクセスメモリ
にあっては、複数のビット線対と複数のワード線との各
交差位置にスタティック型メモリセルをそれぞれ配置し
てなるメモリセルアレイと、前記ビット線対に書込みデ
ータを供給する書込み回路と、外部から供給される書込
みイネーブル信号を検出する書込みモード検出手段と、
外部から供給される入力データの変化を検出する入力デ
ータ遷移検出手段と、前記書込みモード検出手段および
入力データ遷移検出手段から出力される検出信号のいず
れか一方に応答して所定のパルス幅のパルス信号を出力
するパルス信号発生手段と、このパルス信号発生手段か
ら出力されるパルス信号と行アドレス信号に応じて前記
ワード線を選択的に所定期間駆動するワード線選択手段
と、前記パルス信号発生手段から出力されるパルス信号
の発生期間には前記書込み回路に前記入力データに応じ
た書込みデータを供給し、非発生期間には前記書込み回
路に書込用初期設定データを供給する書込み回路制御手
段とを具備することを特徴とする。
にあっては、複数のビット線対と複数のワード線との各
交差位置にスタティック型メモリセルをそれぞれ配置し
てなるメモリセルアレイと、前記ビット線対に書込みデ
ータを供給する書込み回路と、外部から供給される書込
みイネーブル信号を検出する書込みモード検出手段と、
外部から供給される入力データの変化を検出する入力デ
ータ遷移検出手段と、前記書込みモード検出手段および
入力データ遷移検出手段から出力される検出信号のいず
れか一方に応答して所定のパルス幅のパルス信号を出力
するパルス信号発生手段と、このパルス信号発生手段か
ら出力されるパルス信号と行アドレス信号に応じて前記
ワード線を選択的に所定期間駆動するワード線選択手段
と、前記パルス信号発生手段から出力されるパルス信号
の発生期間には前記書込み回路に前記入力データに応じ
た書込みデータを供給し、非発生期間には前記書込み回
路に書込用初期設定データを供給する書込み回路制御手
段とを具備することを特徴とする。
（作用）
前記構成のスタティック型ランダムアクセスメモリにあ
っては、パルス信号発生手段から発生されるパルス信号
によって、実際に書込み動作を実行する期間を外部から
の制御信号によらず内部で一義的に決定することができ
る。したがって、特に書込みサイクルが長い場合におい
て、書込み時における消費電力を著しく低減することが
可能になる。
っては、パルス信号発生手段から発生されるパルス信号
によって、実際に書込み動作を実行する期間を外部から
の制御信号によらず内部で一義的に決定することができ
る。したがって、特に書込みサイクルが長い場合におい
て、書込み時における消費電力を著しく低減することが
可能になる。
（実施例）
以下、図面を参照してこの発明の詳細な説明する。
第１図にこの発明の一実施例に係るＳ ＲＡ Ｍを示す
。このＳＲＡＭは、第８図の従来の構成に加え、このＳ
ＲＡＭに外部から供給される書込みイネーブル信号を検
出する書込みモード検出回路３１と、外部からの入力デ
ータの内容が変化したことを検出するデータ遷移検出回
路３２と、これら２つの検出回路３１．３２からの検出
信号のいずれかに応答して所定のパルス幅の信号を発生
するパルス信号発生手段としての書込みパワーダウンタ
イマ３３が設けられている。
。このＳＲＡＭは、第８図の従来の構成に加え、このＳ
ＲＡＭに外部から供給される書込みイネーブル信号を検
出する書込みモード検出回路３１と、外部からの入力デ
ータの内容が変化したことを検出するデータ遷移検出回
路３２と、これら２つの検出回路３１．３２からの検出
信号のいずれかに応答して所定のパルス幅の信号を発生
するパルス信号発生手段としての書込みパワーダウンタ
イマ３３が設けられている。
書込みモード検出回路３１の入力には、外部からの書込
みイネーブル信号ＷＥおよびチップイネーブル信号ＣＥ
を入力とするノアゲート４１の出力信号ＷＥ’が供給さ
れる。ノアゲー）４１の出力信号ＷＥ’が“１２レベル
になった時、すなわち書込みイネーブル信号ＷＥおよび
チップイネーブル信号ＣＥが共に“０″レベルになった
時に、書込みモード検出回路３１は書込みモード検出信
号φｗｅを書込みパワーダウンタイマ３３に供給する。
みイネーブル信号ＷＥおよびチップイネーブル信号ＣＥ
を入力とするノアゲート４１の出力信号ＷＥ’が供給さ
れる。ノアゲー）４１の出力信号ＷＥ’が“１２レベル
になった時、すなわち書込みイネーブル信号ＷＥおよび
チップイネーブル信号ＣＥが共に“０″レベルになった
時に、書込みモード検出回路３１は書込みモード検出信
号φｗｅを書込みパワーダウンタイマ３３に供給する。
データ遷移検出回路３２は、外部からデータ人出力回路
１９に供給される入力データの内容が“０”から“１１
に、または“１゛から“０”に変化した時に、データ遷
移検出信号φｄｔを書込みパワーダウンタイマ３３に供
給する。
１９に供給される入力データの内容が“０”から“１１
に、または“１゛から“０”に変化した時に、データ遷
移検出信号φｄｔを書込みパワーダウンタイマ３３に供
給する。
書込みパワーダウンタイマ３３は、検出信号φｗｅまた
はφｄｔのいずれかを受信した時に、所定期間′０”レ
ベルとなる２つのパルス信号ＷＥ’およびφＷａｅｔを
同時に発生する。この場合、２つのパルス信号ＷＥ’お
よびφｖａｃｔのパルス幅は等しいか、あるいはＷＥ’
よりもφｗａｃ ｔのパルス幅が長いことが好ましい。
はφｄｔのいずれかを受信した時に、所定期間′０”レ
ベルとなる２つのパルス信号ＷＥ’およびφＷａｅｔを
同時に発生する。この場合、２つのパルス信号ＷＥ’お
よびφｖａｃｔのパルス幅は等しいか、あるいはＷＥ’
よりもφｗａｃ ｔのパルス幅が長いことが好ましい。
パルス信号ＷＥ’はワード線の制御および書込み回路１
７の制御のために使用される。すなわち、パルス信号Ｗ
Ｅ’は、出力がワード線ＷＬＬに接続されているノアゲ
ート４２の一方の入力に供給される。このノアゲート４
２の他方の入力には、インバータ４３を介して行デコー
ダ１３の出力が供給される。したがって、行デコーダ１
３によってワード線ＷＬＩが選択された場合、ワード線
ＷＬＩはパルス信号ＷＥ’の発生期間つまり“０“レベ
ル期間だけ駆動される。また、図示してないが他の各ワ
ード線それぞれに対しても同様にノアゲートおよびイン
バータより成るゲート回路が接続され、その各ゲート回
路はパルス信号ＷＥ’よってゲートコントロールされる
。
７の制御のために使用される。すなわち、パルス信号Ｗ
Ｅ’は、出力がワード線ＷＬＬに接続されているノアゲ
ート４２の一方の入力に供給される。このノアゲート４
２の他方の入力には、インバータ４３を介して行デコー
ダ１３の出力が供給される。したがって、行デコーダ１
３によってワード線ＷＬＩが選択された場合、ワード線
ＷＬＩはパルス信号ＷＥ’の発生期間つまり“０“レベ
ル期間だけ駆動される。また、図示してないが他の各ワ
ード線それぞれに対しても同様にノアゲートおよびイン
バータより成るゲート回路が接続され、その各ゲート回
路はパルス信号ＷＥ’よってゲートコントロールされる
。
また、パルス信号ＷＥ’は、出力が書込み回路１７内の
Ｎ型ＭＯ８ＦＥＴＱ３ 、Ｑ４のゲートに接続されたノ
アゲート弁の一方の入力にも供給される。このノアゲー
ト葺の他方の入力には、インバータ４５を介してノアゲ
ート４１の出力信号ＷＥ’が供給されている。したがっ
て、書込みバッファとして作用するインバータ１０１
、１０２がビット線ＢＬＩ、ＢＬＩに結合されるのは、
書込みモードでしかもパルス信号ＷＥ’が“０２レベル
の期間だけとなる。
Ｎ型ＭＯ８ＦＥＴＱ３ 、Ｑ４のゲートに接続されたノ
アゲート弁の一方の入力にも供給される。このノアゲー
ト葺の他方の入力には、インバータ４５を介してノアゲ
ート４１の出力信号ＷＥ’が供給されている。したがっ
て、書込みバッファとして作用するインバータ１０１
、１０２がビット線ＢＬＩ、ＢＬＩに結合されるのは、
書込みモードでしかもパルス信号ＷＥ’が“０２レベル
の期間だけとなる。
パルス信号φｗａｃｔは、ノアゲー）４１の出力信号Ｗ
Ｅ’ と共に書込み制御回路３４に供給される。書込み
制御回路３４は、信号φｖａｃｔおよびＷＥ’ に基づ
いてデータ入出力回路１９を制御する。パルス信号φｗ
ａｃｔの発生期間つまり“０″レベルの時には、書込み
制御回路３４は、データ入出力回路１９を制御して外部
からの入力データに対応した書込みデータを書込み回路
１７に供給する。例えば、入力データが“１“の場合は
、書込み制御回路３４およびデータ入出力回路１９によ
って書込み回路１７のインバータ１０１ 、１０２の出
力が“０”レベルおよび“１″レベルにそれぞれ制御さ
れる。また、入力データが“０”の場合は、インバータ
１０１ 、１０２の出力が“１”レベルおよび“０”レ
ベルに制御される。
Ｅ’ と共に書込み制御回路３４に供給される。書込み
制御回路３４は、信号φｖａｃｔおよびＷＥ’ に基づ
いてデータ入出力回路１９を制御する。パルス信号φｗ
ａｃｔの発生期間つまり“０″レベルの時には、書込み
制御回路３４は、データ入出力回路１９を制御して外部
からの入力データに対応した書込みデータを書込み回路
１７に供給する。例えば、入力データが“１“の場合は
、書込み制御回路３４およびデータ入出力回路１９によ
って書込み回路１７のインバータ１０１ 、１０２の出
力が“０”レベルおよび“１″レベルにそれぞれ制御さ
れる。また、入力データが“０”の場合は、インバータ
１０１ 、１０２の出力が“１”レベルおよび“０”レ
ベルに制御される。
信号φνａ員の非発生期間つまり“１”レベルの時は、
書込み制御回路３４は、データ入出力回路１９を制御し
て書込み回路１７に書込み用の初期設定データを供給し
てインバータ１０１ 、１０２の出力を共に″１７レベ
ルにする。
書込み制御回路３４は、データ入出力回路１９を制御し
て書込み回路１７に書込み用の初期設定データを供給し
てインバータ１０１ 、１０２の出力を共に″１７レベ
ルにする。
データ遷移検出回路３２は、例えば第２図に示すように
インバータ５１〜５４と、ノアゲート５５．５６と、Ｎ
型ＭＯ８ＦＥＴ５７．５８によって構成することができ
る。すなわち、入力データが“１“から“０”に変化し
た場合は、３個のインバータ５１〜５３による遅延時間
に対応した期間だけ“１＃レベルとなるパルス信号がノ
アゲート５５から発生されてＦＥＴ５７のゲートに供給
される。また、入力データが０２から“１”に変化した
場合は、３個のインバータ５２〜５４による遅延時間に
対応した期間だけ“１＃レベルとなるパルス信号がノア
ゲート５Ｂから発生され、このパルス信号はＦＥＴ５８
のゲートに供給される。したがって、検出信号ｉは、入
力データが“０”から１１に変化する時、および′１”
から“０＃に変化する時のいずれにおいても所定期間“
０”レベルに設定される。
インバータ５１〜５４と、ノアゲート５５．５６と、Ｎ
型ＭＯ８ＦＥＴ５７．５８によって構成することができ
る。すなわち、入力データが“１“から“０”に変化し
た場合は、３個のインバータ５１〜５３による遅延時間
に対応した期間だけ“１＃レベルとなるパルス信号がノ
アゲート５５から発生されてＦＥＴ５７のゲートに供給
される。また、入力データが０２から“１”に変化した
場合は、３個のインバータ５２〜５４による遅延時間に
対応した期間だけ“１＃レベルとなるパルス信号がノア
ゲート５Ｂから発生され、このパルス信号はＦＥＴ５８
のゲートに供給される。したがって、検出信号ｉは、入
力データが“０”から１１に変化する時、および′１”
から“０＃に変化する時のいずれにおいても所定期間“
０”レベルに設定される。
第３図は書込みモード検出回路３１の具体的回路構成を
示すもので、この検出回路３１はインバータ６０、６１
と、遅延回路６２と、ノアゲート６３とにより構成され
ている。ノアゲート６３の一方の入力にはインバータ６
０を介して第１図に示したノアゲート４１ （第１図参
照）の出力信号ＷＥ’が供給され、また他方の入力には
信号ＷＥ’がインバータ６０゜６１および遅延回路６２
を介して供給されている。したがって、信号ＷＥ’が“
０″から“１”に変化する際には、ノアゲート６３から
は遅延回路６２の遅延時間に対応した期間だけ“１”レ
ベルとなるパルス信号が検出信号φｗｅとして出力され
る。
示すもので、この検出回路３１はインバータ６０、６１
と、遅延回路６２と、ノアゲート６３とにより構成され
ている。ノアゲート６３の一方の入力にはインバータ６
０を介して第１図に示したノアゲート４１ （第１図参
照）の出力信号ＷＥ’が供給され、また他方の入力には
信号ＷＥ’がインバータ６０゜６１および遅延回路６２
を介して供給されている。したがって、信号ＷＥ’が“
０″から“１”に変化する際には、ノアゲート６３から
は遅延回路６２の遅延時間に対応した期間だけ“１”レ
ベルとなるパルス信号が検出信号φｗｅとして出力され
る。
第４図は書込みパワーダウンタイマ３３の具体的な回路
構成を示すもので、電源ＶＤＤ端子と接地ＶＳＳ端子間
にはＰ型ＭＯ９ＦＥＴ７１．Ｎ型ＭＯＳ Ｆ Ｅ Ｔ７
２．７３が直列接続されている。
構成を示すもので、電源ＶＤＤ端子と接地ＶＳＳ端子間
にはＰ型ＭＯ９ＦＥＴ７１．Ｎ型ＭＯＳ Ｆ Ｅ Ｔ７
２．７３が直列接続されている。
ＦＥＴ７１および７２はそれぞれ常に導通状態に制御さ
れ、それらの接続ノードＮｌにはデータ遷移検出回路３
２からの検出信号φｄｌが供給されている。
れ、それらの接続ノードＮｌにはデータ遷移検出回路３
２からの検出信号φｄｌが供給されている。
また、ＦＥＴ７３のゲートには、書込みモード検出回路
３１からの検出信号φｗｅが供給される。ノードＮ１の
電位は、検出信号＜６ｄｔまたはφνｅが供給された際
に、所定期間“０″レベルとなる。したがって、インバ
ータ７４からは所定期間“１”レベルのパルス信号が出
力され、このパルス信号はノアゲート７５および７８の
各一方の入力に直接供給されると共に、パルス伸長回路
８１を介してノアゲート７５および７８の各他方の入力
に供給される。パルス伸長回路８１は、インバータ７４
から出力されるパルス信号のパルス幅を引伸ばすための
もので、たとえば第３図に示したようなパルス発生回路
により構成することができる。したがって、ノアゲート
７５および７８の各出力は、パルス伸長回路８１で得ら
れるパルス幅に対応する期間だけ“０”レベルに設定さ
れる。ノアゲート７５の出力は、一方の入力が接地ｖＳ
Ｓ端子に接続されたノアゲートＴ６の他方の入力に供給
され、そしてこのノアゲート７６の出力はインバータ７
７を介して信号φｗａｃｔとして出力される。同様に、
ノアゲート７８の出力は、一方の入力が接地ｖＳＳ端子
に接続されたノアゲート７９の他方の入力に供給され、
そしてこのノアゲート７９の出力はインバータ８０を介
して信号ＷＥ’として出力される。
３１からの検出信号φｗｅが供給される。ノードＮ１の
電位は、検出信号＜６ｄｔまたはφνｅが供給された際
に、所定期間“０″レベルとなる。したがって、インバ
ータ７４からは所定期間“１”レベルのパルス信号が出
力され、このパルス信号はノアゲート７５および７８の
各一方の入力に直接供給されると共に、パルス伸長回路
８１を介してノアゲート７５および７８の各他方の入力
に供給される。パルス伸長回路８１は、インバータ７４
から出力されるパルス信号のパルス幅を引伸ばすための
もので、たとえば第３図に示したようなパルス発生回路
により構成することができる。したがって、ノアゲート
７５および７８の各出力は、パルス伸長回路８１で得ら
れるパルス幅に対応する期間だけ“０”レベルに設定さ
れる。ノアゲート７５の出力は、一方の入力が接地ｖＳ
Ｓ端子に接続されたノアゲートＴ６の他方の入力に供給
され、そしてこのノアゲート７６の出力はインバータ７
７を介して信号φｗａｃｔとして出力される。同様に、
ノアゲート７８の出力は、一方の入力が接地ｖＳＳ端子
に接続されたノアゲート７９の他方の入力に供給され、
そしてこのノアゲート７９の出力はインバータ８０を介
して信号ＷＥ’として出力される。
したがって、この書込みパワーダウンタイマ３３では、
検出信号φｄｔ、 φｗｅのいずれかが入力されると
、パルス伸長回路８Ｉで得られるパルス幅を有するパル
ス信号φｗａｃｔＳＷ Ｅ ’が出力される。
検出信号φｄｔ、 φｗｅのいずれかが入力されると
、パルス伸長回路８Ｉで得られるパルス幅を有するパル
ス信号φｗａｃｔＳＷ Ｅ ’が出力される。
次に第５図および第６図を参照してこの発明のＳＲＡＭ
におけるデータの書込み動作を説明する。
におけるデータの書込み動作を説明する。
第５図および第６図に示されているタイミングチャート
は、書込みモード検出回路３１、データ検出回路３２、
書込みパワーダウンタイマ３３としてそれぞれ第２図乃
至第４図の回路を用いた場合のものである。
は、書込みモード検出回路３１、データ検出回路３２、
書込みパワーダウンタイマ３３としてそれぞれ第２図乃
至第４図の回路を用いた場合のものである。
第５図には、外部からの書込みイネーブル信号ＷＥがア
クティブ状態すなわち“０”レベルで、入力データの内
容が“１”からＯ″に変化した場合のタイミングチャー
トが示されている。入力データが“１′から“０２に変
化すると、データ遷移検出回路３２はこのデータの変化
を検知して検出信号７項を出力する。この検出信号１石
が書込みパワーダウンタイマ３３に入力されると、書込
みパワーダウンタイマ３３は所定期間“０“レベルとな
るパルス信号φｖａｃｔＳＷ Ｅ ’を出力する。パル
ス信号ＷＥ’の発生期間には、ワード線の付勢が許可さ
れるので、ワード線ＷＬＩが選択された場合にはその電
位は図示のように上昇し、そしてパルス信号ＷＥ’の後
縁でその電位は低下される。
クティブ状態すなわち“０”レベルで、入力データの内
容が“１”からＯ″に変化した場合のタイミングチャー
トが示されている。入力データが“１′から“０２に変
化すると、データ遷移検出回路３２はこのデータの変化
を検知して検出信号７項を出力する。この検出信号１石
が書込みパワーダウンタイマ３３に入力されると、書込
みパワーダウンタイマ３３は所定期間“０“レベルとな
るパルス信号φｖａｃｔＳＷ Ｅ ’を出力する。パル
ス信号ＷＥ’の発生期間には、ワード線の付勢が許可さ
れるので、ワード線ＷＬＩが選択された場合にはその電
位は図示のように上昇し、そしてパルス信号ＷＥ’の後
縁でその電位は低下される。
また、パルス信号φｖａｃｔ、 Ｗ Ｅ ’が“０”レ
ベルの期間には、入力データに対応した書込みデータが
書込み回路１７に入力される共に、書込み回路１７内の
ＦＥＴＱ３ 、Ｑ４がオン状態となるので、データ線Ｄ
ｌｎ、 Ｄ Ｉｎ及びビット線ＢＬＩ 、ＢＬＩの電
位はそれぞれ入力データに対応した電位に設定される。
ベルの期間には、入力データに対応した書込みデータが
書込み回路１７に入力される共に、書込み回路１７内の
ＦＥＴＱ３ 、Ｑ４がオン状態となるので、データ線Ｄ
ｌｎ、 Ｄ Ｉｎ及びビット線ＢＬＩ 、ＢＬＩの電
位はそれぞれ入力データに対応した電位に設定される。
これによってメモリセルＭＣＩには書込みデータが書込
まれるが、この書込み動作は、パルス信号φνａｃｔ、
ＷＥ’が“０”レベルの期間中だけ実行され、φｖａｃ
ｔ、 Ｗ Ｅ ’が“１”レベルに立上がるとワード線
ＷＬＩの付勢が禁止されると共に、書込みデータの供給
が禁止されるので書込み動作は行われない。したがって
、パルス信号φｖａｃｔ、 Ｗ Ｅ ’のパルス幅をデ
バイスにより決定される書込みデータセットアツプ時間
（Ｔ ｄｓ）を十分満足する範囲で最小の値に設定する
ことによって、前述のような貫通電流を減少させること
ができる。
まれるが、この書込み動作は、パルス信号φνａｃｔ、
ＷＥ’が“０”レベルの期間中だけ実行され、φｖａｃ
ｔ、 Ｗ Ｅ ’が“１”レベルに立上がるとワード線
ＷＬＩの付勢が禁止されると共に、書込みデータの供給
が禁止されるので書込み動作は行われない。したがって
、パルス信号φｖａｃｔ、 Ｗ Ｅ ’のパルス幅をデ
バイスにより決定される書込みデータセットアツプ時間
（Ｔ ｄｓ）を十分満足する範囲で最小の値に設定する
ことによって、前述のような貫通電流を減少させること
ができる。
第６図は入力データが“１″レベルで一定であり、書込
みイネーブル信号Ｗ下が“０“レベルのアクティブ状態
に変化した場合のタイミングチャートである。チップイ
ネーブル信号ＣＥが“０＃レベルの期間では、書込みイ
ネーブル信号ＷＥが“０”レベルになると、ノアゲート
４１の出力信号ＷＥ’は′１２レベルに立上がる。書込
みモード検出回路３１は、この信号ＷＥ’の変化を検出
して検出信号φｗｅを出力する。この検出信号φｖｅが
入力されると、書込みパワーダウンタイマ３３は所定期
間′０”レベルとなるパルス信号φｗａｃｔ。
みイネーブル信号Ｗ下が“０“レベルのアクティブ状態
に変化した場合のタイミングチャートである。チップイ
ネーブル信号ＣＥが“０＃レベルの期間では、書込みイ
ネーブル信号ＷＥが“０”レベルになると、ノアゲート
４１の出力信号ＷＥ’は′１２レベルに立上がる。書込
みモード検出回路３１は、この信号ＷＥ’の変化を検出
して検出信号φｗｅを出力する。この検出信号φｖｅが
入力されると、書込みパワーダウンタイマ３３は所定期
間′０”レベルとなるパルス信号φｗａｃｔ。
ＷＥ’を出力する。前述したように、パルス信号φνａ
ｃｔ、ｗｔｉ：’の発生期間中には、ワード線ＷＬＩが
駆動されると共に、′１”レベルの入力データに応じた
書込みデータが書込み回路１７に供給される。この結果
、データ線Ｄｉｎ、Ｄｌｎはそれぞれ“１”レベル、“
０”レベルに設定され、これに伴ってビット線ＢＬＩ、
ＢＬＩの電位もそれぞれ“１”レベル、“０°レベルに
設定される。
ｃｔ、ｗｔｉ：’の発生期間中には、ワード線ＷＬＩが
駆動されると共に、′１”レベルの入力データに応じた
書込みデータが書込み回路１７に供給される。この結果
、データ線Ｄｉｎ、Ｄｌｎはそれぞれ“１”レベル、“
０”レベルに設定され、これに伴ってビット線ＢＬＩ、
ＢＬＩの電位もそれぞれ“１”レベル、“０°レベルに
設定される。
これにより、メモリセルＭＣ１にはデータ“１＃が書込
まれる。この書込み動作は、パルス信号φｖａｃｔ、
Ｗ Ｅ ’が“０°レベルの期間中だけ実行されへφシ
ａｃｔ、ＷＥ’が′１”レベルに立上がるとワード線Ｗ
Ｌｌの付勢が禁止されると共に、書込みデータの供給が
禁止されるので書込み動作は行われない。したがって、
パルス信号φνｎｅｔ。
まれる。この書込み動作は、パルス信号φｖａｃｔ、
Ｗ Ｅ ’が“０°レベルの期間中だけ実行されへφシ
ａｃｔ、ＷＥ’が′１”レベルに立上がるとワード線Ｗ
Ｌｌの付勢が禁止されると共に、書込みデータの供給が
禁止されるので書込み動作は行われない。したがって、
パルス信号φνｎｅｔ。
ＷＥ’のパルス幅をデバイスにより決定される書込みデ
ータのセットアツプ時間（Ｔ ｄｓ）を十分満足する範
囲で最小の値に設定すれば、この場合にも前述のような
貫通電流を減少させることができる。
ータのセットアツプ時間（Ｔ ｄｓ）を十分満足する範
囲で最小の値に設定すれば、この場合にも前述のような
貫通電流を減少させることができる。
このように、この発明のＳＲＡＭでは、実際に書込み動
作を実行する期間を外部からの制御信号によらず内部で
一義的に決定することができる。
作を実行する期間を外部からの制御信号によらず内部で
一義的に決定することができる。
したがって、このＳＲＡＭの使用サイクルに対する消費
電流の変化は、第７図に示されているように、そのサイ
クルが遅い場合例えば２５ＭＨｚ以下の場合に消費電流
を著しく減少することが可能になる。
電流の変化は、第７図に示されているように、そのサイ
クルが遅い場合例えば２５ＭＨｚ以下の場合に消費電流
を著しく減少することが可能になる。
尚、ここではワード線の制御の他に、書込み回路１７に
設けられたスイッチ回路（ＦＥＴＱ３゜Ｑ４）と書込み
バッラア（インバータ１０１ 、１０２ ）を共に書込
みパワーダウンタイマ３８を用いて制御した例を示した
が、書込み回路１７に書込み用の初期設定データを供給
してインバータ１０１ 、１０２の出力を“１”レベル
に設定しておけば、たとえスイッチ回路がオン状態でも
貫通電流は流れないので、書込みパワーダウンタイマ３
３による制御をワード線と書込みバッファに対してだけ
行なうようにしでもよい。
設けられたスイッチ回路（ＦＥＴＱ３゜Ｑ４）と書込み
バッラア（インバータ１０１ 、１０２ ）を共に書込
みパワーダウンタイマ３８を用いて制御した例を示した
が、書込み回路１７に書込み用の初期設定データを供給
してインバータ１０１ 、１０２の出力を“１”レベル
に設定しておけば、たとえスイッチ回路がオン状態でも
貫通電流は流れないので、書込みパワーダウンタイマ３
３による制御をワード線と書込みバッファに対してだけ
行なうようにしでもよい。
また、この場合にはメモリセルへのデータの誤書込みを
防止するために、ワード線の駆動を禁止した後にインバ
ータｌｏｔ 、 １０２の出力を“１”レベルに設定す
るようにタイミング設定することが好ましい。したがっ
て、この場合には書込みパワーダウンタイマ３３から所
定のパルス幅のパルス信号ＷＥ’とこれよりもパルス幅
の長いパルス信号φｗａｃｔが発生されるようにする。
防止するために、ワード線の駆動を禁止した後にインバ
ータｌｏｔ 、 １０２の出力を“１”レベルに設定す
るようにタイミング設定することが好ましい。したがっ
て、この場合には書込みパワーダウンタイマ３３から所
定のパルス幅のパルス信号ＷＥ’とこれよりもパルス幅
の長いパルス信号φｗａｃｔが発生されるようにする。
これは、第４図に示した回路においてパルス伸長回路８
１の他に、これよりパルス伸長幅の長いパルス伸長回路
を別に設けることによって簡単に実現することができる
。
１の他に、これよりパルス伸長幅の長いパルス伸長回路
を別に設けることによって簡単に実現することができる
。
［発明の効果］
以上のようにこの発明によれば、書込み時における貫通
電流を減少することができ、低消費電力のスタティック
型ランダムアクセスメモリが提供される。
電流を減少することができ、低消費電力のスタティック
型ランダムアクセスメモリが提供される。
第１図はこの発明の一実施例に係るスタティック型ラン
ダムアクセスメモリを示すブロック図、第２図は第１図
に示したメモリに設けられているデータ遷移検出回路の
具体的な構成を示す回路図、第３図は第１図に示したメ
モリに設けられている書込みモード検出回路の具体的な
構成を示す回路図、第４図は第１図に示したメモリに設
けられている書込みパワーダウンタイマの具体的な構成
を示す回路図、第５図および第６図はそれぞれ第１図に
示したメモリの書込み動作を説明するタイミングチャー
ト、第７図は第１図に示したメモリの動作サイクルに対
する消費電力の変化を示す図、第８図は従来のメモリの
構成を示すブロック図、第９図は従来のメモリにおける
書込み時の貫通電流を説明するための図である。 ＢＬＩ、ＢＬＩ・・・ビット線対、ＷＬＩ・・・ワード
線、ＭＣ１・・・メモリセル、１７・・・書込み回路、
１９・・・データ入出力回路、３１・・・書込みモード
検出回路、３２・・・データ遷移検出回路、３３・・・
書込みパワーダウンタイマ、３４・・・書込み制御回路
、％−・・ノアゲート。 第５図 第６図 ■ ０ １０ ２０ 。−１ｖ、ｂ （Ｍ）−ｔｚ
）ＤＤ
ダムアクセスメモリを示すブロック図、第２図は第１図
に示したメモリに設けられているデータ遷移検出回路の
具体的な構成を示す回路図、第３図は第１図に示したメ
モリに設けられている書込みモード検出回路の具体的な
構成を示す回路図、第４図は第１図に示したメモリに設
けられている書込みパワーダウンタイマの具体的な構成
を示す回路図、第５図および第６図はそれぞれ第１図に
示したメモリの書込み動作を説明するタイミングチャー
ト、第７図は第１図に示したメモリの動作サイクルに対
する消費電力の変化を示す図、第８図は従来のメモリの
構成を示すブロック図、第９図は従来のメモリにおける
書込み時の貫通電流を説明するための図である。 ＢＬＩ、ＢＬＩ・・・ビット線対、ＷＬＩ・・・ワード
線、ＭＣ１・・・メモリセル、１７・・・書込み回路、
１９・・・データ入出力回路、３１・・・書込みモード
検出回路、３２・・・データ遷移検出回路、３３・・・
書込みパワーダウンタイマ、３４・・・書込み制御回路
、％−・・ノアゲート。 第５図 第６図 ■ ０ １０ ２０ 。−１ｖ、ｂ （Ｍ）−ｔｚ
）ＤＤ
Claims (3)
- （１）複数のビット線対と複数のワード線との各交差位
置にスタティック型メモリセルをそれぞれ配置してなる
メモリセルアレイと、 前記ビット線対に書込みデータを供給する書込み回路と
、 外部から供給される書込みイネーブル信号を検出する書
込みモード検出手段と、 外部から供給される入力データの変化を検出する入力デ
ータ遷移検出手段と、 前記書込みモード検出手段および入力データ遷移検出手
段から出力される検出信号のいずれか一方に応答して所
定のパルス幅のパルス信号を出力するパルス信号発生手
段と、 このパルス信号発生手段から出力されるパルス信号と行
アドレス信号に応じて前記ワード線を選択的に所定期間
駆動するワード線選択手段と、前記パルス信号発生手段
から出力されるパルス信号の発生期間には前記書込み回
路に前記入力データに応じた書込みデータを供給し、非
発生期間には前記書込み回路に書込用初期設定データを
供給する書込み回路制御手段とを具備することを特徴と
するスタティック型ランダムアクセスメモリ。 - （２）前記パルス信号発生手段は、第１のパルス信号と
これよりパルス幅の広い第２のパルス信号を同時に発生
し、第１のパルス信号は前記ワード線選択手段に供給さ
れ、第２のパルス信号は前記書込み回路制御手段に供給
されることを特徴とする請求項１記載のスタティック型
ランダムアクセスメモリ。 - （３）前記書込み回路は、書込みデータをビット線対に
供給する書込みバッファと、この書込みバッファと前記
ビット線対間に挿入されたスイッチ回路とを備え、この
スイッチ回路は前記書込みイネーブル信号と前記パルス
信号に応じてスイッチ制御されることを特徴とする請求
項１記載のスタティック型ランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068391A JPH01241089A (ja) | 1988-03-23 | 1988-03-23 | スタティック型ランダムアクセスメモリ |
| US07/327,272 US4937792A (en) | 1988-03-23 | 1989-03-22 | Static random access memory device with power down function |
| DE68918739T DE68918739T2 (de) | 1988-03-23 | 1989-03-23 | Statische RAM-Speicheranordnung mit einer Leistungsverminderungsfunktion. |
| KR1019890003656A KR920008030B1 (ko) | 1988-03-23 | 1989-03-23 | 스태틱형 ram |
| EP89105246A EP0337172B1 (en) | 1988-03-23 | 1989-03-23 | Static random access memory device with a power dissipation reduction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63068391A JPH01241089A (ja) | 1988-03-23 | 1988-03-23 | スタティック型ランダムアクセスメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01241089A true JPH01241089A (ja) | 1989-09-26 |
Family
ID=13372363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63068391A Pending JPH01241089A (ja) | 1988-03-23 | 1988-03-23 | スタティック型ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4937792A (ja) |
| EP (1) | EP0337172B1 (ja) |
| JP (1) | JPH01241089A (ja) |
| KR (1) | KR920008030B1 (ja) |
| DE (1) | DE68918739T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356473B1 (en) | 1999-06-24 | 2002-03-12 | Nec Corporation | Static random access memory (SRAM) |
Families Citing this family (6)
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|---|---|---|---|---|
| US5349669A (en) * | 1988-12-21 | 1994-09-20 | Oki Electric Industry Co., Ltd. | Data write control means |
| NL9000544A (nl) * | 1990-03-09 | 1991-10-01 | Philips Nv | Schrijf-erkenningscircuit bevattende schrijfdetector en bistabiel element voor vier-fase hand-shake signalering. |
| KR920010345B1 (ko) * | 1990-06-30 | 1992-11-27 | 삼성전자 주식회사 | 선충전수단을 구비한 라이트 드라이버(write driver) |
| JP2707953B2 (ja) | 1993-09-14 | 1998-02-04 | 日本電気株式会社 | 半導体メモリ回路 |
| JP2838967B2 (ja) * | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| US6181640B1 (en) | 1997-06-24 | 2001-01-30 | Hyundai Electronics Industries Co., Ltd. | Control circuit for semiconductor memory device |
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|---|---|---|---|---|
| JPS56137580A (en) * | 1980-03-26 | 1981-10-27 | Nec Corp | Semiconductor storage device |
| JPS5975486A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS61165884A (ja) * | 1986-01-22 | 1986-07-26 | Hitachi Ltd | 半導体メモリ装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4337525A (en) * | 1979-04-17 | 1982-06-29 | Nippon Electric Co., Ltd. | Asynchronous circuit responsive to changes in logic level |
| JPS58147883A (ja) * | 1982-02-26 | 1983-09-02 | Toshiba Corp | スタテイツク型ブ−トストラツプ回路を備えた半導体集積回路 |
| JPS60179984A (ja) * | 1984-02-27 | 1985-09-13 | Nec Corp | メモリ回路方式 |
| JPS6124091A (ja) * | 1984-07-12 | 1986-02-01 | Nec Corp | メモリ回路 |
| US4689771A (en) * | 1986-03-03 | 1987-08-25 | Motorola, Inc. | Memory with improved write mode to read mode transition |
| JPH0831275B2 (ja) * | 1986-09-09 | 1996-03-27 | 日本電気株式会社 | メモリ回路 |
-
1988
- 1988-03-23 JP JP63068391A patent/JPH01241089A/ja active Pending
-
1989
- 1989-03-22 US US07/327,272 patent/US4937792A/en not_active Expired - Lifetime
- 1989-03-23 DE DE68918739T patent/DE68918739T2/de not_active Expired - Fee Related
- 1989-03-23 EP EP89105246A patent/EP0337172B1/en not_active Expired - Lifetime
- 1989-03-23 KR KR1019890003656A patent/KR920008030B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137580A (en) * | 1980-03-26 | 1981-10-27 | Nec Corp | Semiconductor storage device |
| JPS5975486A (ja) * | 1982-10-22 | 1984-04-28 | Hitachi Ltd | Ｍｏｓスタテイツク型ｒａｍ |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS61165884A (ja) * | 1986-01-22 | 1986-07-26 | Hitachi Ltd | 半導体メモリ装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6356473B1 (en) | 1999-06-24 | 2002-03-12 | Nec Corporation | Static random access memory (SRAM) |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008030B1 (ko) | 1992-09-21 |
| DE68918739T2 (de) | 1995-03-16 |
| EP0337172B1 (en) | 1994-10-12 |
| EP0337172A3 (en) | 1991-04-03 |
| US4937792A (en) | 1990-06-26 |
| KR890015269A (ko) | 1989-10-28 |
| DE68918739D1 (de) | 1994-11-17 |
| EP0337172A2 (en) | 1989-10-18 |
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