JP3420120B2 - 同期型半導体メモリシステム - Google Patents
同期型半導体メモリシステムInfo
- Publication number
- JP3420120B2 JP3420120B2 JP18397899A JP18397899A JP3420120B2 JP 3420120 B2 JP3420120 B2 JP 3420120B2 JP 18397899 A JP18397899 A JP 18397899A JP 18397899 A JP18397899 A JP 18397899A JP 3420120 B2 JP3420120 B2 JP 3420120B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- input
- input buffer
- synchronous semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、外部クロックに同
期して制御される同期型半導体メモリに関する。
期して制御される同期型半導体メモリに関する。
【０００２】
【従来の技術】近年、高速のアクセスおよび高いデータ
バンド幅を達成するシンクロナスＤＲＡＭが１６Ｍビッ
ト、６４Ｍビット世代に渡り製品化されている。シンク
ロナスＤＲＡＭはすべての動作がクロック信号（以下Ｃ
ＬＫ）の立ち上がりに同期している点が特徴である。
バンド幅を達成するシンクロナスＤＲＡＭが１６Ｍビッ
ト、６４Ｍビット世代に渡り製品化されている。シンク
ロナスＤＲＡＭはすべての動作がクロック信号（以下Ｃ
ＬＫ）の立ち上がりに同期している点が特徴である。
【０００３】ここで、シンクロナスＤＲＡＭはパワーダ
ウンモードを備えている。パワーダウンモードは入力バ
ッファ回路等の消費電流を削減するためのモードであ
る。
ウンモードを備えている。パワーダウンモードは入力バ
ッファ回路等の消費電流を削減するためのモードであ
る。
【０００４】図４はパワーダウンモードを備えた従来の
シンクロナスＤＲＡＭの構成図である。
シンクロナスＤＲＡＭの構成図である。
【０００５】クロック信号ＣＬＫは入力バッファ回路５
１ｂに供給され、チップセレクト信号ＣＳＢは入力バッ
ファ回路５１ｃに供給され、ローアドレスストローブ信
号ＲＡＳＢは入力バッファ回路５１ｄに供給され、コラ
ムアドレスストローブ信号ＣＡＳＢは入力バッファ回路
５１ｅに供給され、書き込みイネーブル信号ＷＥＢは入
力バッファ回路５１ｆに供給される。
１ｂに供給され、チップセレクト信号ＣＳＢは入力バッ
ファ回路５１ｃに供給され、ローアドレスストローブ信
号ＲＡＳＢは入力バッファ回路５１ｄに供給され、コラ
ムアドレスストローブ信号ＣＡＳＢは入力バッファ回路
５１ｅに供給され、書き込みイネーブル信号ＷＥＢは入
力バッファ回路５１ｆに供給される。
【０００６】一方、クロックイネーブル信号ＣＫＥは入
力バッファ回路５１ａを介してパワーダウン制御回路５
２に供給される。このパワーダウン制御回路５２はクロ
ックイネーブル信号ＣＫＥに応じてパワーダウン信号Ｐ
ＷＤＮＢ，ＰＷＤＮＢＱを発生する。パワーダウン信号
ＰＷＤＮＢは入力バッファ回路５１ｂ，５１ｃ，５１
ｄ，５１ｅ，５１ｆ，５１ｇ，５１ｈに供給され、パワ
ーダウン信号ＰＷＤＮＢＱはバッファ回路５１ｉに与え
られる。アドレス信号Ａ０〜Ａ１１は入力バッファ回路
５１ｈに与えられ、データ信号ＤＱ０〜ＤＱ１５は入力
バッファ回路５１ｉに与えられる。
力バッファ回路５１ａを介してパワーダウン制御回路５
２に供給される。このパワーダウン制御回路５２はクロ
ックイネーブル信号ＣＫＥに応じてパワーダウン信号Ｐ
ＷＤＮＢ，ＰＷＤＮＢＱを発生する。パワーダウン信号
ＰＷＤＮＢは入力バッファ回路５１ｂ，５１ｃ，５１
ｄ，５１ｅ，５１ｆ，５１ｇ，５１ｈに供給され、パワ
ーダウン信号ＰＷＤＮＢＱはバッファ回路５１ｉに与え
られる。アドレス信号Ａ０〜Ａ１１は入力バッファ回路
５１ｈに与えられ、データ信号ＤＱ０〜ＤＱ１５は入力
バッファ回路５１ｉに与えられる。
【０００７】ローアドレスストローブ信号ＲＡＳＢ、カ
ラムアドレスストローブ信号ＣＡＳＢ、書き込みイネー
ブル信号ＷＥＢの３種の信号の組み合せにより各種の命
令（以下ＣＭＤ）、例えばＳＤＲＡＭへのデータ書き込
みＣＭＤや、ＳＤＲＡＭからシステムへの読み出しＣＭ
Ｄ等の各種ＣＭＤを与える。ＣＭＤとセットでアドレス
Ａ０〜Ａ１１が与えられ、メモリセルの番地が指定され
る。さらに、データＤＱ０〜ＤＱ１５をＳＤＲＡＭから
読み出さない、またはＳＤＲＡＭに書き込まない（デー
タマスク）のためのマスク信号Ｕ／ＬＤＱＭが入力バッ
ファ回路５１ｇに入力される。最後に、ＳＤＲＡＭはシ
ステム上は図５に示されるように複数のＤＲＡＭ６１〜
６ｎが設置されるため、ＣＭＤがどのＳＤＲＡＭに対す
るＣＭＤかを選択するチップセレクト信号ＣＳＢを備え
る。
ラムアドレスストローブ信号ＣＡＳＢ、書き込みイネー
ブル信号ＷＥＢの３種の信号の組み合せにより各種の命
令（以下ＣＭＤ）、例えばＳＤＲＡＭへのデータ書き込
みＣＭＤや、ＳＤＲＡＭからシステムへの読み出しＣＭ
Ｄ等の各種ＣＭＤを与える。ＣＭＤとセットでアドレス
Ａ０〜Ａ１１が与えられ、メモリセルの番地が指定され
る。さらに、データＤＱ０〜ＤＱ１５をＳＤＲＡＭから
読み出さない、またはＳＤＲＡＭに書き込まない（デー
タマスク）のためのマスク信号Ｕ／ＬＤＱＭが入力バッ
ファ回路５１ｇに入力される。最後に、ＳＤＲＡＭはシ
ステム上は図５に示されるように複数のＤＲＡＭ６１〜
６ｎが設置されるため、ＣＭＤがどのＳＤＲＡＭに対す
るＣＭＤかを選択するチップセレクト信号ＣＳＢを備え
る。
【０００８】ＳＤＲＡＭの入力バッファ回路５１ｂ〜５
１ｈは、図７に示されるようなカレントミラー型初段回
路７１とバッファリング回路７２から構成されている。
カレントミラー型初段回路７１はパワーダウン信号ＰＷ
ＤＮＢが高電位（以下ハイ）にある場合、活性状態にあ
る。逆にパワーダウン信号ＰＷＤＮＢが低電位（以下ロ
ウ）にある場合パワーダウン状態にある。活性状態にあ
るカレントミラー型初段回路７１では、ＶＣＣからＧＮ
ＤへＰチャネル型トランジスタ７１ａ，７１ｂ，７１
ｃ、Ｎチャネル型トランジスタ７１ｄ，７１ｅ，７１ｆ
を通じて貫通する電流を絶えず消費する。以下この電流
をＤＣ電流と呼ぶ。ＶｒｅｆはＣＭＤがハイかロウかを
判定する基準信号であり、ＶＣＣとＧＮＤの中間電位で
ある。バッファリング回路７２はＣＭＤのハイまたはロ
ウをＳＤＲＡＭ内部へ転送するために設けられ、カレン
トミラー型初段回路７１が活性状態の場合のみ動作し、
ＣＭＤがハイからロウへ、またはロウからハイへ遷移す
る際電流を消費する。以下、バッファリング回路７２の
電流をＡＣ電流と呼ぶ。
１ｈは、図７に示されるようなカレントミラー型初段回
路７１とバッファリング回路７２から構成されている。
カレントミラー型初段回路７１はパワーダウン信号ＰＷ
ＤＮＢが高電位（以下ハイ）にある場合、活性状態にあ
る。逆にパワーダウン信号ＰＷＤＮＢが低電位（以下ロ
ウ）にある場合パワーダウン状態にある。活性状態にあ
るカレントミラー型初段回路７１では、ＶＣＣからＧＮ
ＤへＰチャネル型トランジスタ７１ａ，７１ｂ，７１
ｃ、Ｎチャネル型トランジスタ７１ｄ，７１ｅ，７１ｆ
を通じて貫通する電流を絶えず消費する。以下この電流
をＤＣ電流と呼ぶ。ＶｒｅｆはＣＭＤがハイかロウかを
判定する基準信号であり、ＶＣＣとＧＮＤの中間電位で
ある。バッファリング回路７２はＣＭＤのハイまたはロ
ウをＳＤＲＡＭ内部へ転送するために設けられ、カレン
トミラー型初段回路７１が活性状態の場合のみ動作し、
ＣＭＤがハイからロウへ、またはロウからハイへ遷移す
る際電流を消費する。以下、バッファリング回路７２の
電流をＡＣ電流と呼ぶ。
【０００９】ここで、従来の場合の電流消費の状態を図
を用い説明する。図４に示すように各ＳＤＲＡＭはクロ
ックイネーブル信号ＣＫＥの入力状態でパワーダウン制
御回路５２からのパワーダウン信号ＰＷＤＮＢの状態
（ハイまたはロウ）を決定する。ＣＫＥがハイならばＰ
ＷＤＮＢはハイ、ＣＫＥがロウならばＰＷＤＮＢはロウ
である。また、図４のＤＱ０〜ＤＱ１５の場合は、ＰＷ
ＤＮＢと動きは同じだが、例外的に読みだしのＣＭＤの
場合に限り、ＣＫＥがハイでもＰＷＤＮＢＱはロウとな
る。このようなパワーダウンに関する公知例として、特
開平１１−６６８４９公報、特開平７−１７７０１５公
報等がある。
を用い説明する。図４に示すように各ＳＤＲＡＭはクロ
ックイネーブル信号ＣＫＥの入力状態でパワーダウン制
御回路５２からのパワーダウン信号ＰＷＤＮＢの状態
（ハイまたはロウ）を決定する。ＣＫＥがハイならばＰ
ＷＤＮＢはハイ、ＣＫＥがロウならばＰＷＤＮＢはロウ
である。また、図４のＤＱ０〜ＤＱ１５の場合は、ＰＷ
ＤＮＢと動きは同じだが、例外的に読みだしのＣＭＤの
場合に限り、ＣＫＥがハイでもＰＷＤＮＢＱはロウとな
る。このようなパワーダウンに関する公知例として、特
開平１１−６６８４９公報、特開平７−１７７０１５公
報等がある。
【００１０】図４の構成のＳＤＲＡＭがシステム上でｎ
個搭載される場合の１例として図５の構成がある。Ｄ
Ｑ、ＣＭＤ、ＣＬＫ、ＣＫＥはｎ個のＳＤＲＡＭ６１〜
６ｎに共有される。例外的にＣＳＢのみ各ＳＲＡＭ固有
の信号線を持ち、それぞれＣＳＢ１〜ＣＳＢｎがそれぞ
れＳＤＲＡＭ６１〜６ｎに入力されている。
個搭載される場合の１例として図５の構成がある。Ｄ
Ｑ、ＣＭＤ、ＣＬＫ、ＣＫＥはｎ個のＳＤＲＡＭ６１〜
６ｎに共有される。例外的にＣＳＢのみ各ＳＲＡＭ固有
の信号線を持ち、それぞれＣＳＢ１〜ＣＳＢｎがそれぞ
れＳＤＲＡＭ６１〜６ｎに入力されている。
【００１１】図６に動作の１例を示す。ＣＫＥがハイに
なるとパワーダウン信号ＰＷＤＮＢ１〜ｎ（それぞれ同
期型メモリ６１〜６ｎに属するＰＷＤＮＢを示す）がハ
イになる。同期型メモリ６１に対しＡＣＴ−１というＣ
ＭＤを与える場合、ＣＳＢ１が与えるサイクルのＣＬＫ
ハイ時点にロウにある。ＣＳＢがロウの場合のみＣＭＤ
がＳＤＲＡＭに与えられるためである。同様に、ＡＣＴ
−２というＣＭＤを同期型メモリ６２に与える時点では
ＣＳＢ２がロウにある。他の同期型メモリも同様に制御
される。消費電流としては、ＣＫＥがハイでパワーダウ
ン信号ＰＷＤＮＢ１〜ｎがハイになっている期間中は、
同期型メモリ６１〜６ｎはＤＣ電流を発生し続ける。ま
た、ＣＭＤがハイからロウ、ロウからハイへ遷移する際
には同期型メモリ６１〜６ｎにおいてＡＣ電流がＤＣ電
流とは別に発生する。
なるとパワーダウン信号ＰＷＤＮＢ１〜ｎ（それぞれ同
期型メモリ６１〜６ｎに属するＰＷＤＮＢを示す）がハ
イになる。同期型メモリ６１に対しＡＣＴ−１というＣ
ＭＤを与える場合、ＣＳＢ１が与えるサイクルのＣＬＫ
ハイ時点にロウにある。ＣＳＢがロウの場合のみＣＭＤ
がＳＤＲＡＭに与えられるためである。同様に、ＡＣＴ
−２というＣＭＤを同期型メモリ６２に与える時点では
ＣＳＢ２がロウにある。他の同期型メモリも同様に制御
される。消費電流としては、ＣＫＥがハイでパワーダウ
ン信号ＰＷＤＮＢ１〜ｎがハイになっている期間中は、
同期型メモリ６１〜６ｎはＤＣ電流を発生し続ける。ま
た、ＣＭＤがハイからロウ、ロウからハイへ遷移する際
には同期型メモリ６１〜６ｎにおいてＡＣ電流がＤＣ電
流とは別に発生する。
【００１２】
【発明が解決しようとする課題】上述した従来のＳＤＲ
ＡＭでは、ＣＭＤがＳＤＲＡＭ単体に与えられているに
も関わらず、消費電流がその他のＳＤＲＡＭでも発生す
るという問題点がある。本発明の目的は、ＣＭＤが入力
された同期型半導体メモリ単体のみＡＣおよびＤＣ電流
を消費する同期型半導体メモリシステムを提供すること
にある。
ＡＭでは、ＣＭＤがＳＤＲＡＭ単体に与えられているに
も関わらず、消費電流がその他のＳＤＲＡＭでも発生す
るという問題点がある。本発明の目的は、ＣＭＤが入力
された同期型半導体メモリ単体のみＡＣおよびＤＣ電流
を消費する同期型半導体メモリシステムを提供すること
にある。
【００１３】
【課題を解決するための手段】本発明の同期型半導体メ
モリシステムは、コマンドがどの同期型半導体メモリに
入力されるのかを識別可能な信号を前記コマンドよりも
外部クロックの１サイクル早く入力し確定させ、該信号
に同期して、前記コマンドを受け付ける入力バッファ回
路のみを活性化する入力バッファ活性化信号を出力する
入力バッファ活性化回路を有する。
モリシステムは、コマンドがどの同期型半導体メモリに
入力されるのかを識別可能な信号を前記コマンドよりも
外部クロックの１サイクル早く入力し確定させ、該信号
に同期して、前記コマンドを受け付ける入力バッファ回
路のみを活性化する入力バッファ活性化信号を出力する
入力バッファ活性化回路を有する。
【００１４】したがって、コマンドが入力された同期型
半導体メモリのみＡＣおよびＤＣ電流を消費することに
なり、複数の同期型半導体メモリを搭載したシステムの
消費電流が減る。
半導体メモリのみＡＣおよびＤＣ電流を消費することに
なり、複数の同期型半導体メモリを搭載したシステムの
消費電流が減る。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１を参照すると、本発明の一実施形態の
ＳＤＲＡＭは入力バッファ回路１１ａ〜１１ｃ，１１ｅ
〜１１ｉとパワーダウン制御回路１２と入力バッファ活
性化回路１３とコマンドデコーダ１４と制御論理回路１
５とアドレスプリデコーダ１６とデータ書き込み回路１
７とデータ読み出し回路１８とメモリセルブロック１９
と出力バッファ回路２０で構成されている。
ＳＤＲＡＭは入力バッファ回路１１ａ〜１１ｃ，１１ｅ
〜１１ｉとパワーダウン制御回路１２と入力バッファ活
性化回路１３とコマンドデコーダ１４と制御論理回路１
５とアドレスプリデコーダ１６とデータ書き込み回路１
７とデータ読み出し回路１８とメモリセルブロック１９
と出力バッファ回路２０で構成されている。
【００１７】入力バッファ回路１１ａはクロックイネー
ブル信号ＣＫＥを入力し、パワーダウン制御回路１２に
供給する。パワーダウン制御回路１２はクロックイネー
ブル信号ＣＫＥが立下がったクロックＣＬＫの次のクロ
ックにパワーダウンクロック信号ＰＷＤＮＣＬＫを立上
げ、有効にする。パワーダウンクロック信ＰＷＤＮＣＬ
ＫはクロックＣＬＫと非同期にクロックイネーブル信号
ＣＫＥの立上がりとともに立下り、解除される。入力バ
ッファ回路１１ｂはクロック信号ＣＬＫを入力する。入
力バッファ回路１１ｂはクロック信号ＣＬＫと極性が同
じ内部クロック信号ＩＣＬＫを出力するが、パワーダウ
ンクロック信号ＰＷＤＮＣＬＫが立上がると、内部クロ
ック信号ＩＣＬＫが立下がり、ロウになる。入力バッフ
ァ回路１１ｃはパワーダウンクロック信号ＰＷＤＮＣＬ
Ｋが立上がると、チップセレクト信号ＣＳＢを入力し、
信号ＣＳＢと極性が同じチップセレクト信号ＩＣＳＢを
出力する。入力バッファ活性化回路１３はパワーダウン
クロック信号ＰＷＤＮＣＬＫが立上がると、チップセレ
クト信号ＩＣＳＢと連動してロウレベルのパワーダウン
信号ＰＷＤＮＢ，ＰＷＤＮＢＱを出力する。なお、パワ
ーダウン信号ＰＷＤＮＢＱはコマンドＣＭＤが書き込み
動作である場合にのみローレベルとなる。入力バッファ
回路１１ｅ，１１ｇ，１１ｈ，１１ｉはパワーダウン信
号ＰＷＤＮＢにより活性化され、それぞれコマンドＣＭ
ＤＢ、データマスク信号Ｕ／ＬＤＱＭＢ、アドレス信号
Ａ０〜Ａ１１を入力する。コマンドデコーダ１４は入力
バッファ回路１１ａに入力されたコマンドＣＭＤＢをデ
コードし、デコード結果を制御論理回路１５に出力す
る。制御論理回路１５はデコード結果に応じてアドレス
デコーダ１６、データ書き込み回路１７、データ読み出
し回路８を制御する。アドレスデコーダ１６は入力バッ
ファ回路１１ｈに入力されたアドレス信号をデコード
し、どのメモリセルの番地であるかデコードし、メモリ
セルブロック１９のロウデコーダとカラムデコーダに出
力する。データ書き込み回路１７はデコード結果がデー
タ書き込みの場合、入力バッファ回路１１ｉに入力され
たデータＤＱ０〜ＤＱ１５をメモリセルブロック１９に
書き込む。データ読み出し回路１８はデコード結果がデ
ータ読み出しの場合、メモリセルブロック１９の該当す
るメモリセルからデータを読み出し、出力バッファ回路
２０に出力する。
ブル信号ＣＫＥを入力し、パワーダウン制御回路１２に
供給する。パワーダウン制御回路１２はクロックイネー
ブル信号ＣＫＥが立下がったクロックＣＬＫの次のクロ
ックにパワーダウンクロック信号ＰＷＤＮＣＬＫを立上
げ、有効にする。パワーダウンクロック信ＰＷＤＮＣＬ
ＫはクロックＣＬＫと非同期にクロックイネーブル信号
ＣＫＥの立上がりとともに立下り、解除される。入力バ
ッファ回路１１ｂはクロック信号ＣＬＫを入力する。入
力バッファ回路１１ｂはクロック信号ＣＬＫと極性が同
じ内部クロック信号ＩＣＬＫを出力するが、パワーダウ
ンクロック信号ＰＷＤＮＣＬＫが立上がると、内部クロ
ック信号ＩＣＬＫが立下がり、ロウになる。入力バッフ
ァ回路１１ｃはパワーダウンクロック信号ＰＷＤＮＣＬ
Ｋが立上がると、チップセレクト信号ＣＳＢを入力し、
信号ＣＳＢと極性が同じチップセレクト信号ＩＣＳＢを
出力する。入力バッファ活性化回路１３はパワーダウン
クロック信号ＰＷＤＮＣＬＫが立上がると、チップセレ
クト信号ＩＣＳＢと連動してロウレベルのパワーダウン
信号ＰＷＤＮＢ，ＰＷＤＮＢＱを出力する。なお、パワ
ーダウン信号ＰＷＤＮＢＱはコマンドＣＭＤが書き込み
動作である場合にのみローレベルとなる。入力バッファ
回路１１ｅ，１１ｇ，１１ｈ，１１ｉはパワーダウン信
号ＰＷＤＮＢにより活性化され、それぞれコマンドＣＭ
ＤＢ、データマスク信号Ｕ／ＬＤＱＭＢ、アドレス信号
Ａ０〜Ａ１１を入力する。コマンドデコーダ１４は入力
バッファ回路１１ａに入力されたコマンドＣＭＤＢをデ
コードし、デコード結果を制御論理回路１５に出力す
る。制御論理回路１５はデコード結果に応じてアドレス
デコーダ１６、データ書き込み回路１７、データ読み出
し回路８を制御する。アドレスデコーダ１６は入力バッ
ファ回路１１ｈに入力されたアドレス信号をデコード
し、どのメモリセルの番地であるかデコードし、メモリ
セルブロック１９のロウデコーダとカラムデコーダに出
力する。データ書き込み回路１７はデコード結果がデー
タ書き込みの場合、入力バッファ回路１１ｉに入力され
たデータＤＱ０〜ＤＱ１５をメモリセルブロック１９に
書き込む。データ読み出し回路１８はデコード結果がデ
ータ読み出しの場合、メモリセルブロック１９の該当す
るメモリセルからデータを読み出し、出力バッファ回路
２０に出力する。
【００１８】図２は入力バッファ活性化回路１３の一例
を示す回路図である。入力バッファ回路１１ｂから出力
された内部クロック信号ＩＣＬＫはインバータ３１ａに
より反転されてＩＣＬＫＮとなり、インバータ３１ｂに
よりさらに反転されてＩＣＬＫＴとなる。
を示す回路図である。入力バッファ回路１１ｂから出力
された内部クロック信号ＩＣＬＫはインバータ３１ａに
より反転されてＩＣＬＫＮとなり、インバータ３１ｂに
よりさらに反転されてＩＣＬＫＴとなる。
【００１９】Ｐチャネル型トランジスタ３２ａとＮチャ
ネル型トランジスタ３２ｅはトランスファゲートを構成
し、ＩＣＬＫＴがロウ、ＩＣＬＫＮがハイ、すなわちＩ
ＣＬＫがロウの場合、トランスファゲートがオン状態と
なり、インバータ３１ｃの出力を伝達し、ＩＣＬＫがハ
イの場合、トランスファゲートがオフ状態となる。Ｐチ
ャネル型トランジスタ３２ｂとＮチャネル型トランジス
タ３２ｆ、Ｐチャネル型トランジスタ３２ｃとＮチャネ
ル型トランジスタ３２ｇ、Ｐチャネル型トランジスタ３
２ｄとＮチャネル型トランジスタ３２ｈも同様なトラン
スファゲートを構成している。ＩＣＳＢはＮＡＮＤ回路
３３ｄにも入力される。インバータ３１ｄ，３１ｅ，３
１ｆ，３１ｇ，３１ｈ，３１ｉ，３１ｊ，３１ｋはトラ
ンスファゲートがオフ状態にある場合にも接点がフロー
状態になることを防ぎ、トランスファゲートが閉じる直
前の状態（ハイまたはロウの状態）に接点を電流的にク
ランプしておく働きをする。
ネル型トランジスタ３２ｅはトランスファゲートを構成
し、ＩＣＬＫＴがロウ、ＩＣＬＫＮがハイ、すなわちＩ
ＣＬＫがロウの場合、トランスファゲートがオン状態と
なり、インバータ３１ｃの出力を伝達し、ＩＣＬＫがハ
イの場合、トランスファゲートがオフ状態となる。Ｐチ
ャネル型トランジスタ３２ｂとＮチャネル型トランジス
タ３２ｆ、Ｐチャネル型トランジスタ３２ｃとＮチャネ
ル型トランジスタ３２ｇ、Ｐチャネル型トランジスタ３
２ｄとＮチャネル型トランジスタ３２ｈも同様なトラン
スファゲートを構成している。ＩＣＳＢはＮＡＮＤ回路
３３ｄにも入力される。インバータ３１ｄ，３１ｅ，３
１ｆ，３１ｇ，３１ｈ，３１ｉ，３１ｊ，３１ｋはトラ
ンスファゲートがオフ状態にある場合にも接点がフロー
状態になることを防ぎ、トランスファゲートが閉じる直
前の状態（ハイまたはロウの状態）に接点を電流的にク
ランプしておく働きをする。
【００２０】ＷＢＳＴ（Ｗｒｉｔｅ Ｂｕｒｓｔ）は書
き込みのコマンドＣＭＤが入力された場合ハイである信
号である。ＢＵＲＳＴはバースト期間中ハイ状態にある
信号である。バースト動作に関してはＳＤＲＡＭにおい
て一般的な用語であり説明を割愛する。ＷＢＳＴとＢＵ
ＲＳＴはＮＡＮＤ回路３３ａに入力される。トランスフ
ァゲート（Ｐチャネル型トランジスタ３２ｄとＮチャネ
ル型トランジスタ３２ｈ）の出力とＩＣＳＢはＮＡＮＤ
回路３３ｂに入力され、ＰＷＤＮＢが出力される。トラ
ンスファゲート（Ｐチャネル型トランジスタ３２ｄとＮ
チャネル型トランジスタ３２ｈ）とＩＣＳＢとＮＡＮＤ
回路３３ａの出力はＮＡＮＤ回路３３ｃに入力され、Ｐ
ＷＤＮＢＱが出力される。ＰＷＤＮＢとＷＢＳＴの少な
くとも一方がロウならばＰＷＤＮＢＱもロウである。ま
た、ＰＷＤＮＢとＷＢＳＴがともにハイならば、ＰＷＤ
ＮＢＱはハイとなる。
き込みのコマンドＣＭＤが入力された場合ハイである信
号である。ＢＵＲＳＴはバースト期間中ハイ状態にある
信号である。バースト動作に関してはＳＤＲＡＭにおい
て一般的な用語であり説明を割愛する。ＷＢＳＴとＢＵ
ＲＳＴはＮＡＮＤ回路３３ａに入力される。トランスフ
ァゲート（Ｐチャネル型トランジスタ３２ｄとＮチャネ
ル型トランジスタ３２ｈ）の出力とＩＣＳＢはＮＡＮＤ
回路３３ｂに入力され、ＰＷＤＮＢが出力される。トラ
ンスファゲート（Ｐチャネル型トランジスタ３２ｄとＮ
チャネル型トランジスタ３２ｈ）とＩＣＳＢとＮＡＮＤ
回路３３ａの出力はＮＡＮＤ回路３３ｃに入力され、Ｐ
ＷＤＮＢＱが出力される。ＰＷＤＮＢとＷＢＳＴの少な
くとも一方がロウならばＰＷＤＮＢＱもロウである。ま
た、ＰＷＤＮＢとＷＢＳＴがともにハイならば、ＰＷＤ
ＮＢＱはハイとなる。
【００２１】次に、図２の回路の動作を図３を参照して
説明する。
説明する。
【００２２】クロックイネーブル信号ＣＫＥがハイに遷
移すると、内部クロックＩＣＬＫがクロックＣＬＫに同
期して発生する。チップセレクト信号ＣＳＢ１がロウに
１サイクル遷移すると（この場合、消費電力は最小であ
る）、チップセレクト信号ＣＳＢ１と連動してチップセ
レクト信号ＩＣＳＢ１がロウに遷移すると、ＮＡＮＤ回
路３３ｂの働きによりパワーダウン信号ＰＷＤＮＢ１が
ハイに遷移する。チップセレクト信号ＣＳＢ１がサイク
ル４１ａでロウに遷移すると、パワーダウン信号ＰＷＤ
ＮＢ１はサイクル４１ｃでクロック信号がハイになるま
で、すなわち内部クロックＩＣＬＫがサイクル４２ｃで
ハイになるまでハイに保持される。よって、サイクル４
１ｂにおいては入力バッファ回路１１ｅが活性状態にあ
るため、サイクル４１ｂでのコマンドＣＭＤの入力が可
能となり、コマンドＡＣＴ−１が入力される。
移すると、内部クロックＩＣＬＫがクロックＣＬＫに同
期して発生する。チップセレクト信号ＣＳＢ１がロウに
１サイクル遷移すると（この場合、消費電力は最小であ
る）、チップセレクト信号ＣＳＢ１と連動してチップセ
レクト信号ＩＣＳＢ１がロウに遷移すると、ＮＡＮＤ回
路３３ｂの働きによりパワーダウン信号ＰＷＤＮＢ１が
ハイに遷移する。チップセレクト信号ＣＳＢ１がサイク
ル４１ａでロウに遷移すると、パワーダウン信号ＰＷＤ
ＮＢ１はサイクル４１ｃでクロック信号がハイになるま
で、すなわち内部クロックＩＣＬＫがサイクル４２ｃで
ハイになるまでハイに保持される。よって、サイクル４
１ｂにおいては入力バッファ回路１１ｅが活性状態にあ
るため、サイクル４１ｂでのコマンドＣＭＤの入力が可
能となり、コマンドＡＣＴ−１が入力される。
【００２３】消費電流の発生状況を説明すると、パワー
ダウン信号ＰＷＤＮＢ１がハイの期間中コマンドＣＭＤ
が遷移するタイミングでチップセレクト信号ＣＳＢ１が
入力されている同期型半導体メモリ１のみＡＣ電流の発
生があり、ＤＣ電流は同期型半導体メモリ１のみパワー
ダウン信号ＰＷＤＮＢ１がハイの期間中発生する。図３
に示す例では、パワーダウン信号ＰＷＤＮＢ１のハイの
期間とパワーダウン信号ＰＷＤＮＢ２のハイの期間が重
なっており、この重なり期間においては、同期型半導体
メモリ１および２においてＡＣ電流およびＤＣ電流が発
生する。
ダウン信号ＰＷＤＮＢ１がハイの期間中コマンドＣＭＤ
が遷移するタイミングでチップセレクト信号ＣＳＢ１が
入力されている同期型半導体メモリ１のみＡＣ電流の発
生があり、ＤＣ電流は同期型半導体メモリ１のみパワー
ダウン信号ＰＷＤＮＢ１がハイの期間中発生する。図３
に示す例では、パワーダウン信号ＰＷＤＮＢ１のハイの
期間とパワーダウン信号ＰＷＤＮＢ２のハイの期間が重
なっており、この重なり期間においては、同期型半導体
メモリ１および２においてＡＣ電流およびＤＣ電流が発
生する。
【００２４】このように、チップセレクト信号ＣＳＢが
１サイクルだけロウに遷移すると、これに連動してハイ
に立上がるパワーダウン信号ＰＷＤＮＢの期間も最小と
なるため、最小の消費電流が達成される。
１サイクルだけロウに遷移すると、これに連動してハイ
に立上がるパワーダウン信号ＰＷＤＮＢの期間も最小と
なるため、最小の消費電流が達成される。
【００２５】コマンドＣＭＤはパワーダウン信号ＰＷＤ
ＮＢがハイに遷移してから入力初段の動作が安定するま
でのセットアップ時間を必要とするので、コマンドＣＭ
Ｄはチップセレクト信号ＣＳＢから１サイクル遅れたサ
イクル４１ｂで入力されるのが望ましい。サイクル４１
ｂでコマンドＣＭＤ（ＡＣＴ−１）がチップ内部に送り
込まれると、内部クロックＩＣＬＫがサイクル４２ｃに
ハイへ遷移することによりコマンドＣＭＤがチップ内部
にラッチされる。したがって、入力バッファ回路として
は、内部クロックＩＣＬＫがハイとなる時間まで活性状
態にあることが必要とされる。
ＮＢがハイに遷移してから入力初段の動作が安定するま
でのセットアップ時間を必要とするので、コマンドＣＭ
Ｄはチップセレクト信号ＣＳＢから１サイクル遅れたサ
イクル４１ｂで入力されるのが望ましい。サイクル４１
ｂでコマンドＣＭＤ（ＡＣＴ−１）がチップ内部に送り
込まれると、内部クロックＩＣＬＫがサイクル４２ｃに
ハイへ遷移することによりコマンドＣＭＤがチップ内部
にラッチされる。したがって、入力バッファ回路として
は、内部クロックＩＣＬＫがハイとなる時間まで活性状
態にあることが必要とされる。
【００２６】パワーダウン信号ＰＷＤＮＢＱはパワーダ
ウン信号ＰＷＤＮＢと同様な動きで書き込みのバースト
期間中だけハイ状態にある。この内容は本発明には含ま
れないので説明は割愛する。
ウン信号ＰＷＤＮＢと同様な動きで書き込みのバースト
期間中だけハイ状態にある。この内容は本発明には含ま
れないので説明は割愛する。
【００２７】その他の実施形態として、パワーダウン信
号ＰＷＤＮＢ，ＰＷＤＮＢＱをチップセレクト信号ＣＳ
Ｂ以外の信号で発生させることが容易に考えられる。シ
ステムを構成する最小単位、すなわち同期型半導体メモ
リ１〜ｎに固有に入力される信号がチップセレクト信号
ＣＳＢ以外に存在するならば、その信号をチップセレク
ト信号ＣＳＢの代用にすればよい。また、チップセレク
ト信号ＣＳＢをロウにするサイクルは１サイクルに限定
されない。また、チップセレクト信号ＣＳＢがロウに遷
移してからコマンドＣＭＤが入力される時間も限定され
ない。また、パワーダウン信号ＰＷＤＮＢがハイに保持
される時間も実施形態で示された例に限定されるもので
はなく、設計要求に応じて最適な時間に設定できる。
号ＰＷＤＮＢ，ＰＷＤＮＢＱをチップセレクト信号ＣＳ
Ｂ以外の信号で発生させることが容易に考えられる。シ
ステムを構成する最小単位、すなわち同期型半導体メモ
リ１〜ｎに固有に入力される信号がチップセレクト信号
ＣＳＢ以外に存在するならば、その信号をチップセレク
ト信号ＣＳＢの代用にすればよい。また、チップセレク
ト信号ＣＳＢをロウにするサイクルは１サイクルに限定
されない。また、チップセレクト信号ＣＳＢがロウに遷
移してからコマンドＣＭＤが入力される時間も限定され
ない。また、パワーダウン信号ＰＷＤＮＢがハイに保持
される時間も実施形態で示された例に限定されるもので
はなく、設計要求に応じて最適な時間に設定できる。
【００２８】
【発明の効果】以上説明したように、本発明は、ＣＭＤ
が入力された同期型半導体メモリのみＡＣおよびＤＣ電
流を消費することにより、複数の同期型半導体メモリを
搭載したシステムの消費電流を削減するという効果があ
る。
が入力された同期型半導体メモリのみＡＣおよびＤＣ電
流を消費することにより、複数の同期型半導体メモリを
搭載したシステムの消費電流を削減するという効果があ
る。
【図１】本発明の一実施形態の同期型半導体メモリのブ
ロック図である。
ロック図である。
【図２】図１中の入力バッファ活性化回路１３の回路図
である。
である。
【図３】図１の同期型半導体メモリの動作を示すタイミ
ング図である。
ング図である。
【図４】同期型半導体メモリの要部のブロック図であ
る。
る。
【図５】同期型半導体メモリがｎ個搭載されたシステム
の構成図である。
の構成図である。
【図６】図５のシステムの動作を示すタイミング図であ
る。
る。
【図７】入力バッファ回路の一例を示す回路図である。
１１ａ，１１ｂ，１１ｃ，１１ｅ，１１ｇ，１１ｈ，１
１ｉ 入力バッファ回路 １２ パワーダウン制御回路 １３ 入力バッファ活性化回路 １４ コマンドデコーダ １５ 制御論理回路 １６ アドレスプリデコーダ １７ データ書き込み回路 １８ データ読み出し回路 １９ メモリブロック ２０ 出力バッファ回路 ３１ａ〜３１ｋ インバータ ３２ａ〜３２ｄ Ｐチャネル型トランジスタ ３２ｅ〜３２ｈ Ｎチャネル型トランジスタ ３３ａ〜３３ｄ ＮＡＮＤ回路 ４１ａ〜４１ｃ，４２ａ〜４２ｃ サイクル
１ｉ 入力バッファ回路 １２ パワーダウン制御回路 １３ 入力バッファ活性化回路 １４ コマンドデコーダ １５ 制御論理回路 １６ アドレスプリデコーダ １７ データ書き込み回路 １８ データ読み出し回路 １９ メモリブロック ２０ 出力バッファ回路 ３１ａ〜３１ｋ インバータ ３２ａ〜３２ｄ Ｐチャネル型トランジスタ ３２ｅ〜３２ｈ Ｎチャネル型トランジスタ ３３ａ〜３３ｄ ＮＡＮＤ回路 ４１ａ〜４１ｃ，４２ａ〜４２ｃ サイクル
フロントページの続き
(56)参考文献 特開2000−163967（ＪＰ，Ａ)
特開 平11−144461（ＪＰ，Ａ)
特開 平10−199254（ＪＰ，Ａ)
特開 平７−230688（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/407
Claims (3)
- 【請求項１】 外部クロックに同期して制御される同期
型半導体メモリを複数個有する同期型半導体メモリシス
テムにおいて、 コマンドがどの同期型半導体メモリに入力されるのかを
識別可能な信号を前記コマンドよりも前記外部クロック
の１サイクル早く入力し確定させ、該信号に同期して、
前記コマンドを受け付ける入力バッファ回路のみを活性
化する入力バッファ活性化信号を出力する入力バッファ
活性化回路を有することを特徴とする同期型半導体メモ
リシステム。 - 【請求項２】 前記識別可能な信号がチップセレクト信
号である、請求項１記載のシステム。 - 【請求項３】 前記同期型半導体メモリが同期型ＤＲＡ
Ｍである、請求項１または２記載のシステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18397899A JP3420120B2 (ja) | 1999-06-29 | 1999-06-29 | 同期型半導体メモリシステム |
| US09/603,508 US6240048B1 (en) | 1999-06-29 | 2000-06-26 | Synchronous type semiconductor memory system with less power consumption |
| KR1020000036699A KR100357732B1 (ko) | 1999-06-29 | 2000-06-29 | 전력을 적게 소비하는 동기식반도체메모리시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18397899A JP3420120B2 (ja) | 1999-06-29 | 1999-06-29 | 同期型半導体メモリシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001014845A JP2001014845A (ja) | 2001-01-19 |
| JP3420120B2 true JP3420120B2 (ja) | 2003-06-23 |
Family
ID=16145178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18397899A Expired - Fee Related JP3420120B2 (ja) | 1999-06-29 | 1999-06-29 | 同期型半導体メモリシステム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6240048B1 (ja) |
| JP (1) | JP3420120B2 (ja) |
| KR (1) | KR100357732B1 (ja) |
Families Citing this family (58)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4216415B2 (ja) * | 1999-08-31 | 2009-01-28 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4756724B2 (ja) | 2000-02-24 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP2001338489A (ja) * | 2000-05-24 | 2001-12-07 | Mitsubishi Electric Corp | 半導体装置 |
| JP4190140B2 (ja) * | 2000-09-04 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
| KR100465599B1 (ko) | 2001-12-07 | 2005-01-13 | 주식회사 하이닉스반도체 | 데이타 출력 버퍼 |
| US7000065B2 (en) | 2002-01-02 | 2006-02-14 | Intel Corporation | Method and apparatus for reducing power consumption in a memory bus interface by selectively disabling and enabling sense amplifiers |
| KR100471168B1 (ko) * | 2002-05-27 | 2005-03-08 | 삼성전자주식회사 | 반도체 메모리 장치의 불량 셀을 스크린하는 회로, 그스크린 방법 및 그 스크린을 위한 배치 방법 |
| JP2004013979A (ja) * | 2002-06-05 | 2004-01-15 | Elpida Memory Inc | 半導体装置 |
| US7089438B2 (en) | 2002-06-25 | 2006-08-08 | Micron Technology, Inc. | Circuit, system and method for selectively turning off internal clock drivers |
| JP3724464B2 (ja) * | 2002-08-19 | 2005-12-07 | 株式会社デンソー | 半導体圧力センサ |
| KR100612952B1 (ko) | 2004-04-30 | 2006-08-14 | 주식회사 하이닉스반도체 | 전력소모를 줄인 동기식 반도체메모리소자 |
| US7167401B2 (en) * | 2005-02-10 | 2007-01-23 | Micron Technology, Inc. | Low power chip select (CS) latency option |
| US8081474B1 (en) | 2007-12-18 | 2011-12-20 | Google Inc. | Embossed heat spreader |
| US20080028136A1 (en) | 2006-07-31 | 2008-01-31 | Schakel Keith R | Method and apparatus for refresh management of memory modules |
| US8244971B2 (en) | 2006-07-31 | 2012-08-14 | Google Inc. | Memory circuit system and method |
| US8335894B1 (en) | 2008-07-25 | 2012-12-18 | Google Inc. | Configurable memory system with interface circuit |
| US9507739B2 (en) | 2005-06-24 | 2016-11-29 | Google Inc. | Configurable memory circuit system and method |
| US8041881B2 (en) | 2006-07-31 | 2011-10-18 | Google Inc. | Memory device with emulated characteristics |
| US8327104B2 (en) | 2006-07-31 | 2012-12-04 | Google Inc. | Adjusting the timing of signals associated with a memory system |
| US8438328B2 (en) | 2008-02-21 | 2013-05-07 | Google Inc. | Emulation of abstracted DIMMs using abstracted DRAMs |
| US8077535B2 (en) | 2006-07-31 | 2011-12-13 | Google Inc. | Memory refresh apparatus and method |
| US8089795B2 (en) | 2006-02-09 | 2012-01-03 | Google Inc. | Memory module with memory stack and interface with enhanced capabilities |
| US9542352B2 (en) | 2006-02-09 | 2017-01-10 | Google Inc. | System and method for reducing command scheduling constraints of memory circuits |
| US8130560B1 (en) | 2006-11-13 | 2012-03-06 | Google Inc. | Multi-rank partial width memory modules |
| US8796830B1 (en) | 2006-09-01 | 2014-08-05 | Google Inc. | Stackable low-profile lead frame package |
| US9171585B2 (en) | 2005-06-24 | 2015-10-27 | Google Inc. | Configurable memory circuit system and method |
| US8060774B2 (en) | 2005-06-24 | 2011-11-15 | Google Inc. | Memory systems and memory modules |
| US8397013B1 (en) | 2006-10-05 | 2013-03-12 | Google Inc. | Hybrid memory module |
| US20080082763A1 (en) | 2006-10-02 | 2008-04-03 | Metaram, Inc. | Apparatus and method for power management of memory circuits by a system or component thereof |
| US7392338B2 (en) | 2006-07-31 | 2008-06-24 | Metaram, Inc. | Interface circuit system and method for autonomously performing power management operations in conjunction with a plurality of memory circuits |
| US8359187B2 (en) | 2005-06-24 | 2013-01-22 | Google Inc. | Simulating a different number of memory circuit devices |
| US8111566B1 (en) | 2007-11-16 | 2012-02-07 | Google, Inc. | Optimal channel design for memory devices for providing a high-speed memory interface |
| US7472220B2 (en) * | 2006-07-31 | 2008-12-30 | Metaram, Inc. | Interface circuit system and method for performing power management operations utilizing power management signals |
| US8386722B1 (en) | 2008-06-23 | 2013-02-26 | Google Inc. | Stacked DIMM memory interface |
| US8090897B2 (en) | 2006-07-31 | 2012-01-03 | Google Inc. | System and method for simulating an aspect of a memory circuit |
| US7386656B2 (en) * | 2006-07-31 | 2008-06-10 | Metaram, Inc. | Interface circuit system and method for performing power management operations in conjunction with only a portion of a memory circuit |
| US10013371B2 (en) | 2005-06-24 | 2018-07-03 | Google Llc | Configurable memory circuit system and method |
| US8055833B2 (en) | 2006-10-05 | 2011-11-08 | Google Inc. | System and method for increasing capacity, performance, and flexibility of flash storage |
| GB2444663B (en) | 2005-09-02 | 2011-12-07 | Metaram Inc | Methods and apparatus of stacking drams |
| JP4751178B2 (ja) * | 2005-10-27 | 2011-08-17 | エルピーダメモリ株式会社 | 同期型半導体装置 |
| KR100728562B1 (ko) | 2005-11-29 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 클럭 인에이블 신호 발생 장치 |
| KR101247247B1 (ko) * | 2005-11-30 | 2013-03-25 | 삼성전자주식회사 | 클락 신호의 출력을 제어할 수 있는 컨트롤러 및 상기 컨트롤러를 구비하는 시스템 |
| US9632929B2 (en) | 2006-02-09 | 2017-04-25 | Google Inc. | Translating an address associated with a command communicated between a system and memory circuits |
| US7724589B2 (en) | 2006-07-31 | 2010-05-25 | Google Inc. | System and method for delaying a signal communicated from a system to at least one of a plurality of memory circuits |
| KR100748461B1 (ko) | 2006-09-13 | 2007-08-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 및 방법 |
| KR100892640B1 (ko) | 2007-05-10 | 2009-04-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 |
| KR100837825B1 (ko) | 2007-05-14 | 2008-06-13 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 데이터 입력 회로 및 방법 |
| KR100911865B1 (ko) | 2007-06-27 | 2009-08-11 | 주식회사 하이닉스반도체 | 입력장치를 구비하는 반도체메모리소자 |
| US8209479B2 (en) | 2007-07-18 | 2012-06-26 | Google Inc. | Memory circuit system and method |
| US7729191B2 (en) | 2007-09-06 | 2010-06-01 | Micron Technology, Inc. | Memory device command decoding system and memory device and processor-based system using same |
| US8080874B1 (en) | 2007-09-14 | 2011-12-20 | Google Inc. | Providing additional space between an integrated circuit and a circuit board for positioning a component therebetween |
| DE202010017690U1 (de) | 2009-06-09 | 2012-05-29 | Google, Inc. | Programmierung von Dimm-Abschlusswiderstandswerten |
| KR20110083859A (ko) * | 2010-01-15 | 2011-07-21 | 삼성전자주식회사 | 메모리 버퍼를 갖는 메모리 모듈 및 이를 포함하는 메모리 시스템 |
| EP2580657B1 (en) | 2010-06-11 | 2018-10-31 | NXP USA, Inc. | Information processing device and method |
| WO2011154775A1 (en) * | 2010-06-11 | 2011-12-15 | Freescale Semiconductor, Inc. | Memory unit, information processing device, and method |
| KR20140081288A (ko) * | 2012-12-21 | 2014-07-01 | 삼성전자주식회사 | 메모리 장치의 커맨드 제어 회로 및 이를 포함하는 메모리 장치 |
| US10074417B2 (en) | 2014-11-20 | 2018-09-11 | Rambus Inc. | Memory systems and methods for improved power management |
| DE102018129488A1 (de) * | 2018-11-22 | 2020-05-28 | Osram Opto Semiconductors Gmbh | Transimpedanzverstärker sowie Empfängerschaltung für optische Signale mit einer Photodiode und einem Transimpedanzverstärker |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5452401A (en) | 1992-03-31 | 1995-09-19 | Seiko Epson Corporation | Selective power-down for high performance CPU/system |
| JP3147515B2 (ja) | 1992-08-18 | 2001-03-19 | 松下電器産業株式会社 | フラックス供給装置 |
| JP2838967B2 (ja) | 1993-12-17 | 1998-12-16 | 日本電気株式会社 | 同期型半導体装置用パワーカット回路 |
| JP3219964B2 (ja) | 1995-03-29 | 2001-10-15 | 甲府日本電気株式会社 | パワーダウンメモリ制御ユニット |
| JP3272914B2 (ja) * | 1995-08-31 | 2002-04-08 | 富士通株式会社 | 同期型半導体装置 |
| JPH1166842A (ja) | 1997-08-13 | 1999-03-09 | Toshiba Corp | 半導体記憶装置 |
| JP3790021B2 (ja) | 1997-08-13 | 2006-06-28 | 株式会社東芝 | 半導体記憶装置 |
| JP3247647B2 (ja) * | 1997-12-05 | 2002-01-21 | 株式会社東芝 | 半導体集積回路装置 |
| JP3125749B2 (ja) * | 1998-06-11 | 2001-01-22 | 日本電気株式会社 | 同期型半導体メモリ |
| JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
-
1999
- 1999-06-29 JP JP18397899A patent/JP3420120B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-26 US US09/603,508 patent/US6240048B1/en not_active Expired - Lifetime
- 2000-06-29 KR KR1020000036699A patent/KR100357732B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010007594A (ko) | 2001-01-26 |
| US6240048B1 (en) | 2001-05-29 |
| JP2001014845A (ja) | 2001-01-19 |
| KR100357732B1 (ko) | 2002-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3420120B2 (ja) | 同期型半導体メモリシステム | |
| JP3708729B2 (ja) | 半導体記憶装置 | |
| US8482991B2 (en) | Semiconductor device | |
| JP3251882B2 (ja) | 半導体記憶装置 | |
| US7113446B2 (en) | Latch circuit and synchronous memory including the same | |
| US6466075B2 (en) | Clock signal generator for generating signal with differing phase for an integrated circuit | |
| KR102287306B1 (ko) | 반도체 메모리용 구성가능 명령 및 데이터 입력 회로를 위한 장치 및 방법 | |
| JP4025488B2 (ja) | 半導体集積回路およびその制御方法 | |
| JP2004071095A (ja) | 半導体記憶装置 | |
| US6636443B2 (en) | Semiconductor memory device having row buffers | |
| KR100587690B1 (ko) | 어드레스 버퍼 회로 및 어드레스 버퍼 제어방법 | |
| KR100649059B1 (ko) | 반도체 집적 회로 | |
| JP4216778B2 (ja) | 半導体装置 | |
| JP4112754B2 (ja) | 半導体記憶装置 | |
| JP2000339957A (ja) | 半導体記憶装置 | |
| JPH10275465A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090418 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100418 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120418 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |