KR100301036B1 - 데이터입출력마스크입력버퍼의전류소모를감소시키기위한제어부를구비하는동기식반도체메모리장치 - Google Patents

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Abstract

데이터 입출력 마스크 입력버퍼의 전류소모를 더욱 감소시킬 수 있는 동기식 반도체 메모리장치가 개시된다. 상기 동기식 반도체 메모리장치는, 칩 외부에서 인가되는 데이터 입출력 마스크 신호를 버퍼링하는 데이터 입출력 마스크 입력버퍼와, 상기 데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비한다. 상기 제어부는, 로우엑티브 신호, 제1 CAS 레이턴시 신호, 및 레이턴시 신호와 제2 CAS 레이턴시 신호가 논리곱된 신호중 어느 하나가 엑티브될 때만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고 그 이외의 경우에는 상기 데이터 입출력 마스크 입력버퍼를 디스에이블 시킨다.

Description

데이터 입출력 마스크 입력버퍼의 전류소모를 감소시키기 위한 제어부를 구비하는 동기식 반도체 메모리장치{Synchronous memory device including a control portion for reducing current consumption of data in/out mask input buffer}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 동기식 반도체 메모리장치의 데이터 입출력 마스크(Data in/out mask) 입력버퍼에 관한 것이다.
동기식 반도체 메모리장치, 특히 동기식 디램에서는, 씨스템클락에 동기되어로우엑티브 신호 및 리드/라이트 명령이 입력된다. 또한 동기식 디램에서는, 칩 외부에서 인가되는 데이터 입출력 마스크신호(이하 DQM 신호라 함)가 리드동작 동안 소정의 출력데이터가 출력되는 것을 마스킹하며 라이트동작 동안 소정의 입력데이터가 라이트되는 것을 마스킹한다. 좀더 상세히 설명하면, 리드동작시 출력드라이버에 의해 출력데이터가 발생하는 도중 DQM 신호가 인가될 경우에는, 리드 DQM 레이턴시(Latency)=2, 즉 DQM 신호가 인가되는 시점으로부터 두 번째에 발생하는 출력데이터가 마스킹된다. 반면에 라이트 동작시에는 라이트 DQM 레이턴시=0이므로, DQM 신호가 인가된 어드레스에 해당하는 칼럼선택라인이 인에이블되는 것이 방지됨으로써 해당 메모리셀에 데이터가 라이트되는 것이 마스킹된다.
상기와 같은 역할을 하는 DQM 신호는 차동증폭기 형으로 구성된 데이터 입출력 마스크 입력버퍼(이하 DQM 입력버퍼라 함)에 의해 TTL 레벨로부터 CMOS 레벨로 전환되며, 통상 상기 DQM 입력버퍼는 동기식 디램 내 부에 다수개가 존재한다. 특히 근래에 동기식 디램의 대역폭, 즉 동시에 입출력되는 데이터의 수가 증가하고 이에 따라 데이터 입출력핀(DQ)의 수가 증가함에 따라 DQM 입력버퍼의 수도 증가하고 있다. 따라서 DQM 입력버퍼의 수의 증가로 인하여 전류소모가 증가하므로, 각 DQM 입력버퍼의 전류소모를 감소시키는 것이 매우 중요하다.
도 1은 종래기술에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.
도 1을 참조하면, DQM 입력버퍼(11)은 인에이블 신호(EN)에 의해 제어되고 칩 외부에서 인가되는 DQM 신호(DQM)을 버퍼링하여 출력신호(PDQM)을 발생한다. 리드동작 동안에 상기 출력신호(PDQM)이 엑티브될 때는 동기식 디램의 내부회로(13)으로부터 소정의 출력데이터가 출력되는 것이 마스킹되며, 라이트동작 동안에 상기 출력신호(PDQM)이 엑티브될 때는 상기 동기식 디램의 내부회로(13)으로 소정의 입력데이터가 라이트되는 것이 마스킹된다. 상기 제어부(15)는, 노아게이트로 구성되며 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)를 받아 상기 인에이블 신호(EN)을 발생한다.
상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)중 어느 하나가 논리"하이"로 엑티브되는 경우에는 즉 상기 동기식 디램의 리프레쉬 동작 또는 파우워다운 동작 동안에는, 상기 인에이블 신호(EN)이 논리"로우"가 되고 상기 DQM 입력버퍼(11)이 디스에이블된다. 이에 따라 상기 DQM 입력버퍼(11)의 출력신호(PDQM)이 넌엑티브된다. 또한 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)가 모두 논리"로우"로 넌엑티브되는 경우에는 즉 상기 동기식 디램의 리드동작 및 라이트동작 동안에는, 상기 인에이블 신호(EN)은 논리"하이"가 되고 상기 DQM 입력버퍼(11)이 인에이블된다. 이에 따라 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(11)로 입력될 수 있다. 즉 도 1에 도시된 종래기술에서는, 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)중 어느 하나가 엑티브되는 경우에 상기 DQM 입력버퍼(11)을 디스에이블시킴으로써 상기 DQM 입력버퍼(11)의 전류소모를 감소시킨다.
그러나 상술하였듯이, 근래에 동기식 디램의 데이터 입출력핀(DQ)의 수가 증가함에 따라 DQM 입력버퍼의 수도 증가하고 있으므로, 상기 각 DQM 입력버퍼의 전류소모를 더욱 감소시키는 것이 필요하다.
따라서 본 발명의 목적은, DQM 입력버퍼의 전류소모를 더욱 감소시킬 수 있는 동기식 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래기술에 따른 데이터 입출력 마스크 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.
도 2는 본 발명의 실시예에 따른 데이터 입출력 마스크 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.
도 3은 도 2에 도시된 데이터 입출력 마스크 입력버퍼의 일예이다.
도 4A 내지 도 4C는 도 2에 도시된 데이터 입출력 마스크 입력버퍼 제어부 및 데이터 입출력 마스크 입력버퍼의 동작을 설명하기 위한 타이밍도이다.
상기 목적을 달성하기 위한 본 발명에 따른 동기식 반도체 메모리장치는, 메모리셀 어레이, 리드동작 동안에 상기 메모리셀 어레이로부터 소정의 출력데이터가 출력되는 것을 마스킹하고 라이트동작 동안에 상기 메모리셀 어레이에 소정의 입력데이터가 라이트되는 것을 마스킹하기 위해, 외부에서 인가되는 데이터 입출력 마스크 신호에 응답하는 데이터 입출력 마스크 입력버퍼, 및 상기 리드 및 라이트 동작의 로우 엑티브 구간동안과 상기 리드 및 라이트 동작의 레이턴시 구간동안에만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고 그 이외의 경우에는 상기 데이터 입출력 마스크 입력버퍼를 디스에이블 시키는 제어부를 구비하는 것을 특징으로 한다.
상기 제어부는, 로우엑티브 신호, 제1 칼럼어드레스 스트로브(CAS) 레이턴시 신호, 및 레이턴시 신호와 제2 CAS 레이턴시 신호가 논리조합된 신호중 어느 하나가 엑티브될 때만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고, 상기 로우엑티브 신호는 상기 리드 및 라이트 동작의 로우 엑티브 구간동안에 엑티브되며, 상기 제1 CAS 레이턴시 신호, 상기 레이턴시 신호, 및 상기 제2 CAS 레이턴시 신호는 상기 리드 및 라이트 동작의 레이턴시 구간동안에 선택적으로 엑티브된다.
또한 상기 제어부는, 리프레쉬 신호와 파우워다운 신호중 어느 하나가 엑티브될 때 즉 상기 동기식 디램의 리프레쉬 동작 또는 파우워다운 동작 동안에, 상기 데이터 입출력 마스크 입력버퍼를 디스에이블시킨다.
상기 로우엑티브 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 로우엑티브 명령이 입력될 때 엑티브되고 프리차지 명령이 입력될 때 넌엑티브되는 신호이다. 상기 제1 CAS 레이턴시 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 리드 명령이 입력된 후 출력데이터가 출력될 때까지 소요되는 외부클락의 수(CAS 레이턴시)가 "1"일 때 엑티브되는 신호이다. 상기 제2 CAS 레이턴시 신호는, 상기 CAS 레이턴시가 "4"이상 일 때 엑티브되는 신호이다. 상기 레이턴시 신호는, 상기 동기식 반도체 메모리장치의 외부로부터 칼럼어드레스가 입력된 후 출력버퍼를 제어하기 위해 내부에서 발생되는 신호이다. 상기 리프레쉬 신호는, 상기 동기식 반도체 메모리장치가 리프레쉬 모드로 진입할 때 엑티브되는 신호이다. 상기 파우워다운 신호는, 상기 동기식 반도체 메모리장치가 파우워다운 모드로 진입할 때 엑티브되는 신호이다.
바람직한 실시예에 의하면, 상기 DQM 입력버퍼는 차동증폭기로 이루어진다. 상기 제어부는, 상기 레이턴시 신호와 상기 제2 CAS 레이턴시 신호를 논리곱하는 제1논리게이트와, 상기 로우엑티브 신호, 상기 제1 CAS 레이턴시 신호, 및 상기 제1논리게이트의 출력신호를 논리합하는 제2논리게이트와, 상기 리프레쉬 신호 및 상기 파우워다운 신호를 논리합하고 그 결과를 반전시키는 제3논리게이트, 및 상기 제2 및 제3논리게이트의 출력신호들을 논리곱하여 상기 제어부의 출력신호를 발생하는 제4논리게이트를 구비한다.
이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램의 개략적인 블락도이다.
도 2를 참조하면, 상기 동기식 디램은, 메모리셀 어레이와 주변회로로 구성되는 내부회로(23), 리드동작 동안에 상기 내부회로(23)의 메모리셀 어레이로부터 소정의 출력데이터가 출력되는 것을 마스킹하고 라이트동작 동안에 상기 내부회로(23)의 메모리셀 어레이에 소정의 입력데이터가 라이트되는 것을 마스킹하기 위해, 외부에서 인가되는 데이터 입출력 마스크 신호(DQM)에 응답하는 데이터 입출력 마스크 입력버퍼(21), 및 상기 리드 및 라이트 동작의 로우 엑티브 구간동안과 상기 리드 및 라이트 동작의 레이턴시 구간동안에만 상기 데이터 입출력 마스크 입력버퍼(21)를 인에이블시키고 그 이외의 경우에는 상기 데이터 입출력 마스크 입력버퍼(21)를 디스에이블 시키는 제어부(25)를 구비한다.
좀더 상세하게는, 상기 제어부(25)는, 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)중 어느 하나가 엑티브될 때 즉 상기 동기식 디램의 리프레쉬 동작 동안에 또는 파우워다운 동작 동안에, 상기 인에이블 신호(EN)을 넌엑티브시킴으로써 상기 데이터 입출력 마스크 입력버퍼(21)를 디스에이블시킨다.
특히 상기 제어부(25)는 리프레쉬 신호(RFS)와 파우워다운 신호(PWD)가 모두 넌엑티브된 상태에서 즉 리드동작 및 라이트동작 동안에, 로우엑티브 신호(PRAL),제1 칼럼어드레스 스트로브(CAS) 레이턴시 신호(CL1), 및 레이턴시 신호(LATENCY2)와 제2 CAS 레이턴시 신호(CL4)가 논리조합된 신호(LAC)중 어느 하나가 엑티브될 때만 인에이블 신호(EN)을 엑티브시킴으로써 상기 데이터 입출력 마스크 입력버퍼(21)를 인에이블시킨다. 즉 상기 동기식 디램에서는 리프레쉬 모드 및 파우워다운 모드가 아닌 경우에도, 상기 로우엑티브 신호(PRAL), 상기 제1 CAS 레이턴시 신호(CL1), 및 상기 레이턴시 신호(LATENCY2)와 제2 CAS 레이턴시 신호(CL4)가 논리곱된 신호(LAC)가 모두 논리"로우"로 넌엑티브되는 경우(로우엑티브 구간 및 레이턴시 구간이 아닌 경우)에는 상기 DQM 입력버퍼(21)이 디스에이블된다.
상기 로우엑티브 신호(PRAL)는 상기 리드 및 라이트 동작의 로우 엑티브 구간 동안에만 엑티브되며, 상기 제1 CAS 레이턴시 신호(CL1), 상기 레이턴시 신호(LATENCY2), 및 상기 제2 CAS 레이턴시 신호(CL4)는 상기 리드 및 라이트 동작의 레이턴시 구간 동안에만 선택적으로 엑티브된다.
이에 따라 리드동작 동안에 상기 입출력 마스크 입력버퍼(21)가 인에이블되면, 상기 DQM 신호(DQM)가 논리"하이"로 엑티브될 때 상기 DQM 입력버퍼(21)의 출력신호(PDQM)이 논리"하이"로 엑티브되어 상기 내부회로(23)의 메모리셀 어레이로부터 소정의 출력데이터가 출력되는 것이 마스킹된다. 또한 라이트동작 동안에 상기 입출력 마스크 입력버퍼(21)가 인에이블되면, 상기 DQM 신호(DQM)가 논리"하이"로 엑티브될 때 상기 DQM 입력버퍼(21)의 출력신호(PDQM)이 논리"하이"로 엑티브되어 상기 내부회로(23)의 메모리셀 어레이로 소정의 입력데이터가 라이트되는 것이 마스킹된다.
상기 리프레쉬 신호(RFS)는, 상기 동기식 디램이 리프레쉬 모드로 진입될 때 논리"하이"로 엑티브되는 신호이다. 상기 파우워다운 신호(PWD)는, 상기 동기식 디램이 파우워다운 모드로 진입될 때 논리"하이"로 엑티브되는 신호이다. 상기 로우엑티브 신호(PRAL)은, 상술한 바와 같이 상기 리드 및 라이트 동작의 로우 엑티브 구간 동안에만 엑티브되는 신호로서, 상기 동기식 디램의 외부로부터 로우엑티브 명령이 입력될 때 논리"하이"로 엑티브되고 프리차지 명령이 입력될 때 논리"로우"로 넌엑티브되는 신호이다.
상기 제1 CAS 레이턴시 신호(CL1), 상기 레이턴시 신호(LATENCY2), 및 상기 제2 CAS 레이턴시 신호(CL4)는 상술한 바와 같이 상기 리드 및 라이트 동작의 레이턴시 구간 동안에만 선택적으로 엑티브되는 신호들이다. 상세하게는 상기 제1 CAS 레이턴시 신호(CL1)은, 상기 동기식 디램의 외부로부터 리드 명령이 입력된 후 출력데이터가 출력될 때까지 소요되는 외부클락의 수, 즉 CAS 레이턴시가 "1"일 때 논리"하이"로 엑티브되는 신호이다. 상기 제2 CAS 레이턴시 신호(CL4)는 CAS 레이턴시가 "4"일 때 논리"하이"로 엑티브되는 신호이다. 상기 레이턴시 신호(LATENCY2)는, 상기 동기식 디램의 외부로부터 칼럼어드레스가 입력된 후 출력버퍼를 제어하기 위해 칩 내부에서 발생되는 신호로서, CAS 레이턴시가 "2"인 경우에 사용되는 신호이다.
상기 제어부(25)는, 상기 레이턴시 신호(LATENCY2)와 상기 제2 CAS 레이턴시 신호(CL4)를 논리곱하여 상기 신호(LAC)를 발생하는 제1논리게이트(25a)와, 상기 로우엑티브 신호(PRAL), 상기 제1 CAS 레이턴시 신호(CL1), 및 상기 신호(LAC)를논리합하는 제2논리게이트(25b)와, 상기 리프레쉬 신호(RFS) 및 상기 파우워다운 신호(PWD)를 논리합하고 그 결과를 반전시키는 제3논리게이트(25c)와, 상기 제2 및 제3논리게이트(25b,25c)의 출력신호들을 논리곱하여 상기 인에이블 신호(EN)을 발생하는 제4논리게이트(35d)를 포함한다. 여기에서 상기 제1논리게이트(25a)는 직렬연결된 낸드게이트(ND1)과 인버터(I1)으로 구성되어 있으며, 상기 제2논리게이트(25b)는 직렬연결된 노아게이트(NR1)과 인버터(I2)로 구성되어 있다. 또한 상기 제3논리게이트(25c)는 노아게이트(NR2)로 구성되어 있으며, 상기 제4논리게이트(25d)는 직렬연결된 낸드게이트(ND2)와 인버터(I3)로 구성되어 있다. 상기 제1 및 제4논리게이트(25a,25b,25c,25d)는 필요에 따라 다른 논리회로로 구성될 수 있다.
상기 DQM 입력버퍼(21)은 차동증폭기로 구성되며, 도 3에 상기 DQM 입력버퍼(21)의 일예가 도시되어 있다.
도 3을 참조하면, 상기 DQM 입력버퍼(31)은, 상기 DQM 신호(DQM)의 전압레벨을 감지하여 증폭하는 증폭부(31)과, 상기 인에이블 신호(EN)을 반전시키는 인버터(38)과, 상기 인버터(38)의 출력신호에 응답하여 상기 증폭부(31)의 전원 단자(N2)와 전원공급전압 단자(VCC)를 연결하는 전류원(33)을 구비한다. 상기 DQM 입력버퍼(31)은, 상기 증폭부(31)의 출력단자(N1)으로부터 출력되는 신호를 반전시켜 상기 출력신호(PDQM)을 발생하는 인버터(39)와, 상기 인버터(38)의 출력신호에 응답하여 상기 출력단자(N1)을 접지전압(VSS) 레벨로 풀다운시키는 엔모스 풀다운 트랜지스터(35)와, 상기 DQM 신호(DQM)에 응답하여 상기 출력단자(N1)을접지전압(VSS) 레벨로 풀다운시키는 엔모스 풀다운 트랜지스터(37)을 더 구비한다.
따라서 상기 인에이블 신호(EN)이 논리"하이"로 엑티브될 때, 피모스 트랜지스터로 구성되는 상기 전류원(33)이 턴온됨으로써 상기 증폭부(31)이 인에이블된다. 다음에 상기 증폭부(31)은 칩 외부에서 인가되는 상기 DQM 신호(DQM)을 비교전압(VREF)와 비교하여 출력신호(PDQM)을 발생한다.
도 4A 내지 도 4C는 도 2에 도시된 DQM 입력버퍼 제어부(25) 및 DQM 입력버퍼(21)의 동작을 설명하기 위한 타이밍도이다. 도 4A 내지 도 4C에 도시된 타이밍도를 참조하여 상기 DQM 입력버퍼 제어부(25) 및 DQM 입력버퍼(21)의 동작을 설명하면 다음과 같다.
도 4A를 참조하면, 상기 동기식 디램의 외부로부터 리프레쉬 명령이 입력될 때 리프레쉬 신호(RFS)는 논리"하이"로 엑티브된다. 이에 따라 상기 제어부(25)의 출력신호, 즉 인에이블 신호(EN)이 논리"로우"로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블되고 이의 출력신호(PDQM)이 넌엑티브된다. 이후 상기 동기식 디램의 외부로부터 리프레쉬 해제(Exit) 명령이 입력될 때 상기 리프레쉬 신호(RFS)는 논리"로우"로 넌엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리"하이"로 엑티브됨으로써, 상기 DQM 입력버퍼(21)이 인에이블되고 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(21)로 입력될 수 있다. 즉 리프레쉬 모드에서는 리드 및 라이트 동작이 발생되지 않으며 데이터 입출력 마스킹 동작이 무의미하므로, 리프레쉬 모드에서 상기 DQM 입력버퍼(21)이 디스에이블되어도 무방하다.
또한 도 4B를 참조하면, 상기 동기식 디램의 외부로부터 파우워다운 명령이입력될 때 파우워다운 신호(PWD)가 논리"하이"로 엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리"로우"로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블되고 이의 출력신호(PDQM)이 넌엑티브된다. 이후 상기 동기식 디램의 외부로부터 파우워다운 해제(Exit) 명령이 입력될 때 상기 파우워다운 신호(PWD)는 논리"로우"로 넌엑티브된다. 이에 따라 상기 인에이블 신호(EN)이 논리"하이"로 엑티브됨으로써, 상기 DQM 입력버퍼(21)이 인에이블되고 상기 DQM 신호(DQM)이 상기 DQM 입력버퍼(21)로 입력될 수 있다. 즉 파우워다운 모드에서는 내부동작이 정지된 상태이고 데이터 입출력 마스킹 동작이 무의미하므로, 파우워다운 모드에서도 상기 DQM 입력버퍼(21)이 디스에이블되어도 무방하다. 상기 리프레쉬 모드 및 파우워다운 모드에서 상기 DQM 입력버퍼(21)이 디스에이블되는 것은 도 1에 도시된 종래기술과 동일하다.
이하 도 4C를 참조하여, 상기 리드 및 라이트 동작의 로우 엑티브 구간동안과 상기 리드 및 라이트 동작의 레이턴시 구간동안에서의 DQM 입력버퍼 제어부(25) 및 DQM 입력버퍼(21)의 동작을 설명하겠다. 상기 동기식 디램의 외부로부터 로우엑티브 명령이 입력되어 상기 로우엑티브 신호(PRAL)이 논리"하이"로 엑티브될 때에 상기 인에이블 신호(EN)(파형 ①)이 논리"하이"로 엑티브됨으로써 상기 DQM 입력버퍼(21)이 인에이블된다. 이후 프리차지 명령이 입력되어 상기 로우엑티브 신호(PRAL)이 논리"로우"로 넌엑티브될 때 상기 인에이블 신호(EN)(파형 ①)이 논리"로우"로 넌엑티브됨으로써 상기 DQM 입력버퍼(21)이 디스에이블된다. 즉 로우엑티브 구간에서만 데이터 입출력 마스킹 동작이 수행되도록 상기 DQM 입력버퍼(21)이 인에이블되고, 프리차지 구간에서는 데이터 입출력 마스킹 동작이 수행되지 않으므로 상기 DQM 입력버퍼(21)가 디스에이블된다.
또한 CAS 레이턴시가 "1"일 때, 즉 제1 CAS 레이턴시 신호(CL1)이 논리"하이"가 되고 제2 CAS 레이턴시 신호(CL4)는 논리"로우"가 될 때, 상기 인에이블 신호(EN)(파형 ②)이 논리"하이"로 엑티브됨으로써 상기 DQM 입력버퍼(21)이 인에이블된다. 좀더 상세하게는 클락(CLOCK)의 싸이클이 긴 경우에 CAS 레이턴시가 "1"일 때에는, 초기 데이터를 마스킹하기 위해서는 로우엑티브 명령이 입력되는 시점과 동일한 시점에 DQM 신호가 인가되어야 한다. 따라서 이를 위하여 상기 CAS 레이턴시가 "1"일 때에는 상기 로우엑티브 명령이 입력되기 전에 즉 상기 로우엑티브 신호(PRAL)이 논리"하이"로 엑티브되기 전에 미리 상기 제1 CAS 레이턴시 신호(CL1)이 논리"하이"가 되며, 이에 따라 상기 인에이블 신호(EN)(파형 ②)가 상기 로우엑티브 명령이 입력되기 전에 미리 논리"하이"로 엑티브된다. 따라서 상기 DQM 입력버퍼(21)는 상기 로우엑티브 명령이 입력되기 전에 미리 인에이블됨으로써 상기 로우엑티브 명령이 입력되는 시점과 동일한 시점에 DQM 신호를 수신할 수 있게 된다.
상기 CAS 레이턴시가 "2" 또는 "3"일 때는 상기 제1 및 제2 CAS 레이턴시 신호(CL1, CL4)가 모두 논리"로우"가 되며 이때 상기 인에이블 신호(EN)(파형 ③)의 상태는 상기 로우엑티브 신호(PRAL)의 상태에 따르게 된다. 즉 상기 CAS 레이턴시가 "2" 또는 "3"일 때는, 초기 데이터를 마스킹하고 프리차지 이후에 발생되는 데이터를 마스킹하기 위해서 상기 로우엑티브 신호(PRAL)이 논리"하이"인 로우엑티브 구간 동안에 상기 데이터 입출력 마스킹 동작이 수행되도록 상기 DQM 입력버퍼(21)가 인에이블된다.
또한 CAS 레이턴시가 "4"일 때 제1 CAS 레이턴시 신호(CL1)이 논리"로우"가 되고 제2 CAS 레이턴시 신호(CL4)는 논리"하이"가 된다. 그런데 CAS 레이턴시가 "4"일 때는, 프리차지 명령이 입력되어 로우엑티브 신호(PRAL)이 논리"로우"로 넌엑티브된 후에도 초기 출력데이터(DQ0)가 출력되므로, 이러한 경우에는 데이터 입출력 마스킹 동작이 정상적으로 수행되어야 한다. 따라서 상기 로우엑티브 신호(PRAL)이 논리"로우"로 넌엑티브되기 전에, 레이턴시 신호(LATENCY2)(파형 ④)가 논리"하이"로 엑티브되고 이에 따라 도 2에 도시된 신호(LAC)가 논리"하이"로 엑티브됨으로써 상기 인에이블 신호(EN)(파형 ⑤)가 A구간 동안 계속 더 엑티브된다. 따라서 상기 로우엑티브 신호(PRAL)이 논리"로우"로 넌엑티브된 후에도 상기 DQM 입력버퍼(21)가 인에이블된다.
CAS 레이턴시가 "5"이상일때는 CL(CAS 레이턴시)-2에서 사용되는 신호인 레이턴시 신호(LATENCY(CL-2))를 이용하여 상기 DQM 입력버퍼(21)이 제어되도록 구성된다. 예컨데 CAS 레이턴시가 "5"일 때는 CAS 레이턴시가 "3"인 경우에 사용되는 레이턴시 신호(LATENCY3)이 이용되고, CAS 레이턴시가 "6"일 때는 CAS 레이턴시가 "4"인 경우에 사용되는 레이턴시 신호(LATENCY4)가 이용된다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.
상술한 바와 같이 본 발명에 따른 DQM 입력버퍼 제어부를 갖는 동기식 디램에서는, 리프레쉬 모드 및 파우워다운 모드에서 DQM 입력버퍼가 디스에이블되며 또한 상기 리프레쉬 모드 및 파우워다운 모드가 아닌 경우에도 즉 리드동작 및 라이트동작에서도 로우엑티브 구간과 레이턴시 구간이 아닌 경우에는 상기 DQM 입력버퍼가 디스에이블된다. 따라서 상기 DQM 입력버퍼의 전류소모가 종래기술에 비해 더욱 감소됨으로써, 상기 동기식 디램의 전류소모가 감소된다.

Claims (11)

  1. 메모리셀 어레이;
    리드동작 동안에 상기 메모리셀 어레이로부터 소정의 출력데이터가 출력되는 것을 마스킹하고 라이트동작 동안에 상기 메모리셀 어레이에 소정의 입력데이터가 라이트되는 것을 마스킹하기 위해, 외부에서 인가되는 데이터 입출력 마스크 신호에 응답하는 데이터 입출력 마스크 입력버퍼;
    상기 리드 및 라이트 동작 동안에, 로우 엑티브 구간과 레이턴시 구간동안에만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고 상기 로우 엑티브 구간 및 레이턴시 구간이 아닌 경우에는 상기 데이터 입출력 마스크 입력버퍼를 디스에이블 시키는 제어부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제어부는, 로우엑티브 신호, 제1 칼럼어드레스 스트로브(CAS) 레이턴시 신호, 및 레이턴시 신호와 제2 CAS 레이턴시 신호가 논리조합된 신호중 어느 하나가 엑티브될 때만 상기 데이터 입출력 마스크 입력버퍼를 인에이블시키고,
    상기 로우엑티브 신호는 상기 리드 및 라이트 동작의 로우 엑티브 구간동안에 엑티브되고, 상기 제1 CAS 레이턴시 신호, 상기 레이턴시 신호, 및 상기 제2 CAS 레이턴시 신호는 상기 리드 및 라이트 동작의 레이턴시 구간동안에 선택적으로 엑티브되는 것을 특징으로 하는 동기식 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1 CAS 레이턴시 신호는, 외부로부터 리드 명령이 입력된 후 출력데이터가 출력될 때까지 소요되는 외부클락의 수(CAS 레이턴시)가 "1"일 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  4. 제2항에 있어서, 상기 제2 CAS 레이턴시 신호는, CAS 레이턴시가 "4"이상 일 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  5. 제2항에 있어서, 상기 레이턴시 신호는, 외부로부터 칼럼어드레스가 입력된 후 출력버퍼를 제어하기 위해 내부에서 발생되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제어부는, 리프레쉬 신호와 파우워다운 신호중 어느 하나가 엑티브될 때 상기 데이터 입출력 마스크 입력버퍼를 디스에이블시키는 것을 특징으로 하는 동기식 반도체 메모리장치.
  7. 제6항에 있어서, 상기 리프레쉬 신호는, 상기 동기식 반도체 메모리장치가 리프레쉬 모드로 진입할 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  8. 제6항에 있어서, 상기 파우워다운 신호는, 상기 동기식 반도체 메모리장치가 파우워다운 모드로 진입할 때 엑티브되는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  9. 제1항에 있어서, 상기 데이터 입출력 마스크 입력버퍼는 차동증폭기로 이루어지는 것을 특징으로 하는 동기식 반도체 메모리장치.
  10. 제1항에 있어서, 상기 데이터 입출력 마스크 입력버퍼는, 상기 데이터 입출력 마스크 신호의 전압레벨을 감지하여 증폭하는 증폭부와, 상기 제어부의 출력신호에 응답하여 상기 증폭부의 전원단자와 전원공급 단자를 연결하는 전류원을 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  11. 제2항에 있어서, 상기 제어부는, 상기 레이턴시 신호와 상기 제2 CAS 레이턴시 신호를 논리곱하는 제1논리게이트와, 상기 로우엑티브 신호, 상기 제1 CAS 레이턴시 신호, 및 상기 제1논리게이트의 출력신호를 논리합하는 제2논리게이트와, 상기 리프레쉬 신호 및 상기 파우워다운 신호를 논리합하고 그 결과를 반전시키는 제3논리게이트, 및 상기 제2 및 제3논리게이트의 출력신호들을 논리곱하여 상기 제어부의 출력신호를 발생하는 제4논리게이트를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
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