JP3681877B2 - 半導体装置の内部クロック発生回路及び内部クロック発生方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の内部クロック発生回路及び内部クロック発生方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置は、メモリセルにディジタル情報を格納し、必要な時に、その格納された情報を読み出して外部機器に伝送する機能を持つ。半導体メモリ装置の１つとして、電源が供給されていない状態では記憶情報を保持出来ないRAM(Random Access Memory）がある。RAMは、電源が供給されている間は記憶情報を継続して保持出来るが、電源の供給が中断されれば記憶情報を喪失する。
【０００３】
RAMの種類には、ダイナミックRAM(dynamic RAM,以下DRAMという)と、スタティックRAM(static RAM, 以下SRAMという）がある。SRAMは、リフレッシュ動作が不要であるがメモリセルの集積度が低い。一方、DRAMは、リフレッシュ動作が必要であるが、メモリセルの集積度が高いため、大容量のメモリを必要とするシステム、例えばコンピュータに多用されている。
【０００４】
最近、DRAMの制御を容易にするために、同期式DRAM(Synchronous DRAM)が使用されている。同期式DRAMでは、全入力信号を外部クロック信号を基準にして動作する。そして、外部クロック信号と同一の周期を持つ内部クロック信号を生成して、これにより内部の各種素子が制御される。このように外部クロック信号から内部クロック信号を生成する回路を内部クロック発生回路という。
【０００５】
図１は、従来の同期式DRAM半導体装置の内部クロック発生回路のブロック図である。図１に示すように、同期式DRAM半導体装置11内に設けられた内部クロック発生回路は、外部クロック信号CLKを入力とするクロックバッファ13と、クロックバッファ13の出力を入力として内部クロック信号PCLKを発生する内部クロック発生部15とを含む。
【０００６】
同期式DRAM半導体装置11内の全ての信号はCMOSレベルで動作する。しかし、外部クロック信号はTTL(Transistor Transistor Logic)レベルであるため、同期式DRAM半導体装置11で使用するためには一旦CMOSレベルに変換する必要がある。このようにTTLレベルの外部クロック信号をCMOSレベルに変換させるためにクロックバッファ13が使用される。CMOSレベルに変換された外部クロック信号CLKは、内部クロック発生部15に入力され、内部クロック発生部15は、この外部クロック信号CLKを入力として内部クロック信号PCLKを発生する。
【０００７】
図２は、図１に示す内部クロック発生部15の回路図である。図２に示すように、内部クロック発生部15は、図１に示すクロックバッファ13の出力端に対して、第1乃至第5インバータ21、22、23、24、25が直列に連結されており、これによりクロックバッファ13の出力を一定持間だけ遅延させる。クロックバッファ13の出力は、第5インバータ25を通過してその位相が反転される。
【０００８】
第5インバータ25の出力とクロックバッファ13の出力は、第1NANDゲート27に入力される。第1NANDゲート27は、入力信号が共に論理ハイ(high)レベルの場合にのみ論理ロー(1ow)レベルの信号を出力する。第1NANDゲート27の出力端には、第6乃至第8インバータ29、30、31が連結されており、これにより第1NANDゲート27から出力される信号を安定させる。第1NANDゲート27の出力は、第8インバータ31を通過してその位相が反転される。そして、第8インバータ31から内部クロック信号PCLKが出力される。
【０００９】
図３は、図１に示すクロックバッファ13の回路図である。クロックバッファ13は、外部クロック信号CLKと1.4ボルトの基準電圧VREFを入力とする差動増幅器33で構成されている。差動増幅器33は、CMOSレベルの電源電圧Vddにソースが連結され、ゲートが接地された第1PMOSトランジスタ35と、第1PMOSトランジスタ35に連結された第2及び第3PMOSトランジスタ37及び39と、第2乃及び3PMOSトランジスタ37及び39と接地電圧GNDとの間に各々連結された第1乃至第2NMOSトランジスタ41及び43とを含む。そして、第3PMOSトランジスタ39と第2NMOSトランジスタ43が連結されたノードに差動増幅器33の差動出力が現れる。
【００１０】
差動増幅器33は、外部クロック信号CLKが基準電圧VREFより高ければ接地電圧GNDレベルを出力し、外部クロック信号CLKが基準電圧VREFより低ければ電源電圧Vddレベルを出力する。
【００１１】
差動増幅器33の出力端には、第9及び第10インバータ45及び47と、第2NANDゲート49が連結されている。この第2NANDゲート49の一方の入力端子には、制御信号PCKEが入力され、この制御信号PCKEによって第2NANDゲート49の出力が制御される。すなわち、制御信号PCKEが論理ローであれば第2NANDゲート49の出力は論理ハイになり、制御信号PCKEが論理ハイであれば第2NANDゲート49の出力は第10インバータ47の出力を反転する。
【００１２】
結果として、外部クロック信号CLKが基準電圧VREFより低ければクロックバッファ13の出力は論理ローになり、外部クロック信号CLKが基準電圧VREFより高ければクロックバッファ13の出力は論理ハイになる。
【００１３】
図４は、図１に示す内部クロック発生回路に関する各タイミング図である。図４を参照して、図１に示す内部クロック発生回路の動作を説明する。CSB信号が論理ローレベル（イネーブル）になると、外部から命令COMが入力されて同期式DRAM半導体装置11が活性化(active)される。CSB信号が論理ハイレベル（ディスエーブル；disable）になっても、同期式DRAM半導体装置11は活性状態を維持する。その後、CSB信号が再び論理ローレベルになると、命令C0Mが同期式DRAM半導体装置11の内部に入力される。この命令COMが読出(read)命令であれば読出動作を実行し、書込(write)命令であれば書込動作を実行する。
【００１４】
図１に示す内部クロック発生回路は、CSB信号と命令COMに関係なく外部クロック信号CLKが論理ハイレベルにトリガされる都度、論理ハイレベルの内部クロック信号PCLKを発生する。
【００１５】
しかしながら、同期式DRAM半導体装置11は、CSB信号がイネーブルされる時だけ、活性化動作、読出及び書込動作を実行する。したがって、図４に示す内部クロック信号PCLKのP0パルスとP4パルスだけが必要である。それにも拘わらず、内部クロック発生回路１１では、P1、P2、P3、P5、P6、P7、P8パルスを発生させるため、電力消費が多きい。また、内部クロック信号PCLKにより制御される同期式DRAM半導体装置11内の多くの部分が、内部クロック信号PCLKの発生に起因して動作するため、不要な内部クロック信号PCLKのパルスによる電力消費は更に大きい。
【００１６】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電力消費を低減し得る半導体装置の内部クロック発生回路を提供する事にある。
【００１７】
本発明の他の目的は、電力消費を低減し得る半導体装置の内部クロック発生方法を提供する事にある。
【００１８】
【課題を解決する為の手段】
前記目的を達成するため、本発明は、クロックバッファと、内部クロック発生部と、チップ選択バッファと、内部クロック制御部とを具備する。前記クロックバッファは、外部クロック信号を入力として、前記外部クロック信号の電圧レベルを変換する。前記内部クロック発生部は、前記クロックバッファの出力を入力として、制御信号により制御されて内部クロック信号を発生する。前記チップ選択バッファは、イネーブル時に半導体装置が活性化されるチップ選択信号を入力として、前記チップ選択信号の電圧レベルを変換する。前記内部クロック発生部は、前記チップ選択バッファの出力を入力として、前記制御信号を発生する。前記内部クロック信号は、前記制御信号がディスエーブル状態になればディスエーブル状態になり、前記制御信号がイネーブル状態になれば前記外部クロック信号がイネーブル状態の時だけイネーブル状態になる。
【００１９】
前記他の目的を達成するため、本発明は、外部クロック信号、チップ選択信号及び命令語が印加される半導体装置の内部クロック発生方法において、前記命令語を入力すると共に前記チップ選択信号をイネーブル状態にする段階と、前記外部クロック信号をイネーブル状態にする段階と、制御信号を発生する段階と、内部クロック信号を発生する段階とを含む。前記制御信号は、前記チップ選択信号がイネーブル状態になることに対応してイネーブル状態になる。前記内部クロック信号は、前記制御信号がイネーブル状態である間、前記外部クロック信号がイネーブル状態になることに対応してイネーブル状態になる。前記制御信号がディスエーブル状態である間は、前記内部クロック信号は発生しない。
【００２０】
本発明によれば、半導体装置の電力消費が低減される。
【００２１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態について説明する。
【００２２】
図５は、本発明の好適な実施の形態に係る同期式DRAM半導体装置の内部クロック発生回路のブロック図である。図５に示すように、この内部クロック発生回路は、同期式DRAM半導体装置101に設けられる。この内部クロック発生回路は、外部クロック信号CLKが入力されるクロックバッファ103と、クロックバッファ103の出力と制御信号PCLKPに応答して内部クロック信号PCLKを発生する内部クロック発生部105と、外部から印加されるチップ選択信号CSBを入力とするチップ選択バッフア107と、チップ選択バッフア107の出力信号PCSBとカラムアドレス信号(CAi)及びデータの待ち(latency)を表す待ち信号LATに応答して制御信号PCLKPを発生する内部クロック制御部1O9を具備する。そして、外部から同期式DRAM半導体装置101の動作を指示するデータが含まれた命令語C0Mが入力される。
【００２３】
同期式DRAM半導体装置1O1は、外部クロック信号CLKが入力されると、チップ選択信号CSBを取り込んで動作する。すなわち。外部から特定の命令語、例えばRAS(Row Address Strobe)信号や書込み又は読出し命令が入力されると、同期式DRAM半導体装置1O1は、外部クロック信号CLKを基準にしてチップ選択信号CSBを取り込んで動作する。チップ選択信号CSBは、外部クロック信号CLKに対して、所定の時間だけ早く変化すべきであり、これがセットアップタイム(Set up time)であって、例えばTssと表示される。また、チップ選択信号CSBは、外部クロック信号CLKを基準にして所定の時間の間維持されるべきであり、これがホールドタイム(Hold time)であって、例えばtSHと表示される。同期式DRAM半導体装置101に入力されるチップ選択信号CSBはTTLレベルの信号であって外部クロック信号CLKを基準にセットアップタイムとホールドタイムを保障すればよいため、チップ選択信号CSBに対してセットアップタイムとホールド時間を満たすための時間にだけチップ選択バッファ107を動作させればよい。
【００２４】
チップ選択信号CSBが論理ロー（イネーブル）になると、同期式DRAM半導体装置101は、命令語C0Mに基づいて動作し、チップ選択信号CSBが論理ハイ（ディスエーブル）になると、同期式DRAM半導体装置1O1は動作しない。
【００２５】
外部クロック信号CLKに対応する信号が内部クロック発生部105に入力されると、内部クロック発生部1O5は内部クロック信号PCLKを発生する。内部クロック信号PCLKは、同期式DRAM半導体装置1O1内のあらゆるバッファ(不図示）の動作を制御する。すなわち、内部クロック信号PCLKが論理ハイ（イネーブル）になると、内部クロック信号PCLKを入力とするバッファ(不図示）が活性化され、内部クロック信号PCLKが論理ロー（ディスエーブル）になると内部クロック信号PCLKを入力とするバッファ(不図示）は非活性化される。
【００２６】
図６は、図５に示す内部クロック発生部105の回路図である。内部クロック発生部1O5は、クロックバッファ103の出力端に直列に連結された第１乃至第5インバータ111、112、113、114、115と、第5インバータ115の出力とクロックバッファ103の出力を入力として該入力の双方が論理ハイの時にだけ出力が論理ハイレベルになる第1論理ゲート121と、第1論理ゲート121の出力と制御信号PCLKPを入力として第1論理ゲート121の出力と制御信号PCLKPが共に論理ハイの時だけ論理ハイになる内部クロック信号PCLKを発生する第2論理ゲート131とを具備する。
【００２７】
クロックバッファ103の出力は、第1乃至第5インバータ111、112、113、114、115を通過しながら所定の時間だけ遅延され、またその位相が反転される。例えば、クロックバッファ103の出力が論理ハイレベルに変化すると、第5インバータ115の出力は所定の時間だけ経過した後に論理ローレベルに変化する。一方、クロックバッファ103の出力が論理ローレベルに変化すると、第5インバータ115の出力は所定の時間だけ経過した後に論理ハイレベルに変化する。
【００２８】
第1論理ゲート121は、第5インバータ115の出力とクロックバッファ103の出力を入力とする第1NANDゲート123と、第1NANDゲート123の出力を入力とする第6インバータ125とで構成されている。
【００２９】
ここで、第5インバータ115の出力とクロックバッファ103の出力が共に論理ハイレベルの場合にだけ第6インバータ125の出力は論理ハイになり、第5インバータ115の出力とクロックバッファ103の出力の少なくとも一方が何れか一つでも論理ローレベルになると第6インバータ125の出力は論理ローレベルになる。
【００３０】
第2論理ゲート131は、第6インバータ125の出力と制御信号PCLKPを入力とする第2NANDゲート133と、第1NANDゲート133の出力を反転させて内部クロック信号PCLKを出力する第7インバータ135で構成されている。
【００３１】
内部クロック信号PCLKは、第6インバータ125の出力と制御信号PCLKPが共に論理ハイの場合にだけ論理ハイになり、第6インバータ125の出力と制御信号PCLKPの少なくとも一方が論理ローであれば内部クロック信号PCLKは論理ローとなる。図７は、図５に示す内部クロック制御部109の回路図である。図７に示すように、内部クロック制御部109は、チップ選択バッファ107の出力端に直列に連結された第8乃至第11インバータ141、142、143、144と、カラムアドレス信号(CAi)と待ち信号LATを入力とするNORゲート146と、NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファ107の出力信号PCSBを入力として制御信号PCLKPを発生する第3論理ゲート148とを具備する。
【００３２】
第3論理ゲート148は、第3NANDゲート149で構成される。NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファ107の出力信号PCSBの少なくとも１つが論理ローであれば制御信号PCLKPは論理ハイになり、NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファの出力信号PCSBが全て論理ハイであれば制御信号PCLKPは論理ローとなる。
【００３３】
チップ選択バッファ107の出力信号PCSBは、第8乃至第11インバータ141、142、143、144を通過しながら所定の時間だけ遅延される。このようにチップ選択バッファ107の出力信号PCSBを遅延させる理由は、チップ選択信号CSBが論理ローになった時に、外部クロック信号CLKに対応して発生すべき内部クロック信号PCLKが途中でディスエーブルされる事を防止する為である。すなわち、図１０に示すP4が論理ローになった後に、制御信号PCLKPが内部クロック信号PCLKをディスエーブルするようにするためである。制御信号PCLKPは、チップ選択バッファ107の出力信号PCSBがディスエーブル状態になると所定時間経過してディスエーブル状態になり、チップ選択バッファの出力信号PCSBは、チップ選択信号CSBがディスエーブル状態になるとディスエーブル状態になる。
カラムアドレス信号(CAi)と待ち信号LATのいずれか一方が論理ハイになると、NORゲート146の出力は論理ローになって、これにより制御信号PCLKPは論理ハイになる。
【００３４】
図８は、図５に示すクロックバッファ103の回路図である。図８に示すように、クロックバッファ1O3は、外部クロック信号CLKと基準電圧VREF（例えば1.4ボルト）の電圧を入力とする第1差動増幅器151と、第1差動増幅器151の出力端に直列に連結された第12及び第13インバータ153、155と、第13インバータ155の出力と他の制御信号PCKEを入力とする第4NANDゲート157とを具備する。
【００３５】
第1差動増幅器151は、電源電圧Vddにソースが連結されゲートが接地された第1PMOSトランジスタ161と、該第1PMOSトランジスタ161に連結された第2及び第3PMOSトランジスタ163、165と、該第2及び第3PMOSトランジスタ163、165とGNDと間に各々連結された第1及び第2NMOSトランジスタ167、169とを具備する。第2及び第3PMOSトランジスタ163、165のゲートには基準電圧VREFと外部クロック信号PCLKが各々入力される。
【００３６】
また、第1NMOSトランジスタ167のドレイン及びゲートと第2NMOSトランジスタ169のゲートが連結されている。そして、第3PMOSトランジスタ165のドレインと第2NMOSトランジスタ169のドレインが共通に連結されたノードの電圧が第1差動増幅器151の出力としが出力される。
【００３７】
同期式DRAM半導体装置101内のあらゆる信号はCMOSレベルで動作する。しかし、外部クロック信号CLKはTTLレベルになっているため、同期式DRAM半導体装置101で使用する為には、これをCMOSレベルに変換する必要がある。クロックバッファ103は、TTLレベルの外部クロック信号をCMOSレベルに変換する機能を果たす。
【００３８】
第1差動増幅器151は、外部クロック信号CLKが基準電圧VREFより低い場合には電源電圧Vddを出力し、外部クロック信号CLKが基準電圧VREFより高い場合には接地電圧GNDを出力する。
【００３９】
第1差動増幅器151の出力端には第12及び第13インバータ153、155と、第4NANDゲート157が連結されている。そして、第4NANDゲート157の入力段に他の制御信号PCKEが入力される。他の制御信号PCKEによって第4NANDゲート157の出力が制御される。すなわち、他の制御信号PCKEが論理ローであれば第4NANDゲート157の出力は常に論理ハイになり、他の制御信号PCKEが論理ハイであれば第4NANDゲート157は第13インバータ155の出力を反転する。
【００４０】
結果として、外部クロック信号CLKが基準電圧VREFより低い場合にはクロックバッファ1O3の出力は論理ローになり、外部クロック信号CLKが基準電圧VREFより高い場合にはクロックバッファ103の出力は論理ハイになる。
【００４１】
図９は、図５に示すチップ選択バッファ107の回路図である。図９に示すように、チップ選択バッファ107は、チップ選択信号CSBと基準電圧VREF（例えば1.4ボルト）の電圧を入力として制御信号CKEBPUに制御される第2差動増幅器171と第2差動増幅器171の出力を入力として制御信号PCSBを発生する第14インバータ173とを具備する。第2差動増幅器171は、電源電圧Vddにソースが連結されゲートが制御信号CKEBPUに連結された第4PMOSトランジスタ181と、第4PMOSトランジスタ181のドレーンにソースが連結された第5及び第6PMOSトランジスタ183、185と、第5乃至第6PMOSトランジスタ183、185のドレーンと接地電圧GNDとの間に各々連結された第3及び第4NMOSトランジスタ187、189とを具備する。第5乃至第6PMOSトランジスタ183、185のゲートには基準電圧VREFとチップ選択信号CSBが各々入力される。第3NMOSトランジスタ187のドレイン及びゲートと第4NMOSトランジスタ189のゲートが連結されている。そして、第6PMOSトランジスタ185のドレインと第4NMOSトランジスタ189のドレインが共通に連結されたノードの電圧が第2差動増幅器171の出力として出力される。第2差動増幅器171の出力は、第14インバータ173により反転され、第14インバータ173からチップ選択バッファ107の出力信号PCSBが出力される。
【００４２】
チップ選択信号CSBはTTLレベルの信号であるため、同期式DRAM半導体装置101において使用する為には、これをCM0Sレベルに変換する必要がある。チップ選択バッファ107は、このようにTTLレベルのチップ選択信号CSBをCMOSレベルに変換する機能を果たす。
【００４３】
第2差動増幅器171の動作を制御する為に、第4PMOSトランジスタ181のゲートに制御信号CKEBPUが一つのインバータ191を介して連結されている。該制御信号CKEBPUが論理ハイであれば第4PMOSトランジスタ181が活性化されて第2差動増幅器171が動作して、該制御信号CKEBPUが論理ローであれば第4NMOSトランジスタ181が非活性化されて第2差動増幅器171が動作しなくなる。
【００４４】
第2差動増幅器171は、チップ選択信号CSBが基準電圧VREFより低ければ電源電圧Vddを出力し、チップ選択信号CSBが基準電圧VREFより高ければ接地電圧GNDを出力する。
【００４５】
図１０は、図５に示す内部クロック発生回路の各信号のタイミング図である。以下、図１０を参照しながら当該内部クロック発生回路の動作を説明する。図６に示す第5インバータ115の出力端をN1ノードとし、クロックバッファ103の出力端をN2ノードとする。初期状態では、外部クロック信号CLKは論理ロー（ディスエーブル）であるからクロックバッファ103の出力も論理ローである。したがって、N2は論理ロー状態であり、N1はクロックバッファ103の出力が反転になった論理ハイ状態である。したがって、図６に示す第6インバータ125の出力は論理ローである。また、初期状態では、チップ選択信号CSBは論理ハイ（ディスエーブル）であるから制御信号PCSBは論理ハイである。
また、初期状態では、カラムアドレス信号(CAi)と待ち信号LATも論理ローであるからNORゲート146の出力は論理ハイである。したがって、制御信号PCLKPは論理ローである。この時、制御信号PCLKPが論理ローであり第6インバータ125の出力も論理ローであるから第2NANDゲート133の出力は論理ハイである。したがって内部クロック信号PCLKは論理ロー（ディスエーブル）になる。
【００４６】
同期式DRAM半導体装置101において、セットアップタイムを満たすため、CSB信号は外部クロック信号CLKよりも早く変化する。したがって、チップ選択信号CSBは、外部クロック信号CLKの変化より早くイネーブルされる。
【００４７】
まず、活性化（アクチブ）命令語が入力される場合について説明する。活性化命令語が入力され、チップ選択信号CSBが論理ロー（イネーブル）になると、チップ選択バッファ107の出力信号PCSBは論理ローになる。すると、第3NANDゲート149の出力は論理ハイとなる。この状態で、外部クロック信号CLKが論理ハイになると、クロックバッファ103の出力は論理ハイになってN2ノードは論理ローから論理ハイに遷移する。この時、N1ノードは、初期状態の論理ハイをそのまま維持しているので第1NANDゲート123の出力は論理ローである。従って、第6インバータ125の出力は論理ハイになる。第2NANDゲート133の出力は、制御信号PCLKPが論理ハイである間は第6インバータ125の出力により決定され、第6インバータ125の出力が論理ハイであるから第2NANDゲート133の出力は論理ローになる。第2NANDゲート133の出力は第7インバータ135により反転されるため、内部クロック信号PCLKは論理ハイになる。
【００４８】
クロックバッファ103の出力は、第1乃至第5インバータ111、112、113、114、115を通過しながら遅延及び反転されてN1ノードに到達する。したがって、クロックバッファ103の出力が論理ローから論理ハイに変化すると、N1ノードは論理ハイから論理ローに遷移する。この時、第1NANDゲート123の出力は論理ローから論理ハイに変化し、第6インバータ125の出力は論理ハイから論理ローに変化する。この時、第6インバータ125の出力が論理ローになり、一方制御信号PCLKPが論理ハイであるから第2NANDゲート133の出力は論理ハイに変化し、第7インバータ135の出力である内部クロック信号PCLKは論理ローに遷移する。これにより、図１０に示すPOクロックが発生する。
【００４９】
ここで、制御信号PCLKPが論理ハイにイネーブルされている時間（図１０のT2）は、チップ選択信号CSBが論理ローにイネーブルされている時間（図１０のT1）よりも長い。その理由は、チップ選択バッファ107の出力信号PCSBは、第8乃至第11インバータ141、142、143、144を通過しながら遅延されてから第3NANDゲート149に入力され、チップ選択バッファ107の出力信号PCSBが論理ローに変化したことにより論理ハイになった制御信号PCLKPは、第11インバータ144の出力が論理ハイに変化するまで論理ハイ状態を維持する。すなわち、T2はT1よりチップ選択バッファの出力信号PCSBが第8乃至第11インバータ141、142、143、144により遅延される時間分だけ長くなる。
【００５０】
チップ選択信号CSBが論理ハイ（ディスエーブル）に変化すると、チップ選択バッファ107の出力信号PCSBも論理ハイに変化する。第11インバータ144の出力が論理ハイに変化するとNORゲート146の出力が論理ハイであるから、第3NANDゲート149の出力信号PCLKPは論理ローに変化する。これにより、第2NANDゲート133の出力は、第6インバータ125の出力に関係なく論理ハイとなる。第2NANDゲート133の出力は、第7インバータ135により反転されるので内部クロック信号PCLKは論理ローに変化する。内部クロック信号PCLKが論理ローの状態は、チップ選択信号CSBが論理ロー（イネーブル）に変化しない限り維持される。すなわち、図１０に示すように、従来例で発生したP1、P2、及びP3は発生しない。
【００５１】
活性化（アクチブ）命令語が入力された後、読出し又は書込み命令語が同期式DRAM半導体装置101に入力される。ここで、チップ選択信号CSBが再び論理ロー（イネーブル）に変化すると、活性化命令語が入力された時と同一の動作によりP4が発生する。ところが、読出し又は書込み命令語が入力される場合において、同期式DRAM半導体装置101から読出されるデータ又は同期式DRAM半導体装置101に書込まれるデータのバーストが長い場合には、内部クロック信号PCLKは中断されずに、データの読出し又は書込み動作が終了するまで継続して発生される必要がある。読出し又は書込み命令語が入力される場合に内部クロック信号PCLKが中断する事を防止するために、バ−スト信号として、カラムアドレス信号(CAi)が使用される。
【００５２】
チップ選択信号CSBが論理ロー（イネーブル）に変化し、これに伴って制御信号PCLKPが論理ハイになった後、カラムアドレス信号(CAi)が論理ハイ（イネーブル）に変化すると、NORゲート146の出力が論理ローに変化するので第3NANDゲート149の出力信号PCLKPは論理ハイを維持する。
【００５３】
第3NANDゲート149の出力信号PCLKPが論理ハイの間、外部クロック信号CLKが論理ハイになれば内部クロック信号PCLKがハイに変化し、図１０に示すP5クロックが発生する。
【００５４】
カラムアドレス信号(CAi)がイネーブルされている間は、チップ選択信号CSBが論理ハイ（ディスエーブル）に変化しても第3NANDゲート149の出力信号PCLKPは論理ローに変化しない。一方、チップ選択信号CSBが論理ハイで待ち信号LATが論理ローの状態で、カラムアドレス信号(CAi)が論理ローに変化すると、第3NANDゲート149の出力信号PCLKPは強制的に論理ローにされ、内部クロック信号PCLKはこれ以上発生しない。
【００５５】
ところが、読出し命令語が入力される場合、同期式DRAM半導体装置101で読出されるデータは、外部から入力される制御信号、すなわちCAS(Column Address Strobe)信号の待ち時間によって制御方法が変わってくる。例えば、CAS待ち時間が2であれば、図１０に示すP6パルスを発生する必要がある。これは読出されるデータを同期式DRAM半導体装置101から外部に安全に伝達させるためである。図１０に示すP6パルスを発生するためには、待ち信号LATが論理ハイ（イネーブル）される必要がある。
【００５６】
この待ち信号LATが論理ハイになればNORゲート146の出力は論理ローになる。これにより、制御信号PCLKPは論理ハイとなる。この状態で外部クロック信号CLKが論理ハイになれば、図１０に示すようにP6が発生する。待ち信号LATが論理ロー（ディスエーブル）されれば、NORゲート146の出力は論理ハイに変化し、これれによって制御信号PCLKは論理ローになって内部クロック信号PCLKの発生が中断される。したがって、図１０に示すようにP7とP8は発生しない。
【００５７】
前述した様に、この実施の形態では、内部クロック信号PCLKは、同期式DRAM半導体装置101において必要な場合にだけ発生する。すなわち、図１０に示す例では、P0、P4、P5、P6パルスだけが発生され、従来技術のようにP1、P2、P3、P7、P8の発生により消耗される電力は防止される。したがって、パルスの削減の分だけ同期式DRAM半導体装置101の電力消費は減少する。
【００５８】
すなわち、この実施の形態によれば、内部クロック信号は、同期式DRAM半導体装置が動作するために必要な時にだけ発生する。したがって、不要な内部クロック信号の発生が防止されて同期式DRAM半導体装置で消耗される電力が従来に比べて低減される。
【００５９】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想を逸脱しない範囲内で様々な変形が可能である。
【００６０】
【発明の効果】
本発明によれば、半導体装置の電力消費が低減される。
【００６１】
【図面の簡単な説明】
【図１】従来の同期式DRAM半導体装置の内部クロック発生回路のブロック図である。
【図２】図１に示す内部クロック発生部の回路図である。
【図３】図１に示すクロックバッファの回路図である。
【図４】図１に示す信号のタイミング図である。
【図５】本発明の好適な実施の形態に係る同期式DRAM半導体装置の内部クロック発生回路のブロック図である。
【図６】図５に示す内部クロック発生部の回路図である。
【図７】図５に示す内部クロック制御部の回路図である。
【図８】図５に示すクロックバッファの回路図である。
【図９】図５に示すチップ選択バッファの回路図である。
【図１０】図５に示す信号のタイミング図である。
【発明の属する技術分野】
本発明は半導体装置に係り、特に半導体装置の内部クロック発生回路及び内部クロック発生方法に関する。
【０００２】
【従来の技術】
一般的に、半導体メモリ装置は、メモリセルにディジタル情報を格納し、必要な時に、その格納された情報を読み出して外部機器に伝送する機能を持つ。半導体メモリ装置の１つとして、電源が供給されていない状態では記憶情報を保持出来ないRAM(Random Access Memory）がある。RAMは、電源が供給されている間は記憶情報を継続して保持出来るが、電源の供給が中断されれば記憶情報を喪失する。
【０００３】
RAMの種類には、ダイナミックRAM(dynamic RAM,以下DRAMという)と、スタティックRAM(static RAM, 以下SRAMという）がある。SRAMは、リフレッシュ動作が不要であるがメモリセルの集積度が低い。一方、DRAMは、リフレッシュ動作が必要であるが、メモリセルの集積度が高いため、大容量のメモリを必要とするシステム、例えばコンピュータに多用されている。
【０００４】
最近、DRAMの制御を容易にするために、同期式DRAM(Synchronous DRAM)が使用されている。同期式DRAMでは、全入力信号を外部クロック信号を基準にして動作する。そして、外部クロック信号と同一の周期を持つ内部クロック信号を生成して、これにより内部の各種素子が制御される。このように外部クロック信号から内部クロック信号を生成する回路を内部クロック発生回路という。
【０００５】
図１は、従来の同期式DRAM半導体装置の内部クロック発生回路のブロック図である。図１に示すように、同期式DRAM半導体装置11内に設けられた内部クロック発生回路は、外部クロック信号CLKを入力とするクロックバッファ13と、クロックバッファ13の出力を入力として内部クロック信号PCLKを発生する内部クロック発生部15とを含む。
【０００６】
同期式DRAM半導体装置11内の全ての信号はCMOSレベルで動作する。しかし、外部クロック信号はTTL(Transistor Transistor Logic)レベルであるため、同期式DRAM半導体装置11で使用するためには一旦CMOSレベルに変換する必要がある。このようにTTLレベルの外部クロック信号をCMOSレベルに変換させるためにクロックバッファ13が使用される。CMOSレベルに変換された外部クロック信号CLKは、内部クロック発生部15に入力され、内部クロック発生部15は、この外部クロック信号CLKを入力として内部クロック信号PCLKを発生する。
【０００７】
図２は、図１に示す内部クロック発生部15の回路図である。図２に示すように、内部クロック発生部15は、図１に示すクロックバッファ13の出力端に対して、第1乃至第5インバータ21、22、23、24、25が直列に連結されており、これによりクロックバッファ13の出力を一定持間だけ遅延させる。クロックバッファ13の出力は、第5インバータ25を通過してその位相が反転される。
【０００８】
第5インバータ25の出力とクロックバッファ13の出力は、第1NANDゲート27に入力される。第1NANDゲート27は、入力信号が共に論理ハイ(high)レベルの場合にのみ論理ロー(1ow)レベルの信号を出力する。第1NANDゲート27の出力端には、第6乃至第8インバータ29、30、31が連結されており、これにより第1NANDゲート27から出力される信号を安定させる。第1NANDゲート27の出力は、第8インバータ31を通過してその位相が反転される。そして、第8インバータ31から内部クロック信号PCLKが出力される。
【０００９】
図３は、図１に示すクロックバッファ13の回路図である。クロックバッファ13は、外部クロック信号CLKと1.4ボルトの基準電圧VREFを入力とする差動増幅器33で構成されている。差動増幅器33は、CMOSレベルの電源電圧Vddにソースが連結され、ゲートが接地された第1PMOSトランジスタ35と、第1PMOSトランジスタ35に連結された第2及び第3PMOSトランジスタ37及び39と、第2乃及び3PMOSトランジスタ37及び39と接地電圧GNDとの間に各々連結された第1乃至第2NMOSトランジスタ41及び43とを含む。そして、第3PMOSトランジスタ39と第2NMOSトランジスタ43が連結されたノードに差動増幅器33の差動出力が現れる。
【００１０】
差動増幅器33は、外部クロック信号CLKが基準電圧VREFより高ければ接地電圧GNDレベルを出力し、外部クロック信号CLKが基準電圧VREFより低ければ電源電圧Vddレベルを出力する。
【００１１】
差動増幅器33の出力端には、第9及び第10インバータ45及び47と、第2NANDゲート49が連結されている。この第2NANDゲート49の一方の入力端子には、制御信号PCKEが入力され、この制御信号PCKEによって第2NANDゲート49の出力が制御される。すなわち、制御信号PCKEが論理ローであれば第2NANDゲート49の出力は論理ハイになり、制御信号PCKEが論理ハイであれば第2NANDゲート49の出力は第10インバータ47の出力を反転する。
【００１２】
結果として、外部クロック信号CLKが基準電圧VREFより低ければクロックバッファ13の出力は論理ローになり、外部クロック信号CLKが基準電圧VREFより高ければクロックバッファ13の出力は論理ハイになる。
【００１３】
図４は、図１に示す内部クロック発生回路に関する各タイミング図である。図４を参照して、図１に示す内部クロック発生回路の動作を説明する。CSB信号が論理ローレベル（イネーブル）になると、外部から命令COMが入力されて同期式DRAM半導体装置11が活性化(active)される。CSB信号が論理ハイレベル（ディスエーブル；disable）になっても、同期式DRAM半導体装置11は活性状態を維持する。その後、CSB信号が再び論理ローレベルになると、命令C0Mが同期式DRAM半導体装置11の内部に入力される。この命令COMが読出(read)命令であれば読出動作を実行し、書込(write)命令であれば書込動作を実行する。
【００１４】
図１に示す内部クロック発生回路は、CSB信号と命令COMに関係なく外部クロック信号CLKが論理ハイレベルにトリガされる都度、論理ハイレベルの内部クロック信号PCLKを発生する。
【００１５】
しかしながら、同期式DRAM半導体装置11は、CSB信号がイネーブルされる時だけ、活性化動作、読出及び書込動作を実行する。したがって、図４に示す内部クロック信号PCLKのP0パルスとP4パルスだけが必要である。それにも拘わらず、内部クロック発生回路１１では、P1、P2、P3、P5、P6、P7、P8パルスを発生させるため、電力消費が多きい。また、内部クロック信号PCLKにより制御される同期式DRAM半導体装置11内の多くの部分が、内部クロック信号PCLKの発生に起因して動作するため、不要な内部クロック信号PCLKのパルスによる電力消費は更に大きい。
【００１６】
【発明が解決しようとする課題】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、電力消費を低減し得る半導体装置の内部クロック発生回路を提供する事にある。
【００１７】
本発明の他の目的は、電力消費を低減し得る半導体装置の内部クロック発生方法を提供する事にある。
【００１８】
【課題を解決する為の手段】
前記目的を達成するため、本発明は、クロックバッファと、内部クロック発生部と、チップ選択バッファと、内部クロック制御部とを具備する。前記クロックバッファは、外部クロック信号を入力として、前記外部クロック信号の電圧レベルを変換する。前記内部クロック発生部は、前記クロックバッファの出力を入力として、制御信号により制御されて内部クロック信号を発生する。前記チップ選択バッファは、イネーブル時に半導体装置が活性化されるチップ選択信号を入力として、前記チップ選択信号の電圧レベルを変換する。前記内部クロック発生部は、前記チップ選択バッファの出力を入力として、前記制御信号を発生する。前記内部クロック信号は、前記制御信号がディスエーブル状態になればディスエーブル状態になり、前記制御信号がイネーブル状態になれば前記外部クロック信号がイネーブル状態の時だけイネーブル状態になる。
【００１９】
前記他の目的を達成するため、本発明は、外部クロック信号、チップ選択信号及び命令語が印加される半導体装置の内部クロック発生方法において、前記命令語を入力すると共に前記チップ選択信号をイネーブル状態にする段階と、前記外部クロック信号をイネーブル状態にする段階と、制御信号を発生する段階と、内部クロック信号を発生する段階とを含む。前記制御信号は、前記チップ選択信号がイネーブル状態になることに対応してイネーブル状態になる。前記内部クロック信号は、前記制御信号がイネーブル状態である間、前記外部クロック信号がイネーブル状態になることに対応してイネーブル状態になる。前記制御信号がディスエーブル状態である間は、前記内部クロック信号は発生しない。
【００２０】
本発明によれば、半導体装置の電力消費が低減される。
【００２１】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態について説明する。
【００２２】
図５は、本発明の好適な実施の形態に係る同期式DRAM半導体装置の内部クロック発生回路のブロック図である。図５に示すように、この内部クロック発生回路は、同期式DRAM半導体装置101に設けられる。この内部クロック発生回路は、外部クロック信号CLKが入力されるクロックバッファ103と、クロックバッファ103の出力と制御信号PCLKPに応答して内部クロック信号PCLKを発生する内部クロック発生部105と、外部から印加されるチップ選択信号CSBを入力とするチップ選択バッフア107と、チップ選択バッフア107の出力信号PCSBとカラムアドレス信号(CAi)及びデータの待ち(latency)を表す待ち信号LATに応答して制御信号PCLKPを発生する内部クロック制御部1O9を具備する。そして、外部から同期式DRAM半導体装置101の動作を指示するデータが含まれた命令語C0Mが入力される。
【００２３】
同期式DRAM半導体装置1O1は、外部クロック信号CLKが入力されると、チップ選択信号CSBを取り込んで動作する。すなわち。外部から特定の命令語、例えばRAS(Row Address Strobe)信号や書込み又は読出し命令が入力されると、同期式DRAM半導体装置1O1は、外部クロック信号CLKを基準にしてチップ選択信号CSBを取り込んで動作する。チップ選択信号CSBは、外部クロック信号CLKに対して、所定の時間だけ早く変化すべきであり、これがセットアップタイム(Set up time)であって、例えばTssと表示される。また、チップ選択信号CSBは、外部クロック信号CLKを基準にして所定の時間の間維持されるべきであり、これがホールドタイム(Hold time)であって、例えばtSHと表示される。同期式DRAM半導体装置101に入力されるチップ選択信号CSBはTTLレベルの信号であって外部クロック信号CLKを基準にセットアップタイムとホールドタイムを保障すればよいため、チップ選択信号CSBに対してセットアップタイムとホールド時間を満たすための時間にだけチップ選択バッファ107を動作させればよい。
【００２４】
チップ選択信号CSBが論理ロー（イネーブル）になると、同期式DRAM半導体装置101は、命令語C0Mに基づいて動作し、チップ選択信号CSBが論理ハイ（ディスエーブル）になると、同期式DRAM半導体装置1O1は動作しない。
【００２５】
外部クロック信号CLKに対応する信号が内部クロック発生部105に入力されると、内部クロック発生部1O5は内部クロック信号PCLKを発生する。内部クロック信号PCLKは、同期式DRAM半導体装置1O1内のあらゆるバッファ(不図示）の動作を制御する。すなわち、内部クロック信号PCLKが論理ハイ（イネーブル）になると、内部クロック信号PCLKを入力とするバッファ(不図示）が活性化され、内部クロック信号PCLKが論理ロー（ディスエーブル）になると内部クロック信号PCLKを入力とするバッファ(不図示）は非活性化される。
【００２６】
図６は、図５に示す内部クロック発生部105の回路図である。内部クロック発生部1O5は、クロックバッファ103の出力端に直列に連結された第１乃至第5インバータ111、112、113、114、115と、第5インバータ115の出力とクロックバッファ103の出力を入力として該入力の双方が論理ハイの時にだけ出力が論理ハイレベルになる第1論理ゲート121と、第1論理ゲート121の出力と制御信号PCLKPを入力として第1論理ゲート121の出力と制御信号PCLKPが共に論理ハイの時だけ論理ハイになる内部クロック信号PCLKを発生する第2論理ゲート131とを具備する。
【００２７】
クロックバッファ103の出力は、第1乃至第5インバータ111、112、113、114、115を通過しながら所定の時間だけ遅延され、またその位相が反転される。例えば、クロックバッファ103の出力が論理ハイレベルに変化すると、第5インバータ115の出力は所定の時間だけ経過した後に論理ローレベルに変化する。一方、クロックバッファ103の出力が論理ローレベルに変化すると、第5インバータ115の出力は所定の時間だけ経過した後に論理ハイレベルに変化する。
【００２８】
第1論理ゲート121は、第5インバータ115の出力とクロックバッファ103の出力を入力とする第1NANDゲート123と、第1NANDゲート123の出力を入力とする第6インバータ125とで構成されている。
【００２９】
ここで、第5インバータ115の出力とクロックバッファ103の出力が共に論理ハイレベルの場合にだけ第6インバータ125の出力は論理ハイになり、第5インバータ115の出力とクロックバッファ103の出力の少なくとも一方が何れか一つでも論理ローレベルになると第6インバータ125の出力は論理ローレベルになる。
【００３０】
第2論理ゲート131は、第6インバータ125の出力と制御信号PCLKPを入力とする第2NANDゲート133と、第1NANDゲート133の出力を反転させて内部クロック信号PCLKを出力する第7インバータ135で構成されている。
【００３１】
内部クロック信号PCLKは、第6インバータ125の出力と制御信号PCLKPが共に論理ハイの場合にだけ論理ハイになり、第6インバータ125の出力と制御信号PCLKPの少なくとも一方が論理ローであれば内部クロック信号PCLKは論理ローとなる。図７は、図５に示す内部クロック制御部109の回路図である。図７に示すように、内部クロック制御部109は、チップ選択バッファ107の出力端に直列に連結された第8乃至第11インバータ141、142、143、144と、カラムアドレス信号(CAi)と待ち信号LATを入力とするNORゲート146と、NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファ107の出力信号PCSBを入力として制御信号PCLKPを発生する第3論理ゲート148とを具備する。
【００３２】
第3論理ゲート148は、第3NANDゲート149で構成される。NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファ107の出力信号PCSBの少なくとも１つが論理ローであれば制御信号PCLKPは論理ハイになり、NORゲート146の出力、第11インバータ144の出力及びチップ選択バッファの出力信号PCSBが全て論理ハイであれば制御信号PCLKPは論理ローとなる。
【００３３】
チップ選択バッファ107の出力信号PCSBは、第8乃至第11インバータ141、142、143、144を通過しながら所定の時間だけ遅延される。このようにチップ選択バッファ107の出力信号PCSBを遅延させる理由は、チップ選択信号CSBが論理ローになった時に、外部クロック信号CLKに対応して発生すべき内部クロック信号PCLKが途中でディスエーブルされる事を防止する為である。すなわち、図１０に示すP4が論理ローになった後に、制御信号PCLKPが内部クロック信号PCLKをディスエーブルするようにするためである。制御信号PCLKPは、チップ選択バッファ107の出力信号PCSBがディスエーブル状態になると所定時間経過してディスエーブル状態になり、チップ選択バッファの出力信号PCSBは、チップ選択信号CSBがディスエーブル状態になるとディスエーブル状態になる。
カラムアドレス信号(CAi)と待ち信号LATのいずれか一方が論理ハイになると、NORゲート146の出力は論理ローになって、これにより制御信号PCLKPは論理ハイになる。
【００３４】
図８は、図５に示すクロックバッファ103の回路図である。図８に示すように、クロックバッファ1O3は、外部クロック信号CLKと基準電圧VREF（例えば1.4ボルト）の電圧を入力とする第1差動増幅器151と、第1差動増幅器151の出力端に直列に連結された第12及び第13インバータ153、155と、第13インバータ155の出力と他の制御信号PCKEを入力とする第4NANDゲート157とを具備する。
【００３５】
第1差動増幅器151は、電源電圧Vddにソースが連結されゲートが接地された第1PMOSトランジスタ161と、該第1PMOSトランジスタ161に連結された第2及び第3PMOSトランジスタ163、165と、該第2及び第3PMOSトランジスタ163、165とGNDと間に各々連結された第1及び第2NMOSトランジスタ167、169とを具備する。第2及び第3PMOSトランジスタ163、165のゲートには基準電圧VREFと外部クロック信号PCLKが各々入力される。
【００３６】
また、第1NMOSトランジスタ167のドレイン及びゲートと第2NMOSトランジスタ169のゲートが連結されている。そして、第3PMOSトランジスタ165のドレインと第2NMOSトランジスタ169のドレインが共通に連結されたノードの電圧が第1差動増幅器151の出力としが出力される。
【００３７】
同期式DRAM半導体装置101内のあらゆる信号はCMOSレベルで動作する。しかし、外部クロック信号CLKはTTLレベルになっているため、同期式DRAM半導体装置101で使用する為には、これをCMOSレベルに変換する必要がある。クロックバッファ103は、TTLレベルの外部クロック信号をCMOSレベルに変換する機能を果たす。
【００３８】
第1差動増幅器151は、外部クロック信号CLKが基準電圧VREFより低い場合には電源電圧Vddを出力し、外部クロック信号CLKが基準電圧VREFより高い場合には接地電圧GNDを出力する。
【００３９】
第1差動増幅器151の出力端には第12及び第13インバータ153、155と、第4NANDゲート157が連結されている。そして、第4NANDゲート157の入力段に他の制御信号PCKEが入力される。他の制御信号PCKEによって第4NANDゲート157の出力が制御される。すなわち、他の制御信号PCKEが論理ローであれば第4NANDゲート157の出力は常に論理ハイになり、他の制御信号PCKEが論理ハイであれば第4NANDゲート157は第13インバータ155の出力を反転する。
【００４０】
結果として、外部クロック信号CLKが基準電圧VREFより低い場合にはクロックバッファ1O3の出力は論理ローになり、外部クロック信号CLKが基準電圧VREFより高い場合にはクロックバッファ103の出力は論理ハイになる。
【００４１】
図９は、図５に示すチップ選択バッファ107の回路図である。図９に示すように、チップ選択バッファ107は、チップ選択信号CSBと基準電圧VREF（例えば1.4ボルト）の電圧を入力として制御信号CKEBPUに制御される第2差動増幅器171と第2差動増幅器171の出力を入力として制御信号PCSBを発生する第14インバータ173とを具備する。第2差動増幅器171は、電源電圧Vddにソースが連結されゲートが制御信号CKEBPUに連結された第4PMOSトランジスタ181と、第4PMOSトランジスタ181のドレーンにソースが連結された第5及び第6PMOSトランジスタ183、185と、第5乃至第6PMOSトランジスタ183、185のドレーンと接地電圧GNDとの間に各々連結された第3及び第4NMOSトランジスタ187、189とを具備する。第5乃至第6PMOSトランジスタ183、185のゲートには基準電圧VREFとチップ選択信号CSBが各々入力される。第3NMOSトランジスタ187のドレイン及びゲートと第4NMOSトランジスタ189のゲートが連結されている。そして、第6PMOSトランジスタ185のドレインと第4NMOSトランジスタ189のドレインが共通に連結されたノードの電圧が第2差動増幅器171の出力として出力される。第2差動増幅器171の出力は、第14インバータ173により反転され、第14インバータ173からチップ選択バッファ107の出力信号PCSBが出力される。
【００４２】
チップ選択信号CSBはTTLレベルの信号であるため、同期式DRAM半導体装置101において使用する為には、これをCM0Sレベルに変換する必要がある。チップ選択バッファ107は、このようにTTLレベルのチップ選択信号CSBをCMOSレベルに変換する機能を果たす。
【００４３】
第2差動増幅器171の動作を制御する為に、第4PMOSトランジスタ181のゲートに制御信号CKEBPUが一つのインバータ191を介して連結されている。該制御信号CKEBPUが論理ハイであれば第4PMOSトランジスタ181が活性化されて第2差動増幅器171が動作して、該制御信号CKEBPUが論理ローであれば第4NMOSトランジスタ181が非活性化されて第2差動増幅器171が動作しなくなる。
【００４４】
第2差動増幅器171は、チップ選択信号CSBが基準電圧VREFより低ければ電源電圧Vddを出力し、チップ選択信号CSBが基準電圧VREFより高ければ接地電圧GNDを出力する。
【００４５】
図１０は、図５に示す内部クロック発生回路の各信号のタイミング図である。以下、図１０を参照しながら当該内部クロック発生回路の動作を説明する。図６に示す第5インバータ115の出力端をN1ノードとし、クロックバッファ103の出力端をN2ノードとする。初期状態では、外部クロック信号CLKは論理ロー（ディスエーブル）であるからクロックバッファ103の出力も論理ローである。したがって、N2は論理ロー状態であり、N1はクロックバッファ103の出力が反転になった論理ハイ状態である。したがって、図６に示す第6インバータ125の出力は論理ローである。また、初期状態では、チップ選択信号CSBは論理ハイ（ディスエーブル）であるから制御信号PCSBは論理ハイである。
また、初期状態では、カラムアドレス信号(CAi)と待ち信号LATも論理ローであるからNORゲート146の出力は論理ハイである。したがって、制御信号PCLKPは論理ローである。この時、制御信号PCLKPが論理ローであり第6インバータ125の出力も論理ローであるから第2NANDゲート133の出力は論理ハイである。したがって内部クロック信号PCLKは論理ロー（ディスエーブル）になる。
【００４６】
同期式DRAM半導体装置101において、セットアップタイムを満たすため、CSB信号は外部クロック信号CLKよりも早く変化する。したがって、チップ選択信号CSBは、外部クロック信号CLKの変化より早くイネーブルされる。
【００４７】
まず、活性化（アクチブ）命令語が入力される場合について説明する。活性化命令語が入力され、チップ選択信号CSBが論理ロー（イネーブル）になると、チップ選択バッファ107の出力信号PCSBは論理ローになる。すると、第3NANDゲート149の出力は論理ハイとなる。この状態で、外部クロック信号CLKが論理ハイになると、クロックバッファ103の出力は論理ハイになってN2ノードは論理ローから論理ハイに遷移する。この時、N1ノードは、初期状態の論理ハイをそのまま維持しているので第1NANDゲート123の出力は論理ローである。従って、第6インバータ125の出力は論理ハイになる。第2NANDゲート133の出力は、制御信号PCLKPが論理ハイである間は第6インバータ125の出力により決定され、第6インバータ125の出力が論理ハイであるから第2NANDゲート133の出力は論理ローになる。第2NANDゲート133の出力は第7インバータ135により反転されるため、内部クロック信号PCLKは論理ハイになる。
【００４８】
クロックバッファ103の出力は、第1乃至第5インバータ111、112、113、114、115を通過しながら遅延及び反転されてN1ノードに到達する。したがって、クロックバッファ103の出力が論理ローから論理ハイに変化すると、N1ノードは論理ハイから論理ローに遷移する。この時、第1NANDゲート123の出力は論理ローから論理ハイに変化し、第6インバータ125の出力は論理ハイから論理ローに変化する。この時、第6インバータ125の出力が論理ローになり、一方制御信号PCLKPが論理ハイであるから第2NANDゲート133の出力は論理ハイに変化し、第7インバータ135の出力である内部クロック信号PCLKは論理ローに遷移する。これにより、図１０に示すPOクロックが発生する。
【００４９】
ここで、制御信号PCLKPが論理ハイにイネーブルされている時間（図１０のT2）は、チップ選択信号CSBが論理ローにイネーブルされている時間（図１０のT1）よりも長い。その理由は、チップ選択バッファ107の出力信号PCSBは、第8乃至第11インバータ141、142、143、144を通過しながら遅延されてから第3NANDゲート149に入力され、チップ選択バッファ107の出力信号PCSBが論理ローに変化したことにより論理ハイになった制御信号PCLKPは、第11インバータ144の出力が論理ハイに変化するまで論理ハイ状態を維持する。すなわち、T2はT1よりチップ選択バッファの出力信号PCSBが第8乃至第11インバータ141、142、143、144により遅延される時間分だけ長くなる。
【００５０】
チップ選択信号CSBが論理ハイ（ディスエーブル）に変化すると、チップ選択バッファ107の出力信号PCSBも論理ハイに変化する。第11インバータ144の出力が論理ハイに変化するとNORゲート146の出力が論理ハイであるから、第3NANDゲート149の出力信号PCLKPは論理ローに変化する。これにより、第2NANDゲート133の出力は、第6インバータ125の出力に関係なく論理ハイとなる。第2NANDゲート133の出力は、第7インバータ135により反転されるので内部クロック信号PCLKは論理ローに変化する。内部クロック信号PCLKが論理ローの状態は、チップ選択信号CSBが論理ロー（イネーブル）に変化しない限り維持される。すなわち、図１０に示すように、従来例で発生したP1、P2、及びP3は発生しない。
【００５１】
活性化（アクチブ）命令語が入力された後、読出し又は書込み命令語が同期式DRAM半導体装置101に入力される。ここで、チップ選択信号CSBが再び論理ロー（イネーブル）に変化すると、活性化命令語が入力された時と同一の動作によりP4が発生する。ところが、読出し又は書込み命令語が入力される場合において、同期式DRAM半導体装置101から読出されるデータ又は同期式DRAM半導体装置101に書込まれるデータのバーストが長い場合には、内部クロック信号PCLKは中断されずに、データの読出し又は書込み動作が終了するまで継続して発生される必要がある。読出し又は書込み命令語が入力される場合に内部クロック信号PCLKが中断する事を防止するために、バ−スト信号として、カラムアドレス信号(CAi)が使用される。
【００５２】
チップ選択信号CSBが論理ロー（イネーブル）に変化し、これに伴って制御信号PCLKPが論理ハイになった後、カラムアドレス信号(CAi)が論理ハイ（イネーブル）に変化すると、NORゲート146の出力が論理ローに変化するので第3NANDゲート149の出力信号PCLKPは論理ハイを維持する。
【００５３】
第3NANDゲート149の出力信号PCLKPが論理ハイの間、外部クロック信号CLKが論理ハイになれば内部クロック信号PCLKがハイに変化し、図１０に示すP5クロックが発生する。
【００５４】
カラムアドレス信号(CAi)がイネーブルされている間は、チップ選択信号CSBが論理ハイ（ディスエーブル）に変化しても第3NANDゲート149の出力信号PCLKPは論理ローに変化しない。一方、チップ選択信号CSBが論理ハイで待ち信号LATが論理ローの状態で、カラムアドレス信号(CAi)が論理ローに変化すると、第3NANDゲート149の出力信号PCLKPは強制的に論理ローにされ、内部クロック信号PCLKはこれ以上発生しない。
【００５５】
ところが、読出し命令語が入力される場合、同期式DRAM半導体装置101で読出されるデータは、外部から入力される制御信号、すなわちCAS(Column Address Strobe)信号の待ち時間によって制御方法が変わってくる。例えば、CAS待ち時間が2であれば、図１０に示すP6パルスを発生する必要がある。これは読出されるデータを同期式DRAM半導体装置101から外部に安全に伝達させるためである。図１０に示すP6パルスを発生するためには、待ち信号LATが論理ハイ（イネーブル）される必要がある。
【００５６】
この待ち信号LATが論理ハイになればNORゲート146の出力は論理ローになる。これにより、制御信号PCLKPは論理ハイとなる。この状態で外部クロック信号CLKが論理ハイになれば、図１０に示すようにP6が発生する。待ち信号LATが論理ロー（ディスエーブル）されれば、NORゲート146の出力は論理ハイに変化し、これれによって制御信号PCLKは論理ローになって内部クロック信号PCLKの発生が中断される。したがって、図１０に示すようにP7とP8は発生しない。
【００５７】
前述した様に、この実施の形態では、内部クロック信号PCLKは、同期式DRAM半導体装置101において必要な場合にだけ発生する。すなわち、図１０に示す例では、P0、P4、P5、P6パルスだけが発生され、従来技術のようにP1、P2、P3、P7、P8の発生により消耗される電力は防止される。したがって、パルスの削減の分だけ同期式DRAM半導体装置101の電力消費は減少する。
【００５８】
すなわち、この実施の形態によれば、内部クロック信号は、同期式DRAM半導体装置が動作するために必要な時にだけ発生する。したがって、不要な内部クロック信号の発生が防止されて同期式DRAM半導体装置で消耗される電力が従来に比べて低減される。
【００５９】
本発明は、上記の実施の形態に限定されず、本発明の技術的思想を逸脱しない範囲内で様々な変形が可能である。
【００６０】
【発明の効果】
本発明によれば、半導体装置の電力消費が低減される。
【００６１】
【図面の簡単な説明】
【図１】従来の同期式DRAM半導体装置の内部クロック発生回路のブロック図である。
【図２】図１に示す内部クロック発生部の回路図である。
【図３】図１に示すクロックバッファの回路図である。
【図４】図１に示す信号のタイミング図である。
【図５】本発明の好適な実施の形態に係る同期式DRAM半導体装置の内部クロック発生回路のブロック図である。
【図６】図５に示す内部クロック発生部の回路図である。
【図７】図５に示す内部クロック制御部の回路図である。
【図８】図５に示すクロックバッファの回路図である。
【図９】図５に示すチップ選択バッファの回路図である。
【図１０】図５に示す信号のタイミング図である。
Claims (15)
- 外部クロック信号を入力とし、前記外部クロック信号の電圧レベルを変換するクロックバッファと、
前記クロックバッファの出力を入力とし、制御信号により制御され内部クロック信号を発生する内部クロック発生部と、
イネーブル時に半導体装置が活性化されるチップ選択信号を入力とし、前記チップ選択信号の電圧レベルを変換するチップ選択バッファと、
前記チップ選択バッファの出力を入力として、前記制御信号を発生する内部クロック制御部とを具備し、
前記内部クロック信号は、前記制御信号がディスエーブル状態になった場合はディスエーブル状態になり、前記制御信号がイネーブル状態になった場合は前記外部クロック信号がイネーブル状態になった場合にのみイネーブル状態になることを特徴とする半導体装置の内部クロック発生回路。 - 前記クロックバッファは、TTLレベルの前記外部クロック信号をCMOSレベルに変換することを特徴とする請求項１に記載の半導体装置の内部クロック発生回路。
- 前記クロックバッファは、
前記外部クロック信号と所定の基準電圧とを入力とし、前記外部クロック信号が前記基準電圧より高ければ接地電圧を出力し、前記外部クロック信号が前記基準電圧より低ければ電源電圧を出力する差動増幅器と、
前記差動増幅器の出力信号を反転させるインバータと、
を具備することを特徴とする請求項２に記載の半導体装置の内部クロック発生回路。 - 前記チップ選択バッファは、TTLレベルの前記チップ選択信号をCMOSレベルに変換することを特徴とする請求項１に記載の半導体装置の内部クロック発生回路。
- 前記チップ選択バッファは、
前記チップ選択信号と所定の基準電圧を入力とし、前記チップ選択信号が前記基準電圧より高ければ出力信号を接地電圧とし、前記外部クロック信号が前記基準電圧より低ければ出力信号を電源電圧とする第2の差動増幅器と、
前記第2の差動増幅器の出力信号を反転させる第2のインバータと、
を具備することを特徴とする請求項４に記載の半導体装置の内部クロック発生回路。 - 前記内部クロック発生部は、
前記クロックバッファの出力端に直列に連結され前記クロックバッファの出力を遅延及び反転させる奇数個のインバータと、
前記奇数個のインバータの最後段のインバータの出力と前記クロックバッファの出力を入力として、入力信号が共に論理ハイの時にだけ出力信号が論理ハイレベルになる第1論理ゲートと、
前記第1論理ゲートの出力と前記制御信号を入力として、前記第1論理ゲートの出力と前記制御信号が共に論理ハイの時にだけ論理ハイレベルの内部クロック信号を発生する第2論理ゲートと、
を具備することを特徴とする請求項１に記載の半導体装置の内部クロック発生回路。 - 前記第l論理ゲートは、
前記奇数個のインバータの最後段のインバータの出力と前記クロックバッファの出力を入力とする第1NANDゲートと、
前記NANDゲートの出力を入力とするインバータと、
を具備することを特徴とする請求項６に記載の半導体装置の内部クロック発生回路。 - 前記第2論理ゲートは、
前記第1論理ゲートの出力と前記制御信号を入力とするNANDゲートと、
前記NANDゲートの出力を入力とするインバータと、
を具備することを特徴とする請求項６に記載の半導体装置の内部クロック発生回路。 - 前記内部クロック制御部は、
前記チップ選択バッファの出力端に直列に連結され前記チップ選択バッファの出力を遅延させる偶数個のインバータと、
前記偶数個のインバータの最後段のインバータの出力と前記チップ選択バッファの出力を入力として、前記制御信号を発生する第3論理ゲートと、
を具備することを特徴とする請求項１に記載の半導体装置の内部クロック発生回路。 - 前記第3論理ゲートは、NANDゲートであることを特徴とする請求項９に記載の半導体装置の内部クロック発生回路。
- 前記内部クロック制御部は、入力端に書込まれるデータのバーストの長さを表すバースト信号と読出し動作時に読出されるデータの待ちを表す待ち信号を入力として、前記バースト信号と前記待ち信号の少なくとも一方がイネーブル状態になった場合に、出力がディスエーブル状態になり、これにより前記制御信号をイネーブル状態にする第4論理ゲートを更に具備することを特徴とする請求項９に記載の半導体装置の内部クロック発生回路。
- 前記第4論理ゲートは、NORゲートであることを特徴とする請求項１１に記載の半導体装置の内部クロック発生回路。
- 外部クロック信号、チップ選択信号及び命令語が印加される半導体装置の内部クロック発生方法において、
ａ）前記命令語を入力すると共に前記チップ選択信号をイネーブル状態にする段階と、
ｂ）前記外部クロック信号をイネーブル状態にする段階と、
ｃ）前記チップ選択信号がイネーブル状態になることに対応してイネーブル状態になる制御信号を発生する段階と、
ｄ）前記制御信号がイネーブル状態になっている間、前記外部クロック信号がイネーブル状態になることに対応してイネーブル状態になる内部クロック信号を発生する段階とを含み、
前記制御信号がディスエーブル状態になっている間は、前記内部クロック信号は発生しないことを特徴とする半導体装置の内部クロック発生方法。 - 前記制御信号を発生する段階は、
前記チップ選択信号がイネーブル状態になることによってイネーブル状態になる第2の制御信号を発生する段階と、
前記第2の制御信号がイネーブル状態になることによってイネーブル状態になる前記制御信号を発生する段階と、
を含む事を特徴とする請求項１３に記載の半導体装置の内部クロック発生方法。 - 前記制御信号を発生する段階は、
前記命令語がデータの読出し及び書込み命令語である場合に、カラムアドレス信号をイネーブル状態にする段階と、
待ち信号をイネーブル状態にする段階を更に含み、
前記カラムアドレス信号と前記待ち信号がイネーブル状態である場合に前記制御信号はイネーブル状態を維持し、前記待ち信号、前記第2の制御信号及び前記カラムアドレス信号がディスエーブル状態である場合に前記制御信号はディスエーブル状態になることを特徴とする請求項１３に記載の半導体装置の内部クロック発生方法。
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