KR100457338B1 - 저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치 - Google Patents

저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치 Download PDF

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Abstract

본 발명은 스텐바이 모드에서 저소모전력으로 동작되도록 제어하는 회로를 구비한 반도체 장치에 관한 것으로, 상기 메모리 장치의 제어부에 클럭 신호를 받아들이는 제 1 인버터 버퍼와, 칩 선택 신호를 받아들이는 제 2 인버터 버퍼 및 상기 제 1 및 제 2 인버터 버퍼들의 출력 신호를 받아들여서, 스텐바이 모드 동안에 클럭 신호에 의한 펄스를 차단하는 낸드 게이트를 구비한다. 따라서 스텐바이 모드로 동작되는 동안에 낸드 게이트는 칩 선택 신호와 클럭 신호를 받아들여서 클럭 신호의 어떠한 동작을 발생시키는 클럭 펄스를 차단한다. 그러므로 반도체 장치의 내부 회로의 동작에 의한 전력 소모를 줄인다.

Description

저소모전력용 스텐바이 모드 제어 회로를 갖는 반도체 장치(SEMICONDUCTOR MEMORY DEVICE INCLUDING STANDBY MODE CONTROL CIRCUIT FOR LOW CONSUMPTION POWER)
본 발명은 스텐바이 모드에서 저소모전력으로 동작되도록 제어하는 회로를 갖는 반도체 장치에 관한 것으로, 좀 더 구체적으로 메모리 장치의 내부 회로가 스텐바이 모드에서 칩 선택 신호와 클럭 신호를 받아들여서, 클럭 신호에 의한 어떠한 동작을 발생시키는 클럭 펄스를 차단하도록 제어하는 회로를 구비한 메모리 장치에 관한 것이다.
일반적으로 메모리 장치의 스텐바이 모드(stanby mode)시에는 메모리 내부 회로가 대기 상태(idle)로 유지되어 메모리의 입력단에 어떠한 클럭 펄스를 인가하지 않으면 전력 소모는 제로에 가깝게 된다.
그러나 실제에는 다수의 메모리 장치를 내장하는 반도체를 설계할 경우, 해당 메모리 장치가 칩 선택 신호(CSN)에 의해 스텐바이 모드로 동작되더라도 클럭 신호(CLK)에 의한 펄스가 유입되어 메모리 장치의 내부 회로 및 제어 회로의 다수의 소자들(에컨데 약 40여 개의 인버터 버퍼 등)로 전원이 공급되며, 이들의 동작에 의한 전력 소모가 이루어진다.
도 1은 일반적인 스텐바이 모드를 제어하는 회로를 갖는 반도체 장치의 구성을 나타내고 있다.
도면을 참조하면, 상기 반도체 장치는 크게 내부회로(20)와 제어부(10)를 포함하고 있다.
상기 제어부는 제 1 및 제 2 인버터(12, 14)를 구비하여, 칩 선택 신호(CSN)와 클럭 신호(CLK)를 받아들인다.
상기 제 1 인버터(12)는 메모리 장치의 하나의 메모리 셀을 선택하는 칩 선택 신호(CSN)를 받아들여서 이를 반전하고, 그 결과를 상기 내부 회로(20)로 전달한다.
상기 제 2 인버터(14)는 선택된 메모리 셀의 동작을 인가하는 클럭 신호(CLK)를 받아들여서 이를 반전하고, 그 결과를 상기 내부 회로(20)로 전달한다.
따라서 상기 칩 선택 신호(CSN)를 하이(HIGH) 레벨로 인가하여 상기 메모리 장치의 내부 회로(20)를 대기 상태(idle)로 하여 소모 전력을 낯추는 스텐바이 모드(stanby mode)로 동작한다.
그러나 스텐바이 모드 동안에도 해당 메모리 셀이 칩 선택 신호(CSN)에 의해 대기 상태로 동작되더라도 칩 선택 신호(CSN)와 클럭 신호(CLK)가 서로 비동기로 입력되므로, 클럭 신호(CLK)에 의한 어떠한 클럭 펄스가 내부 회로(20)로 유입되어 메모리 내부 회로의 다수의 소자들로 전원이 공급되어 불필요한 전력 소모가 발생하는 문제점이 있다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 스텐바이 모드에서 클럭 신호에 의한 반도체 장치의 내부 회로에서 어떠한 클럭 펄스에 의한 동작에 따른 전력 소모를 줄여주는 제어 회로를 갖는 반도체 장치를 제공하는데 있다.
도 1은 일반적인 메모리 장치의 구성을 나타내는 블럭도;
도 2는 본 발명에 따른 메모리 장치의 구성을 나타내는 블록도;
도 3은 도 2에 도시한 본 발명의 실시예에 따른 제어부의 구성을 나타내는 회로도.
*도면의 주요 부분에 대한 부호 설명*
10, 10a : 제어부 12 : 제 1 버퍼
12a : 제 1 인버터 14 : 제 2 버퍼
14a : 제 2 인버터 16 : 펄스 차단 회로
16a : 낸드 게이트 20 : 내부 회로
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 는 반도체 장치에 있어서: 상기 칩 선택 신호를 받아들이는 제 1의 버퍼 회로와; 클럭 신호를 받아들이는 제 2의 버퍼 회로 및; 상기 스텐바이 모드 동안에 상기 제 1의 버퍼로부터의 상기 칩 선택 신호에 응답해서, 상기 클럭 신호가 상기 제 2의 버퍼를 통해 상기 내부 회로로 전달되는 것을 차단하는 펄스 차단 수단을 포함해서; 상기 내부 회로에서의 상기 클럭 신호로 인한 전력 소모를 막는 것을 특징으로 한다.
이 특징의 바람직한 실시예에 있어서, 상기 펄스 차단 수단은 낸드 게이트로 구성된다.
상술한 목적을 달성하기 위한 본 발명의 다른 특징에 의하면, 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 는 반도체 장치에 있어서: 상기 칩 선택 신호를 받아들이기 위한 입력 단자와 상기 칩 선택 신호의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 1의 인버터 버퍼와; 클럭 신호를 받아들이기 위한 입력 단자와 상기 클럭 신호의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 2의 인버터 버퍼 및; 상기 제 1 및 제 2의 인버터 버퍼들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로에 접속되는 출력 단자를 갖는 낸드 게이트 회로를 포함하여; 상기 스텐바이 모드 동안에 상기 클럭 신호가 상기 내부 회로로 전달되는 것을 차단한다.
이 회로에 의하면, 칩 선택 신호의 하이 레벨 신호에 응답하여 상기 반도체 장치의 내부 회로들이 스텐바이 모드로 동작된다. 그리고 칩 선택 신호와 클럭 신호를 낸드 게이트가 받아들여서 이들을 동기시킨다. 그러므로 낸드 게이트는 스텐바이 모드에서 클럭 신호의 어떠한 클럭 펄스에 대해서 이를 차단한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명에 따른 스텐바이 모드에서 저소모전력으로 동작하도록 제어하는 회로를 갖는 메모리 장치의 개략적인 구성을 나타내고 있다.
도면을 참조하면, 상기 메모리 장치는 크게 내부 회로(20)와 제어부(10)를 구비하고 있다.
상기 제어부는 제 1 및 제 2 버퍼(12, 14)와 신규한 펄스 차단 회로(16)를 포함하고 있다.
그리고 칩 선택 신호(CSN)와 클럭 신호(CLK)를 받아들여서 스텐바이 모드로 동작되도록 제어한다.
상기 제 1 버퍼(12)는 상기 칩 선택 신호(CSN)를 받아들여서 이를 반전하여 상기 내부 회로(20)로 전달하고, 또한 상기 펄스 차단 회로(16)로 제공한다.
상기 제 2 버퍼(14)는 상기 클럭 신호(CLK)를 받아들여서 이를 반전하고, 그 결과를 상기 펄스 차단 회로(16)로 전달한다.
그리고 상기 펄스 차단 회로(16)는 상기 제 1 및 제 2 버퍼(12, 14)의 출력을 받아들여서, 상기 스텐바이 모드 동안에 상기 제 1 버퍼(12)로부터의 상기 칩 선택 신호(CSN)에 응답하여, 상기 클럭 신호(CLK)의 펄스가 상기 제 2 버퍼(14)를 통해 상기 내부 회로(20)로 전달되는 것을 차단한다.
구체적으로 도 3을 참조하면, 상기 제어부(10a)는 제 1 및 제 2 인버터(12a, 14a)와 낸드 게이트(16a)를 포함하여, 칩 선택 신호(CSN)에 응답해서 내부 회로(20)들이 스텐바이 모드로 동작되도록 제어한다.
상기 제 1 인버터(12a)는 상기 칩 선택 신호(CSN)를 받아들이기 위한 입력 단자와 상기 칩 선택 신호(CSN)의 반전 신호를 출력하기 위한 출력 단자를 갖는다.
제 2 인버터(14a)는 클럭 신호(CLK)를 받아들이기 위한 입력 단자와 상기 클럭 신호(CLK)의 반전 신호를 출력하기 위한 출력 단자를 갖는다.
또항 상기 낸드 게이트(16a)는 상기 제 1 및 제 2 인버터(12a, 14a)들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로(20)에 접속되는 출력 단자를 갖고, 상기 스텐바이 모드 동안에 상기 클럭 신호(CLK)가 상기 내부 회로(20)로 전달되는 것을 차단한다.
따라서 상기 메모리 장치는 칩 선택 신호(CSN)의 하이(HIGH) 레벨에 의하여 상기 메모리가 스텐바이 모드로 동작된다.
그리고 상기 스텐바이 모드로 수행되는 동안에 상기 칩 선택 신호(CSN)와 클럭 신호(CLK)를 낸드 게이트(16a)에 의해서, 클럭 신호(CLK)에 의한 내부 회로(20)가 동작되도록 야기시키는 어떠한 클럭 펄스가 유입되어도 상기 칩 선택 신호(CSN)와 클럭 신호(CLK)가 동기되어 상기 낸드 게이트(16a)에 입력되므로서, 상기 낸드 게이트(16a)의 출력 신호는 하이(HIGH) 레벨 상태로 일정하게 내부 회로(20)로 전달된다.
따라서 상기 메모리 장치의 스텐바이 모드에서는 상기 제 2 인버터(14a)의 동작에 따른 전력 소모가 이루어지며 메모리 내부 회로(20)의 기능은 그대로 수행되고, 또한 내부 회로(20)의 구성에 따른 소자(미도시됨)들의 동작에 대한 전원 공급량의 변화도 제거된다.
상술한 바와 같이, 본 발명은 반도체 장치의 스텐바이 모드가 수행되는 동안에 칩 선택 신호를 클럭 신호와 동기시킴으로서 클럭 신호의 어떠한 변화를 발생시키는 클럭 펄스에 대해서 제 1 인버터 버퍼에만 전력 소모가 이루어져서 메모리 내부 회로로 공급되는 전력 소모를 줄여준다.

Claims (3)

  1. 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 반도체 장치에 있어서:
    상기 칩 선택 신호(CSN)를 받아들이는 제 1의 버퍼 회로(12)와;
    클럭 신호(CLK)를 받아들이는 제 2의 버퍼 회로(14) 및;
    상기 스텐바이 모드 동안에 상기 제 1의 버퍼(12)로부터의 상기 칩 선택 신호(CSN)에 응답해서, 상기 클럭 신호(CLK)가 상기 제 2의 버퍼(14)를 통해 상기 내부 회로(20)로 전달되는 것을 차단하는 펄스 차단 수단(16)을 포함해서;
    상기 내부 회로(20)에서의 상기 클럭 신호(CLK)로 인한 전력 소모를 막는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 펄스 차단 수단(16)은 논리 게이트로 구성되는 것을 특징으로 하는 반도체 장치.
  3. 칩 선택 신호에 응답해서 내부 회로들이 스텐바이 모드로 동작되도록 제어하는 회로를 갖는 반도체 장치에 있어서:
    상기 칩 선택 신호(CSN)를 받아들이기 위한 입력 단자와 상기 칩 선택 신호(CSN)의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 1의 인버터 버퍼(12a)와;
    클럭 신호(CLK)를 받아들이기 위한 입력 단자와 상기 클럭 신호(CLK)의 반전 신호를 출력하기 위한 출력 단자를 갖는 제 2의 인버터 버퍼(14a) 및;
    상기 제 1 및 제 2의 인버터 버퍼(12a, 14a)들의 출력 단자들에 각각 접속되는 입력 단자들과 상기 내부 회로(20)에 접속되는 출력 단자를 갖는 낸드 게이트 회로(16a)를 포함하여;
    상기 스텐바이 모드 동안에 상기 클럭 신호(CLK)가 상기 내부 회로(20)로 전달되는 것을 차단하는 것을 특징으로 하는 반도체 장치.
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