JPWO2009122560A1

JPWO2009122560A1 - 半導体装置

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Publication number: JPWO2009122560A1
Application number: JP2010505217A
Authority: JP
Inventors: 鳥井　智史; 智史鳥井
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-03-31
Filing date: 2008-03-31
Publication date: 2011-07-28
Anticipated expiration: 2028-03-31
Also published as: US20110044112A1; CN101983423A; EP2264756A1; EP2264756A4; US8014204B2; EP2312624A1; JP5316532B2; EP2264756B1; KR20100123727A; WO2009122560A1; CN101983423B; KR101383618B1; EP2312624B1

Abstract

【課題】アバランシェ書き込みが可能なメモリセルアレイを備えた半導体装置を提供する。【解決手段】第１メモリトランジスタＭＴと第１選択トランジスタＳＴを有する第１のメモリセルＭＣと、第２メモリトランジスタＭＴと第２選択トランジスタＳＴを有する第２のメモリセルＭＣと、第１メモリトランジスタＭＴのゲート電極と第２選択トランジスタＭＴのゲート電極に電気的に接続された第１ワード線ＷＬ１と、第２メモリトランジスタＭＴのゲート電極と第１選択トランジスタＳＴのゲート電極に電気的に接続された第２ワード線ＷＬ２と、第１メモリトランジスタＭＴのソース領域と第２メモリトランジスタＭＴのソース領域に電気的に接続されたソース線ＳＬとを有する。【選択図】図１

Description

本発明は、半導体装置、特に、メモリトランジスタと選択トランジスタから構成されるメモリセルを有する半導体装置に関する。

不揮発性半導体記憶装置であるフラッシュメモリやＥＥＰＲＯＭにおける情報の書き込み方式として、メモリトランジスタのチャネル領域でチャンネル・ホット・エレクトロン（ＣＨＥ）を発生させて電荷保持層に取り込む方法が広く利用されている。
ＣＨＥを利用した書き込み方法によれば、選択トランジスタのソース・ドレイン間に大きな電流を流す必要があるため、消費電流が多くなる。

チャネル領域に電流を流さずにメモリセルに情報を書き込む方法として、アバランシェブレークダウン又はバンド間トンネリング（ＢＴＢＴ）により発生した電子或いは正孔をメモリトランジスタの電荷保持層に取り込む方式、即ちアバランシェ書き込み方式がある。

アバランシェ書き込み方式においても、ＣＨＥ書き込み方式と同様にメモリトランジスタのゲート電極とソース拡散領域に電圧を印加することにより書き込む。しかし、アバランシェ書き込み方式では、基板電流だけで書き込みが実施される点でＣＨＥ書き込み方式と異なる。
選択トランジスタとメモリトランジスタによりＮＯＲ型メモリセルを構成する２トランジスタセルが、例えば特開２００５−１１６９７０号公報（特許文献１）に記載されている。

２トランジスタセルの消費電流を節約するためには、アバランシェ書き込み方式を採用することが好ましい。この場合、選択トランジスタは基板電流を制御することができないので、書き込みをするか否かの制御に選択トランジスタを用いることはできない。
このため、２トランジスタセルをＮＯＲ型のフラッシュメモリに使用している特許文献１の図２に記載の回路では、メモリトランジスタをビット線側に配置して、ビット線とワード線でメモリトランジスタを選択することになる。

しかし、ビット線にメモリトランジスタを接続すると、書き込み状態によってメモリトランジスタによる寄生容量が異なることになるので、読み出しが不安定になるおそれがある。そこで、安定した読み出しを実現するためには、選択トランジスタをビット線側に置き、メモリトランジスタをソース線側に置くことが好ましい。

ところで、ＣＨＥを利用した書き込み方法を採用した２トランジスタセルの選択トランジスタをビット線に接続する回路については、特開２００５−１２２７７２号公報（特許文献２）に記載されている。その回路は、共通のワード線に接続される複数のメモリトランジスタのソース領域を共通のソース線に接続する構成となっている。

そのようなメモリ回路について、アバランシェによる書き込み方式を採用してワード線とソース線の間に電圧を印加すると、複数のメモリトランジスタが同時に書き込み状態となり、メモリトランジスタを選択することができない。

また、特開平１１−１７７０６８号公報（特許文献３）の図１０は、ＣＨＥを利用した書き込み方式のメモリ回路において、選択トランジスタのドレイン領域をビット線に接続し、メモリトランジスタのソース領域をソース線に接続するメモリ回路を開示している。

しかし、特許文献３に記載の回路では、２トランジスタセル同士を接続させず、コラム毎にソース線とビット線を配置しているので、特許文献１又は２に記載の回路と比較するとソース線、ビット線とトランジスタの接続点が多くなってメモリセル面積が大きくなる。
特開２００５−１１６９７０号公報特開２００５−１２２７７２号公報特開平１１−１７７０６８号公報

本発明の目的は、新たなメモリセルアレイを有する半導体装置を提供することにある。

本発明の実施形態に従えば、第１メモリトランジスタと第１選択トランジスタを有する第１のメモリセルと、第２メモリトランジスタと第２選択トランジスタを有する第２のメモリセルと、前記第１メモリトランジスタのゲート電極と前記第２選択トランジスタのゲート電極に電気的に接続された第１ワード線と、前記第２メモリトランジスタのゲート電極と前記第１選択トランジスタのゲート電極に電気的に接続された第２ワード線と、前記第１メモリトランジスタのソース領域と前記第２メモリトランジスタのソース領域に電気的に接続された第１ソース線と、を有することを特徴とする半導体装置が提供される。
また、本発明の別な実施形態に従えば、第１メモリトランジスタと第１選択トランジスタからなる第１のメモリセルと、第２メモリトランジスタと第２選択トランジスタからなる第２のメモリセルと、第３メモリトランジスタと、前記第１選択トランジスタと共有する第１共有ドレイン領域を有する第３選択トランジスタからなる第３のメモリセルと、
第４メモリトランジスタと、前記第２選択トランジスタと共有する第２共有ドレイン領域を有する第４選択トランジスタからなる第４のメモリセルと、前記第１メモリトランジスタのゲート電極と前記第２メモリトランジスタのゲート電極に電気的に接続された第１ワード線と、前記第３メモリトランジスタのゲート電極と前記第４メモリトランジスタのゲート電極に電気的に接続された第２ワード線と、前記第１メモリトランジスタのソース領域と、前記第４メモリトランジスタのソース領域に電気的に接続された第１ソース線と、前記第２メモリトランジスタのソース領域に電気的に接続された第２ソース線と、前記第３メモリトランジスタのソース領域に電気的に接続された第３ソース線と、前記第１共有ドレイン領域に電気的に接続された第１ビット線と、前記第２共有ドレイン領域に電気的に接続された第２ビット線と、を有することを特徴とする半導体装置が提供される。

本発明の実施形態によれば、メモリセルトランジスタと選択トランジスタを有する２つのメモリセルにおいて、一方のメモリトランジスタのゲート電極と他方の選択トランジスタのゲート電極を第１ワード線に接続し、また、一方の選択トランジスタのゲート電極と他方のメモリトランジスタのゲート電極を第２ワード線に接続している。さらに、双方のメモリトランジスタのソース領域を同じソース線に接続している。
これにより、第１ワード線と第２ワード線の一方とソース線に所定電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、双方のメモリトランジスタをソース領域に接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。
また、本発明の実施形態によれば、メモリセルトランジスタと選択トランジスタを有する第１〜第４メモリセルにおいて、第１、第３メモリセルの第１、第３メモリセルトランジスタのそれぞれのドレイン領域を共通にし、第２、第４メモリセルの第２、第４メモリトランジスタのそれぞれのドレイン領域も共通にしている。また、第１、第２メモリトランジスタのゲート電極同士を第１ワード線で接続し、第３、第４メモリトランジスタのゲート電極同士を第２ワード線で接続している。さらに、第１メモリトランジスタのドレイン領域と第４メモリトランジスタのソース領域に共通の第１ソース線を接続し、他の２つのソース領域にそれぞれ第２、第３ソース線を接続している。
これにより、第１ワード線と第２ワード線の一方と第１〜第３のソース線に所定の電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、４つのメモリトランジスタをソース線に接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。

図１は、本発明の実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。図２は、本発明の第１実施形態に係る半導体装置を示す断面図である。図３（ａ）〜（ｃ）は、図２に示した半導体装置の動作を示す断面図である。図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。図５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。図７（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。図８（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。図９（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。図１０（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。図１１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。図１２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。図１３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。図１４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。図１５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。図１７は、本発明の第１実施形態に係る半導体装置のメモリセルアレイ領域を示す断面図である。図１８は、本発明の第１実施形態に係る半導体装置の周辺回路領域を示す断面図である。図１９Ａ、図１９Ｂは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その１）である。図１９Ｃ、図１９Ｄは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その２）である。図１９Ｅ、図１９Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その３）である。図１９Ｇ、図１９Ｈは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その４）である。図１９Ｉ、図１９Ｊは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その５）である。図２０は、本発明の第２実施形態に係る半導体装置を示す断面図である。図２１は、本発明の第２実施形態に係る半導体装置のメモリセルアレイの回路図である。図２２（ａ）、（ｂ）は、図２０に示した半導体装置の動作を示す断面図である。図２３（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その１）である。図２４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その２）である。図２５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その３）である。図２６は、本発明の第３実施形態に係る半導体装置を示す断面図である。図２７は、本発明の第３実施形態に係る半導体装置の形成工程におけるｎ型不純物のイオン注入工程を示す断面図である。図２８は、本発明の第４実施形態に係る半導体装置を示す断面図である。図２９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の形成工程におけるイオン注入工程を示す断面図である。図３０は、本発明の第５実施形態に係る半導体装置を示す断面図である。図３１（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の形成工程のうちゲート絶縁膜の形成工程を示す断面図である。図３２は、本発明の第６実施形態に係る半導体装置を示す断面図である。図３３（ａ）〜（ｃ）は、図２に示した半導体装置の動作を示す断面図である。図３４（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その１）である。図３５（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その２）である。図３６（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その３）である。図３７（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その４）である。図３８（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その５）である。図３９は、本発明の第７実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。図４０（ａ）、（ｂ）は、図３９に示した半導体装置の動作を示す断面図である。図４１は、本発明の第８実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。図４２は、本発明の第９実施形態に係る半導体装置を構成するメモリ回路を示す断面図である。図４３は、本発明の第１０実施形態に係る半導体装置を示す断面図である。図４４Ａ、図４４Ｂ及び図４４Ｃは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その１）である。図４４Ｄ、図４４Ｅ及び図４４Ｆは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その２）である。図４４Ｇ、図４４Ｈ及び図４４Ｉは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その３）である。図４４Ｊ、図４４Ｋ及び図４４Ｌは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その４）である。図４４Ｍ、図４４Ｎ及び図４４Ｏは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その５）である。図４４Ｐ及び図４４Ｑは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その６）である。

以下に、本発明の実施形態を図面に基づいて詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１実施形態に係る半導体装置であるフラッシュメモリの回路ブロック図である。
図１において、フラッシュメモリ１は、メモリセルアレイ２を有し、さらに周辺回路として、ビット線デコーダ３、センスアンプ６、ワード線デコーダ４ａ、４ｂ、ソースデコーダ５等を有している。なお、ビット線デコーダ３はカラムデコーダともいい、第１、第２のワード線デコーダ４ａ、４ｂはロウデコーダともいう。

メモリセルアレイ２は、マトリクス状に配置した複数のメモリセルＭＣを有している。メモリセルＭＣは、例えば同一行方向（図中Ｘ方向）にｎ個、同一列方向（図中Ｙ方向）にｍ個で配置されている。
ワード線デコーダ４ａ、４ｂには複数のワード線ＷＬ１、ＷＬ２が接続され、ソース線デコーダ５には複数のソース線ＳＬが接続され、さらに、ビット線デコーダ３には複数のビット線ＢＬが接続されている。

ソース線ＳＬとビット線ＢＬは実質的に平行して交互に配置され、また、ワード線ＷＬ１、ＷＬ２はソース線ＳＬとビット線ＢＬと交差する方向、例えば直交する方向に延在している。
メモリセルアレイ２の書き込み時、読み出し時、消去時において、ワード線ＷＬ１、ＷＬ２の信号はワード線デコーダ４ａ、４ｂにより制御され、ビット線ＢＬの信号はビット線デコーダ３により制御され、ソース線ＳＬの信号はソースデコーダ５により制御される。それらの信号の具体例については後述する。
なお、ワード線を示している２つの符号ＷＬ１、ＷＬ２は、説明を容易にするために用いているだけであり、以下の実施形態においても特に限定する場合を除きグループ化するためのものではない。

メモリセルＭＣは、互いに直列に接続されるメモリトランジスタＭＴと選択トランジスタＳＴを有している。選択トランジスタＳＴのドレインはビット線ＢＬに、メモリトランジスタＭＴのソースはソース線ＳＬにそれぞれ相互接続配線を介して電気的に接続されている。
メモリトランジスタＭＴと選択トランジスタＳＴは、例えば図２に示す構造を有している。

メモリトランジスタＭＴは、半導体基板であるシリコン基板１１のＮウェル１２上に形成される電荷保持層となる酸化・窒化・酸化シリコン（ＯＮＯ）膜１３と、ＯＮＯ膜１３上に形成されたメモリ用ゲート電極１４と、メモリ用ゲート電極１４の両側のＮウェル１２内に形成されたｐ型ソース領域１５及びｐ型ソース／ドレイン領域１６とを有している。ｐ型ソース領域１５は、低濃度不純物のｐ型エクステンション領域１５ａとｐ型高濃度不純物拡散領域１５ｂから構成される。なお、メモリ用ゲート電極１４はコントロールゲート電極ともいう。

ＯＮＯ膜１３は、例えば、下側シリコン酸化膜１３ａ、シリコン窒化膜１３ｂ、上側シリコン酸化膜１３ｃを順に形成した構造を有している。この場合、下側シリコン酸化膜１３ａを例えば２．４ｎｍ、シリコン窒化膜１３ｂを例えば４ｎｍ、上側シリコン酸化膜１３ｃを例えば４ｎｍとする。
選択トランジスタＳＴは、Ｎウェル１２上にゲート絶縁膜１７を介して形成された選択用ゲート電極１８と、選択用ゲート電極１８の両側のＮウェル１２内に形成されたｐ型ソース／ドレイン領域１６とドレイン領域１９とを有している。ｐ型ドレイン領域１９は、低不純物濃度のｐ型エクステンション領域１９ａとｐ型高濃度不純物拡散領域１９ｂから構成される。

選択トランジスタＳＴとメモリトランジスタＭＴは、ｐ型ソース／ドレイン領域１６を共有している。
メモリ用ゲート電極１４及び選択用ゲート電極１８の側壁にはサイドウォール２０が形成され、それらの上層部にはそれぞれシリサイド層２１ａ、２１ｂが形成されている。さらに、ｐ型ソース領域１５及びｐ型ドレイン領域１９のそれぞれの表面にもシリサイド層２１ｃ、２１ｄが形成されている。シリサイド層２１ａ〜２１ｄとして、例えば、厚さ８ｎｍのコバルトシリサイド層を形成する。

メモリ用ゲート電極１４と選択用ゲート電極１８は実質的に平行に形成される。また、メモリ用ゲート電極１４は、隣接している２つのワード線ＷＬ１、ＷＬ２のうち一方の一部を構成し、また、選択用ゲート電極１８は、ワード線ＷＬ１、ＷＬ２の他方の一部を構成する。
メモリトランジスタＭＴと選択トランジスタＳＴの上には層間絶縁膜２２が形成されている。層間絶縁膜２２のうちｐ型ソース領域１５、ｐ型ドレイン領域１９の上のシリサイド層２１ｃ、２１ｄ上には、それぞれ第１、第２のコンタクトホール２２ａ、２２ｂが形成され、それらの中には第１導電性プラグ２３、第２導電性プラグ２４がそれぞれ埋め込まれている。

ｐ型ソース領域１５上の第１導電性プラグ２３はソース線ＳＬに接続され、また、ｐ型ドレイン領域１７上の第２導電性プラグ２４はビット線ＢＬに接続される。従って、メモリトランジスタＭＴの書き込み状態の違いがビット線ＢＬの寄生容量に影響を与えない。

図１において、列方向に隣り合う複数の上記メモリセルＭＣは、ｐ型ソース領域１５とｐ型ドレイン領域１９の一方を共有することにより直列に接続されている。従って、列方向に直列に接続される複数のメモリセルＭＣにおいて、それぞれのメモリトランジスタＭＴと選択トランジスタＳＴの配置は交互に逆向きとなっている。これにより、メモリセルアレイ２におけるソース線ＳＬ及びビット線ＢＬと複数のメモリセルＭＣの接続箇所が少なくなる。

ワード線ＷＬ１、ＷＬ２に沿って隣り合う２つのメモリセルＭＣにおいて、一方のメモリセルＭＣのメモリ用ゲート電極１４は、ワード線ＷＬ１（又はＷＬ２）を介して他方のメモリセルＭＣの選択用ゲート電極１８に接続され、また、一方のメモリセルＭＣの選択用ゲート電極１８は、別のワード線ＷＬ２（又はＷＬ１）を介して他方のメモリセルＭＣのメモリ用ゲート電極１４に接続される。

また、ワード線ＷＬ１、ＷＬ２に沿っていずれか一方向に隣接する２つのメモリセルＭＣにおいて、それらのｐ型ソース領域１５同士は同じソース線ＳＬに接続され、又は、ｐ型ドレイン領域１９同士は同じビット線ＢＬに接続されている。
この場合、２つのｐ型ソース領域１５はワード線ＷＬ１、ＷＬ２の長手方向に対して斜め方向に配置され、例えばソース分岐線ＳＬｄを介して互いに電気的に接続されてもよい。また、２つのｐ型ドレイン領域１９はワード線ＷＬ１、ＷＬ２の長手方向に対して斜め方向に配置され、例えばビット分岐線ＢＬｄを介して電気的に接続されてもよい。

ソース分岐線ＳＬｄはソース線ＳＬに電気的に接続され、また、ビット分岐線ＢＬｄはビット線ＢＬに電気的に接続される。
以上の構成によれば、１本のソース線ＳＬと１本のワード線ＷＬ１又はＷＬ２を選択したときに、これらに接続された１つのメモリトランジスタＭＴだけが、そのソース線ＳＬとそのワード線ＷＬ１又はＷＬ２の両方の電圧を同時に受け取ることができる。

そこで次に、メモリセルＭＣの書き込み時、読み出し時、消去時のそれぞれにおいてワード線ＷＬ１、ＷＬ２、ビット線ＢＬ、ソース線ＳＬに印加する電圧の値の一例を表１に挙げる。
表１では、選択トランジスタＳＴに第１のワード線ＷＬ１を、メモリトランジスタＭＴに第２のワード線ＷＬ２を接続した場合を示している。なお、表１に括弧で示す値は、非選択線の電圧を示している。

まず、メモリセルＭＣに対する書き込み動作は、図３（ａ）に示すように、第１のワード線ＷＬ１を通してメモリトランジスタＭＴのメモリ用ゲート電極１４に５Ｖの電圧を印加するとともに、ソース線ＳＬに−５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。
ここで、選択トランジスタＳＴをオフにするために、第２のワード線ＷＬ２を通して選択用ゲート電極１８の電圧を０Ｖに設定する。

これにより、ｐ型ソース領域１５とＮウェル１２のバンド間トンネリングにより発生した電子が、メモリ用ゲート電極１４とＮウェル１２の間の電圧によりＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値に変わる。この時、選択用ゲート電極１８とビット線ＢＬの電圧は０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。また、選択されないメモリセルＭＣに接続されるソース線ＳＬの電圧は０Ｖであり、バンド間トンネリングによる電子は発生しない。

メモリセルＭＣに対する読み出しは、図３（ｂ）に示すように、第１のワード線ＷＬ１を通して選択トランジスタＳＴの選択用ゲート電極１８に−１．８Ｖの電圧を印加するとともに、ビット線ＢＬにも−１．８Ｖの電圧を印加する。この場合、メモリ用ゲート電極１４、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。

これにより、選択用ゲート電極１８の下方のＮウェル１２表層にチャネルが形成され、ｐ型ドレイン領域１９とｐ型ソース領域１５に電位差が生じる。しかも、メモリトランジスタＭＴではＯＮＯ膜１３中に保持された電子によりメモリ用ゲート電極１４の下方にもチャネルが形成される。これにより、図３（ｂ）の破線矢印に示すように、ｐ型ソース領域１５からｐ型ドレイン領域１９へ電流が流れる。

一方、ＯＮＯ膜１３に電子が保持されていない状態、即ち消去状態ならば、０Ｖの電位であるメモリ用ゲート電極１４の下方にはチャネルが形成されない。これにより、ｐ型ソース領域１５からｐ型ドレイン領域１９へ電流が流れない。
以上のような電流の流れの違いはビット線ＢＬを通してセンスアンプ４により検出され、“１”又は“０”のデータとして読み出される。

メモリセルＭＣのデータを消去する場合には、図３（ｃ）に示すように、第１、第２のワード線ＷＬ１、ＷＬ２を通して選択用ゲート電極１８とメモリ用ゲート電極１４に同じ−５Ｖの電圧を印加するとともに、ソース線ＳＬ及びビット線ＢＬに５Ｖの電圧を印加する。また、Ｎウェル１２の電圧を５Ｖにする。

これにより、Ｎウェル１２とメモリ用ゲート電極１４の間の電位差によりトンネル現象が生じ、メモリトランジスタＭＴのＯＮＯ膜１３のシリコン窒化膜１３ｂに蓄積されている電子が基板側に引き抜かれてメモリセルＭＣは消去状態となる。これにより、メモリトランジスタＭＴの閾値が負の値になる。ここで、第１、第２のワード線ＷＬ１、ＷＬ２には−５Ｖが印加されているので、それらの線に接続される全てのメモリセルＭＣは消去状態となる。メモリセルＭＣの個別の消去については後述する。

次に、上記のメモリセルアレイの製造方法について説明する。
図４〜図１６の各（ａ）と図１７は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図であって、メモリセルアレイ領域のワード線の延在方向の部分断面図である。図４〜図１６の各（ｂ）と図１７は、その半導体装置の製造工程のうち、ビット線又はソース線の延在方向の部分断面図である。図４〜図１６の各（ｃ）と図１８は、その半導体装置の製造工程のうち周辺回路部の部分断面図である。図１９Ａ〜図１９Ｊは、本発明の第１実施形態に係る半導体装置におけるメモリセルアレイの製造工程を示す平面図である。

次に、図４（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、シリコン基板１１上にシリコン酸化膜３１を熱酸化法又は気相成長（ＣＶＤ）法により例えば１０ｎｍの厚さに形成する。さらに、シリコン酸膜３１上に例えば厚さ１５０ｎｍ〜２００ｎｍのシリコン窒化膜３２をＣＶＤ法により形成する。

続いて、シリコン窒化膜３２上にフォトレジストを塗布し、これを露光、現像することにより、素子分離領域に開口を有するレジストパターン（不図示）を形成する。そして、そのレジストパターンをマスクにしてシリコン窒化膜３２、シリコン酸化膜３１と一部のシリコン基板１１を反応性イオンエッチング（ＲＩＥ）法によりエッチングし、これにより素子分離用溝３３を形成する。シリコン基板１１内での素子分離用溝３３の深さを例えば３００ｎｍ程度とする。

シリコン基板１１のうち素子分離用溝３３で囲まれた領域は活性領域を含んでいる。
例えば、図４（ａ）、（ｂ）に示すメモリセルアレイ領域において、ストライプ状の素子分離用溝３３に隣接してそれぞれストライプ状の活性領域３４が配置され、それらの活性領域３４はメモリトランジスタ形成領域３４ａと選択トランジスタ形成領域３４ｂを含んでいる。

また、図４（ｃ）に示す周辺回路領域において、素子分離用溝３３に囲まれた複数の活性領域は、左から順に、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅとなっている。
そのレジストパターンを除去した後に、素子分離用溝３３内面にシリコン酸化膜を熱酸化法により３ｎｍの厚さに形成する。

次に、図５（ａ）〜（ｃ）に示すように、シリコン窒化膜３２の上と素子分離用溝３３の中にシリコン酸化膜３６ａを高密度プラズマＣＶＤ法により成長する。シリコン酸化膜３６ａは、素子分離用溝３３内を完全に埋め込む厚さ、例えばシリコン窒化膜３２上で５００ｎｍの厚さに成長する。

次に、図６（ａ）〜（ｃ）に示すように、化学機械研磨（ＣＭＰ）法により、シリコン窒化膜３２上のシリコン酸化膜３６ａを除去するとともに、残されたシリコン酸化膜３６ａの上面を平坦化する。この場合、シリコン窒化膜３２は研磨ストッパーとして機能する。
これにより、素子分離用溝３３の中に残されたシリコン酸化膜３６ａを、シャロー・トレンチ・アイソレーション（ＳＴＩ）３６とする。

メモリセルアレイ領域において、図２０Ａに示すように、ストライプ状の複数の活性領域３４を挟む位置に形成されたＳＴＩ３６は、ビット線ＢＬ及びソース線ＳＬに実質的に平行に形成されている。そのような複数のＳＴＩ３６は、ワード線ＷＬ１、ＷＬ２に直交する方向で間隔をおいて複数配置されている。

その後に、ＳＴＩ３６を構成するシリコン酸化膜３６ａをアニールして緻密化する。そのアニール後に、リン酸ボイルによりシリコン窒化膜３２を除去する。さらに、シリコン基板１１表面に最初に形成したシリコン酸化膜３１をフッ化水素により除去する。
次に、図７（ａ）〜（ｃ）に示すように、シリコン基板１１の表面を熱酸化することにより、その表面に犠牲酸化膜３７を例えば１０ｎｍの厚さに形成する。

続いて、シリコン基板１１のメモリセルアレイ領域にヒ素（Ａｓ）、燐（Ｐ）等のｎ型不純物をイオン注入してＮウェル１２を形成する。また、シリコン基板１１の周辺回路領域のうち５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３６ｅにもｎ型不純物をイオン注入してＮウェル４２ａ、４２ｂを形成する。なお、周辺回路領域には、ロジック領域が含まれる。

さらに、シリコン基板１１の周辺回路領域のうち５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄには、ホウ素（Ｂ）等のｐ型不純物をイオン注入してＰウェル４１ａ、４１ｂを形成する。
それらのｎ型不純物とｐ型不純物のイオン注入は、イオン注入をしない領域をフォトレジストによって覆うことにより選択される。従って、イオン注入の工程では、フォトレジストのパターン形成、イオン注入、フォトレジスト除去が複数回繰り返されることになる。

次に、犠牲酸化膜３７をフッ酸により除去した後に、図８（ａ）〜（ｃ）に示すように、シリコン基板１１の上にＯＮＯ膜１３を形成する。
ＯＮＯ膜１３は、図２に示した層構造を有し、シリコン基板１１の表面に熱酸化法により厚さ２．４ｎｍの下側シリコン酸化膜１３ａを形成した後に、下側シリコン酸化膜１３ａ上にＣＶＤ法によりシリコン窒化膜１３ｂを所定の厚さに形成する。さらに、シリコン窒化膜１３ｂの上層部を熱酸化することにより上側シリコン酸化膜１３ｃを形成する。これにより、上側シリコン酸化膜１３ｃの厚さを例えば４ｎｍとし、残されたシリコン窒化膜１３ｂの厚さを４ｎｍとする。

次に、図９（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、メモリセルアレイ領域内のメモリトランジスタ形成領域３４ｂと、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅとをレジストパターン（不図示）により覆った状態で、ＯＮＯ膜１３をエッチングする。ＯＮＯ膜１３のエッチングは、例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を使用するウェットエッチング法とによる。

これにより、シリコン基板１１表面のうち、メモリセル領域の選択用トランジスタ形成領域３４ａと、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ３５ｃ領域が露出する。
その後に、ＯＮＯ膜１３に覆われない領域のシリコン基板１１表面に、熱酸化法によって第１のゲート絶縁膜３８としてシリコン酸化膜を例えば９ｎｍの厚さに成長する。
以上により、図９（ａ）〜（ｃ）に示す構造が形成される。

さらに、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅを除く領域をレジストパターン（不図示）で覆った状態で、それらの領域にあるＯＮＯ膜１３をエッチングする。そのエッチング後に、レジストパターンを除去する。
次に、図１０（ａ）〜（ｃ）に示すように、熱酸化法によって、第１のゲート絶縁膜３８を１２ｎｍまで厚くするとともに、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅの表面に第２のゲート絶縁膜３９となるシリコン酸化膜を３ｎｍの厚さに成長する。

なお、選択トランジスタ形成領域３４ａにおける第１のゲート電極３８は、図２に示すゲート絶縁膜１７となる。
これにより、選択トランジスタ形成領域３５ａには厚さ１２ｎｍの第１のゲート絶縁膜３８が形成され、また、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにも厚さ１２ｎｍの第１のゲート絶縁膜３８が形成される。

以上の工程によって図１９Ｂに示すように、メモリセルアレイ領域では、ＯＮＯ膜１３がＳＴＩ３６上で分離され、さらに、選択用トランジスタ形成領域３４ｂを露出し、メモリトランジスタ形成領域を覆うパターン形状となっている。
次に、図１１（ａ）〜（ｂ）に示す構造を形成するまでの工程を説明する。

まず、ＣＶＤ法により、ＯＮＯ膜１３、第１、第２のゲート絶縁膜３８、３９上にポリシリコン膜を１８０ｎｍの厚さに形成する。なお、ポリシリコン膜は、アモルファスシリコン膜を形成した後に、そのアモルファスシリコン膜を熱処理する工程により形成されることもある。
さらに、ワード線形成領域、ゲート電極形成領域、その他の配線形成領域を覆うレジストパターン（不図示）をポリシリコン膜上に形成した後に、ポリシリコン膜をＲＩＥ法によりエッチングする。そのＲＩＥ法では、エッチングガスとして塩素系ガスを用いる。

これにより、図１１（ａ）、（ｂ）、図１９Ｃに示すように、メモリセルアレイ領域では、ポリシリコン膜が行方向に延びる複数本のストライプ形状となり、これらをワード線ＷＬ１、ＷＬ２とする。
ワード線ＷＬ１、ＷＬ２は、メモリセルアレイ領域では、図１９Ｃに示すように、メモリトランジスタ形成領域では、ワード線ＷＬ１、ＷＬ２がＯＮＯ膜１３に重なった状態となる。また、ワード線ＷＬ１、ＷＬ２の一部は、図２に示した選択用ゲート電極１４とメモリ用ゲート電極１８となる。なお、各メモリセルトにおける選択用ゲート電極１４とメモリ用ゲート電極１８の間隔を例えば０．１８μｍ程度とする。

一方、周辺回路領域では、図１１（ｃ）に示すように、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのそれぞれには、ストライプ状のポリシリコン膜から構成されるゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ及びその他の配線が形成される。

続いて、周辺回路領域においてゲート電極５１ｇ、５３ｇ、５４ｇをマスクにして、周辺回路領域のＰウェル４１ａ、４１ｂと５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにｎ型不純物をイオン注入することにより、ｎ型エクステンション領域５１ａ、５１ｂ、５３ａ、５３ｂ、５４ａ、５４ｂを形成する。さらに、ゲート電極５２ｇ、５５ｇをマスクにしてＮウェル４２ａ、４２ｂにｐ型不純物をイオン注入して、ソース／ドレイン領域のｐ型エクステンション領域５２ａ、５２ｂ、５５ａ、５５ｂを形成する。
なお、ｐ型不純物又はｎ型不純物のイオン注入時には、イオン注入しない領域をフォトレジストで覆う。

次に、図１２（ａ）〜（ｃ）に示すように、周辺回路領域をフォトレジスト５０で覆うとともに、メモリセルアレイ領域を露出させる。
そして、ワード線ＷＬ１、ＷＬ２をマスクにして、ワード線ＷＬ１、ＷＬ２から露出した領域のＯＮＯ膜１３のうち上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂをそれぞれ反応性イオンエッチング（ＲＩＥ）法により除去する。この場合、ＯＮＯ膜１３の下層シリコン酸化膜１３は残される。これと同時に、ワード線ＷＬ１、ＷＬ２から露出した領域のゲート絶縁膜１７も薄くなる。
なお、メモリセルアレイ領域において、図１９Ｄに示すように、ＯＮＯ膜１３は、ワード線ＷＬ１、ＷＬ２、即ちメモリ用ゲート電極１４の下でそのまま存在する。

この後に、ワード線ＷＬ１、ＷＬ２をマスクに使用して、メモリセルアレイ領域にｐ型不純物をイオン注入する。この場合のイオン注入条件として、フッ化ホウ素イオンを使用し、イオン注入エネルギーを３０Kev とし、ドーズ量を３×１０¹⁴／ｃｍ^２とする。
これにより、ワード線ＷＬ１、ＷＬ２の両側には、図２に示した、ｐ型エクステンション領域１５ａ、１９ａとｐ型ソース／ドレイン領域１６が形成される。なお、ｐ型ソース／ドレイン領域１６は、メモリセル領域のそれぞれにおいてメモリ用ゲート電極１４と選択用ゲート電極１８に挟まれた領域に形成される。その後に、フォトレジスト５０を除去する。

次に、図１３（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ及びシリコン基板１１の上に、ＣＶＤ法によりシリコン酸化膜を約１００ｎｍの厚さに形成する。その後に、シリコン酸化膜をエッチバックすることにより、シリコン基板１１の一部を露出させるとともに、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの側壁にサイドウォール２０として残す。
なお、各メモリセルにおける選択用ゲート電極１８とメモリ用ゲート電極１４の間にはサイドウォール２０が埋め込まれた状態となる。

続いて、メモリセルアレイ領域のワード線ＷＬ１、ＷＬ２及びサイドウォール２０をマスクに使用して、Ｎウェル１２にｐ型不純物としてフッ化ホウ素イオンを注入する。同時に、周辺回路領域のゲート電極５２ｇ、５５ｇ及びサイドウォール２０をマスクにして、Ｎウェル４２ａ、４２ｂにもｐ型不純物としてフッ化ホウ素イオンを注入する。
この場合、選択トランジスタＳＴとメモリトランジスタＭＴの間ではサイドウォール２０によってイオン注入が阻止されるので、ｐ型ソース／ドレイン領域１６にはｐ型高濃度不純物拡散領域は形成されない。

これにより、メモリセルアレイ領域のうちワード線ＷＬ１、ＷＬ２に交差する方向に延びた活性領域３４では、隣接する選択トランジスタＳＴ同士で共用するｐ型ドレイン領域１５のｐ型高濃度不純物拡散領域１９ｂが形成され、さらに、隣接するメモリトランジスタＭＴ同士で共用するｐ型ソース領域１５のｐ型高濃度不純物拡散領域１５ｂが形成される。
また、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域のｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。

その後に、周辺回路領域のＰウェル４１ａ、４１ｂでは、ゲート電極５１ｇ、５３ｇ、５４ｇ及びサイドウォール２０をマスクにしてｎ型不純物としてヒ素をイオン注入し、これによりソース／ドレイン領域となるｎ型高濃度不純物拡散領域５１ｃ、５１ｄ、５３ｃ、５３ｄを形成する。
以上のようなｎ型不純物とｐ型不純物のイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。
なお、以上のようにイオン注入された不純物はアニールにより活性化される。

次に、図１４（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、全面に、スパッタリング法により例えばコバルト膜を堆積する。その後、温度４００℃〜９００℃の熱処理を行うことによって、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇを構成するポリシリコン膜とコバルト膜をシリサイド反応させ、これによりワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの上面にシリサイド層２１ａ、２１ｂ、２１ｅ、２１ｆ、２１ｇ、２１ｈ、２１ｉを形成する。
これと同時に、シリコン基板１とコバルト膜をシリサイド反応させてシリサイド層２１ｃ、２１ｄ、２１ｊ、２１ｋ、２１ｍ、２１ｎ、２１ｐを形成する。その後、フッ酸等を用いて、未反応のコバルト膜を除去する。

以上の工程により、バルクプロセスが完了し、メモリセルアレイ領域のうちストライプ状の活性領域３４には、選択トランジスタＳＴ及びメモリトランジスタＭＴからなるメモリセルＭＣが交互に向きを変えて複数個形成される。一方、周辺回路領域のＰウェル４１ａ，４１ｂ等にはＮＭＯＳＦＥＴｔ_１、ｔ_３、ｔ_４が形成され、Ｎウェル４２ａ、４２ｂにはＰＭＯＳＦＥＴｔ_２、ｔ_５が形成される。

次に、図１５（ａ）〜（ｃ）に示すように、シリサイド層２１ａ〜２１ｋ、２１ｍ、２１ｎ、２１ｐ、ＳＴＩ３６等の上にエッチストップ膜としてシリコン窒化膜５６をＣＶＤ法により２０ｎｍの厚さに形成する。さらに、シリコン窒化膜５６上に第１層間絶縁膜５７としてＢＰＳＧ（ボロンリンシリカガラス）膜をＣＶＤ法により１６００ｎｍの厚さに形成した後に、ＢＰＳＧ膜を熱処理により平坦化する。

次に、図１６（ａ）、（ｂ）に示すように、第１層間絶縁膜５７とシリコン窒化膜５６をフォトリソグラフィー法によりパターニングすることにより、メモリセルアレイ領域の複数のｐ型高濃度不純物拡散領域１５ｂ、１９ｂの上にコンタクトホール２２ａ、２２ｂを形成する。なお、第１層間絶縁膜５７とシリコン窒化膜５６は、図２に示す層間絶縁膜２２に相当する。

続いて、コンタクトホール２２ａ、２２ｂ内と第１層間絶縁膜５７上面に、膜厚３０ｎｍのチタン（Ｔｉ）膜、膜厚２０ｎｍのチタンナイトライド（ＴｉＮ）膜、膜厚３００ｎｍのタングステン（Ｗ）膜を順に形成する。その後に、それらの膜をＣＭＰ法によって、第１層間絶縁膜５７上から除去するとともに第１層間絶縁膜５７の上面を平坦にする。

これにより、コンタクトホール２２ａ、２２ｂ内に残されたＷ膜、ＴｉＮ膜及びＴｉ膜を導電性コンタクトプラグ２３、２４とする。メモリセルアレイ領域に形成された複数の導電性コンタクトプラグ２３、２４は、図１９Ｅに示すように、活性領域３４のうちｐ型高濃度不純物拡散領域１５ｂ、１９ｂに接続される。

続いて、第１層間絶縁膜５７及び導電性コンタクトプラグ２３、２４の上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのアルミニウム（Ａｌ）膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第１導電膜を例えばスパッタリング法により順に形成する。
そして、第１導電膜をフォトリソグラフィー法によりパターニングすることにより、導電性コンタクトプラグ２３、２４毎に別々に接続される複数の導電性パッド５９を形成する。即ち、導電性パッド５９は、図１９Ｆに示すように、ｐ型高濃度不純物拡散領域１５ｂ、１９ｂ及びその周辺領域の上方に形成され、さらに列方向と行方向にマトリクス状に配置される。

次に、図１７に示す構造を形成するまでの工程を説明する。
まず、導電性パッド５９を覆う下側シリコン酸化膜６０ａを高密度プラズマＣＶＤ法により７２０ｎｍの厚さに形成する。続いて、ＴＥＯＳ（テトラエトキシシラン）を反応ガスに使用するＣＶＤ法により、下側シリコン酸化膜６０ａ上に上側シリコン酸化膜６０ｂを１１００ｎｍの厚さに形成する。ここで、連続して形成された２つのシリコン酸化膜６０ａ、６０ｂを第２層間絶縁膜６１とする。さらに、第２層間絶縁膜６１の表面をＣＭＰ法により研磨して平坦化する

次に、第２層間絶縁膜６１をフォトリソグラフィー法によりパターニングして、導電性パッド５９の上に第１、第２ビアホール６１ａ、６１ｂを形成する。図１９Ｇに示すように、第１ビアホール６１ａは、ｐ型ソース領域１５毎に１つずつ形成され、また、第２ビアホール６１ｂは、ｐ型ドレイン領域１９毎に１つずつ形成される。

第１ビアホール６１ａは、導電性パッド５９の一端寄りに配置されてｐ型ソース領域１５に接続される。また、第２ビアホール６１ｂは、導電性パッド５９の他端寄りに配置されてｐ型ドレイン領域１９に接続される。第１ビアホール６１ａと第２ビアホール６１ｂは、ワード線ＷＬ１、ＷＬ２の延在方向で交互に配置されている。さらに、第１ビアホール６１ａは、同じ活性領域３４に沿って複数配置され、また、第２ビアホール６１ｂは、同じ活性領域３４に沿って複数配置される。

次に、第１、第２ビアホール６１ａ、６１ｂ内と第２層間絶縁膜６１上に、膜厚１０ｎｍのＴｉ膜、膜厚７ｎｍのＴｉＮ膜、膜厚３００ｎｍのＷ膜を順に形成する。
続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰにより研磨して第２層間絶縁膜６１上から除去する。これにより、第１、第２ビアホール６１ａ、６１ｂ内に残存したＷ膜、ＴｉＮ膜及びＴｉ膜は、第１、第２ビア６２ａ、６２ｂとなる。

次に、第２層間絶縁膜６１及び第１、第２ビア６２ａ、６２ｂの上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌ膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第２導電膜を例えばスパッタリング法により順に形成する。
そして、第２導電膜をフォトリソグラフィー法によりパターニングすることにより、図１９Ｈに示すように、複数の矩形状のソース分岐線６３ａと複数の略矩形状のビット分岐線６３ｂを形成する。なお、ソース分岐線６３ａは図１に示すソース分岐線ＳＬｄであり、ビット分岐線６３ｂは図１に示すビット分岐線ＢＬｄである。

ソース分岐線６３ａとビット分岐線６３ｂは、それぞれワード線ＷＬ１、ＷＬ２に直交する方向にジグザグ且つ交互に配置されている。
ソース分岐線６３ａは、ワード線ＷＬ１、ＷＬ２に対して斜め方向に隣接する２つの第１ビア６２ａ同士を接続し、これにより第１ビア６２ａ等を介してメモリトランジスタＭＴのｐ型ソース領域１５に電気的に接続される。
また、ビット分岐線６３ｂは、ワード線ＷＬ１、ＷＬ２に対して反対の斜め方向に隣接する２つの第２ビア６２ｂ同士を接続し、これにより第２ビア６２ｂを介してメモリセルの選択用トランジスタＳＴのｐ型ドレイン領域１９に電気的に接続される。

次に、ソース分岐線６３ａとビット分岐線６３ｂを覆う下側シリコン酸化膜６４ａを高密度プラズマＣＶＤ法により７２０ｎｍの厚さに形成する。続いて、ＴＥＯＳを反応ガスに使用するＣＶＤ法により、下側シリコン酸化膜６４ａ上に上側シリコン酸化膜６４ｂを１１００ｎｍの厚さに形成する。ここで、連続して形成された２つのシリコン酸化膜６４ａ、６４ｂを第３層間絶縁膜６４とし、その表面をＣＭＰ法により研磨して第３層間絶縁膜６４を平坦化する

次に、第３層間絶縁膜６４をフォトリソグラフィー法によりパターニングして、図１９Ｉに示すように、ソース分岐線６３ａとビット分岐線６３ｂのそれぞれの中央の上にそれぞれ第３ビアホール６４ａ、第４ビアホール６４ｂを形成する。
続いて、第３、第４ビアホール６４ａ、６４ｂ内と第３層間絶縁膜６４上に、膜厚１０ｎｍのＴｉ膜、膜厚７ｎｍのＴｉＮ膜、膜厚３００ｎｍのＷ膜を順に形成する。

続いて、Ｗ膜、ＴｉＮ膜及びＴｉ膜をＣＭＰにより研磨して第３層間絶縁膜６４上面から除去する。これにより、第３，第４ビアホール６４ａ、６４ｂ内に残存したＷ膜、ＴｉＮ膜及びＴｉ膜を第３，第４ビア６５ａ、６５ｂとする。
次に、第３層間絶縁膜６４及び第３，第４ビア６５ａ、６５ｂの上に、膜厚６０ｎｍのＴｉ膜、膜厚３０ｎｍのＴｉＮ膜、膜厚３６０ｎｍのＡｌ膜、膜厚５ｎｍのＴｉ膜、膜厚７０ｎｍのＴｉＮ膜からなる第３導電膜を例えばスパッタリング法により順に形成する。

そして、第３導電膜をフォトリソグラフィー法によりパターニングすることにより、図４Ｊに示すように、ワード線ＷＬ１、ＷＬ２に直交する方向に延びるソース線ＳＬとビット線ＢＬを交互に複数形成する。
各ソース線ＳＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第３ビア６５ａを介して複数のソース分岐線６３ａに電気的に接続される。また、各ビット線ＢＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第４ビア６５ｂを介して複数のビット分岐線６３ｂに接続される。
これにより、メモリセルアレイ領域に形成された複数のメモリセルＭＣは、図１に示す電気的接続関係となる。

この後に、図１７に示すように、ソース線ＳＬ及びビット線ＢＬを覆う第４、第５層間絶縁膜６６、６７を形成する。第４、第５層間絶縁膜６６、６７の形成方法は、それぞれ第３層間絶縁膜６４と実質的に同じ方法を採用する。その後に、高密度プラズマＣＶＤ法によりシリコン酸化膜６８を形成し、最後に、プラズマＣＶＤ法によりカバー膜６９としてシリコン窒化膜を１０００ｎｍの厚さに形成する。

ところで、メモリセルアレイ領域では、上記のように３層の金属配線パターンが形成される。３層の金属配線パターンは、第１層間絶縁膜５７上の導電性パッド５９と、第２層間絶縁膜６１上のソース分岐線６３ａ及びビット分岐線６３ｂと、第３層間絶縁膜６４上のソース線ＳＬとビット線ＢＬである。しかし、周辺回路領域では、それよりも多い、例えば５層の金属配線が形成される。
そこで、図１８を参照して周辺回路領域の配線形成工程を簡単に説明する。

まず、メモリセル領域で導電性コンタクトプラグ２３、２４を形成する工程において、周辺回路領域には、ＮＭＯＳＦＥＴｔ_１、ｔ_３、ｔ_４、ＰＭＯＳＥＦＴｔ_２、ｔ_５に接続される導電性コンタクトプラグ５８ｃ〜５８ｈを形成する。
また、メモリセル領域で導電性パッド５９を形成すると同時に、周辺回路領域の第１層間絶縁膜５７上には、導電性コンタクトプラグ５８ｃ〜５８ｈに接続する第１の金属配線５９ａが形成される。

第１の金属配線５９ａを覆う第２層間絶縁間６１内には、メモリセル領域に第１ビア６２ａ、６２ｂを形成すると同時に、第１の金属配線５９ａの一部に接続される第５ビア６２ｃ、６２ｄ、６２ｅを形成する。
その後に、メモリセル領域でソース分岐線６３ａ及びビット分岐線６３ｂを形成すると同時に、周辺回路領域では、第５ビア６２ｃ、６２ｄ、６２ｅに接続される第２の金属配線６３ｃを第２層間絶縁膜６１上に形成する。

第２の金属配線６３ｃは、第３層間絶縁膜６４に覆われるとともに、第３層間絶縁膜６４内に形成される第６ビア６５ｃ、６５ｄに接続される。
さらに、周辺回路領域では、ソース線ＳＬ及びビット線ＢＬを形成すると同時に、第３層間絶縁膜６４上に第３の金属配線７０を形成する。その後に形成される第４層間絶縁膜６６内には、第３の金属配線７０の一部に接続される第７ビア７１が形成される。この後に、第４の金属配線層７２、第５層間絶縁膜６７、第８ビア７３ａ、７３ｂ、第５の金属配線７４、シリコン酸化膜６８、カバー膜６９が順に形成される。

第６、第７、第８ビア６５ｃ、６５ｄ、７１、７３ａ、７３ｂは、メモリセル領域の第３、第４ビア６５ａ、６５ｂと実質的に同様な方法により形成される。また、第４、第５の金属配線７２、７４は、第３の金属配線７０の形成と実質的に同じ方法か類似の方法により形成される。
以上のような工程によれば、メモリセルＭＣとビット線ＢＬの間の層に、斜め隣のメモリセルＭＣ同士を接続するビット分岐線６３ａ、ソース分岐線７３ｂを入れることにより図１に示すメモリセルアレイが構成される。
しかし、ビット分岐線６３ａ、ソース分岐線６３ｂは、周辺回路領域の第２の金属配線６３ｃと同時に形成するようにしたので、従来に比べて工程が増えることはない。

（第２の実施の形態）
図２０は、本発明の第２実施形態に係る半導体装置であるフラッシュメモリのメモリセルアレイを示す断面図である。図２０において、図２と同じ符号は同じ要素を示している。
図２０に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。

メモリトランジスタＭＴは、第１実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第１実施形態と同様に、選択用ゲート電極１８、ｐ型ソース／ドレイン領域１６、ｐ型ソース領域１９等を有している。
選択トランジスタＳＴにおいて、選択用ゲート電極１８とＮウェル１２の間に形成されるゲート絶縁膜１７ａは、第１実施形態のゲート絶縁膜１７に比べて膜厚が例えば７ｎｍと薄く、これにより、ゲート絶縁膜１７ａの耐圧がＯＮＯ膜１３のメモリ消去電圧以下となっている。

しかし、選択トランジスタＳＴを構成するゲート絶縁膜１７ａを薄くし、選択用ゲート電極１８に閾値以上の電圧を印加すると、ｐ型ソース／ドレイン領域１６とｐ型ドレイン領域１９の間のＮウェル１２表層にチャネルが形成され易くなる。これにより、第１実施形態の選択トランジスタＳＴに比べて大きなチャネル電流が流れ、読み出しエラーの確率が小さくなる。

そのようなメモリセルの消去は次のような方法で行う。
図２１は、メモリ消去時のメモリセルアレイにおけるビット線ＢＬ、ソース線ＳＬ、第１のワード線ＷＬ１、第２のワード線ＷＬ２へのそれぞれの印加電圧の一例を示している。
１つのメモリセルＭＣにおいて、メモリセルＭＣのメモリ用ゲート電極１４と選択用ゲート電極１８に接続される２つのワード線ＷＬ１、ＷＬ２のいずれか一方に＋３Ｖ、他方に−５Ｖを印加し、また、ソース線ＳＬとＮウェル１２にはそれぞれ５Ｖを印加するとともに、ビット線ＢＬの電圧を０Ｖに設定する。

メモリセルのデータ消去は次のように２ステップで行われる。
消去の第１ステップでは、図２２（ａ）に示すように、第１のメモリセルＭＣ１のメモリ用ゲート電極１４に−５Ｖを、選択用ゲート電極１８に＋３Ｖを印加する。
これにより、ＯＮＯ膜１３のシリコン窒化膜１３ｂ中の電子がトンネル現象によりＮウェル１２に移動してデータが消去される。また、選択用ゲート電極１８の下方にはチャネルは形成されない。

この場合、図２２（ｂ）に示すように、ワード線延在方向で第１のメモリセルＭＣ１に隣接する第２のメモリセルＭＣ２では、選択用ゲート電極１８に−５Ｖが印加されるので、選択トランジスタＳＴの選択用ゲート電極１８の下方にはチャネルが形成される。しかし、ビット線ＢＬは０Ｖなので、そのチャネルは０Ｖとなる。また、メモリ用ゲート電極１４には＋３Ｖの電圧が印加されているので、その下方にはチャネルが形成されず、しかもＮウェル１２の電位差は小さく、メモリトランジスタＭＴには電子が注入されない。

消去の第２ステップでは、隣接するワード線ＷＬ１、ＷＬ２にそれぞれ印加する電圧を第１ステップとは反対にする。これにより、第２のメモリセルＭＣ２のメモリ用ゲート電極１４に＋３Ｖが、選択用ゲート電極１８に−５が印加される。
これにより、第２のメモリセルＭＣでは、メモリトランジスタＭＴのＯＮＯ膜１３内の電子がトンネル現象によりＮウェル１２に移動してデータが消去される。この場合、第１のメモリセルＭＣ１の選択トランジスタにはャネルが形成されるが、ビット線が０Ｖなので、そのチャネルは０Ｖとなる。

以上のように、消去時にはビット線ＢＬを０Ｖにしているので、消去対象となるメモリセルＭＣ内の選択トランジスタＳＴのゲート絶縁膜１７ａには高々−５Ｖの電圧しか印加されないので、第１実施形態に比べて薄い膜厚でよくなる。
なお、消去対象となるメモリセルＭＣの選択トランジスタＳＴに接続されるワード線ＷＬ２に３Ｖを印加する理由は、その選択トランジスタＳＬがＯＮ状態になることを防止し、そのメモリセルＭＣでソースラインＳＬからビット線ＢＬに電流を流さないようにするためである。

なお、図２０に示すメモリセルは、図１に示したメモリセルアレイのメモリセルＭＣとして適用される。
次に、選択トランジスタＳＴのゲート絶縁膜１７ａを周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴｔ_１のゲート絶縁膜よりも薄く形成する工程を説明する。

まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６を形成し、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、その後に図８に示したようにＯＮＯ膜１３を形成する。
続いて、選択トランジスタＳＴのゲート絶縁膜１７ａを以下の工程により形成する。
まず、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのＯＮＯ膜１３を例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を用いたウェットエッチング法を使用して除去する。この場合、他の領域のＯＮＯ膜１３をフォトレジストで覆う。

次に、図２３（ａ）〜（ｃ）に示すように、フォトレジストを除去した状態で、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１の表面を熱酸化することにより、ゲート絶縁膜３８として膜厚５ｎｍのシリコン酸化膜を形成する。
続いて、第１実施形態と同様な工程により、選択トランジスタ形成領域３４ｂのＯＮＯ膜１３を除去する。

その後に、図２４（ａ）〜（ｃ）に示すように、選択トランジスタ領域３４ｂのシリコン基板１１表面を熱酸化してゲート絶縁膜１７ａとしてシリコン酸化膜を４ｎｍの厚さに形成する。このとき、周辺回路領域に既に形成されたゲート酸化膜３８の厚さが９ｎｍとなる。
次に、第１実施形態と同様な工程により、周辺回路領域のうち１．８Ｖ用ＮＭＯＳＦＥＴ３５ｄ領域及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのＯＮＯ膜１３をエッチングして除去する。

その後に、図２５（ａ）〜（ｃ）に示すように、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１の表面を熱酸化してゲート絶縁膜３９としてシリコン酸膜を３ｎｍの厚さに形成する。このとき、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのゲート絶縁膜３８は１２ｎｍに増加し、また、選択トランジスタ形成領域３４ｂのゲート絶縁膜１７ａは７ｎｍに増加する。
その後、第１実施形態と同様な工程に従ってメモリデバイスを形成する。
以上の工程により形成された選択トランジスタＳＴのゲート絶縁膜１７ａの耐圧は、メモリ消去時のワード線ＷＬ１、ＷＬ２とソース線ＳＬの電位差以下になるが、書き込み時、読み出し時には表１のように、消去時には上記のように耐圧以上の電圧は印加されないので不都合はない。

（第３の実施の形態）
図２６は本発明の第３実施形態に係る半導体装置であるフラッシュメモリのメモリアレイを示す断面図である。図２６において、図２と同じ符号は同じ要素を示している。
図２６に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。

メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域、ｐ型ソース／ドレイン領域１６、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に選択用ゲート電極１８、ｐ型ドレイン領域、ｐ型ソース／ドレイン領域１６、ゲート絶縁膜１７ａ等を有している。なお、選択トランジスタＳＴのゲート絶縁膜１７ａは、第１実施形態と同様な厚さでもよい。

さらに、ｐ型ソース領域１５、ｐ型ドレイン領域１９の周囲には、Ｎウェル１２よりも高い不純物濃度のｎ型不純物拡散領域１５ｃ、１９ｃが形成されている。
これにより、ｐ型ソース領域１５とＮウェル１２の境界におけるｐｎ接合の不純物濃度分布の変化が急峻になって拡散電位が大きくなるので、アバランシェブレークダウないしバンド間トンネリングで発生する電子がＯＮＯ膜１３中に注入されやすくなる。

ところで、ｐ型ソース／ドレイン領域１６の周囲にはｎ型不純物拡散領域が形成されないのは、第２実施形態に示した消去時に、ｐ型ソース／ドレイン領域１６とＮウェル１２の間の電位差によりｐ型ソース／ドレイン領域１６でアバランシェブレークダウン或いはバンド間トンネリングが発生することを防止するためである。
なお、メモリセルは、図１に示した回路のメモリセルとして適用される。

次に、メモリセルＭＣのｎ型不純物領域１５ｃ、１９ｃの形成工程について説明する。
まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、ＯＮＯ膜１３、ワード線ＷＬ１、ＷＬ２を形成した後に、図１２（ａ）、（ｂ）に示したように、ｐ型エクステンション領域１５ａ、１９ａをメモリ用ゲート電極１４、選択用ゲート電極１８の側方に形成する。なお、メモリ用ゲート電極１４、選択用ゲート電極１８はワード線ＷＬ１、ＷＬ２の一部を構成している。

その後に、図２７に示すように、レジストパターンＲを形成してメモリセルアレイ領域のｐ型エクステンション領域１５ａ、１９ａを露出する一方、ｐ型ソース／ドレイン領域１６及びその他の領域を覆う。レジストパターンＲは、フォトレジストをシリコン基板１１の全面に塗布してワード線ＷＬ１、ＷＬ２等を覆った後に、これを露光、現像することにより形成される。
続いて、レジストパターンＲに覆われないｐ型エクステンション領域１５ａ、１９ａに、ｎ型ドーパントであるヒ素を加速エネルギー２０keV 、ドーズ量１×１０¹³／ｃｍ^２の条件でイオン注入し、ｎ型不純物拡散領域１５ｃ、１９ｃを形成する。

レジストパターンＲの除去後に、第１実施形態と同様に、サイドウォール２０を形成し、さらに、シリコン基板１１のｐ型ソース領域１５とｐ型ドレイン領域１９のｐ型高濃度不純物拡散領域１５ｂ、１９ｂを形成する。なお、不純物イオン注入後には熱処理により不純物を活性化させる。
その後の工程は、第１実施形態に従い、メモリデバイスを形成する。これにより、図２６に示したメモリセルが完成する。

（第４の実施の形態）
図２８は本発明の第４実施形態に係る半導体装置であるフラッシュメモリのメモリアレイを示す断面図である。図２８において、図２と同じ符号は同じ要素を示している。
図２８に示すメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有している。

メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６ａ、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に、選択用ゲート電極１８、ｐ型ドレイン領域１９、ｐ型ソース／ドレイン領域１６ａ、ゲート絶縁１７ａ膜等を有している。

ただし、メモリ用ゲート電極１４と選択用ゲート電極１８の間の領域にあるｐ型ソース／ドレイン領域１６ａの不純物濃度は、第２実施形態のｐ型ソース／ドレイン領域１６に比べて低く、ＬＤＤ領域となっている。
そのような構造によれば、メモリ用ゲート電極１４と選択用ゲート電極１８の間の領域に存在するｐｎ接合の拡散電位が小さくなってアバランシェブレークダウン或いはバンド間トンネリングがより発生しにくくなる。

例えば、第２実施形態において説明したような２ステップのデータ消去時に、消去の対象にならないメモリセルＭＣにおいて、Ｎウェル１２に５Ｖ、ｐ型ドレイン領域１９に０Ｖを印加してｐ型ソース／ドレイン領域１６に約５Ｖの電位差が生じても、第２のｐ型ソース／ドレイン領域１６においてアバランシェブレークダウン或いはバンド間トンネリングが発生しにくくなり、メモリセルＭＣへの誤書き込みが防止される。

次に、ｐ型エクステンション領域１５ａ、１９ａよりも不純物濃度の低いｐ型ソース／ドレイン領域１６の形成工程について説明する。
まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、ＯＮＯ膜１３、ワード線ＷＬ１、ＷＬ２を形成する。

その後に、図２９（ａ）に示すように、フォトレジストをシリコン基板１１の全面に塗布し、ついで露光、現像することにより、周辺回路領域を覆うとともに、メモリセルアレイ領域では選択用ゲート電極１８とメモリ用ゲート電極１４となる２つのワード線ＷＬ１、ＷＬ２の間を覆うレジストパターンＲ_１を形成する。

それに続いて、メモリ用ゲート電極１４同士の間の領域と選択用ゲート電極１８同士の間の領域のＮウェル１２に、ｐ型不純物としてフッ化ホウ素を加速エネルギー３０keV、ドーズ量３×１０¹⁴/ｃｍ^２の条件で注入する。これにより、ｐ型ソース領域１５とｐ型ドレイン領域１９のｐ型エクステンション領域１５ａ、１９ａが形成される。この後にレジストパターンＲ_１を除去する。

次に、図２９（ｂ）に示すように、再びフォトレジストをシリコン基板１１の全面に塗布し、ついで露光、現像することにより、選択用ゲート電極１８とメモリ用ゲート電極１４の間の領域を露出させるとともに、その他の領域を覆うレジストパターンＲ_２を形成する。

それに続いて、選択用ゲート電極１８とメモリ用ゲート電極１４の間の領域のＮウェル１２に、ｐ型不純物としてフッ化ホウ素を加速エネルギー３０keV、ドーズ量５×１０¹³/ｃｍ^２の条件で注入する。これにより、低不純物濃度のｐ型ソース／ドレイン領域１６ａが形成される。この後にレジストパターンＲ_２を除去する。
その後に、第１実施形態と同様な方法により、サイドウォール２０を形成し、ついでｐ型高濃度不純物拡散領域１５ｂ、１９ｂを形成すると、図２８に示したメモリセルＭＣが形成される。その後の工程は、第１実施形態と同様とする。

（第５の実施の形態）
図３０は本発明の第５実施形態に係る半導体装置であって、ＯＴＰ(one time programmable)ＲＯＭに利用されるメモリセルを示す断面図である。図３１において、図２０と同じ符号は同じ要素を示している。
図３０に示すメモリセルＭＣにおいて、メモリトランジスタＭＴは、第２実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６等を有している。また、選択トランジスタＳＴは、第２実施形態と同様に、選択用ゲート電極１８、ｐ型ドレイン領域１９、ｐ型ソース／ドレイン領域１６等を有している。メモリセルＭＣは図１に示すと同様にワード線ＷＬ１、ＷＬ２、ビット線ＢＬ、ソース線ＳＬに接続される。

第２実施形態に示したメモリセルＭＣとの違いは、メモリトランジスタＭＴのＯＮＯ膜１３を構成する下側シリコン酸化膜１３ｄが４ｎｍに厚く形成されていることと、選択トランジスタＳＴのゲート絶縁膜１７ｂが３ｎｍの厚さに薄く形成されていることである。

これにより、メモリトランジスタＭＴのＯＮＯ膜１３のシリコン窒化膜１３ｂに蓄えられる電子が抜けにくく、良好なリテンション特性が得られる。また、選択トランジスタＳＴのゲート絶縁膜１７ｂが薄いので、第２実施形態と同様に、大きな読み出し電流が得られる。
なお、書き込み方法と読み出し方法は、第１実施形態に示したメモリセルと同様となる。

次に、メモリセルＭＣの書き込み方法、読み出し方法を説明する。書き込み、読み出しの際に各部に印加する電圧の値の例を表２に挙げる。
表２では、選択トランジスタ（選択ＴＲ）にワード線ＷＬ１を、メモリトランジスタ（メモリＴＲ）にワード線ＷＬ２を接続した場合を示している。なお、表２に括弧で示す値は、非選択線の電圧を示している。

まず、メモリセルＭＣに対する書き込み動作は、ワード線ＷＬ２を通してメモリトランジスタＭＴのメモリ用ゲート電極１４に１．８Ｖの電圧を印加するとともに、ソース線ＳＬに−５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。

これにより、ｐ型ソース領域１５とＮウェル１２のバンド間トンネリングにより発生した電子が、メモリ用ゲート電極１４の電圧によりＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値に変わる。この時、ビット線ＢＬの電圧は０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。

また、選択されないメモリセルＭＣに接続されるソース線ＳＬの電圧は０Ｖであり、バンド間トンネリングによる電子は発生しない。メモリセルＭＣに対する読み出しは、第１実施形態のメモリセルと同様である。

表２から明らかなように、本実施形態における動作電圧条件の大きな特徴として、消去が不要であるので、表１とは異なり、ワード線ＷＬとビット線ＢＬに対して読み出しに必要な電圧より大きな電圧を印加しなくてもよい。即ち、ワード線ＷＬとビット線ＢＬには、低電圧トランジスタの耐圧以上の電圧が印加されない。
従って、図１に示したワード線デコーダ４ａ、４ｂと、ビット線デコーダ３を低電圧トランジスタから構成することができる。低電圧トランジスタは面積が小さいので、周辺回路の寸法を小さくすることができる。また、低電圧トランジスタの性能を利用して、高速読み出しが可能になる。

次に、選択トランジスタＳＴのゲート絶縁膜１７ｂを周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴｔ_１のゲート絶縁膜３８よりも薄く形成する工程を説明する。
まず、第１実施形態に説明した工程に従って、シリコン基板１１にＳＴＩ３６を形成し、Ｎウェル１２、４２ａ、４２ｂ、Ｐウェル４１ａ、４１ｂを形成し、その後に図８に示したようにＯＮＯ膜１３を形成する。なお、本実施形態では、ＯＮＯ膜１３を構成する下側シリコン酸化膜１３ｄ、上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂの厚さをそれぞれ４ｎｍとする。下側シリコン酸化膜１３ｄは第１実施形態と同様に熱酸化法により形成される。

続いて、選択トランジスタＳＴのゲート絶縁膜１７ｂを以下の工程により形成する。
まず、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのＯＮＯ膜１３を例えば反応性イオンエッチング（ＲＩＥ）法とフッ酸を使用するウェットエッチング法とを使用して除去する。この場合、他の領域のＯＮＯ膜１３をフォトレジストで覆う。

さらに、フォトレジストを除去した後に、図２３（ａ）〜（ｃ）に示したと同様に、周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１の表面を熱酸化することにより、ゲート絶縁膜３８として膜厚約９ｎｍのシリコン酸化膜を形成する。

次に、メモリセルアレイ領域内のメモリトランジスタ形成領域と、周辺回路領域の一部をレジストパターンにより覆った状態で、選択トランジスタ形成領域３４ｂにあるＯＮＯ膜１３をエッチングする。
これにより、シリコン基板１１表面のうち、メモリセルアレイ領域内の選択トランジスタ形成領域３４ｂと、周辺回路領域内の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅが露出する。

続いて、図３１（ａ）〜（ｃ）に示すように、選択トランジスタ領域３４ｂと周辺回路領域の１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄと１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１表面を熱酸化してゲート絶縁膜１７ｂ、３９としてシリコン酸化膜を３ｎｍの厚さに形成する。このとき、周辺回路領域の一部に既に形成されたゲート酸化膜３８の厚さは１２ｎｍとなる。
その後、第１実施形態と同様な工程に従ってメモリデバイスを形成する。
以上の工程により形成された選択トランジスタＳＴのゲート絶縁膜１７ｂの耐圧は、ワード線ＷＬ１、ＷＬ２とビット線ＢＬの電位差以下になるが、上記のようにゲート絶縁膜１７ｂには耐圧以上の電圧は印加されない。

（第６の実施の形態）
図３２は、本発明の第６実施形態に係る半導体装置であるフラッシュメモリのメモリセルを示す断面図である。図３２において、図１と同じ符号は同じ要素を示している。
図３１に示すメモリセルＭＣは、ｎ型のメモリトランジスタＭＴとｎ型の選択トランジスタＳＴを有し、選択トランジスタＳＴはビット線ＢＬに接続され、メモリトランジスタＭＴはソース線ＳＬに接続されている。

メモリトランジスタＭＴは、シリコン基板１１のＰウェル７２上に形成された電荷保持層であるＯＮＯ膜１３と、ＯＮＯ膜１３上に形成されたメモリ用ゲート電極７４と、メモリ用ゲート電極７４の両側のＰウェル７２内に形成されたｎ型ソース領域７５とｎ型ソース／ドレイン領域７６を有している。なお、ｎ型ソース領域７５とｎ型ソース／ドレイン領域７６の間のＰウェル７２では、閾値電圧調整のために不純物が注入されている。

また、選択トランジスタＳＴは、Ｐウェル７２上にゲート絶縁膜１７を介して形成された選択用ゲート電極７８と、選択用ゲート電極７８の両側のＰウェル７２内に形成されたｎ型ドレイン領域７９とｎ型ソース／ドレイン拡散領域７６を有している。なお、メモリトランジスタＭＴと選択トランジスタＳＴは、共通のｎ型ソース／ドレイン領域７６を共有している。

選択用ゲート電極７８とメモリ用ゲート電極７４はいずれかのワード線ＷＬ１又はＷＬ２の一部を構成し、実質的に平行に配置される。
ｎ型ソース領域７５とｎ型ドレイン領域７９は、それぞれｎ型低濃度不純物拡散領域のエクステンション領域７５ａ、７９ａと、ｎ型高濃度不純物拡散領域７５ｂ、７９ｂから構成されている。

また、ｎ型ソース領域７５とｎ型ドレイン領域７９のそれぞれの周囲には、Ｐウェル７２よりも高不純物濃度のｐ型不純物領域７５ｃ、７９ｃが形成されている。これにより、ｎ型ソース領域７５とｎ型ドレイン領域７９とその周囲により形成されるｐｎ接合の不純物濃度分布が急峻に変化し、アバランシェブレークダウンやバンド間トンネリングが発生しやすくなる。

メモリ用ゲート電極７４と選択用ゲート電極７８の上層部はシリサイド層２１ａ、２１ｂが形成され、また、ｎ型ソース領域７５とｎ型ドレイン領域７９のそれぞれの表面にもシリサイド層２１ｃ、２１ｄが形成されている。シリサイド層として、例えば、厚さ８ｎｍのコバルトシリサイド層を形成する。さらに、メモリ用ゲート電極７４と選択用ゲート電極７９のそれぞれの側面には絶縁性サイドウォール２０が形成されている。

メモリトランジスタＭＴと選択トランジスタＳＴは層間絶縁膜２２に覆われている。また、層間絶縁膜２２のうちｎ型ソース領域７５とｎ型ドレイン領域７９の上には第１、第２のコンタクトホール２２ａ、２２ｂが形成され、それぞれ第１導電性プラグ２３、第２導電性プラグ２４が埋め込まれている。ｎ型ソース領域７５上の第１導電性プラグ２３はソース線ＳＬに接続され、また、ｎ型ドレイン領域７９上の第２導電性プラグ２４はビット線ＢＬに接続されている。
従って、選択トランジスタＳＴの書き込み状態がビット線ＢＬの寄生容量の変動に影響を与えることを防止している。

以上のような構成を有する複数のメモリセルＭＣの接続は、第１実施形態と同様になる。従って、行方向に隣り合う２つのメモリセルＭＣにおいて、一方のメモリトランジスタＭＴのメモリ用ゲート電極７４と他方の選択トランジスタＭＴの選択用ゲート電極７８は同一のワード線ＷＬ１（又はＷＬ２）に接続され、また、一方の選択用ゲート電極７８と他方のメモリ用ゲート電極７４は同一のワード線ＷＬ２（又はＷＬ１）に接続される。

なお、縦横に配列されたメモリセルＭＣは、第１実施形態と同様な関係でソース線ＳＬ、ビット線ＢＬに接続される。
以上のことから、１本のソース線ＳＬと１本のワード線ＷＬ１（又はＷＬ２）を選択したときに、これらに接続された１つのメモリトランジスタＭＴだけが、それらのソース線ＳＬ、ワード線ＷＬ１（又はＷＬ２）の両方の電圧を同時に受けることができ、アバランシェブレークダウン、或いはバンド間トンネリングで発生した電子を電荷保持層であるＯＮＯ膜１３に注入することができる。
次に、メモリセルＭＣの書き込み、読み出し、消去の方法を説明する。書き込み、読み出し、消去の際に各部に印加する電圧の値の例を表３に挙げる。
表３では、選択トランジスタ（選択ＴＲ）にワード線ＷＬ１を、メモリトランジスタ（メモリＴＲ）にワード線ＷＬ２を接続した場合を示している。なお、表３に括弧で示す値は、非選択線の電圧を示している。

まず、メモリセルＭＣに対する書き込み時には、ワード線ＷＬ２を通してメモリ用ゲート電極７４に５Ｖの電圧を印加するとともに、ソース線ＳＬに５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＰウェル７２の各電圧を０Ｖとする。
これにより、ｎ型ソース領域７５とＰウェル７２のｐｎ接合部でアバランシェブレークダウンにより発生した電子が、ＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値になる。
この時、選択用ゲート電極７８、ビット線ＢＬの電圧はそれぞれ０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。また、選択されないメモリセルに接続されるソース線ＳＬの電圧は０Ｖであり、アバランシェブレークダウンによる電子は発生しない。

メモリセルＭＣに対する読み出しは、ワード線ＷＬ１を通して選択用ゲート電極７８に１．８Ｖの電圧を印加するとともに、ビット線ＢＬにも１．８Ｖの電圧を印加する。この場合、メモリ用ゲート電極７４、ビット線ＢＬ及びＰウェル７２の各電圧を０Ｖとする。
これにより選択されたメモリセルＭＣにおいて、選択用ゲート電極７８の下方にチャネルが形成され、また、ｎ型ドレイン領域７９とｎ型ソース領域７５の間に電位差が生じる。

メモリトランジスタＭＴのＯＮＯ膜１３中に電子が保持されている場合には、その電子によりメモリ用ゲート電極７４の下方にチャネルが形成されない。これにより、ｎ型ソース領域７５からｎ型ドレイン領域７９へ電流が流れない。
一方、ＯＮＯ膜１３に電子が保持されていない状態、即ち消去状態ならば、０Ｖの電位であるメモリ用ゲート電極７４の下方にはチャネルが形成される。これにより、ｎ型ソース領域７５からｎ型ドレイン領域７９に電流が流れる。
以上のような電流の流れの違いは図１のセンスアンプ６により検出され、データとして読み出される。

メモリセルＭＣのデータを消去する場合には、ワード線ＷＬ１、ＷＬ２を通して選択用ゲート電極７８とメモリ用ゲート電極７４に−５Ｖの電圧を印加するとともに、ソース線ＳＬに５Ｖの電圧を印加し、ビット線ＢＬを０Ｖに設定する。また、Ｐウェル７２の電圧を０Ｖにする。
これにより、ｎ型ソース領域７５ではバンド間トンネリング現象により発生したホットホールがメモリトランジスタＭＴのＯＮＯ膜１３に注入され、メモリトランジスタＭＴの閾値は負の値になる。

次に、上記のメモリセルアレイの製造方法について説明する。なお、メモリセルＭＣに接続される配線は、第１実施形態で参照した図４Ａ〜図４Ｊに示す工程によって形成されるので、以下の説明では、バルクの製造工程を主に説明する。
図３３〜図３８の各（ａ）は、本発明の第６実施形態に係る半導体装置の製造工程を示す断面図であって、メモリセルアレイ領域のワード線の延在方向の部分断面図である。図３３〜図３８の各（ｂ）は、その半導体装置の製造工程のうち、ビット線又はソース線の延在方向の部分断面図である。図３２〜図３８の各（ｃ）は、その半導体装置の製造工程のうち周辺回路部の部分断面図である。

次に、図３３（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、第１実施形態と同様な方法により、シリコン基板１１にＳＴＩ３６を形成し、その後に、シリコン基板１１の表面に犠牲酸化膜３７を形成する。シリコン基板１１はｐ型とする。
その後に、シリコン基板１１の周辺回路領域をフォトレジストで覆うとともに、メモリセルアレイ領域を露出させる。そして、メモリセルアレイ領域に所定の条件でｎ型不純物をイオン注入することにより、ＳＴＩ３６よりも深い領域に埋込Ｎウェル７１を形成する。

さらに、所定の条件で、ｐ型不純物をイオン注入することにより、埋込Ｎウェル７１よりも浅い領域にフラッシュ用のＰウェル７２を形成する。Ｐウェル７２と埋込Ｎウェル７１とその下のｐ型シリコン基板１１によりトリプルウェルが構成される。
シリコン基板１１の周辺回路領域には、第１実施形態と同様に、Ｐウェル４１ａ、４１ｂとＮウェル４２ａ、４２ｂを形成する。
なお、埋込Ｎウェル７１とＰウェル７２の周囲は図示しないＮウェルに囲まれる。

この後に、メモリセルアレイ領域のＰウェル７２と、周辺回路領域のＰウェル４１ａ、４１ｂ、Ｎウェル４２ａ、４２ｂ等に閾値調整のためにｎ型又はｐ型の不純物イオンが注入される。
次に、フッ酸溶液により犠牲酸化膜３７を除去した後に、図８（ａ）〜（ｃ）に示したと同様に、シリコン基板１１の上にＯＮＯ膜１３を形成する。ＯＮＯ膜１３は図３２に示した三層構造を有している。

次に、図３４（ａ）〜（ｃ）に示すように、第１実施形態に示した方法に従って、選択トランジスタ領域３４ｂのシリコン基板１１表面に厚さ７ｎｍの厚さのシリコン酸化膜からなるゲート絶縁膜１７を形成する。
また、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃのシリコン基板１１表面に、厚さ１２ｎｍのシリコン酸化膜からなるゲート絶縁膜３８を形成し、さらに、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ、１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのシリコン基板１１表面に厚さ３ｎｍのシリコン酸化膜からなるゲート絶縁膜３９を形成する。

次に、図３５（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、第１実施形態と同様な方法により、メモリセルアレイ領域において、行方向に延びる複数本のワード線ＷＬ１、ＷＬ２を形成する。ワード線ＷＬ１、ＷＬ２の一部は、図３２に示した選択用ゲート電極７８とメモリ用ゲート電極７４となる。ワード線ＷＬ１、ＷＬ２は、メモリトランジスタ形成領域では、図１９Ｃに示すように、ワード線がＯＮＯ膜１３に重なった状態となる。
また、第１実施形態と同様な方法により、周辺回路領域のうち、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのそれぞれに、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ、その他の配線を形成する。

続いて、第１実施形態と同様な方法により周辺回路領域のＰウェル４１ａ、４１ｂと５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにｎ型エクステンション領域５１ａ、５１ｂ、５３ａ、５３ｂ、５４ａ、５４ｂを形成する。さらに、周辺回路領域のＮウェル４２ａ、４２ｂにｐ型エクステンション領域５２ａ、５２ｂ、５５ａ、５５ｂを形成する。

次に、周辺回路領域をフォトレジスト５０で覆うとともに、メモリセルアレイ領域を露出させる。
そして、ワード線ＷＬ１、ＷＬ２をマスクにしてＯＮＯ膜１３のうち上側シリコン酸化膜１３ｃとシリコン窒化膜１３ｂを反応性イオンエッチング（ＲＩＥ）法により除去し、下側シリコン酸化膜１３ｄをそのまま残す。これにより、図１９Ｄに示したように、メモリ用ゲート電極７４の下に残されたＯＮＯ膜１３は電荷蓄積絶縁層となる。

この後に、ワード線ＷＬ１、ＷＬ２をマスクに使用して、メモリセルアレイ領域にｐ型不純物をイオン注入する。この場合のイオン種として、ヒ素イオンを使用し、イオン注入エネルギーを２０Kev とし、ドーズ量を６×１０¹⁴／ｃｍ^２とする。
これにより、ワード線ＷＬ１、ＷＬ２下方の両側には、図３２に示したｎ型エクステンション領域７５ａ、７９ａとｎ型ソース／ドレイン領域７６が形成される。その後、フォトレジスト５０を除去する。

次に、図３６（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、レジストパターン５０ａを形成してメモリセルアレイ領域のｎ型エクステンション領域７５ａ、７９ａを露出する一方、ｎ型ソース／ドレイン領域７６及びその他の領域を覆う。レジストパターン５０ａは、フォトレジストをシリコン基板１１の全面に塗布してワード線ＷＬ１、ＷＬ２等を覆った後に、これを露光、現像することにより形成される。
続いて、レジストパターン５０ａに覆われないｎ型エクステンション領域７５ａ、７９ａに、ホウ素イオンを加速エネルギー２０keV 、ドーズ量１×１０¹³／ｃｍ^２の条件でイオン注入することにより、ｎ型エクステンション領域７５ａ、７９ａの下にｐ型不純物拡散領域７５ｃ、７９ｃを形成する。

その後、第１実施形態と同じ方法により、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの側壁にサイドウォール２０を形成する。ここで、選択用ゲート電極７８とメモリ用ゲート電極７４の間はサイドウォール２０が埋め込まれた状態となる。

次に、図３７（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、メモリセルアレイ領域のワード線ＷＬ１、ＷＬ２及びサイドウォール２０をマスクに使用して、Ｐウェル７２にｎ型不純物としてヒ素をイオン注入する。これにより、活性領域３４では、隣接する２つの選択トランジスタＳＴで共用する第ｎ型ドレイン領域７９のｎ型高濃度不純物拡散領域７５ｂが形成され、これと同時に、隣接する２つのメモリトランジスタＭＴで共用するｎ型ソース領域７５のｎ型高濃度不純物拡散領域７９ｂが形成される。

また、周辺回路領域のＰウェル４１ａ、４１ｂでは、ゲート電極５１ｇ、５３ｇ、５４ｇ及びサイドウォール２０をマスクにしてｎ型不純物としてヒ素をイオン注入し、これによりソース／ドレイン領域となるｎ型高濃度不純物拡散領域５１ｃ、５１ｄ、５３ｃ、５３ｄを形成する。
その後、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域のｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。
以上のようなｎ型不純物とｐ型不純物のイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。
なお、以上のようにイオン注入された不純物はアニールにより活性化される。

次に、図３８（ａ）〜（ｃ）に示すように、第１実施形態と同じ工程により、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの上面にシリサイド層２１ａ、２１ｂ、２１ｅ〜２１ｉを形成し、これと同時に、ｐ型高濃度不純物拡散領域７５ｂ、７９ｂ、５１ｃ、５１ｄ、５３ｃ、５３ｄ，５４ｃ、５４ｄとｎ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄの上面においてもシリサイド層２１ｊ、２１ｋ、２１ｍ、２１ｎ、２１ｐを形成する。

以上により、メモリセルアレイ領域のうちストライプ状の活性領域のそれぞれには、選択トランジスタＳＴ及びメモリトランジスタＭＴの向きを交互に変えたメモリセルＭＣが複数形成される。従って、ワード線ＷＬ１、ＷＬ２の長手方向に沿って隣接する２つのメモリセルＭＣを比べると、選択トランジスタＳＴとメモリトランジスタＭＴの向きが反対方向になる。

この場合、選択トランジスタＳＴ及びメモリトランジスタＭＴは、ＮＭＯＳＥＦＥＴ型となる。一方、周辺回路領域のＰウェル４１ａ、４１ｂ等にはＮＭＯＳＦＥＴｔ_６、ｔ_８、ｔ_９が形成され、また、Ｎウェル４２ａ、４２ｂにはＰＭＯＳＦＥＴｔ_７、ｔ_１０が形成される。
以上により、バルクプロセスが完了する。この後に、第１実施形態と同じ方法によって導電性プラグ、ビア、配線等の配線層が形成される。

（第７の実施の形態）
図３９は、本発明の第７実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。また、図４０（ａ）、（ｂ）は、そのメモリセルアレイを構成するメモリセルを示す断面図である。
図４０（ａ）、（ｂ）において、メモリセルは、第６実施形態に示したｎチャンネル型のメモリトランジスタＭＴ及び選択トランジスタＳＴにより構成されている。図４０において、図３２と同じ符号は同じ要素を示している。

次に、メモリセルのＦＮ書き込み方法を説明する。
図３９において破線の楕円で囲まれたメモリセルは、書き込みされるメモリセルＭＣ１であり、また、一点鎖線の楕円で囲まれたメモリセルは、書き込みされないメモリセルＭＣ０である。
指定したメモリセルＭＣ１にＦＮ書き込みをする場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ１、ＷＬ２及びＰウェル７２に図３９、図４０（ａ）に示す値の電圧を印加する。

書き込みが指定されたメモリセルＭＣ１において、図４０（ａ）に示すように、Ｐウェル７２に−５Ｖを印加した状態で、メモリ用ゲート電極７４に接続されたワード線ＷＬ１には＋５Ｖを印加し、また、ソース線ＳＬには−５Ｖを印加し、ビット線にも−５Ｖを印加する。また、書き込みが指定されないメモリセルＭＣ0 に接続されるソース線ＳＬを電圧０Ｖに設定する。
従って、選択されたメモリトランジスタＭＴのチャネルとワード線ＷＬ１の電位差は１０Ｖになる。これにより、ＯＮＯ膜１３に電子がＦＮ注入され、書き込みが行われる。

この場合、図４０（ｂ）に示すように、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣ０のメモリ用ゲート電極７４にも＋５Ｖが印加される。しかし、非選択のメモリセルＭＣ０において、ソース線ＳＬの電圧を０Ｖにしているので、メモリ用ゲート電極７４の下方のチャネルの電圧は、ｎ型ソース領域７５を介して０Ｖとなり、メモリ用ゲート電極７４とチャネルの間の電位差は５Ｖとなる。これにより、非選択のメモリセルＭＣ０におけるＦＮ書き込みは回避される。
以上のことから、図３９に示すような回路を採用することにより、選択トランジスタＳＴをメモリトランジスタＭＴよりもビット線ＢＬ側に配置する回路構成を採用してもＦＮ書き込みが可能となる。

（第８の実施の形態）
図４１は、本発明の第８実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。
以下に、図４１に示す本実施形態に係るフラッシュメモリのビット消去方法について説明する。ビット消去とは、任意のメモリセルを個別に消去することである。換言すれば、選択したメモリセルに限定してデータを書き換えることができるということである。

図４１に示すメモリセルＭＣとして、図２に示したｐチャネル型であるメモリトランジスタと選択トランジスタを有するメモリセルを使用する場合について説明する。
まず、１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線、Ｎウェル１２に表４に示す値の電圧を印加する。

消去が指定されたメモリセルＭＣｄにおいて、図２に示すＮウェル１２を０Ｖに設定した状態で、ワード線ＷＬ２に接続されたメモリ用ゲート電極１４に−１０Ｖを印加し、また、ソース線ＳＬ、ビット線ＢＬをともに０Ｖに設定する。
従って、選択されたメモリトランジスタＭＴのチャネル領域とワード線ＷＬ２の電位差は−１０Ｖになる。これにより、電子がＯＮＯ膜１３からチャネル側にトンネルし、メモリセルＭＣｄのデータが消去される。

この場合、同じワード線ＷＬ２に接続された非選択のメモリセルＭＣのメモリ用ゲート電極１４にも−１０Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を−５Ｖにしているので、メモリ用ゲート電極１４下方のチャネルはｐ型ソース領域１５を通して−５Ｖであり、メモリ用ゲート電極１４とチャネルの間の電位差は５Ｖとなる。これにより、非選択のメモリセルｍｃにおけるデータの消去は回避される。

次に、図４１に示すメモリセルＭＣとして、図３２に示したｎチャネル型であるメモリセルと選択トランジスタを有するメモリセルを使用する場合のビット消去について説明する。
１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線、Ｎウェル１２のそれぞれに表５に示す値の電圧を印加する。

消去が指定されたメモリセルＭＣｄにおいて、図３２に示すＰウェル７２を０Ｖに設定した状態で、ワード線ＷＬ１のメモリ用ゲート電極７４に−５Ｖを印加し、また、ソース線ＳＬに５Ｖを印加するとともに、ビット線ＢＬを０Ｖに設定する。
これにより、ｎ型ソース領域７５とＰウェル７２のｐｎ接合部でバンド間トンネリングにより発生したホットホールが、ＯＮＯ膜１３のシリコン窒化膜１３ｂに注入され、メモリトランジスタＭＴの閾値が負の値になる。この結果、メモリセルＭＣｄのデータが消去される。

この場合、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣのメモリ用ゲート電極７４にも−５Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を０Ｖにすると、ホットホールは発生しない。これにより、非選択のメモリセルＭＣにおけるデータの消去は回避される。
以上のことから、図４１に示すように、メモリセルＭＣの選択トランジスタＳＴのソースを直接にビット線ＢＬに接続する場合であっても、メモリセルＭＣのデータを個別に消去することが可能なる。

（第９の実施の形態）
図４２は、本発明の第８実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。図４２において、図１と同じ符号は同じ要素を示している。
図４２において、メモリセルＭＣは、縦横に複数配置され、例えば行方向にｎ個、列方向にｍ個で配置されている。
それぞれのメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有し、第１〜第６実施形態のいずれかに示した構造を有している。なお、以下の説明では、図２に示した構造を含むメモリセルＭＣを例に挙げて説明する。

図４２において、ビット線ＢＬ、ソース線ＳＬはワード線ＷＬ１、ＷＬ２に交差する方向に延在している。また、メモリセルＭＣは、ビット線ＢＬ、ソース線ＳＬと同じ方向に延在するストライプ状の複数の活性領域にそれぞれ複数形成されている。
なお、ワード線ＷＬ２は、後述するように選択トランジスタＳＴのみに接続されるので、以下に選択線ＳＧＬという。
活性領域内で隣接する２つのメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴの位置を逆にして配置され、直列に接続されている。従って、隣接する複数のメモリセルＭＣはソース領域１５かドレイン領域１９の少なくとも一方を共有している。
一方、ワード線ＷＬ１、選択線ＳＧＬの長手向に隣り合うメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴをそれぞれ同じ向きにして配置されている。この配置は、図１に示すメモリセルアレイとは異なる。

ワード線ＷＬ１、選択線ＳＧＬの延在方向に並ぶ複数のメモリセルＭＣにおいて、各メモリ用ゲート電極１４は同じワード線ＷＬ１に接続され、また、各選択トランジスタＳＴの選択用ゲート電極１８は同じ選択線ＳＧＬに接続される。
メモリセルＭＣのソース領域１５は、ワード線ＷＬ１に対して斜め方向に隣接する他のメモリセルＭＣのソース領域１５の１つに電気的に接続されている。また、各メモリセルＭＣのドレイン領域１９は、ワード線ＷＬ１に対して斜めの方向に隣接する他のメモリセルＭＣのドレイン領域１９の１つに接続されている。

各活性領域に形成された複数の共通したソース領域１５は１つおきに１つのソース線ＳＬに接続され、残りの共通したソース領域１５は別のソース線ＳＬに接続されている。
また、各活性領域３４において、共通したドレイン領域１９は１つおきに１つのビット線ＢＬに接続され、残りの共通したドレイン領域１９は別のビット線ＢＬに接続される。
なお、図４２に示す回路は、ＥＥＰＲＯＭのメモリセルアレイに適用することができる。その素子構造については次の実施形態において説明する。

以上のような構成によれば、ワード線ＷＬ１に沿って並ぶメモリセルＭＣのそれぞれのメモリトランジスタＭＴと選択トランジスタＳＴの向きを同じにする構造においても、それらのメモリトランジスタＭＴのソース領域１５を異なるソース線ＳＬに接続し、選択トランジスタＳＴを異なるビット線ＢＬに接続することができる。
これにより、１つのワード線ＷＬ１と１つのソース線ＳＬを選択することにより、１つのメモリトランジスタＭＴを選択して書き込むことができる。また、読み出し、消去については第１〜第８実施形態と同様に行うことができる。
そのような構成により、選択トランジスタＳＴの書き込み状態によるビット線ＢＬの寄生容量への影響を防止することができる。

（第１０の実施の形態）
図４３は、本発明の第１０実施形態に係る半導体装置であるＥＥＰＲＯＭを構成するメモリセルを示す断面図である。
メモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを直列に接続した構造を有している。

メモリトランジスタＭＴは、シリコン基板８１のＮウェル８２上に形成されたゲート絶縁膜８３ａと、ゲート絶縁膜８３ａ上に電荷蓄積層として形成されたフローティングゲート電極８４と、フローティングゲート電極８４上にＯＮＯ膜８６を介して形成されたコントロールゲート電極８８と、フローティングゲート電極８４の両側のＮウェル８２内に形成されたｐ型ソース領域９１とｐ型ソース／ドレイン領域９２とを有している。ｐ型ソース領域９１は、フローティングゲート電極９４の下に延びる領域に形成されるｐ型エクステンション領域９１ａとｐ型高濃度不純物拡散領域９１ｂから構成されている。

また、選択トランジスタＳＴは、Ｎウェル８２上にゲート絶縁膜８３ｂを介して形成された選択用ゲート電極８５と、選択用ゲート電極８５の両側のＮウェル８２内に形成されたｐ型ソース／ドレイン領域９２とｐ型ドレイン領域９３とを有している。ｐ型ドレイン領域９３は、選択用ゲート電極８５の下に延びる領域に形成されるｐ型エクステンション領域９３ａとｐ型高濃度拡散領域９３ｂから構成されている。選択用ゲート電極８５の上には、ＯＮＯ膜８７を介して導電性ポリシリコン膜８９が形成されている。
選択用トランジスタＳＴとメモリトランジスタＭＴは、ｐ型ソース／ドレイン領域９２を共有している。

また、コントロールゲート電極８８の上層部にはそれぞれシリサイド層９４ａ、９４ｂが形成されている。さらに、ｐ型ソース領域９１、ｐ型ドレイン領域９３のそれぞれの上にもシリサイド層９４ｂ、９４ｃが形成されている。
２つのＯＮＯ膜８６、８７は、同層に形成され、それぞれ厚さ４ｎｍの下側シリコン酸化膜８６ａ、８７ａ、厚さ５ｎｍのシリコン窒化膜８６ｂ、８７ｂ及び厚さ４ｎｍの上側シリコン酸化膜８６ｃ、８７ｃを順に形成して構成されている。
なお、ゲート絶縁膜８３ａ、８３ｂの膜厚は例えば１０ｎｍである。

メモリトランジスタＭＴと選択トランジスタＳＴの上には第１層間絶縁膜９５が形成されている。また、第１層間絶縁膜９５のうちｐ型ソース領域９１、ｐ型ドレイン領域９３の上にはそれぞれ第１、第２のコンタクトホール９５ａ、９５ｂが形成され、それらの中には第１の導電性コンタクトプラグ９６、第２の導電性コンタクトプラグ９７がそれぞれ埋め込まれている。

ｐ型ソース領域９１上の第１導電性プラグ９６はソース線ＳＬに接続され、また、ｐ型ドレイン領域９３上の第２導電性プラグ９７はビット線ＢＬに接続される。これにより、選択トランジスタＳＴの書き込み状態の違いがビット線ＢＬの寄生容量に影響を及ぼすことが防止される。
また、コントロールゲート電極８８と選択用ゲート電極８５はそれぞれ異なるワード線ＷＬ１、選択線ＳＧＬに接続されている。
なお、選択トランジスタＳＴのゲート絶縁膜８３ｂの厚を第２、第５実施形態のように薄くしてもよい。また、ｐ型ソース／ドレイン領域９２の不純物濃度を第４実施形態のようにｐ型エクステンション領域９１ａ、９３ａよりも低濃度にしてもよい。さらに、第３実施形態のように、ｐ型高濃度不純物拡散領域９１ｂ、９３ｂの下に反対導電型、即ちｎ型不純物拡散領域を形成してもよい。また、第６実施形態のように、上記のメモリトランジスタＭＴと選択トランジスタＳＴがｎ型トランジスタであってもよい。

以上のような構成を有するメモリセルＭＣは、例えば図１、図４２に示したメモリセルアレイに適用される。
例えば、図４２に示すように、メモリセルＭＣをビット線ＢＬ、ソース線ＳＬに沿って隣接させる場合に、各メモリセルＭＣにおけるメモリトランジスタＭＴと選択トランジスタＳＬの配置を交互に逆向きにする一方で、ワード線ＷＬ１に沿って隣接する各メモリセルＭＣの向きを同じにしてもよい。
それらのメモリセルＭＣは、図４２と同様に、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ１、選択線ＳＧＬに接続される。
書き込み、読み出し、消去として、例えば上記の第１〜第８の実施形態の方法を採用してもよい。ただし、ソース線ＳＬ、ビット線ＢＬ、ワード線ＷＬ１、選択線ＳＧＬにそれぞれ印加する電圧はＥＥＰＲＯＭに合わせた値とする。

次に、図４３に示した構造のメモリセルを図４２に示す回路に適用する場合の半導体装置の形成工程について、図４４Ａ〜図４４Ｑを参照して以下に説明する。なお、図４４Ａ〜図４４Ｑに示す回路は、図４３において一点鎖線で囲んだ範囲を示している。
まず、図４４Ａに示すように、シリコン基板８１の素子分離領域にＳＴＩ９８を形成する。素子分離領域は、複数のストライプ状の活性領域９９を挟む領域に配置される。
ＳＴＩ９８は、例えば第１実施形態のＳＴＩ３６と同じ方法により形成される。さらに、第１実施形態と同様な方法により、シリコン基板８１の活性領域９９にｎ型不純物を導入してＮウェル８２を形成する。

その後に、シリコン基板８１の活性領域９９を熱酸化して例えば厚さ１０ｎｍのゲート絶縁膜８３を形成する。ゲート絶縁膜８３は、図４３に示すゲート絶縁膜８３ａ、８３ｂとして使用される。
次に、ゲート絶縁膜８３の上に第１ポリシリコン膜１０１を所定の厚さに形成する。
続いて、図４４Ｂに示すように、第１ポリシリコン膜１０１をフォトリソグラフィー法によりパターニングすることにより、フローティングゲート電極８４を形成する領域の側方のＳＴＩ９８の上に開口部１０２を形成する。

次に、図４４Ｃに示す構造を形成するまでの工程を説明する。
まず、第１ポリシリコン膜１０１の上にＯＮＯ膜を形成する。ＯＮＯ膜の形成工程は、第１ポリシリコン膜１０１を熱酸化して下側シリコン酸化膜を例えば６ｎｍの厚さに形成し、ついで、ＣＶＤ法によりシリコン窒化膜を形成し、さらにシリコン窒化膜の表面を熱酸化することにより上側シリコン酸化膜を例えば４ｎｍの厚さに形成する工程からなる。ここで、最終的なシリコン窒化膜を例えば５ｎｍとする。

さらに、ＯＮＯ膜上に第２ポリシリコン膜を形成する。その後に、フォトリソグラフィー法により、同じマスクを使用して第２ポリシリコン膜から第１ポリシリコン膜１０１までの各層をパターニングして行方向に長いストライプ状のワード線ＷＬ１、選択線ＳＧＬを形成する。

ワード線ＷＬ１は、第２ポリシリコン膜から構成され、ＳＴＩ９８上の開口部１０２の上方を通ってストライプ状に形成される。また、ワード線ＷＬ１の下の活性領域９９では、第１ポリシリコン膜１０１から構成されるフローティングゲート電極８４が形成される。フローティングゲート電極８４は、ＳＴＩ９８上の開口部１０２により分離され、活性領域９９上で孤立した形状となる。

ワード線ＷＬ１は、フローティングゲート電極８４の上では、図４３に示したメモリトランジスタＭＴのコントロールゲート電極８８となっている。また、第１のポリシリコン膜１０１上に形成されたＯＮＯ膜は、図４３に示すコントロールゲート電極８８とフローティングゲート電極８４の間のＯＮＯ膜８６となる。
なお、図４４Ｃ〜４４Ｑでは、フローティングゲート電極８４の位置を網掛け模様で示す。

選択線ＳＧＬは、第１のポリシリコン膜１０１から構成され、複数のワード線ＷＬ１の間に間隔をおいて２本ずつ形成される。また、選択線ＳＧＬの一部は、活性領域９９において図４３に示す選択用ゲート電極８５を構成する。
なお、第１のポリシリコン膜１０１上に形成されたＯＮＯ膜、第２のポリシリコン膜は、選択線ＳＧＬと同じ平面形状に残され、図４３に示すＯＮＯ膜８７、ポリシリコン膜８９となる。

次に、ワード線ＷＬ１、選択線ＳＧＬをマスクに用いて、各活性領域９９にｐ型不純物をイオン注入することによりエクステンション領域９１ａ、９３ａを形成し、さらにワード線ＷＬ１、選択線ＳＧＬの側面にサイドウォール９０を形成し、その後にワード線ＷＬ１、選択線ＳＧＬ及びサイドウォール９０をマスクにしてｐ型不純物をイオン注入してｐ型ソース領域９１とｐ型ドレイン領域９３を形成する。続いて、ワード線ＷＬ１、第２のポリシリコン膜８９、ｐ型ソース領域９１及びｐ型ドレイン領域９３の上にシリサイド層９４ａ〜９４ｄを形成する。それらの工程は、例えば第１〜第７実施形態に従う。
なお、図４４Ｃにおいて、サイドウォール９０は省略されている。

以上のような工程により、図４３に示したメモリトランジスタＭＴと選択トランジスタＳＴを備えたメモリセルＭＣが形成される。この場合、図４４Ｃに示したように、ワード線ＷＬ１に沿って隣り合う各メモリトランジスタＭＴのコントロールゲート電極８８同士はワード線ＷＬ１を介して互いに接続される。また、選択線ＳＧＬに沿って隣り合う各選択トランジスタＳＴの選択用ゲート電極８５同士は選択線ＳＧＬを介して互いに接続される。

活性領域９９に沿って隣り合うメモリセルＭＣの向きは交互に逆向きに配置され、これにより、２つのメモリトランジスタＭＴはｐ型ソース領域９１を共有して互いに接続される。また、活性領域９９に沿って隣り合う２つの選択トランジスタＳＴはｐ型ドレイン領域９３を共有して互いに接続される。
次に、ワード線ＷＬ１、選択線ＳＧＬ、メモリトランジスタＭＴ及び選択トランジスタＭＴの上に第１層間絶縁膜９５を形成する。第１層間絶縁膜９５は第１実施形態で示したと同様な工程で形成される。なお、以下に説明する第２〜第７の層間絶縁膜も同様な方法により形成される。

続いて、第１層間絶縁膜９５をフォトリソグラフィー法によりパターニングすることにより、図４４Ｄに示すように、ｐ型ソース領域９１、ｐ型ドレイン領域９３のそれぞれの上に第１、第２のコンタクトホール９５ａ、９５ｂを形成する。
さらに、第１、第２のコンタクトホール９５ａ、９５ｂ内にはそれぞれ図４３に示したように第１、第２の導電性コンタクトプラグ９６、９７を形成する。第１、第２の導電性コンタクトプラグ９６、９７の形成方法について、例えば第１実施形態に示した方法を採用する。

次に、図４４Ｅに示すように、第１層間絶縁膜９５上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングして複数の第１配線１０４ａ、１０４ｂ、１０４ｃ、１０４ｄと複数の第１導電性パッド１０５を互いに分離して形成する。
第１導電性パッド１０５は、ｐ型ドレイン領域９３上の各第２の導電性コンタクトプラグ９７に個別に接続され、その前後の２つの選択線ＳＧＬの一部に重なる平面形状を有している。

第１配線１０４ａ〜１０４ｄは４つのタイプがあり、それぞれｐ型ソース領域９１上の第１の導電性コンタクトプラグ９６に個別に接続され、さらに屈曲してＳＴＩ９８上に引き出されている。
第１のタイプの第１配線１０４ａは、活性領域９９に沿って図中前方右側にＬ字状に屈曲している。第２のタイプの第１配線１０４ｂは、活性領域９９に沿って図中後方左側にＬ字状に屈曲している。第３のタイプの第１配線１０４ｃは、活性領域９９に沿って図中前方左側にＬ字状に屈曲している。第４のタイプの第１配線１０４ｄは、活性領域９９に沿って図中後方右側にＬ字状に屈曲している。

第１のタイプと第３のタイプの第１配線１０４ａ、１０４ｃは、同一の活性領域９９の上に沿って交互に配置されている。また、第２のタイプと第４のタイプの第１配線１０４ｂ、１０４ｄは、第１のタイプの第１配線１０４ａの隣の活性領域９９の上に沿って交互に配置されている。さらに、第１のタイプと第３のタイプの第１配線１０４ａ、１０４ｃはそれぞれ隣接する２つのワード線ＷＬ１に沿って交互に配置され、第２のタイプと第４のタイプの第１配線１０４ｂ、１０４ｄも隣接する別の２つのワード線ＷＬ１に沿って交互に配置されている。

続いて、第１配線１０４ａ、１０４ｂと第１導電性パッド１０５を覆う第２層間絶縁膜１０６を形成する。そして、第２層間絶縁膜１０６をフォトリソグラフィー法によりパターニングすることにより、図４４Ｆに示すように、第１ビアホール１０７と第２ビアホール１０８を形成する。
第１ビアホール１０７は、第１配線１０４ａ〜１０４ｄのうちＳＴＩ９８の上方の端部上に形成される。また、第２ビアホール１０８は、第１導電性パッド１０５の上であって第１配線１０４ａ〜１０４ｄの屈曲しない端部に寄せて形成されている。これにより、第２ビアホール１０８のそれぞれは、隣接する２本の選択線ＳＧＬに沿ってジグザグに配置される。

その後に、第１、第２ビアホール１０７、１０８内にそれぞれ第１、第２ビアプラグ１０９、１１０を形成する。なお、第１、第２ビアプラグ１０９，１１０は、例えば、第１実施形態に示したビアプラグの形成方法により形成される。
次に、第２層間絶縁膜１０６上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｇに示すように、複数の第２配線１１１と複数の第２導電性パッド１１２を互いに分離して形成する。

第２導電性パッド１１２は、第１ビアプラグ１０９に個別に接続され、ＳＴＩ９８の上方に配置される。これにより、第２導電性パッド１１２は、第１ビアプラグ１０９、第１配線１０４ａ〜１０４ｄ、及び第１コンタクトプラグを介してｐ型ソース領域９１に電気的に接続される。
第２配線１１１は、略Ｈ字型の平面形状を有していて、第２導電性パッド１１２の側方で隣接する２本のワード線ＷＬ１を跨ぎ、さらに、跨いだ場所に最も近い斜め方向の２つの第２ビアプラグ１１０を電気的に接続する構造となっている。

これにより、同じ活性領域９９に形成された複数のｐ型ドレイン領域９３は、第２配線１１１、第２ビアプラグ１１０、第１導電性パッド１０５及び第１コンタクトプラグ９７を介して、それぞれ左側の斜め隣りにあるｐ型ドレイン領域９３と右側の斜め隣りにあるｐ型ドレイン領域９３に交互に電気的に接続される。従って、第２配線１１１は、図４２に示すビット分岐線ＢＬｄの一部を構成する。
次に、第２導電性パッド１１２と第２配線１１１を覆う第３層間絶縁膜１１３を形成する。

その後に、フォトリソグラフィー法により第３層間絶縁膜１１３をパターニングすることにより、図４４Ｈに示すように、第２配線１１１のほぼ中央に第３ビアホール１１４を形成するとともに、第２導電性パッド１１２の上に第４ビアホール１１５を形成する。さらに、第３、第４ビアホール１１４、１１５内にそれぞれ第３、第４ビアプラグ１１６、１１７を形成する。第３、第４ビアプラグ１１６、１１７はＳＴＩ９８の上方に位置する。

続いて、第３層間絶縁膜１１３上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｉに示すように、複数の第３配線１１８ａ、１１８ｂと複数の第３導電性パッド１１９を互いに分離して形成する。
第３導電性パッド１１９は、第３ビアプラグ１１６にそれぞれ個別に接続されている。また、第３配線１１８ａ、１１８ｂは、略Ｓ字形の第１タイプと、略逆Ｓ字形の第２タイプがある。

第３配線１１８ａ、１１８ｂは、図４２に示したメモリトランジスタＭＴのｐ型ソース領域９１同士を接続するソース分岐線ＳＬｄの一部を構成する。
第３配線１１８ａ、１１８ｂは、隣り合う２つの活性領域９９において、斜め方向に隣接するｐ型ソース領域９１同士を２つずつ電気的に接続する構造となっている。即ち、第３配線１１８ａ、１１８ｂは、第４ビアプラグ１１７、第２導電性パッド１１２、第１ビアプラグ１０９、第１配線１０４ａ〜１０４ｄ及び第１コンタクトプラグ９６を介して、２つのｐ型ソース領域９１に接続される。

第３導電性パッド１１９は、第３ビアプラグ１１６を介してＨ字状の第２配線１１１に接続され、ＳＴＩ９８の上方に配置され、その周囲の４つの第３配線１１８ａ、１１８ｂに囲まれる。
次に、第３導電性パッド１１９と第３配線１１８ａ、１１８ｂを覆う第４層間絶縁膜１２０を形成する。
その後に、フォトリソグラフィー法により第４層間絶縁膜１２０をパターニングすることにより、図４４Ｊに示すように、ソース分岐線ＳＬｄである第３配線１１８ａ、１１８ｂの上に第５ビアホール１２１を形成する。これと同時に、ビット分岐線ＢＬｄに電気的に接続される第３導電性パッド１１９の上に第６ビアホール１２２を形成する。

第６ビアホール１２２は、各ＳＴＩ９８の上方に形成される。これに対して、第５ビアホール１２１は、ＳＴＩ９８の上方に一つおきに重ねられる。これにより、ワード線ＷＬ１、選択線ＳＧＬに沿った方向で、第５、第６ビアホール１２１、１２２の双方に重なるＳＴＩ９８が一つおきに存在し、第６のビアホール１２２だけに重なるＳＴＩ９８が一つおきに存在する。
これは、２つのｐ型ドレイン領域９３を接続している複数のビット分岐線ＢＬｄに接続される第６ビアホール１２２を２つのグループに分けるためである。第１グループでは、ＳＴＩ９８上で間隔をおいて第５のビアホール１２１を間に挟んでいる。第２グループでは、ＳＴＩ９８上で第５のビアホール１２１が間に存在しない。

この後に、第５、第６ビアホール１２１、１２２内にそれぞれ第５、第６ビアプラグ１２３、１２４を形成する。
これ以降は、ソース線ＳＬとビット線ＢＬの形成工程となる。
まず、第４層間絶縁膜１２０上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｋに示すように、複数の第１ビット線ＢＬ１と複数の第４、第５導電性パッド１２５、１２６を互いに分離して形成する。

第１ビット線ＢＬ１は、第５ビアホール１２２に重ならないＳＴＩ９８の上方に配置され、これにより第２グループの第６ビアプラグ１２４を介してドレイン分岐線ＢＬｄである一部の第２配線１１１に電気的に接続される。
また、第４導電性パッド１２５は、第１グループの第６ビアホール１２２の上に形成され、第６ビアプラグ１２４を介して残りの第２配線１１１に電気的に接続される。さらに、第５導電性パッド１２６は、第５ビアプラグ１２３を介してソース分岐線ＳＬｄである第３配線１１８ａ、１１８ｂに接続される。
次に、第４、第５導電性パッド１２５、１２６と第１ビット線ＢＬ１を覆う第５層間絶縁膜１２７を形成する。

その後に、フォトリソグラフィー法により第５層間絶縁膜１２７をパターニングすることにより、図４４Ｌに示すように、第４導電性パッド１２５、第５導電性パッド１２６のそれぞれの中央の上方に、第７、第８ビアホール１２８、１２９を形成する。さらに、第７、第８ビアホール１２８、１２９内にそれぞれ第７、第８ビアプラグ１３０、１３１を形成する。
これにより、第７ビアプラグ１３０は、第４導電性パッド１２５、第５ビアプラグ１２３を介して第３配線（ソース分岐線）１１８ａ、１１８ｂに接続される。また、第８ビアプラグ１３１は、第５導電性パッド１２６、第６ビアプラグ１２４、第３導電性パッド１１９及び第３ビアプラグを介して第２配線（ビット分岐線）１１１に接続される。

続いて、第５層間絶縁膜１２７上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｍに示すように、複数の第２ビット線ＢＬ２と、第６導電性パッド１３２を互いに分離して形成する。
第２ビット線ＢＬ２は、第１ビット線ＢＬ２の上方に平行に形成されるとともに、その側方の第８ビアプラグ１３１に接続される。

第６導電性パッド１３２は、第２のビット線ＢＬ２に接続されない第７ビアプラグ１３０に接続されて配置され、その下方の第４導電性パッド１２５、第５ビアプラグ１２３等を介して下方のｐ型ソース領域９１に電気的に接続される。
次に、第６電性パッド１３２と第２ビット線ＢＬ２を覆う第６層間絶縁膜１３７を形成する。その後に、フォトリソグラフィー法により第６層間絶縁膜１３７をパターニングすることにより、図４４Ｎに示すように、第６導電性パッド１３２のそれぞれの中央の上方に、第９ビアホール１３４を形成する。さらに、第９ビアホール１３４内にそれぞれ第９ビアプラグ１３５を形成する。

続いて、第６層間絶縁膜１３３上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｏに示すように、第２ビット線ＢＬ２の間の領域に配置された第８ビアプラグ１３５に接続される第７導電性パッド１３６を形成する。
第２のビット線ＢＬ２の延在方向に沿って配置される各第７導電性パッド１３６は、その一側方の第２ビット線ＢＬ２と他側方の第２ビット線ＢＬ２に向けて交互に拡張した形状となっている。

次に、第７導電性パッド１３６を覆う第７層間絶縁膜１３７を形成する。その後に、フォトリソグラフィー法により第７層間絶縁膜１３７をパターニングすることにより、図４４Ｐに示すように、各第７導電性パッド１３３のうち第２ビット線ＢＬ２に近い側部の上に第１０ビアホール１３８を形成する。さらに、第１０ビアホール１３８内に第１０ビアプラグ１３９を形成する。

続いて、第７層間絶縁膜１３７上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｑに示すように、複数のソース線ＳＬを形成する。ソース線ＳＬは、活性領域９９に平行に延在して配置され、その下の第１０ビアプラグ１３９、第７導電性パッド１３６、第５ビアプラグ、第６度津延性パッド第７ビアプラグ、第４導電性パッド１２５及び第５ビアプラグを介して第３導電性パッド（ソース分岐線）１１９に接続される。
なお、上記の各実施形態において示した回路は、等価であれば配線方向は限定されるものではない。

以上の工程により形成されたメモリセルアレイは、図４２に示すような電気回路となり、メモリトランジスタＭＴのソース領域をソース線ＳＬに接続し、選択トランジスタＳＴのドレイン領域をビット線ＢＬに接続した構成となっている。
以上説明した実施形態は典型例として挙げたに過ぎず、各構成要素を組み合わせること、或いはその変形およびバリエーションは当業者にとって明らかであり、当業者であれば本発明の原理および請求の範囲に記載した発明の範囲を逸脱することなく上述の実施形態の種々の変形を行えることは明らかである。

本発明の実施形態によれば、メモリトランジスタと選択トランジスタを有する２つのメモリセルにおいて、一方のメモリトランジスタのゲート電極と他方の選択トランジスタのゲート電極を第１ワード線に接続し、また、一方の選択トランジスタのゲート電極と他方のメモリトランジスタのゲート電極を第２ワード線に接続している。さらに、双方のメモリトランジスタのソース領域を同じソース線に接続している。
これにより、第１ワード線と第２ワード線の一方とソース線に所定電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、双方のメモリトランジスタのソース領域を互いに接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。
また、本発明の実施形態によれば、メモリトランジスタと選択トランジスタを有する第１〜第４メモリセルにおいて、第１、第３メモリセルの第１、第３メモリセルトランジスタのそれぞれのドレイン領域を共通にし、第２、第４メモリセルの第２、第４メモリトランジスタのそれぞれのドレイン領域も共通にしている。また、第１、第２メモリトランジスタのゲート電極同士を第１ワード線で接続し、第３、第４メモリトランジスタのゲート電極同士を第２ワード線で接続している。さらに、第１メモリトランジスタのソース領域と第４メモリトランジスタのソース領域に共通の第１ソース線を接続し、他の２つのメモリトランジスタのソース領域にそれぞれ第２、第３ソース線を接続している。
これにより、第１ワード線と第２ワード線の一方と第１〜第３のソース線に所定の電圧を印加することにより、双方の所定電圧を受けた１つのメモリトランジスタのみがアバランシェ書き込みによりデータが書き込まれる。しかも、４つのメモリトランジスタをソース線に接続することになるので、書き込み状態の変化によるビット線への寄生容量に及ぼす影響を抑制することができる。

図１は、本発明の実施形態に係る半導体装置を構成するメモリ回路を示している。図２は、本発明の第１実施形態に係る半導体装置を示す断面図である。図３（ａ）〜（ｃ）は、図２に示した半導体装置の動作を示す断面図である。図４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１）である。図５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その２）である。図６（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その３）である。図７（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その４）である。図８（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その５）である。図９（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その６）である。図１０（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その７）である。図１１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その８）である。図１２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その９）である。図１３（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１０）である。図１４（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１１）である。図１５（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１２）である。図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の形成工程を示す断面図（その１３）である。図１７は、本発明の第１実施形態に係る半導体装置のメモリセルアレイ領域を示す断面図である。図１８は、本発明の第１実施形態に係る半導体装置の周辺回路領域を示す断面図である。図１９Ａ、図１９Ｂは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その１）である。図１９Ｃ、図１９Ｄは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その２）である。図１９Ｅ、図１９Ｆは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その３）である。図１９Ｇ、図１９Ｈは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その４）である。図１９Ｉ、図１９Ｊは、本発明の第１実施形態に係る半導体装置の形成工程を示す平面図（その５）である。図２０は、本発明の第２実施形態に係る半導体装置を示す断面図である。図２１は、本発明の第２実施形態に係る半導体装置のメモリセルアレイの回路図である。図２２（ａ）、（ｂ）は、図２０に示した半導体装置の動作を示す断面図である。図２３（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その１）である。図２４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その２）である。図２５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の形成工程におけるゲート絶縁膜の形成工程を示す断面図（その３）である。図２６は、本発明の第３実施形態に係る半導体装置を示す断面図である。図２７は、本発明の第３実施形態に係る半導体装置の形成工程におけるｎ型不純物のイオン注入工程を示す断面図である。図２８は、本発明の第４実施形態に係る半導体装置を示す断面図である。図２９（ａ）、（ｂ）は、本発明の第４実施形態に係る半導体装置の形成工程におけるイオン注入工程を示す断面図である。図３０は、本発明の第５実施形態に係る半導体装置を示す断面図である。図３１（ａ）〜（ｃ）は、本発明の第５実施形態に係る半導体装置の形成工程のうちゲート絶縁膜の形成工程を示す断面図である。図３２は、本発明の第６実施形態に係る半導体装置を示す断面図である。図３３（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その１）である。図３４（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その２）である。図３５（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その３）である。図３６（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その４）である。図３７（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その５）である。図３８（ａ）〜（ｃ）は、本発明の第６実施形態に係る半導体装置の形成工程を示す断面図（その６）である。図３９は、本発明の第７実施形態に係る半導体装置を構成するメモリ回路を示している。図４０（ａ）、（ｂ）は、図３９に示した半導体装置の動作を示す断面図である。図４１は、本発明の第８実施形態に係る半導体装置を構成するメモリ回路を示している。図４２は、本発明の第９実施形態に係る半導体装置を構成するメモリ回路を示している。図４３は、本発明の第１０実施形態に係る半導体装置を示す断面図である。図４４Ａ、図４４Ｂ及び図４４Ｃは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その１）である。図４４Ｄ、図４４Ｅ及び図４４Ｆは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その２）である。図４４Ｇ、図４４Ｈ及び図４４Ｉは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その３）である。図４４Ｊ、図４４Ｋ及び図４４Ｌは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その４）である。図４４Ｍ、図４４Ｎ及び図４４Ｏは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その５）である。図４４Ｐ及び図４４Ｑは、本発明の第１０実施形態に係る半導体装置の形成工程を示す平面図（その６）である。

以下に、本発明の実施形態を図面に基づいて詳細に説明する。（第１の実施の形態）
図１は、本発明の第１実施形態に係る半導体装置であるフラッシュメモリの回路ブロック図である。
図１において、フラッシュメモリ１は、メモリセルアレイ２を有し、さらに周辺回路として、ビット線デコーダ３、センスアンプ６、第１、第２ワード線デコーダ４ａ、４ｂ、ソース線デコーダ５等を有している。なお、ビット線デコーダ３はカラムデコーダともいい、第１、第２のワード線デコーダ４ａ、４ｂはロウデコーダともいう。

続いて、シリコン基板１１のメモリセルアレイ領域にヒ素（Ａｓ）、燐（Ｐ）等のｎ型不純物をイオン注入してＮウェル１２を形成する。また、シリコン基板１１の周辺回路領域のうち５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅ（図４Ｃ）にもｎ型不純物をイオン注入してＮウェル４２ａ、４２ｂを形成する。なお、周辺回路領域には、ロジック領域が含まれる。

さらに、シリコン基板１１の周辺回路領域のうち５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ（図４Ｃ）には、ホウ素（Ｂ）等のｐ型不純物をイオ
ン注入してＰウェル４１ａ、４１ｂを形成する。
それらのｎ型不純物とｐ型不純物のイオン注入領域は、イオン注入をしない領域をフォトレジストによって覆うことにより選択される。従って、イオン注入の工程では、フォトレジストのパターン形成、イオン注入、フォトレジスト除去が複数回繰り返されることになる。

これにより、シリコン基板１１表面のうち、メモリセルアレイ領域の選択用トランジスタ形成領域３４ｂと、周辺回路領域内の５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ３５ｃ領域が露出する。
その後に、ＯＮＯ膜１３に覆われない領域のシリコン基板１１表面に、熱酸化法によって第１のゲート絶縁膜３８としてシリコン酸化膜を例えば９ｎｍの厚さに成長する。
以上により、図９（ａ）〜（ｃ）に示す構造が形成される。

なお、選択トランジスタ形成領域３４ｂにおける第１のゲート電極３８は、図２に示すゲート絶縁膜１７となる。
これにより、選択トランジスタ形成領域３４ｂには厚さ１２ｎｍの第１のゲート絶縁膜３８が形成され、また、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ及び５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃにも厚さ１２ｎｍの第１のゲート絶縁膜３８が形成される。

以上の工程によって図１９Ｂに示すように、メモリセルアレイ領域では、ＯＮＯ膜１３がＳＴＩ３６上で分離され、さらに、選択用トランジスタ形成領域３４ｂを露出し、メモリトランジスタ形成領域３４ａを覆うパターン形状となっている。
次に、図１１（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。

この後に、ワード線ＷＬ１、ＷＬ２をマスクに使用して、メモリセルアレイ領域にｐ型不純物をイオン注入する。この場合のイオン注入条件として、フッ化ホウ素イオンを使用し、イオン注入エネルギーを３０keV とし、ドーズ量を３×１０¹⁴／ｃｍ^２とする。
これにより、ワード線ＷＬ１、ＷＬ２の両側には、図２に示した、ｐ型エクステンション領域１５ａ、１９ａとｐ型ソース／ドレイン領域１６が形成される。なお、ｐ型ソース
／ドレイン領域１６は、メモリセル領域のそれぞれにおいてメモリ用ゲート電極１４と選択用ゲート電極１８に挟まれた領域に形成される。その後に、フォトレジスト５０を除去する。

これにより、メモリセルアレイ領域のうちワード線ＷＬ１、ＷＬ２に交差する方向に延びた活性領域３４では、隣接する選択トランジスタＳＴ同士で共用するｐ型ドレイン領域１９のｐ型高濃度不純物拡散領域１９ｂが形成され、さらに、隣接するメモリトランジスタＭＴ同士で共用するｐ型ソース領域１５のｐ型高濃度不純物拡散領域１５ｂが形成される。
また、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域となるｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。

次に、図１６（ａ）、（ｂ）に示すように、第１層間絶縁膜５７とシリコン窒化膜５６をフォトリソグラフィー法によりパターニングしてエッチングすることにより、メモリセルアレイ領域の複数のｐ型高濃度不純物拡散領域１５ｂ、１９ｂの上にコンタクトホール２２ａ、２２ｂを形成する。なお、第１層間絶縁膜５７とシリコン窒化膜５６は、図２に示す層間絶縁膜２２に相当する。

そして、第３導電膜をフォトリソグラフィー法によりパターニングすることにより、図１９Ｊに示すように、ワード線ＷＬ１、ＷＬ２に直交する方向に延びるソース線ＳＬとビット線ＢＬを交互に複数形成する。
各ソース線ＳＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第３ビア６５ａを介して複数のソース分岐線６３ａに電気的に接続される。また、各ビット線ＢＬは、ワード線ＷＬ１、ＷＬ２に直交する方向に形成された複数の第４ビア６５ｂを介して複数のビット分岐線６３ｂに接続される。
これにより、メモリセルアレイ領域に形成された複数のメモリセルＭＣは、図１に示す電気的接続関係となる。

まず、メモリセルアレイ領域で導電性コンタクトプラグ２３、２４を形成する工程にお
いて、周辺回路領域には、ＮＭＯＳＦＥＴｔ_１、ｔ_３、ｔ_４、ＰＭＯＳＥＦＴｔ_２、ｔ_５に接続される導電性コンタクトプラグ５８ｃ〜５８ｈを形成する。
また、メモリセルアレイ領域で導電性パッド５９を形成すると同時に、周辺回路領域の第１層間絶縁膜５７上には、導電性コンタクトプラグ５８ｃ〜５８ｈに接続する第１の金属配線５９ａが形成される。

第１の金属配線５９ａを覆う第２層間絶縁膜６１内には、メモリセルアレイ領域に第１ビア６２ａ、６２ｂを形成すると同時に、第１の金属配線５９ａの一部に接続される第５ビア６２ｃ、６２ｄ、６２ｅを形成する。
その後に、メモリセルアレイ領域でソース分岐線６３ａ及びビット分岐線６３ｂを形成すると同時に、周辺回路領域では、第５ビア６２ｃ、６２ｄ、６２ｅに接続される第２の金属配線６３ｃを第２層間絶縁膜６１上に形成する。

メモリトランジスタＭＴは、第１実施形態と同様に、メモリ用ゲート電極１４、ｐ型ソース領域１５、ｐ型ソース／ドレイン領域１６、ＯＮＯ膜１３等を有している。また、選択トランジスタＳＴは、第１実施形態と同様に、選択用ゲート電極１８、ｐ型ソース／ドレイン領域１６、ｐ型ドレイン領域１９等を有している。
選択トランジスタＳＴにおいて、選択用ゲート電極１８とＮウェル１２の間に形成されるゲート絶縁膜１７ａは、第１実施形態のゲート絶縁膜１７に比べて膜厚が例えば７ｎｍと薄く、これにより、ゲート絶縁膜１７ａの耐圧がＯＮＯ膜１３のメモリ消去電圧以下となっている。

消去の第２ステップでは、隣接するワード線ＷＬ１、ＷＬ２にそれぞれ印加する電圧を第１ステップとは反対にする。これにより、第２のメモリセルＭＣ２のメモリ用ゲート電極１４に＋３Ｖが、選択用ゲート電極１８に−５が印加される。
これにより、第２のメモリセルＭＣ２では、メモリトランジスタＭＴのＯＮＯ膜１３内の電子がトンネル現象によりＮウェル１２に移動してデータが消去される。この場合、第１のメモリセルＭＣ１の選択トランジスタにはチャネルが形成されるが、ビット線ＢＬが０Ｖなので、そのチャネルは０Ｖとなる。

なお、図２０に示すメモリセルは、図１に示したメモリセルアレイのメモリセルＭＣとして適用される。
次に、選択トランジスタＳＴのゲート絶縁膜１７ａを周辺回路領域の５Ｖ用ＮＭＯＳＦＥＴｔ_１のゲート絶縁膜３８よりも薄く形成する工程を説明する。

ところで、ｐ型ソース／ドレイン領域１６の周囲にｎ型不純物拡散領域が形成されないのは次の理由による。即ち、第２実施形態に示したと同様の方法によりメモリを消去する時に、消去時に発生するｐ型ソース／ドレイン領域１６とＮウェル１２の間の電位差によってｐ型ソース／ドレイン領域１６でアバランシェブレークダウン或いはバンド間トンネリングが発生することを防止するためである。
なお、本実施形態のメモリセルは、図１に示した回路のメモリセルとして適用される。

例えば、第２実施形態において説明したような２ステップのデータ消去時に、消去の対象にならないメモリセルＭＣにおいて、Ｎウェル１２に５Ｖ、ｐ型ドレイン領域１９に０Ｖを印加してｐ型ソース／ドレイン領域１６ａに約５Ｖの電位差が生じても、ｐ型ソース／ドレイン領域１６ａにおいてアバランシェブレークダウン或いはバンド間トンネリングが発生しにくくなり、メモリセルＭＣへの誤書き込みが防止される。

まず、メモリセルＭＣに対する書き込み動作は、ワード線ＷＬ１を通してメモリトランジスタＭＴのメモリ用ゲート電極１４に１．８Ｖの電圧を印加するとともに、ソース線ＳＬに−５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＮウェル１２の各電圧を０Ｖとする。

（第６の実施の形態）
図３２は、本発明の第６実施形態に係る半導体装置であるフラッシュメモリのメモリセルを示す断面図である。図３２において、図２と同じ符号は同じ要素を示している。
図３２に示すメモリセルＭＣは、ｎ型のメモリトランジスタＭＴとｎ型の選択トランジスタＳＴを有し、選択トランジスタＳＴはビット線ＢＬに接続され、メモリトランジスタＭＴはソース線ＳＬに接続されている。

メモリトランジスタＭＴと選択トランジスタＳＴは層間絶縁膜２２に覆われている。また、層間絶縁膜２２のうちｎ型ソース領域７５とｎ型ドレイン領域７９の上には第１、第２のコンタクトホール２２ａ、２２ｂが形成され、それぞれ第１導電性プラグ２３、第２導電性プラグ２４が埋め込まれている。ｎ型ソース領域７５上の第１導電性プラグ２３はソース線ＳＬに接続され、また、ｎ型ドレイン領域７９上の第２導電性プラグ２４はビット線ＢＬに接続されている。
従って、メモリトランジスタＭＴの書き込み状態がビット線ＢＬの寄生容量の変動に影響を与えることを防止している。

まず、メモリセルＭＣに対する書き込み時には、ワード線ＷＬ１を通してメモリ用ゲート電極７４に５Ｖの電圧を印加するとともに、ソース線ＳＬに５Ｖの電圧を印加する。この場合、ビット線ＢＬ及びＰウェル７２の各電圧を０Ｖとする。
これにより、ｎ型ソース領域７５とＰウェル７２のｐｎ接合部でアバランシェブレークダウンにより発生した電子が、ＯＮＯ膜１３のシリコン窒化膜１３ｂに注入される。この結果、メモリトランジスタＭＴの閾値が正の値になる。
この時、選択用ゲート電極７８、ビット線ＢＬの電圧はそれぞれ０Ｖであり、選択トランジスタＳＴのチャネル領域には電流は流れない。また、選択されないメモリセルに接続されるソース線ＳＬの電圧は０Ｖであり、アバランシェブレークダウンによる電子は発生しない。

メモリセルＭＣに対する読み出しは、ワード線ＷＬ２を通して選択用ゲート電極７８に１．８Ｖの電圧を印加するとともに、ビット線ＢＬにも１．８Ｖの電圧を印加する。この場合、メモリ用ゲート電極７４、ソース線ＳＬ及びＰウェル７２の各電圧を０Ｖとする。
これにより選択されたメモリセルＭＣにおいて、選択用ゲート電極７８の下方にチャネルが形成され、また、ｎ型ドレイン領域７９とｎ型ソース領域７５の間に電位差が生じる。

次に、図３５（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、第１実施形態と同様な方法により、メモリセルアレイ領域において、行方向に延びる複数本のワード線ＷＬ１、ＷＬ２を形成する。ワード線ＷＬ１、ＷＬ２の一部は、図
３２に示した選択用ゲート電極７８とメモリ用ゲート電極７４となる。ワード線ＷＬ１、ＷＬ２は、メモリトランジスタ形成領域では、図１９ｃの平面図に示すように、ワード線がＯＮＯ膜１３に重なった状態となる。
また、第１実施形態と同様な方法により、周辺回路領域のうち、５Ｖ用ＮＭＯＳＦＥＴ領域３５ａ、５Ｖ用ＰＭＯＳＦＥＴ領域３５ｂ、５Ｖ用低閾値ＮＭＯＳＦＥＴ領域３５ｃ、１．８Ｖ用ＮＭＯＳＦＥＴ領域３５ｄ及び１．８Ｖ用ＰＭＯＳＦＥＴ領域３５ｅのそれぞれに、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇ、その他の配線を形成する。

次に、図３７（ａ）〜（ｃ）に示す構造を形成するまでの工程を説明する。
まず、メモリセルアレイ領域のワード線ＷＬ１、ＷＬ２及びサイドウォール２０をマスクに使用して、Ｐウェル７２にｎ型不純物としてヒ素をイオン注入する。これにより、活性領域３４では、隣接する２つの選択トランジスタＳＴで共用する第ｎ型ドレイン領域７９のｎ型高濃度不純物拡散領域７９ｂが形成され、これと同時に、隣接する２つのメモリトランジスタＭＴで共用するｎ型ソース領域７５のｎ型高濃度不純物拡散領域７５ｂが形成される。

また、周辺回路領域のＰウェル４１ａ、４１ｂでは、ゲート電極５１ｇ、５３ｇ、５４ｇ及びサイドウォール２０をマスクにしてｎ型不純物としてヒ素をイオン注入し、これによりソース／ドレイン領域となるｎ型高濃度不純物拡散領域５１ｃ、５１ｄ、５３ｃ、５３ｄ、５４ｃ、５４ｄを形成する。
その後、周辺回路領域のＮウェル４２ａ、４２ｂでは、ゲート電極５２ｇ、５５ｇの両側にソース／ドレイン領域のｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄが形成される。
以上のようなｎ型不純物とｐ型不純物のイオン注入する際には、イオン注入をしない領域をフォトレジストによって覆う。
なお、以上のようにイオン注入された不純物はアニールにより活性化される。

次に、図３８（ａ）〜（ｃ）に示すように、第１実施形態と同じ工程により、ワード線ＷＬ１、ＷＬ２、ゲート電極５１ｇ、５２ｇ、５３ｇ、５４ｇ、５５ｇの上面にシリサイド層２１ａ、２１ｂ、２１ｅ〜２１ｉを形成し、これと同時に、ｎ型高濃度不純物拡散領域７５ｂ、７９ｂ、５１ｃ、５１ｄ、５３ｃ、５３ｄ、５４ｃ、５４ｄとｐ型高濃度不純物拡散領域５２ｃ、５２ｄ、５５ｃ、５５ｄの上面においてもシリサイド層２１ｃ、２１ｄ、２１ｊ、２１ｋ、２１ｍ、２１ｎ、２１ｐを形成する。

図４１に示すメモリセルＭＣとして、図２に示したｐチャネル型であるメモリトランジスタと選択トランジスタを有するメモリセルを使用する場合について説明する。
まず、１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線、Ｎウェル１２に表４に示す値の電圧を印加する。なお、表４に括弧で示す値は、非選択線の電圧を示している。

消去が指定されたメモリセルＭＣｄにおいて、図２に示すＮウェル１２を０Ｖに設定した状態で、ワード線ＷＬ１に接続されたメモリ用ゲート電極１４に−１０Ｖを印加し、また、ソース線ＳＬ（２３）、ビット線ＢＬ（２４）をともに０Ｖに設定する。
従って、選択されたメモリトランジスタＭＴのチャネル領域とワード線ＷＬ１の電位差は−１０Ｖになる。これにより、電子がＯＮＯ膜１３からチャネル側にトンネルし、メモリセルＭＣｄのデータが消去される。

この場合、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣのメモリ用ゲート電極１４にも−１０Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を−５Ｖにしているので、メモリ用ゲート電極１４下方のチャネルはｐ型ソース領域１５を通して−５Ｖであり、メモリ用ゲート電極１４とチャネルの間の電位差は５Ｖと小さくなる。これにより、非選択のメモリセルＭＣにおけるデータの消去は回避される。

次に、図４１に示すメモリセルＭＣとして、図３２に示したｎチャネル型であるメモリセルと選択トランジスタを有するメモリセルを使用する場合のビット消去について説明する。
１つのメモリセルＭＣｄを消去する場合には、ビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ１、ＷＬ２、Ｎウェル１２のそれぞれに表５に示す値の電圧を印加する。なお、表５に括弧で示す値は、非選択線の電圧を示している。

この場合、同じワード線ＷＬ１に接続された非選択のメモリセルＭＣのメモリ用ゲート電極７４にも−５Ｖが印加されるが、そのメモリトランジスタＭＴに接続されるソース線ＳＬの電圧を０Ｖにすると、ホットホールは発生しない。これにより、非選択のメモリセルＭＣにおけるデータの消去は回避される。
以上のことから、図４１に示すように、メモリセルＭＣの選択トランジスタＳＴのドレイン領域を直接にビット線ＢＬに接続する場合であっても、メモリセルＭＣのデータを個別に消去することが可能なる。

（第９の実施の形態）
図４２は、本発明の第９実施形態に係る半導体装置を構成するメモリセルアレイの回路図である。図４２において、図１と同じ符号は同じ要素を示している。
図４２において、メモリセルＭＣは、縦横に複数配置され、例えば行方向にｎ個、列方向にｍ個で配置されている。
それぞれのメモリセルＭＣは、メモリトランジスタＭＴと選択トランジスタＳＴを有し、第１〜第６実施形態のいずれかに示した構造を有している。なお、以下の説明では、図２に示した構造を含むメモリセルＭＣを例に挙げて説明する。

また、コントロールゲート電極８８、導電性ポリシリコン膜８９の上層部にはそれぞれシリサイド層９４ａ、９４ｂが形成されている。さらに、ｐ型ソース領域９１、ｐ型ドレイン領域９３のそれぞれの上にもシリサイド層９４ｃ、９４ｄが形成されている。
２つのＯＮＯ膜８６、８７は、同層に形成され、それぞれ厚さ４ｎｍの下側シリコン酸化膜８６ａ、８７ａ、厚さ５ｎｍのシリコン窒化膜８６ｂ、８７ｂ及び厚さ４ｎｍの上側シリコン酸化膜８６ｃ、８７ｃを順に形成して構成されている。
なお、ゲート絶縁膜８３ａ、８３ｂの膜厚は例えば１０ｎｍである。

次に、図４３に示した構造のメモリセルを図４２に示す回路に適用する場合の半導体装置の形成工程について、図４４Ａ〜図４４Ｑを参照して以下に説明する。なお、図４４Ａ〜図４４Ｑに示す回路は、図４２において一点鎖線で囲んだ範囲を示している。
まず、図４４Ａに示すように、シリコン基板８１の素子分離領域にＳＴＩ９８を形成する。素子分離領域は、複数のストライプ状の活性領域９９を挟む領域に配置される。
ＳＴＩ９８は、例えば第１実施形態のＳＴＩ３６と同じ方法により形成される。さらに、第１実施形態と同様な方法により、シリコン基板８１の活性領域９９にｎ型不純物を導入してＮウェル８２を形成する。

第２導電性パッド１１２は、第１ビアプラグ１０９に個別に接続され、ＳＴＩ９８の上方に配置される。これにより、第２導電性パッド１１２は、第１ビアプラグ１０９、第１配線１０４ａ〜１０４ｄ、及び第１導電性コンタクトプラグ９６を介してｐ型ソース領域９１に電気的に接続される。
第２配線１１１は、略Ｈ字型の平面形状を有していて、第２導電性パッド１１２の側方で隣接する２本のワード線ＷＬ１を跨ぎ、さらに、跨いだ場所に最も近い斜め方向の２つの第２ビアプラグ１１０を電気的に接続する構造となっている。

第１ビット線ＢＬ１は、第５ビアホール１２１に重ならないＳＴＩ９８の上方に配置され、これにより第２グループの第６ビアプラグ１２４を介してビット分岐線ＢＬｄである一部の第２配線１１１に電気的に接続される。
また、第４導電性パッド１２６は、第１グループの第６ビアホール１２２の上に形成され、第６ビアプラグ１２４を介して残りの第２配線１１１に電気的に接続される。さらに
、第５導電性パッド１２５は、第５ビアプラグ１２３を介してソース分岐線ＳＬｄである第３配線１１８ａ、１１８ｂに接続される。
次に、第４、第５導電性パッド１２６、１２５と第１ビット線ＢＬ１を覆う第５層間絶縁膜１２７を形成する。

その後に、フォトリソグラフィー法により第５層間絶縁膜１２７をパターニングすることにより、図４４Ｌに示すように、第５導電性パッド１２５、第４導電性パッド１２６のそれぞれの中央の上方に、第７、第８ビアホール１２８、１２９を形成する。さらに、第７、第８ビアホール１２８、１２９内にそれぞれ第７、第８ビアプラグ１３０、１３１を形成する。
これにより、第７ビアプラグ１３０は、第４導電性パッド１２５、第５ビアプラグ１２３を介して第３配線（ソース分岐線）１１８ａ、１１８ｂに接続される。また、第８ビアプラグ１３１は、第５導電性パッド１２６、第６ビアプラグ１２４、第３導電性パッド１１９及び第３ビアプラグ１１６を介して第２配線（ビット分岐線）１１１に接続される。

続いて、第５層間絶縁膜１２７上に金属膜を形成し、これをフォトリソグラフィー法によりパターニングすることにより、図４４Ｍに示すように、複数の第２ビット線ＢＬ２と、第６導電性パッド１３２を互いに分離して形成する。
第２ビット線ＢＬ２は、第１ビット線ＢＬ１の上方に平行に形成されるとともに、その側方の第８ビアプラグ１３１に接続される。

Claims

第１メモリトランジスタと第１選択トランジスタを有する第１のメモリセルと、
第２メモリトランジスタと第２選択トランジスタを有する第２のメモリセルと、
前記第１メモリトランジスタのゲート電極と前記第２選択トランジスタのゲート電極に電気的に接続された第１ワード線と、
前記第２メモリトランジスタのゲート電極と前記第１選択トランジスタのゲート電極に電気的に接続された第２ワード線と、
前記第１メモリトランジスタのソース領域と前記第２メモリトランジスタのソース領域に電気的に接続された第１ソース線と、
を有することを特徴とする半導体装置。
前記第１選択トランジスタのドレイン領域に接続された第１ビット線と、
前記第２選択トランジスタのドレイン領域に接続された第２ビット線と
をさらに有することを特徴とする請求項１に記載の半導体装置。
前記第１のメモリセルは、前記第１メモリトランジスタと前記第１選択トランジスタの間に共通の第１のソース／ドレイン領域を有し、
前記第２のメモリセルは、前記第２メモリトランジスタと前記第２選択トランジスタの間に共通する第２のソース／ドレイン領域を有する
ことを特徴とする請求項１又は請求項２に記載の半導体装置。
前記第１、前記第２のソース／ドレイン領域は、前記第１、前記第２メモリトランジスタの前記ソース領域よりも不純物濃度が低いことを特徴とする請求項３に記載の半導体装置。
前記第１、前記第２メモリセルは、前記第１、前記第２のメモリトランジスタにアバランシェ書き込みを行う不揮発性メモリセルであることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
前記第１、前記第２メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には電荷蓄積絶縁膜が形成されていることを特徴とする請求項１乃至請求項５のいずれか１つに記載の半導体装置。
前記第１、前記第２選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、メモリ消去時に前記第１のワード線、前記第２のワード線と前記第１ソース線の間に印加される電圧よりも低い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１つに記載の半導体装置。
前記第１、前記第２選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、前記第１、前記第２選択トランジスタの前記ゲート電極に印加される読み出し用の電圧より高い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１乃至請求項６のいずれか１つに記載の半導体装置。
前記第１メモリセルは、前記第１選択トランジスタと前記第１メモリトランジスタの向きを交互に変えて直列に複数接続され、
前記第２メモリセルは、前記第１メモリセルの側方において、前記第２選択トランジスタと前記第２メモリトランジスタの向きを交互に変えて直列に複数接続されている
ことを特徴とする請求項１乃至請求項８のいずれか１つに記載の半導体装置。
第１メモリトランジスタと第１選択トランジスタからなる第１のメモリセルと、
第２メモリトランジスタと第２選択トランジスタからなる第２のメモリセルと、
第３メモリトランジスタと、前記第１選択トランジスタと共有する第１共有ドレイン領域を有する第３選択トランジスタからなる第３のメモリセルと、
第４メモリトランジスタと、前記第２選択トランジスタと共有する第２共有ドレイン領域を有する第４選択トランジスタからなる第４のメモリセルと、
前記第１メモリトランジスタのゲート電極と前記第２メモリトランジスタのゲート電極に電気的に接続された第１ワード線と、
前記第３メモリトランジスタのゲート電極と前記第４メモリトランジスタのゲート電極に電気的に接続された第２ワード線と、
前記第１メモリトランジスタのソース領域と、前記第４メモリトランジスタのソース領域に電気的に接続された第１ソース線と、
前記第２メモリトランジスタのソース領域に電気的に接続された第２ソース線と、
前記第３メモリトランジスタのソース領域に電気的に接続された第３ソース線と、
前記第１共有ドレイン領域に電気的に接続された第１ビット線と、
前記第２共有ドレイン領域に電気的に接続された第２ビット線と、
を有することを特徴とする半導体装置。
前記第１選択トランジスタのゲート電極と、前記第２選択トランジスタのゲート電極に電気的に接続された第１選択線と、
前記第３選択トランジスタのゲート電極と、前記第４選択トランジスタのゲート電極に電気的に接続された第２選択線と、
をさらに有することを特徴とする請求項１０に記載の半導体装置。
前記第１、前記第２、前記第３及び前記第４メモリセルのそれぞれは、前記第１、前記第２、第３及び第４メモリトランジスタのそれぞれにアバランシェ書き込みを行う不揮発性メモリセルであることを特徴とする請求項１０又は請求項１１に記載の半導体装置。
前記第１、前記第２、前記第３及び前記第４メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には電荷蓄積絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１２のいずれか１つに記載の半導体装置。
前記第１、前記第２、前記第３及び前記第４メモリトランジスタのそれぞれの前記ゲート電極と半導体基板の間には、上と下から絶縁膜に挟まれたフローティングゲート電極が形成されていることを特徴とする請求項１０乃至請求項１３に記載の半導体装置。
前記第１のメモリセルは、前記第１メモリトランジスタと前記第１選択トランジスタの間に共通のソース／ドレイン領域を有し、
前記第２のメモリセルは、前記第２メモリトランジスタと前記第２選択トランジスタの間に共通のソース／ドレイン領域を有し、
前記第３のメモリセルは、前記第３メモリトランジスタと前記第３選択トランジスタの間に共通のソース／ドレイン領域を有し、
前記第４のメモリセルは、前記第４メモリトランジスタと前記第４選択トランジスタの間に共通するソース／ドレイン領域を有する
ことを特徴とする請求項１０乃至請求項１４のいずれか１つに記載の半導体装置。
前記ソース／ドレイン領域のそれぞれは、前記第１、前記第２、第３及び第４メモリトランジスタの前記ソース領域よりも不純物濃度が低いことを特徴とする請求項１５に記載の半導体装置。
前記第１、前記第２、前記第３及び前記第４選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、メモリ消去時に前記第１のワード線、前記第２のワード線と前記第１、第２、第３ソース線のいずれかの間に印加される電圧よりも低い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１６のいずれか１つに記載の半導体装置。
前記第１、前記第２、前記第３及び前記第４選択トランジスタのそれぞれの前記ゲート電極と半導体基板の間には、前記第１、前記第２、前記第３及び前記第４選択トランジスタの前記ゲート電極に印加される読み出し用の電圧よりも高い耐圧のゲート絶縁膜が形成されていることを特徴とする請求項１０乃至請求項１６のいずれか１つに記載の半導体装置。
前記第１ソース線に接続される２つの前記ソース領域は、前記第１、前記第２ワード線に対して斜め方向に配置されていることを特徴とする請求項１乃至請求項１８のいずれか１つに記載の半導体装置。
前記ソース領域のそれぞれの下には、前記第ソース領域とは導電型の異なる不純物拡散領域が形成されていることを特徴とする請求項１乃至請求項１９のいずれか１つに記載の半導体装置。