JP3949749B2 - フラッシュメモリ装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はフラッシュメモリ装置及びその製造方法に係り、特に安定した動作を保つ上に高集積に好適なセルを有するフラッシュメモリ装置及びその製造方法に関するものである。
【0002】
【従来の技術】
半導体メモリ装置には多くの種類がある。そのうちRAM(Random Access Memory) 類は電源が切れると記憶された情報が消滅し、ROM(Read Only Memory)類は外部からの電源が切れても記憶された情報がそのまま保たれる。それで、該ROM類のメモリ装置を不揮発性記憶装置とも言う。該不揮発性記憶装置のうち電気的に情報を消去させたり書込(プログラム)し得るフラッシュメモリ装置は、コンピュータ及びメモリカードなどに広く用いられている。
【0003】
前記フラッシュメモリ装置には多種のセル構造が用いられるが、そのうち、単純スタックゲート型セル(参考文献:IEDM p616-619 、1985及びVLSI Technology IV-4、p31-32、1988) では、一般にソース/ドレイン及びフローティングゲートとコントロールゲートとからなるゲート電極で構成された1つのトランジスタにより、1つのメモリセルが構成される。前記フローティングゲートはデータを貯蔵し、コントロールゲートはフローティングゲートを調節する。このような単純スタック型セルの動作としては、フローティングゲートからソース/ドレイン及びバルクに電子を抜き出してセルのスレッショルド電圧を低下させる消去動作と、ソース電位より高いゲート電位とドレイン電位とを用いてチャネル領域で発生するホット電子をフローティングゲートに注入させ、セルのスレッショルド電圧を増加させるプログラム動作と、セルの消去状態及びプログラム状態を読み取る読取動作とが行われる。
【0004】
このような単純スタック型セルは、その構造及び動作において次のような問題を抱えている。
第一に、ホット電子の注入によりプログラム動作を行うため、消去/プログラム動作を繰り返した時にセルの特性が急激に劣化し、プログラム動作又は読取動作時に選択されないセルとの間に混同が生じるようになる。そして、過度に消去されたセル(セルのスレッショルド電圧が0V以下のセル)の発生に対する解決策を講じ難いという動作上の問題がある。
【0005】
第二に、1つのトランジスタで1つのセルが構成されるにも係わらず、セルのドレインビットラインに連結されるビットラインコンタクトを2つのセル当たり1個必要とするため、集積化がしにくい。さらに、セルのソースを活性領域で共通に連結するので、フィールド酸化膜の形成のための酸化時にバーズビークによるコナーラウンディング現象が発生して消去/プログラム動作の後にセルのスレッショルド電圧のバラツキが大きくなるなど、特性が不均一となって高集積化しにくいという構造上の問題がある。
【0006】
前述した単純スタックゲート型セルの問題点を解決するために、第一に、DINOR(DIvided bit-line NOR)セルが提案された( 参考文献:1)IDEM、P599-602、1992. 2)VLSI CIRCUITS 、P97-98、1993. 3)IEEE JOURNAL OF SOLID-STATE CIRCUITS、VOL29 、NO.4 、1994、 P454-457)。ここで、前記DINORセル及びその動作条件を図1及び図2を参照して説明する。
【0007】
図1及び図2は、従来の技術によりDINORセルを有するフラッシュメモリ装置の概略図及び断面図である。
具体的には、前記DINORセルは、望むセルトランジスタを選択するためのワードラインW/L1乃至W/Liと、選択トランジスタ3aを有する選択トランジスタライン3と、前記選択トランジスタライン3の選択トランジスタ3aのドレインに連結されるメインビットライン1と、前記選択トランジスタ3aのソースに連結されポリシリコン膜よりなるサブビットライン5とにより構成される。
【0008】
全体的にみれば、それぞれのメモリセルのドレインがサブビットライン5を通じて並列に連結されてセルトランジスタが直列に配置されてなる単位の1つのストリングが、隣接するストリングとソースライン7を通じて連結されている。図1で参照符号“A”は単位ブロックを示し、前記DINORセルの単位ブロックは、1つの選択トランジスタ3aと、8個のメモリセルと、前記選択トランジスタ3aを通じてメインビットライン1に連結される一本のサブビットライン5とにより構成される。
【0009】
次に、前記DINORセルの動作方法を説明すれば、消去動作は、メモリセルのコントロールゲートに約10Vの電圧を印加し、ソースとpウェル(バルク)に約−8Vの電圧を印加して電子をバルクからフローティングゲートにF−Nトンネリングさせて、スレッショルド電圧を6〜7Vに増加させることによって行われる。プログラム動作は、コントロールゲートに約−8Vの負電圧を印加しビットラインに5Vの電圧を印加してフローティングゲートから電子をセルのドレインにF−Nトンネリングさせて、セルのスレッショルド電圧を減少させることによって行われる。
【0010】
このような構造と動作を有するDINORセルは次のような問題がある。
第一に、DINORセルを有するフラッシュメモリ装置は、製造工程が複雑で且つマスクステップが増える。言い換えれば、前記単純ゲート型セルの製造工程に、セルフアラインソース、セルフアラインビットラインコンタクト及びタングステンプラグ技術をさらに用いて製作するので、マスクを用いる工程数が増える。さらに、前記セルフアラインビットラインコンタクトの形成とポリシリコン膜よりなるサーブビットラインの形成時に、ストリンガーが発生して収率が劣化する。さらに、セルフアラインソース技術の使用において厚い酸化膜をエッチングする際に、シリコン基板の表面が損傷してセルの動作時に漏れ電流が発生し、セルの特性が劣化する。
【0011】
第二に、セルのソースが隣接したワードライン方向に共通に連結されているので、ソースラインの抵抗が増加するだけでなくソースをデコーディングするための別途の回路を必要とする。即ち、ローデコーダが複雑となり面積が増える。
一方、前述した単純スタックゲート型セルの問題点を解決するために、第二に、ANDセルが提案された(参考文献:IEDM、P991-993、1992及びIEDM P921-923 、1994) 。前記ANDセル及びその動作条件を図3及び図4を参照して説明する。
【0012】
図3は従来の技術によりANDセルを有するフラッシュメモリ装置の概略図であり、図4A及び図4Bは前記図3のANDセルのワードライン及びビットライン方向による断面図である。
具体的には、前記ANDセルの単位ブロックBは、互いに並列に連結された多数のメモリセルと、前記メモリセルのドレインを連結するローカルデータライン11と、該メモリセルのソースを連結するローカルソースライン13と、前記ローカルソースライン13とローカルデータライン11とを選択するための2本の選択トランジスタラインST1,ST2と、前記選択トランジスタラインST1に連結されるグローバルデータライン15と、前記選択トランジスタラインST2に連結される共通ソースライン16とを有する。
【0013】
特に、ANDセルでは、前記ローカルソースライン13とローカルデータライン11は埋没されたN+ 拡散層より形成される。即ち、コンタクトのない構造であって、前述したDINOR構造におけるビットラインの形成のための面積と工程が省かれるので、工程が単純になる。そして、フローティングゲート17は2層のポリシリコン層よりなり、セルのチャネル間の分離は図4Bのようにイオン注入により自己整列された接合層25による。図4A及び図4Bにおいて、参照番号19及び21はそれぞれワードライン及び絶縁層を示す。
【0014】
次に、前記ANDセルの動作を説明すれば、消去動作は、バルクとソース/ドレインに0Vを印加し、コントロールゲートに13Vの電圧を印加して、電子をバルクからフローティングゲートにF−Nトンネリングさせて、セルの臨界電圧を6〜7Vに増加させることによって行われる。プログラム動作は、コントロールゲートに約−9Vの電圧を印加し、セルのドレインに3Vの電圧を印加して、電子をフローティングゲートからドレインにF−Nトンネリングさせて、セルのスレッショルド電圧を1〜2Vに減少させることによって行われる。
【0015】
このような構造及び動作条件のANDセルは次のような問題点がある。
前記ビットライン(グローバルデータライン)方向に複数のセルが並列に連結されているので、高集積化には役立つが、図4A及び図4Bに示したように、ワードライン方向において、一本のビットラインを必要とする面積内に、ソース及びドレインとして用いられる2つの埋没N+ 拡散層23a,23bと、チャネル及びソース/ドレインに隣接したフィールド絶縁層27とが必要とされる。即ち、それぞれのビットライン15に連結されているローカルデータライン11及びローカルソースライン13と、隣接したローカルデータライン11及びローカルソースライン13とを分離するためのフィールド絶縁層27が、一本のビットライン15の面積内で形成される必要があるので、高集積化に大きな障害となる。さらに、高集積化に伴って埋没N+ 拡散層23a、23bの抵抗成分が増加することにより、セルの特性が劣化する。
【0016】
一方、前述した単純スタックゲート型セルの問題点を解決するために、第三に、HiCR(High capacitance-Coupling Ratio) セルが提案された(参考文献:IEDM、P19-22、1993) 。前記HiCRセル及びその動作条件を図5及び図6を参照して説明する。
図5は従来の技術により前記HiCRセルを有するフラッシュメモリ装置の概略図である。
【0017】
図5において、HiCRセルは、複数のワードラインW1〜w32と、メインビットライン31に連結される第1選択トランジスタを制御する第1選択トランジスタライン33と、第1選択トランジスタのソースと並列に連結されたメモリセルのドレインとを連結するサブビットライン41と、メモリセルのソースを共通に連結するサーブソースライン35とを有し、前記サブソースライン35は第2選択トランジスタライン37に制御される第2選択トランジスタのドレインに連結され、前記第2選択トランジスタのソースはメインソースライン39に連結される。ここで、メインソースライン39とメインビットライン31とは、金属ラインより形成される。
【0018】
図6は従来の技術により前記HiCRセルを有するフラッシュメモリ装置の断面図である。
図6において、HiCRセルは、厚いゲート酸化膜上に形成されるフローティングゲート用の第1ポリシリコン59と、前記第1ポリシリコン層の側壁の下の一部に位置するトンネル酸化膜55と、メモリセルのソース及びドレインの役割をする埋没接合層57と、前記第1ポリシリコン層上に位置する絶縁層61及びコントロールゲート用の第2ポリシリコン層63とによりなる。HiCRセル構造のフラッシュメモリ装置のプログラム及び消去動作は、トンネル酸化膜によるF−Nトンネリング方法よりなる。
【0019】
前述したようなHiCRセルを有するフラッシュメモリ装置は次のような問題点がある。
第一に、ワードライン方向にセルの集積度を上げるのに限界がある。即ち、2ビットのメモリセルの面積内に3本の金属ライン(2本のビットラインと1本のメインソースライン)が必要なので、高集積化の限界となる。
【0020】
第二に、高濃度の埋没接合層57上にトンネル酸化膜55を形成する必要があるので、トンネル酸化膜の質が不良となって素子の信頼性が劣化する。
【0021】
【発明が解決しようとする課題】
従って、本発明の目的は、前記従来のDINORセル、ANDセル及びHiCRセルの問題点を改善することによって、安定した動作を保つ上に高集積に好適な新規なセルを有するフラッシュメモリ装置を提供するにある。
さらに、本発明の他の目的は、前記フラッシュメモリ装置を製造するに適した製造方法を提供するにある。
【0022】
【課題を解決するための手段】
前記の目的を達成するために、本発明のフラッシュメモリ装置は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、前記単位ブロックを構成するストリングのそれぞれは、第1導電型の半導体基板と、活性領域を限定するために前記第1導電型の半導体基板に形成された第1トレンチに埋没するフィールド絶縁膜と、前記活性領域に形成された前記トンネル絶縁膜と、前記トンネル絶縁膜上に形成された、前記フローティングゲートとして用いられる第1導電層と、前記トンネル絶縁膜上に形成され、前記第1導電層の側壁に形成されたスペーサと、前記スペーサと隣接した半導体基板をエッチングすることによって備えられた第2トレンチに埋没形成された埋没絶縁膜と、前記埋没絶縁膜の下部及び側壁に接触するように形成され、前記第1導電型と反対の第2導電型の不純物を含んで前記ソース及びドレイン領域として作用する埋没接合層と、前記第1導電層上に形成され、前記第1導電層と連結されて前記フローティングゲートとして用いられる第2導電層と、前記第2導電層上に形成される絶縁膜と、前記絶縁膜上に形成される前記コントロールゲートとして用いられる第3導電層とを含むことを特徴とする。
【0023】
前記第1導電層と前記第2導電層は、ポリシリコン膜より構成される。前記第1トレンチの深さは、前記第2トレンチより深い。
【0024】
又、前記単位ブロックの端部に、前記第1導電層からなる選択ラインが形成され、前記複数個のメモリセルが形成された領域の第1導電層間の前記半導体基板に、第1導電型の不純物で形成されたセルチャネルストップ用の第1不純物層と、前記選択ラインの第1導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第1導電型と反対の第2導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第2不純物層とをさらに含むことを特徴とする。
【0025】
又、前記単位ブロックの端部に、前記第1導電層からなる選択ラインが形成され、前記複数個のメモリセルが形成された領域の第1導電層間の前記半導体基板をエッチングして形成される第3トレンチの下部に、第1導電型の不純物で形成されたセルチャネルストップ用の第1不純物層と、前記選択ラインの第1導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第1導電型と反対の第2導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第2不純物層とをさらに含むことを特徴とする。
【0026】
前記の他の目的を達成するために、本発明のフラッシュメモリ装置の製造方法は、トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、前記単位ブロックを構成するそれぞれのストリングの製造工程は、第1導電型の半導体基板に第1絶縁膜を形成する工程と、前記第1絶縁膜及び半導体基板の所定領域をエッチングして第1トレンチを形成する工程と、前記第1トレンチを埋めるフィールド絶縁膜を形成して活性領域を限定する工程と、前記第1絶縁膜を除去する工程と、前記フィールド絶縁膜及び半導体基板の全面に第2絶縁膜を形成する工程と、前記第2絶縁膜をエッチングしてゲート絶縁膜を形成する工程と、前記ゲート絶縁膜が形成された基板の全面にトンネル絶縁膜、第1導電層及び第3絶縁膜を形成する工程と、前記第3絶縁膜及び第1導電層の所定領域をエッチングする工程と、前記エッチングされた第3絶縁膜及び第1導電層の両側壁にスペーサを形成する工程と、前記スペーサをマスクとして前記半導体基板をエッチングして第2トレンチを形成する工程と、前記第2トレンチを有する基板の全面に第2導電型の不純物をイオン注入する工程と、前記第2トレンチに埋没する埋没絶縁膜と前記埋没絶縁膜の下部と接触する前記メモリセルのソースラインまたはドレインラインとして用いられる埋没接合層とを形成する工程と、前記第1導電層が形成された基板の全面に第2導電層を形成する工程と、前記第2導電層をエッチングして第2導電層及び第1導電層からなる前記フローティングゲートを形成する工程と、前記第2絶縁膜が形成された基板の全面に第4絶縁膜と前記コントロールゲートとして用いられる第3導電層とを形成する工程とを含むことを特徴とする。
【0027】
前記第1トレンチを形成する工程の後に、前記第1トレンチの形成された半導体基板の全面にチャネルストップ用のイオン注入を施す工程をさらに含む。前記第3導電層を形成する工程の後に、前記第3導電層,第4絶縁膜,第2導電層及び第1導電層をエッチングして、複数のワードライン,ストリング選択ライン及びグラウンド選択ラインを形成する工程と、前記ワードライン間の前記半導体基板に、イオン注入によりセルチャネルストップ用の不純物層を形成する工程と、前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソーズラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程とをさらに含む。前記第3導電層を形成する工程の後に、前記第3導電層,第4絶縁膜,第2導電層及び第1導電層をエッチングして、複数のワードライン,ストリング選択ライン及びグラウンド選択ラインを形成する工程と、前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソーズラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程と、前記ワードライン間の前記半導体基板をエッチングして第3トレンチを形成する工程と、前記第3トレンチの下部にイオン注入でセルチャネルストップ用の不純物層を形成する工程とをさらに含む。前記第1導電層及び第2導電層は、ポリシリコン膜より形成する。前記第1トレンチの深さは、前記第2トレンチより深く形成する。
【0028】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳細に説明する。
本実施の形態のセルはDuSNOR(Dual string NOR)と通称する。
図7は本発明の一実施の形態によるDuSNORセルを有するフラッシュメモリ装置の概略図である。
【0029】
図7を参照すれば、望むメモリセルを選択するためのワ−ドラインW/L1乃至W/Li、複数のメモリセルが並列に連結されたストリングC、前記ストリングCを選択するストリング選択トランジスタT11,T21,T31,T41、前記ストリング選択トランジスタを連結するストリング選択ライン(string select line:SSL) 、前記メモリセルを並列に連結するドレインライン31、2つのストリングが互いにメモリセルのソ−スを通じて連結されるソースライン33、前記ソースライン33を選択するためのグラウンド選択トランジスタT12,T32、前記グラウンド選択トランジスタを連結するグラウンド選択ラインGSL、前記ストリング選択トランジスタT11,T21,T31,T41のドレインに連結されるビットラインBL1〜BL4により構成されている。ここで、参照符号Dは単位ブロックを示す。
【0030】
特に、単位ブロックDにおける本実施の形態のDuSNORセルにおいて、前記ストリング選択トランジスタT31,T41のソースは、ドレインライン31を通じて各メモリセルのドレインに連結され、ルモリセルのソースはソースライン33を通じてグラウンド選択トランジスタT32のドレインと連結され、グラウンド選択トランジスタのソースは共通ソースに連結されて、隣接したグラウンド選択トランジスタT12のソースと共通連結される。
【0031】
図8は前記図7に示したDuSNORセルを有するフラッシュメモリ装置のレイアウト図である。
具体的には、本実施の形態のDuSNORセルは、横方向にワードライン61,ストリング選択ラインSSL及びグラウンド選択ラインGLSが形成されており、縦方向にはビットライン49,フローティングゲート用の第1ポリシリコン膜45、フローティングゲート用の第2ポリシリコン膜47が形成されている。
図8において、参照番号41及び43はそれぞれ活性領域及びトンネル領域を示し、参照番号55はN+ ソース/ドレイン用としてイオン注入される領域を示す。
【0032】
以下、下記の製造手順例を参照して、前記図7に示した本実施の形態によるDuSNORセルを有するフラッシュメモリ装置及びその製造方法を説明する。
<第1製造手順例>
図9A〜図18A、図9B〜図18B、図9C〜図18C及び図9D〜図18Dは、本実施の形態のフラッシュメモリ装置の製造方法の第1製造手順例を示す断面図である。具体的には、図9A〜図18Aは前記図8のaーa′、図9B〜図18Bは前記図8のbーb′、図9C〜図18Cは前記図8のcーc′、図9D〜図18Dは前記図8のdーd′による断面図である。
【0033】
図9A〜図9Dは、半導体基板100に活性領域を限定するために、パッド酸化膜110,第1ポリシリコン層120及び第1シリコン窒化膜130を形成する工程を示す。
先ず、第1導電型の半導体基板100、例えばP型シリコン基板にNウェル(図示せず)を形成した後、前記Nウェル内にポケットPウェル(図示せず)を形成して三重のウェル工程を施す。前記三重のウェル工程は、セルの動作のうち消去又はプログラム時にバルクに0Vでない正又は負の電圧が印加される際に必要となる。しかしながら、消去又はプログラムの動作時にバルクが0Vであれば、ポケットPウエル無しにP型の基板でも動作可能である。
【0034】
次いで、前記P型基板100又はポケットPウェル上に約240Åのパッド酸化膜110を成長させる。次に、前記パッド酸化膜110上に約1000Åの第1ポリシリコン層120を蒸着した後、その上に約1500Åの第1シリコン窒化膜130を蒸着する。次いで、前記第1シリコン窒化膜130上に第1フォトレジストパターン140を形成した後、前記第1フォトレジストパターン140をマスクとして、前記第1シリコン窒化膜130,第1ポリシリコン層120及びパッド酸化膜110を乾式エッチングする。
【0035】
続いて、前記第1フォトレジストパターン140をマスクとして前記基板100を一定の深さにエッチングして、第1トレンチ142を形成する。次に、前記第1フォトレジストパターン140を取り除いた後、基板100の全面に基板100と同一型のP型不純物のボロン(B)を、5.0E12〜1.0E14/cm2 のドーズ量と約50KeVのエネルギの条件で、チャネルストップ用としてイオン注入する。図9A〜図9Dにおいて、参照番号150は基板100にチャネルストップ用としてイオン注入された不純物層を示す。
【0036】
図10A〜図10Dは、基板100にフィールド絶縁膜160を形成して活性領域を限定する工程を示す。
まず、エッチングされたシリコン基板の表面をより良好な状態にするために、約800〜1000℃でエッチングされたシリコン基板100を熱処理したり酸化させる。次いで、トレンチ142の形成された基板100の全面に約3000〜10000Åの厚さに酸化膜を形成した後、これをエッチパックしてトレンチ142を埋めるフィールド絶縁膜160を形成する。前記酸化膜は化学気相蒸着法(CVD)やプラズマインハンスメント(PECVD)を用いて形成し、厚さは最大幅を有する第1トレンチ142の幅の半分以上であるべきである。次に、第1シリコン窒化膜130,第1ポリシリコン層120及びパッド酸化膜110を取り除く。ここで、後続工程で形成されるゲート酸化膜の質を向上させるために、約200〜500Åの犠牲酸化膜(図示せず)を成長させて再び取り除く一連の工程をさらに施しても良い。次いで、基板100の活性領域に約300Åのゲート酸化膜170を成長させた後、前記ゲート酸化膜170上に第2フォトレジストパターン180を形成する。
【0037】
次に、前記第2フォトレジストパターン180を用いて選択的にゲート酸化膜170を湿式エッチングする。この際、後続工程でストリング選択トランジスタ及びグラウンド選択トランジスタの形成される部分のゲート酸化膜170は、エッチングされないまま保たれる。
次に、後続工程により形成されるビットラインとビットライン間、又はドレインラインとドレインライン間の分離特性を強化するために、第1導電型の不純物、例えばボロンを用いてセルフィールドイオン注入を基板100の全面に施しても良い。前記セルフィールドイオン注入は約100KeV〜300KeVのエネルギと1.0E13〜1.0E14/cm2 のドーズ量で行える。
【0038】
前記セルフィールドイオン注入は、前述したようにビットラインとビットライン間及びドレインラインとドレインライン間の分離特性を向上させると共に、メモリセルのチャネルで発生し得るバルクパンチスルー特性を改善させ、且つセルの初期スレッショルド電圧調整用として用いられ得る。前記セルフィールドイオン注入を施した後、セルの初期スレッショルド電圧が調整できるスレッショルド電圧調節用のイオン注入を選択的に施しても良い。
【0039】
図11A〜図11Dは、トンネル酸化膜175,フローティングゲート用の第2ポリシリコン層200及び第2シリコン窒化膜210を形成する工程を示す。
まず、前記湿式エッチングマスクとして用いられた第2フォトレジストパターン180を取り除く。次いで、メモリセルの形成される部位に約100Åのトンネル酸化膜175を成長させた後、約1500Åのフローティングゲート用の第2ポリシリコン層200(第1導電層)と約1000Åの第2シリコン窒化膜210とを蒸着する。続いて、前記第2シリコン窒化膜210上に第3フォトレジストパターン220を形成した後、これをマスクとして前記第2シリコン窒化膜210と第2ポリシリコン層200とを乾式エッチングする。この際、フローティングゲート用の第2ポリシリコン層200のエッチングプロファイルが若干ネガティブであることが好ましい。これは後続工程のセルフアラインエッチング時に、ポリシリコン膜よりなるストリンガーの発生を抑制するに役立つ。
【0040】
図12A〜図12Dは、スペーサ250を形成した後、メモリセルのソース及びドレインの形成される部分のシリコン基板100をエッチングする工程を示す。
まず、前記第2ポリシリコン層200及び第2シリコン窒化膜210のエッチングマスクとして用いられた第3フォトレジストパターン220を取り除く。次いで、基板100の全面に酸化膜を約1000〜2000Åの厚さで蒸着した後、これをエッチングして前記第2シリコン窒化膜210及び第2ポリシリコン層200の側壁に0.1〜0.2μmのスペーサを形成する。次いで、第2シリコン窒化膜210とスペーサ250とをマスクとしてメモリセルのソース及びドレインの形成される部分の基板を、前記第1トレンチ142の深さより浅くトレンチエッチングして、第2トレンチ144を形成する。続いて、前記トレンチエッチングされた基板100の全面に、メモリセルのソース及びドレインを形成するために、砒素(As)用いて1.0E15〜6.0E15/cm2 のドーズ量でイオン注入する。この際、トレンチエッチングされた基板の表面プロファイルにより、イオン注入の角度を0乃至45°に調節できる。従って、エッチングされた基板100の表面辺りにセルのソース及びドレイン用としてイオン注入された不純物層260が形成される。
【0041】
図13A〜図13Dは、埋没酸化層270,埋没接合層280及びフローティングゲート用の第3ポリシリコン層290を形成する工程を示す。
具体的には、基板100の全面に蒸着方法又は熱酸化方法で1000Å未満の厚さの酸化膜(図示せず)を形成する。次いで、前記酸化膜の形成された基板の全面に約3000〜6000Åの厚さのBPSG(boro-phospo-silicate glass)膜を蒸着した後、900〜95O℃の高温で熱処理してBPSG膜を平坦化する。次いで、第2ポリシリコン層200が露出されるまで前記BPSG膜を乾式エッチングして、前記基板のトレンチエッチングされた領域に約2000Åの埋没酸化膜270(埋没絶縁膜)を形成する。この際、前記ソース及びドレイン用としてイオン注入された不純物層260の活性化により、埋没酸化膜270の下部に埋没接合層280が形成される。
【0042】
次いで、前記基板100の全面にフローティングゲート用の第3ポリシリコン層290(第2導電層)を約1000Åの厚さに蒸着した後、フローティングゲートを形成するために第4フォトレジストパターン300を形成する。次いで、前記第3ポリシリコン層290を前記第4フォトレジストパターン300をエッチングマスクとして乾式エッチングする。この際、第2ポリシリコン層200と第3ポリシリコン層290とが連結されてフローティングゲートとなる。
【0043】
図14A〜図14Dは、絶縁膜310,コントロールゲード用の第4ポリシリコン層320及び酸化膜330を形成する工程を示す。
まず、第3ポリシリコン層290のエッチングに用いられた第4フォトレジストパターン300を取り除く。次いで、基板の全面に約100Åの厚さの酸化膜、約100〜200Åのシリコン窒化膜及び約30〜60Åの酸化膜を順次形成させて、第3ポリシリコン層290上にONO(酸化膜/窒化膜/酸化膜)構造の絶縁膜310を形成する。次いで、約3000Åのコントロールゲート用の第4ポリシリコン層320を蒸着させ、その上に約3000Åの酸化膜330を蒸着する。続いて、前記酸化膜330上に第5フォトレジストパターン(図示せず)を形成した後、これをマスクとして前記酸化膜330を乾式エッチングする。そして、前記酸化膜330のエッチングマスクとして用いられた第5フォトレジストパターン(図示せず)を取り除く。
【0044】
図15A〜図15Dは、ストリング選択ライン,グラウンド選択ライン,ワードライン及びコントロールゲートを形成する工程を示す。
具体的には、前記エッチングされた酸化膜330をエッチングマスクとして、コントロールゲート用の第4ポリシリコン層320、絶縁膜310、第3ポリシリコン層290及び第2ポリシリコン層200を連続エッチングする。これにより、第4ポリシリコン層320よりなるコントロールゲートとワードライン、ONOよりなる絶縁膜310、及び第2ポリシリコン層200と第3ポリシリコン層290とより構成されたフローティングゲートにより構成されたメモリセルが完成される。セルアレイを全体的に見れば、ストリング選択ライン、グラウンド選択ライン、ワードラインが完成される。
【0045】
図16A〜図16Dは、セルチャネルストップ用のイオン注入を施す工程を示す。
具体的には、基板100の全面にフォトレジスト膜を形成した後にパタニングして第6フォトレジストパターン340を形成した後、これをマスクとしてセルチャネルストップ用の不純物でボロンを1.0E12〜1.0E14/cm2 のドーズ量でイオン注入する。これはソースラインとドレインラインとの間のチャネルとチャネル間の分離特性を向上させるためである。図16A〜図16Dにおいて、参照番号350は基板100にセルチャネルストップ用としてイオン注入された不純物層を示す。
【0046】
図17A〜図17Dは、選択トランジスタソース/ドレイン用イオン注入を施す工程を示す。
まず、基板100上にソース/ドレイン用の第7フォトレジストパターン360を形成した後、砒素を1.0E15〜6.0E15/cm2 のドーズ量でイオン注入を施して不純物層370を形成する。これにより、後工程で形成されるビットラインのコンタクトされる領域と共通ソースが形成される。
【0047】
図18A〜図18Dは、ビットライン390を形成する工程を示す。
まず、前記イオン注入マスクとして用いられた第7フォトレジストパターン360を取り除いた後、酸化膜とBPSG膜を蒸着して層間絶縁膜380を形成する。この際、セルチャネルストップ用としてイオン注入された不純物層376と選択トランジスタソース/ドレイン用としてイオン注入された不純物層374とが形成される。次いで、前記層間絶縁膜380をエッチングしてコンタクトホールを形成した後、基板100の全面にビットライン390を形成して基板に接続させることによって、本実施の形態のフラッシュメモリ装置を完成する。
【0048】
<第2製造手順例>
図19A〜図21A、図19B〜図21B、図19C〜図21C、図19D〜図21Dは、本実施の形態のフラッシュメモリ装置の製造方法の第2製造手順例を示す断面図である。具体的に、図19A〜図21Aは図8のaーa′による断面図、図19B〜図21Bは図8のbーb′による断面図、図19C〜図21Cは図8のcーc′による断面図、図19D〜図21Dは図8のdーd′による断面図である。そして、前記第1製造手順例と同一の参照番号は同一の部材を示す。
【0049】
本第2製造手順例は、前記第1製造手順例でセル領域の基板をトレンチエッチングする工程を除いては同様である。まず、本第2製造手順例においても、前記第1製造手順例の図9A〜図15A、図9B〜図15B、図9C〜図15C及び図9D〜図15Dの工程までは、同様に行う。
図19A〜図19Dは、選択トランジスタソース/ドレイン用のイオン注入を施す工程を示す。
【0050】
まず、基板100上に選択トランジスタソース/ドレイン用の第8フォトレジストパターン365を形成した後、これをマスクとして砒素を1.0E15〜6.0E15/cm2 のドーズ量でイオン注入を施して不純物層370を形成する。
これにより、後工程で形成されるビットラインがコンタクトされる領域と共通ソースが形成される。図19A〜図19Dにおいて、図19B〜図19Dは前記第1製造手順例の図17B〜図17Dと同様である。
【0051】
図20A〜図20Dは、セルチャネルストップ用イオン注入を施す工程を示す。
具体的には、前記第8フォトレジストパターン365を取り除く。次いで、基板の全面にフォトレジスト膜を形成してからパタニングして第9フォトレジストパターン345を形成する。次いで、前記第9フォトレジストパターン345及び酸化膜330をエッチングマスクとして基板をトレンチエッチングして、チャネル分離する第3トレンチ146を形成する。次に、前記第9フォトレジストパターン345をマスクとして、セルチャネルストップ用不純物のボロンを1.0E12〜1.0E14/cm2 のドーズ量でイオン注入を施す。これはソースラインとドレインラインとの間のチャネルとチャネル間の分離特性を向上させるためである。図20Aにおいて、参照番号350は基板100にセルチャネルストップ用としてイオン注入された不純物層を示し、参照番号410は選択トランジスタソース/ドレイン用としてイオン注入されて活性化した不純物層を示す。
【0052】
図21A〜図21Dは、ビットライン390を形成する工程を示す。
まず、前記イオン注入マスク用の第9フォトレジストパターン345を取り除いた後、酸化膜とBPSG膜を蒸着して層間絶縁膜380を形成する。次いで、前記層間絶縁膜380をエッチングして、ソース及びドレイン用としてイオン注入された不純物層410の一部を露出するコンタクトホールを形成した後、不純物層410と接続するビットライン390を形成することによって、本実施の形態のフラッシュメモリ装置を完成する。図21A〜図21Dにおいて、参照番号420はセルチャネルストップ用としてイオン注入されて活性化した不純物層を示し、図21B〜図21Dは前記第1製造手順例の図18B〜図18Dと同様である。
【0053】
以下、本実施の形態によるDuSNORセルを有するフラッシュメモリ装置のセル動作を、図7を参照して説明する。
まず、消去動作を調べてみれば、まずWL4に連結されるメモリセルM14,M24,M34,M44を消去しようとするなら、選択ワードラインWL4に約18Vの高電圧を印加し、選択されないワードラインには0Vを印加する。そして、ビットラインBL1〜BL4に0Vを印加し、ストリング選択ラインSSLに5Vを印加して、ビットライン電圧0Vがドレインラインに伝達されて0Vとし、GLSには0Vを印加してグラウンド選択トランジスタT21、T34をオフさせて、ソースラインをフローティングさせる。これにより、0Vのバルクと15Vのワードライン電圧とにより電子がバルクからフローティングゲートにF−Nトンネリングされて、セルのスレッショルド電圧を6〜7Vに上げることによって消去動作が終わる。
【0054】
次に、メモリセルM24をプログラムしようとするなら、選択ワードラインWL4に−8Vの負電圧を印加し、選択されないワードラインに0Vを印加する。
そして、選択ビットラインBL2には5Vを印加し、選択されないビットラインBL1,BL3,BL4には0Vを印加する。SSLには、ビットラインの電圧がストリング選択トランジスタのスレッショルド電圧によるドロップ無しにドレインラインに印加されるように、7V以上を印加し、ソースラインをフローティングさせるためにはGLSに0Vを印加する。結果的に、メモリセルのドレインラインの5Vとワードラインの−8Vの負電圧とにより電子がフローティングゲートからメモリセルのドレインにF−Nトンネリングされて、フローティングゲートをディスチャージさせることによってメモリセルのスレッショルド電圧を1〜2Vに保つことによってプログラム動作が完了する。
【0055】
次に、消去及びプログラムされたセルの読取動作は、ビットラインに約1V、ワードラインに5V、共通ソース及びバルクに0Vを印加する。そして、ストリング選択ラインSSL及びグラウンド選択ラインGLSに5Vを印加してストリング選択トランジスタとグラウンド選択トランジスタとをターンオンさせることによって、ビットラインと共通ソースに流れる電流を感知することによって行われる。
【0056】
本発明は前記実施の形態に限定されることなく、多様な変形が本発明の技術的な思想内で当分野の通常の知識を持つ者により可能なことは明白である。
【0057】
【発明の効果】
前述したように、本発明によるトンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるDuSNORセルを有するフラッシュメモリ装置は、トレンチに埋没された酸化膜とセルフィールドイオン注入を通じてビットラインとビットライン間を分離した。さらに、トンネル酸化膜の形成工程において高エネルギーのフィールドイオン注入を通じてセルのバルクパンチスルーのマージンを増やし、フローティングゲートを2層のポリシリコン層より構成した。さらに、セルフアラインエッチングを通じてストリング選択トランジスタ、グラウンド選択トランジスタ及びワードラインを形成し、セルチャネルストップ分離を不純物イオン注入で実現した。
【0058】
したがって、本発明のフラッシュメモリ装置及びその製造方法によれば、安定な動作を保つ上に高集積化がなし得る。
【図面の簡単な説明】
【図1】従来の技術によりDINORセルを有するフラッシュメモリ装置の概略図である。
【図2】従来の技術によりDINORセルを有するフラッシュメモリ装置の断面図である。
【図3】従来の技術によりANDセルを有するフラッシュメモリ装置の概略図である。
【図4A】前記図3のANDセルのワードライン方向の断面図である。
【図4B】前記図3のANDセルのビットライン方向の断面図である。
【図5】従来の技術によりHiCRセルを有するフラッシュメモリ装置の概略図である。
【図6】従来の技術によりHiCRセルを有するフラッシュメモリ装置の断面図である。
【図7】本実施の形態のDuSNORセルを有するフラッシュメモリ装置の概略図である。
【図8】前記図7に示したDuSNORセルを有するフラッシュメモリ装置のレイアウトを示す図である。
【図9A】
【図9B】
【図9C】
【図9D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図10A】
【図10B】
【図10C】
【図10D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図11A】
【図11B】
【図11C】
【図11D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図12A】
【図12B】
【図12C】
【図12D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図13A】
【図13B】
【図13C】
【図13D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図14A】
【図14B】
【図14C】
【図14D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図15A】
【図15B】
【図15C】
【図15D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図16A】
【図16B】
【図16C】
【図16D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図17A】
【図17B】
【図17C】
【図17D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図18A】
【図18B】
【図18C】
【図18D】本実施の形態の第1製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図19A】
【図19B】
【図19C】
【図19D】本実施の形態の第2製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図20A】
【図20B】
【図20C】
【図20D】本実施の形態の第2製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
【図21A】
【図21B】
【図21C】
【図21D】本実施の形態の第2製造手順例によるフラッシュメモリ装置の製造方法を示す断面図である。
Claims (12)
- トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
前記単位ブロックを構成するストリングのそれぞれは、
第1導電型の半導体基板と、
活性領域を限定するために前記第1導電型の半導体基板に形成された第1トレンチに埋没するフィールド絶縁膜と、
前記活性領域に形成された前記トンネル絶縁膜と、
前記トンネル絶縁膜上に形成された、前記フローティングゲートとして用いられる第1導電層と、
前記トンネル絶縁膜上に形成され、前記第1導電層の側壁に形成されたスペーサと、
前記スペーサと隣接した半導体基板をエッチングすることによって備えられた第2トレンチに埋没形成された埋没絶縁膜と、
前記埋没絶縁膜の下部及び側壁に接触するように形成され、前記第1導電型と反対の第2導電型の不純物を含んで前記ソース及びドレイン領域として作用する埋没接合層と、
前記第1導電層上に形成され、前記第1導電層と連結されて前記フローティングゲートとして用いられる第2導電層と、
前記第2導電層上に形成される絶縁膜と、
前記絶縁膜上に形成される前記コントロールゲートとして用いられる第3導電層とを含むことを特徴とするフラッシュメモリ装置。 - 前記第1導電層と前記第2導電層は、ポリシリコン膜より構成されることを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記第1トレンチの深さは、前記第2トレンチより深いことを特徴とする請求項1に記載のフラッシュメモリ装置。
- 前記単位ブロックの端部に、前記第1導電層からなる選択ラインが形成され、
前記複数個のメモリセルが形成された領域の第1導電層間の前記半導体基板に、第1導電型の不純物で形成されたセルチャネルストップ用の第1不純物層と、
前記選択ラインの第1導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第1導電型と反対の第2導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第2不純物層とをさらに含むことを特徴とする請求項1に記載のフラッシュメモリ装置。 - 前記単位ブロックの端部に、前記第1導電層からなる選択ラインが形成され、
前記複数個のメモリセルが形成された領域の第1導電層間の前記半導体基板をエッチングして形成される第3トレンチの下部に、第1導電型の不純物で形成されたセルチャネルストップ用の第1不純物層と、
前記選択ラインの第1導電層間を挟んで前記埋没接合層の端部と対向する部分の前記半導体基板に、前記第1導電型と反対の第2導電型の不純物で形成された選択トランジスタのソースまたはドレイン用の第2不純物層とをさらに含むことを特徴とする請求項1に記載のフラッシュメモリ装置。 - トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置の製造方法において、
前記単位ブロックを構成するそれぞれのストリングの製造工程は、
第1導電型の半導体基板に第1絶縁膜を形成する工程と、
前記第1絶縁膜及び半導体基板の所定領域をエッチングして第1トレンチを形成する工程と、
前記第1トレンチを埋めるフィールド絶縁膜を形成して活性領域を限定する工程と、
前記第1絶縁膜を除去する工程と、
前記フィールド絶縁膜及び半導体基板の全面に第2絶縁膜を形成する工程と、
前記第2絶縁膜をエッチングしてゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜が形成された基板の全面にトンネル絶縁膜、第1導電層及び第3絶縁膜を形成する工程と、
前記第3絶縁膜及び第1導電層の所定領域をエッチングする工程と、
前記エッチングされた第3絶縁膜及び第1導電層の両側壁にスペーサを形成する工程と、
前記スペーサをマスクとして前記半導体基板をエッチングして第2トレンチを形成する工程と、
前記第2トレンチを有する基板の全面に第2導電型の不純物をイオン注入する工程と、
前記第2トレンチに埋没する埋没絶縁膜と前記埋没絶縁膜の下部と接触する前記メモリセルのソースラインまたはドレインラインとして用いられる埋没接合層とを形成する工程と、
前記第1導電層が形成された基板の全面に第2導電層を形成する工程と、
前記第2導電層をエッチングして第2導電層及び第1導電層からなる前記フローティングゲートを形成する工程と、
前記第2絶縁膜が形成された基板の全面に第4絶縁膜と前記コントロールゲートとして用いられる第3導電層とを形成する工程とを含むことを特徴とするフラッシュメモリ装置の製造方法。 - 前記第1トレンチを形成する工程の後に、前記第1トレンチの形成された半導体基板の全面にチャネルストップ用のイオン注入を施す工程をさらに含むことを特徴とする請求項6に記載のフラッシュメモリ装置の製造方法。
- 前記第3導電層を形成する工程の後に、
前記第3導電層,第4絶縁膜,第2導電層及び第1導電層をエッチングして、複数のワードライン,ストリング選択ライン及びグラウンド選択ラインを形成する工程と、
前記ワードライン間の前記半導体基板に、イオン注入によりセルチャネルストップ用の不純物層を形成する工程と、
前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソースラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程とをさらに含むことを特徴とする請求項6に記載のフラッシュメモリ装置の製造方法。 - 前記第3導電層を形成する工程の後に、
前記第3導電層,第4絶縁膜,第2導電層及び第1導電層をエッチングして、複数のワードライン,ストリング選択ライン及びグラウンド選択ラインを形成する工程と、
前記ストリング選択ラインを挟んで前記ドレインラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記ストリング選択トランジスタのドレイン用の不純物層を形成し、前記グラウンド選択ラインを挟んで前記ソースラインとして用いられる埋没接合層の端部と対向する部分の半導体基板に、前記グラウンド選択トランジスタのソース用の不純物層を形成する工程と、
前記ワードライン間の前記半導体基板をエッチングして第3トレンチを形成する工程と、
前記第3トレンチの下部にイオン注入でセルチャネルストップ用の不純物層を形成する工程とをさらに含むことを特徴とする請求項6に記載のフラッシュメモリ装置の製造方法。 - 前記第1導電層及び第2導電層は、ポリシリコン膜より形成することを特徴とする請求項6に記載のフラッシュメモリ装置の製造方法。
- 前記第1トレンチの深さは、前記第2トレンチより深く形成することを特徴とする請求項6に記載のフラッシュメモリ装置の製造方法。
- トンネル絶縁膜、フローティングゲート、コントロールゲート、ソース及びドレインからなる複数個のメモリセルが並列に連結された第1ストリングと、前記第1ストリングと隣接して配置され、前記第1ストリングと同じ構成を備えた第2ストリングとを有する単位ブロックが2次元的に配列されており、前記第1ストリング及び第2ストリングのドレインは各々ドレインラインに連結され、前記第1ストリング及び第2ストリング間のソースは共通にソースラインに連結されるフラッシュメモリ装置において、
半導体基板に埋没形成された埋没絶縁膜の下部及び側壁に接触するように形成された埋没接合層を、前記ソースラインの共通ソースとし、
前記ソースラインとなる埋没接合層の両側の半導体基板にそれぞれ埋没形成された埋没絶縁膜の下部及び側壁に接触するように形成された2つの埋没接合層を、前記ドレインラインの共通ドレインとし、
前記ドレインラインとなる2つの埋没接合層は、半導体基板に埋没形成されたフィールド絶縁膜によりそれぞれ隣接する単位ブロックのドレインラインとなる埋没接合層と分離されており、
前記ソースラインとなる埋没接合層及び前記ドレインラインとなる埋没接合層間にあって、半導体基板に形成された前記トンネル絶縁膜上に形成された2層構造からなる導電層を前記フローティングゲートとし、
前記導電層の下層の側壁に形成されたスペーサの下部で前記埋没接合層と接触する前記トンネル絶縁膜を、トンネル領域とすることを特徴とするフラッシュメモリ装置。
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