KR20100078244A - Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법 - Google Patents

Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법 Download PDF

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Abstract

실시예에 따른 OTP 메모리 소자의 제조 방법은 반도체 기판에 라인 형태의 공통 소스가 형성되는 단계; 상기 소스 양측의 상기 반도체 기판에 게이트 절연막이 형성되는 단계; 상기 게이트 절연막 위에 게이트가 형성되는 단계; 상기 게이트 사이 및 상기 게이트 양측벽에 스페이서가 형성되는 단계; 및 상기 스페이서 양측의 상기 반도체 기판에 드레인이 형성되는 단계를 포함한다.
실시예에 의하면, 로직 공정을 이용하여 로직 파트와 함께 형성가능하고, 메모리 어레이의 집적도를 향상시킴으로써 OTP 메모리 소자의 저장 용량을 증가시킬 수 있다. 따라서, 사용자 프로그래밍이 가능하고 데이터의 유지 및 보안을 필요로 하는 분야에서의 OTP 메모리 소자의 활용도를 높일 수 있다.
OTP, CMOS, 로직 공정, SAS, 데이터 쓰기/읽기, 워드 라인, 비트 라인

Description

ＯＴＰ 메모리 소자 및 ＯＴＰ 메모리 소자의 제조 방법{One Time Programmable memory device and manufacturing method of One Time Programmable memory device}
실시예는 OTP 메모리 소자 및 OTP 메모리 소자의 제조 방법에 관한 것이다.
OTP 메모리 소자는 1회의 프로그램만이 가능하므로 범용 메모리로는 효용성을 크게 인정받지 못하고 있다. 그러나, 이미지 센서와 같은 센서, 디스플레이 구동회로, 아날로그 소자의 수치 튜닝용 메모리, 게임 팩의 암호화 코드 및 게임 코드용 메모리, MCU(Micro Controller Unit)의 코드 프로그램용 메모리와 같이 특정 용도에서는 OTP 메모리 소자의 장점이 활용될 수 있다.
이와 같이 사용자 프로그램형 칩(user programable chip)은 최초 프로그램된 후 프로그램 변경이 필요치 않으며 오히려 데이터의 보안 및 유지가 중요하므로 OTP 메모리 소자가 크게 활용될 수 있다.
OTP 메모리 소자와 다른 메모리 소자의 특징을 비교하면 다음과 같다.
플래시 메모리 소자 ROM OTP 메모리 소자
장점 사용자 코딩 가능함.
데이터 변경 가능함.		 저가임.
코드 보안성이 높음.		 저가임.
사용자 코딩 가능함(최초 1회).
코드 보안성 높음.
단점 고가임.
코드 보안성이 낮음.		 사용자 코딩 불가능함.
데이터 변경 불가능함.		 데이터 변경 불가능함.
이에, CMOS 공정을 이용하여 제작가능(CMOS process compatible)하고, 단위 소자의 집적도를 높여 메모리 용량을 증가시킬 수 있다면 OTP 메모리 소자의 활용도를 더욱 높일 수 있을 것이다.
실시예는 CMOS와 같은 로직 공정(logic process)을 이용하여 로직 파트와 함께 형성가능하고, 메모리 어레이(array)의 집적도(density)를 향상시킴으로써 메모리 용량을 증가시킬 수 있는 OTP 메모리 소자 및 OTP 메모리 소자의 제조 방법을 제공한다.
실시예에 따른 OTP 메모리 소자는 반도체 기판에 형성된 라인 형태의 공통 소스; 상기 소스 양측의 상기 반도체 기판에 형성된 게이트 절연막; 상기 게이트 절연막 위에 형성된 게이트; 상기 게이트 사이 및 상기 게이트 양측벽에 형성된 스페이서; 및 상기 스페이서 양측의 상기 반도체 기판에 형성된 드레인을 포함한다.
실시예에 따른 OTP 메모리 소자의 제조 방법은 반도체 기판에 라인 형태의 공통 소스가 형성되는 단계; 상기 소스 양측의 상기 반도체 기판에 게이트 절연막이 형성되는 단계; 상기 게이트 절연막 위에 게이트가 형성되는 단계; 상기 게이트 사이 및 상기 게이트 양측벽에 스페이서가 형성되는 단계; 및 상기 스페이서 양측의 상기 반도체 기판에 드레인이 형성되는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, CMOS와 같은 로직 공정을 이용하여 로직 파트와 함께 형성가능하고, 메모리(단위소자) 어레이의 집적도를 향상시킴으로써 OTP 메모리 소자의 저장 용량 을 증가시킬 수 있다. 따라서, 사용자 프로그래밍이 가능하고 데이터의 유지 및 보안을 필요로 하는 분야에서의 OTP 메모리 소자의 활용도를 높일 수 있다.
둘째, 로직 공정을 변경할 필요없이, 트랜지스터 구조를 변경하고 SAS(Self Aligned Source) 구조를 채용함으로써 대용량의 OTP 메모리 소자를 단순한 공정을 통하여 구현할 수 있다. 이러한 경우 열처리 공정의 영향을 배제할 수 있다.
셋째, 트랜지스터의 구조 변경, SAS 구조의 채용으로 인하여 OTP 메모리 소자의 데이터 쓰기(program) 및 읽기(read) 동작을 쉽게 제어할 수 있다.
첨부된 도면을 참조하여, 실시예에 따른 OTP 메모리 소자 및 OTP 메모리 소자의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 실시예에 따른 OTP 메모리 소자의 구성요소를 개략적으로 도시한 측 단면도이고, 도 2는 실시예에 따른 OTP 메모리 소자의 구성요소를 개략적으로 도시하고, 구동 방법을 모식화한 상면도이다.
도 1을 참조하면, 실시예에 따른 OTP 메모리 소자는 반도체 기판(100)에 형성된 소스(110), 드레인(120), 게이트 절연막(132), 게이트(134), 스페이서(136), 절연층(142), 컨택 플러그(140), 금속 배선(150)을 포함한다.
실시예에 따른 OTP 메모리 소자는 로직 공정 중에 이루어지는 것으로 한다.
로직 공정 중 소자 분리막 공정이 진행되어, 상기 반도체 기판(100)에 소자분리막이 형성된다. 상기 소자분리막 공정은 가령 STI(Shallow Trench Isolation) 공정일 수 있다.
이어서, 상기 소자분리막 내부의 산화막(field oxide)을 제거하고, 이온주입공정을 진행함으로써 STI 밑의 액티브 영역에 이온을 주입한다. 이후, STI는 산화막, 질화막, 폴리실리콘막 등으로 매립될 수 있다.
따라서, SAS(Self Aligned Source) 구조를 가지는 라인 형태의 상기 소스(110)가 형성될 수 있다.
상기 소스(110)는 SAS 구조로 형성되지 않고 반도체 기판에 이온을 주입한 MCS(Memory Common Source) 구조의 소스 라인으로도 형성될 수 있다.
상기 소스(110)가 상기 MCS 구조로 형성된 경우 상기 SAS 구조의 경우보다 단위소자 어레이의 사이즈가 커지는 점이 상이하며 그 외 소자 특성은 동일하다.
이후, 상기 소스(110) 양측으로 게이트 절연막(132)을 형성하고, 상기 게이트 절연막(132) 위에 게이트(134)를 형성한다.
이후, 상기 게이트(134) 사이의 상기 소스(110) 위의 영역, 상기 게이트(134)의 양측벽에 스페이서(136)를 형성한다.
상기 스페이서(136)는 질화막으로 형성될 수 있다.
따라서, 상기 소스(110)는 공통 소스로 기능된다.
상기 스페이서(136)가 형성되면, 이온주입공정을 처리하여 상기 스페이서(136) 양측의 상기 반도체 기판(100)에 드레인(120)을 형성한다.
이어서, 상기 드레인(120), 상기 스페이서(136), 상기 게이트(134)를 포함하는 상기 반도체 기판(100) 위에 절연층(142)을 형성하고, 컨택 공정, 금속 배선 공정을 진행하여 상기 절연층(142)에 상기 드레인과 연결되는 컨택 플러그(140) 및 상기 컨택 플러그(140)와 연결되는 금속 배선(150)을 형성한다.
따라서, 실시예에 따른 OTP 메모리 소자는 도 2와 같은 셀 어레이 구조를 가지며, 상기 게이트(134)는 워드 라인(W/L; Word Line)으로 기능되고, 상기 금속배선(150)은 비트 라인(B/L; Bit Line)으로 기능된다.
따라서, 실시예에 의하면, 로직 공정을 그대로 이용하여 추가 공정없이 대용량의 OTP 메모리 소자를 구현할 수 있고, 열처리 공정이 필요없으므로 로직 특성에 전형 영향이 없다.
이와 같이 제조된 OTP 메모리 소자의 동작 및 구동 방법에 대하여 도 1 및 도 2를 함께 참조하여 설명하면 다음과 같다.
<OTP 메모리 소자가 "쓰기"로 동작되는 경우(프로그램되는 경우)>
구분 도 2의 표시 소스(110) 게이트(워드 라인; 134) 드레인(비트 라인; 120)
프로그램된 셀 검은 원 GND Vcc Vcc
쓰기 방지된 워드 라인(134) 셀 실선 원 GND Vcc GND
쓰기 방지된 비트 라인(150) 셀 점선 원 GND GND Vcc
프로그램하고자 하는 셀의 워드 라인과 비트 라인에 Vcc를 인가하고, 나머지 셀의 워드 라인 및 비트 라인은 GND를 유지한다.
이때, 모든 셀의 소스는 GND를 유지한다.
이와 같은 프로그램 조건을 각 셀의 측면에서 정리하면 상기 표 2와 같이 정리된다.
상기와 같이 전압이 인가되면 핫 캐리어 주입(hot carrier injection) 현상에 의하여 상기 상기 게이트(134) 밑으로 채널이 형성되고, 상기 소스(110)의 타측에 형성된 상기 스페이서(136)에 전자가 주입된다.
상기 스페이서(136)에 포획된(trap)된 전자에 의하여 해당 셀은 프로그램된 것으로 인식될 수 있다.
<OTP 메모리 소자가 "읽기"로 동작되는 경우>
구분 도 2의 표시 소스(110) 게이트(워드 라인; 134) 드레인(비트 라인; 120)
리딩된 셀 검은 원 1V Vcc GND
읽기 방지된 워드 라인(134) 셀 실선 원 1V Vcc Floating
읽기 방지된 비트 라인(150) 셀 점선 원 1V -Vcc GND
실시예에 따른 OTP 메모리 소자는 역모드 읽기(reverse read) 방식을 적용한 것으로서,
읽고자 하는 셀의 워드 라인과 비트 라인에 Vcc를 인가하고, 나머지 셀의 워드 라인에는 음전위 전압(-Vcc)를 유지한다. 또한, 나머지 셀의 비트 라인은 플로팅(floating) 시킨다.
이때 모든 셀의 소스(110)에는 약 0.5V 내지 2V, 가령 1V를 인가한다.
이와 같은 프로그램 조건을 각 셀의 측면에서 정리하면 상기 표 3과 같이 정리된다.
상기와 같이 전압이 인가되어 각 셀이 역모드로 동작되면 상기 스페이서(136)에 포획된 전자들이 채널을 단절시키고, 프로그램된 셀만 전류가 흐르지 않게 된다.
따라서, 전류가 흐르지 않는 셀은 프로그램된 상태로 파악되어 데이터를 해석할 수 있다.
이와 같은 실시예에 따른 OTP 메모리 소자는 로직 공정을 이용하고 플래시 메모리 어레이 구조를 응용하면서도, 쓰기/읽기 조건을 상기와 같이 특화시킴으로써 전혀 다른 메모리 소자로 동작될 수 있다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 실시예에 따른 OTP 메모리 소자의 구성요소를 개략적으로 도시한 측단면도.
도 2는 실시예에 따른 OTP 메모리 소자의 구성요소를 개략적으로 도시하고, 구동 방법을 모식화한 상면도.

Claims (14)

  1. 반도체 기판에 라인 형태의 공통 소스가 형성되는 단계;
    상기 소스 양측의 상기 반도체 기판에 게이트 절연막이 형성되는 단계;
    상기 게이트 절연막 위에 게이트가 형성되는 단계;
    상기 게이트 사이 및 상기 게이트 양측벽에 스페이서가 형성되는 단계; 및
    상기 스페이서 양측의 상기 반도체 기판에 드레인이 형성되는 단계를 포함하는 OTP 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 소스는
    로직 공정의 STI 공정을 이용한 SAS 구조로 형성된 것을 특징으로 하는 OTP 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 소스는
    로직 공정의 이온주입공정을 통하여 MCS 구조로 형성된 것을 특징으로 하는 OTP 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 드레인, 상기 스페이서, 상기 게이트를 포함하는 상기 반도체 기판 위에 절연층이 형성되는 단계; 및
    상기 절연층에 상기 드레인과 연결되는 컨택 플러그 및 상기 컨택 플러그와 연결되는 금속 배선이 형성되는 단계를 더 포함하는 것을 특징으로 하는 OTP 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 OTP 메모리 소자는 다수개로 형성되어 바둑판 형태의 셀 어레이 구조를 가지며, 상기 게이트는 워드 라인(W/L; Word Line)으로 기능되고, 상기 금속배선은 비트 라인(B/L; Bit Line)으로 기능되는 것을 특징으로 하는 OTP 메모리 소자의 제조 방법.
  6. 반도체 기판에 형성된 라인 형태의 공통 소스;
    상기 소스 양측의 상기 반도체 기판에 형성된 게이트 절연막;
    상기 게이트 절연막 위에 형성된 게이트;
    상기 게이트 사이 및 상기 게이트 양측벽에 형성된 스페이서; 및
    상기 스페이서 양측의 상기 반도체 기판에 형성된 드레인을 포함하는 OTP 메모리 소자.
  7. 제6항에 있어서, 상기 소스는
    SAS 구조를 이루는 것을 특징으로 하는 OTP 메모리 소자.
  8. 제6항에 있어서, 상기 소스는
    이온주입영역의 MCS 구조를 이루는 것을 특징으로 하는 OTP 메모리 소자.
  9. 제6항에 있어서,
    상기 드레인, 상기 스페이서, 상기 게이트를 포함하는 상기 반도체 기판 위에 형성된 절연층; 및
    상기 절연층에 형성되고, 상기 드레인과 연결되는 컨택 플러그; 및
    상기 절연층에 형성되고, 상기 컨택 플러그와 연결되는 금속 배선을 더 포함하는 것을 특징으로 하는 OTP 메모리 소자.
  10. 제6항에 있어서,
    다수개로 형성되어 바둑판 형태의 셀 어레이 구조를 가지며, 상기 게이트는 워드 라인(W/L; Word Line)으로 기능되고, 상기 금속배선은 비트 라인(B/L; Bit Line)으로 기능되는 것을 특징으로 하는 OTP 메모리 소자.
  11. 제6항에 있어서,
    상기 OTP 메모리 소자는 다수개로 형성되어 바둑판 형태의 셀 어레이 구조를 가지며, 쓰기로 동작되는 경우,
    쓰고자 하는 셀의 게이트와 드레인에 Vcc가 인가되고, 나머지 셀의 게이트와 드레인은 GND로 유지되는 것을 특징으로 하는 OTP 메모리 소자.
  12. 제11항에 있어서,
    모든 셀의 소스는 GND로 유지되는 것을 특징으로 하는 OTP 메모리 소자.
  13. 제6항에 있어서,
    상기 OTP 메모리 소자는 다수개로 형성되어 바둑판 형태의 셀 어레이 구조를 가지며, 쓰기로 동작되는 경우,
    읽고자 하는 셀의 게이트와 드레인에 Vcc가 인가되고, 나머지 셀의 게이트에는 음전위 전압이 인가되고, 나머지 셀의 드레인은 플로팅되는 것을 특징으로 하는 OTP 메모리 소자.
  14. 제13항에 있어서,
    모든 셀의 소스는 0.5V 내지 2V가 인가되는 것을 특징으로 하는 OTP 메모리 소자.
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