JPH08255495A

JPH08255495A - 不揮発性半導体記憶装置

Info

Publication number: JPH08255495A
Application number: JP8345795A
Authority: JP
Inventors: Takeshi Takeuchi; 健竹内; Yasushi Sakui; 康司作井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-03-16
Filing date: 1995-03-16
Publication date: 1996-10-01

Abstract

(57)【要約】【目的】リード・ディスターブ等の不都合を招くこと
なく、ランダムリードの高速化をはかること。【構成】複数個の不揮発性メモリセルを接続してな
り、一端側が選択トランジスタを介して第１の信号線１
１に接続され、他端側が選択トランジスタを介して第２
の信号線１２に接続されたメモリセルユニット３０を、
マトリクス状に配置してなるメモリセルアレイを有する
ＥＥＰＲＯＭにおいて、第１の信号線１１を第１の読み
出し電位ＶA に設定すると共に、第２の信号線１２を第
２の読み出し電位ＶB に設定した後、ワード線に読み出
し電圧を印加し、第１の信号線１１に現れる電圧変化Δ
ＶA と第２の信号線１２に現れる電圧変化ΔＶB をセン
スアンプ４０により検出すること。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置に係わり、特にデータ読み出し方式の改良をはかった
不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】近年、電気的書き替え可能とした不揮発
性半導体装置（ＥＥＰＲＯＭ）の１つとして、ＮＡＮＤ
セル型ＥＥＰＲＯＭが提案されている。このＥＥＰＲＯ
Ｍは、電荷蓄積層としての例えば浮遊ゲートと制御ゲー
トが積層されたｎチャネルＦＥＴ−ＭＯＳ構造の複数の
メモリセルを、それらのソース，ドレインを隣接するも
の同士で共有する形で直列接続し、これを１単位として
ビット線に接続するものである。

【０００３】図２７は、この種のメモリセルアレイの１
つのＮＡＮＤセル部分の平面図と等価回路図である。図
２８（ａ）（ｂ）は、それぞれ図２７（ａ）のＡ−Ａ’
及びＢ−Ｂ’断面図である。

【０００４】素子分離酸化膜７２で囲まれたｐ型シリコ
ン基板（又はｐ型ウエル）７１に、複数のＮＡＮＤセル
からなるメモリセルアレイが形成されている。１つのＮ
ＡＮＤセルに着目して説明すると、この実施例では、８
個のメモリセルＭ１〜Ｍ８が直列接続されて１つのＮＡ
ＮＤセルを構成している。

【０００５】メモリセルはそれぞれ、基板７１にトンネ
ル絶縁膜７３を介して浮遊ゲート７４（７４₁，７
４₂，…，７４₈）を形成し、さらにゲート絶縁膜７５
を介して制御ゲート７６（７６₁，７６₂，…，７
６₈）を形成して、構成されている。これらのメモリセ
ルのソース，ドレインであるｎ型拡散層７９は、隣接す
るもの同士共有する形で接続され、これによって複数の
メモリセルが直列接続されている。

【０００６】ＮＡＮＤセルのドレイン側，ソース側には
各々、メモリセルの浮遊ゲート，制御ゲートと同時に形
成された第１の選択ゲート７４₉，７６₉及び第２の選
択ゲート７４₁₀，７６₁₀が設けられている。素子形成さ
れた基板はＣＶＤ酸化膜７７により覆われ、この上にビ
ット線７８が配設されている。ＮＡＮＤセルの制御ゲー
ト７６は、共通に制御ゲートＣＧ1 ，ＣＧ2 ，…，ＣＧ
8 として配設されている。これら制御ゲート線は、ワー
ド線となる。選択ゲート７４₉，７６₉及び７４₁₀，７
６₁₀もそれぞれ行方向に連続的に選択ゲートＳＧ1 ，Ｓ
Ｇ2 として配設されている。

【０００７】図２９は、このようなＮＡＮＤセルがマト
リクス状に配列されたメモリセルアレイの等価回路を示
している。ソース線は、例えば６４本のビット線毎につ
き１箇所、コンタクトを介してＡｌ，ポリＳｉなどの基
準電位配線に接続される。この基準電位配線は周辺回路
に接続される。メモリセルの制御ゲート及び第１，第２
の選択ゲートは、行方向に連続的に配設される。通常、
制御ゲートにつながるメモリセルの集合を１ページと呼
び、１組のドレイン側（第１の選択ゲート）及びソース
側（第２の選択ゲート）の選択ゲートによって挟まれた
ページの集合を１ＮＡＮＤブロック又は単に１ブロック
と呼ぶ。

【０００８】ＮＡＮＤセル型ＥＥＰＲＯＭの動作は、次
の通りである。

【０００９】データ書き込みは、ビット線から遠い方の
メモリセルから順に行う。選択されたメモリセルの制御
ゲートには昇圧された書き込み電圧Ｖpp（＝２０Ｖ程
度）を印加し、他の非選択メモリセルの制御ゲート及び
第１の選択ゲートには中間電位（＝１０Ｖ程度）を印加
し、ビット線にはデータに応じて０Ｖ（“０”書き込
み）又は中間電位（“１”書き込み）を印加する。この
とき、ビット線の電位は選択メモリセルに伝達される。
データ“０”の時は、選択メモリセルの浮遊ゲートと基
板間に高電圧がかかり、基板から浮遊ゲートに電子がト
ンネル注入されてしきい値電圧が正方向に移動する。デ
ータが“１”の時は、しきい値電圧は変化しない。

【００１０】データ消去は、ブロック単位でほぼ同時に
行われる。即ち、消去するブロックの全ての制御ゲー
ト，選択ゲートを０Ｖとし、ｐ型ウエル及びｎ型基板に
昇圧された昇圧電位ＶppE （２０Ｖ程度）を印加する。
消去を行わないブロックの制御ゲート，選択ゲートにも
ＶppE を印加する。これにより、消去するブロックのメ
モリセルにおいて浮遊ゲートの電子がウエルに放出さ
れ、しきい値電圧が負方向に移動する。

【００１１】データ読み出し動作は、ビット線をプリチ
ャージした後にフローティングにし、選択されたメモリ
セルの制御ゲートを０Ｖ、それ以外のメモリセルの制御
ゲート、選択ゲートを電源電圧Ｖcc（例えば３Ｖ）、ソ
ース線を０Ｖとして、選択メモリセルで電流が流れるか
否かをビット線に検出することにより行われる。即ち、
メモリセルに書き込まれたデータが“０”（メモリセル
のしきい値電圧Ｖth＞０）ならばメモリセルはオフにな
るので、ビット線はプリチャージ電位を保つが、“１”
（メモリセルのしきい値電圧Ｖth＜０）ならばメモリセ
ルはオンしてビット線はプリチャージ電位からΔＶだけ
下がる。これらのビット線電位をセンスアンプで検出す
ることによって、メモリセルのデータが読み出される。

【００１２】図３０（ａ）（ｂ）は従来の読み出し方法
を模式的に表したものである。メモリセルユニットは、
メモリセル及び選択ＭＯＳトランジスタにより構成され
ている。信号線１１はビット線、信号線１２はソース線
に相当する。ビット線のセンス方式としては、図３０
（ａ）のようにビット線電位と基準電位（例えばインバ
ータの回路しきい値や、トランジスタのしきい値）との
大小を比較するシングルエンド式のセンスアンプでもよ
いし、図３０（ｂ）のように参照線とビット線（信号線
１１）の電位差を比較・増幅する差動センスアンプであ
ってもよい。いずれにせよこの方法では、ビット線（信
号線１１）の電荷はソース線（信号線１２）を通して接
地電位に放出される。

【００１３】ＮＡＮＤセル型ＥＥＰＲＯＭでは、複数の
メモリセルが縦列接続されているため、読み出し時のセ
ル電流が小さい。また、メモリセルの制御ゲート及び第
１，第２の選択ゲートは、行方向に連続的に配設されて
いるので１ページ分のデータが同時にビット線に読み出
される。

【００１４】

【発明が解決しようとする課題】このように従来、ＮＡ
ＮＤセル型ＥＥＰＲＯＭ或いはＮＡＮＤ型マスクＲＯＭ
では、メモリセルがソース，ドレインを共有して複数個
直列に接続されているために、読み出し時の抵抗が大き
く、その結果、読み出し時にメモリセルを流れるセル電
流Ｉcellは小さい。ビット線の容量をＣB 、メモリセル
が“１”であるとセンスアンプが読み出すために必要な
ビット線の電位変化をΔＶとすると、ビット線をメモリ
セルで放電するのに要する時間Ｔは、Ｔ＝ＣB ・ΔＶ／
Ｉcellである。従って、セル電流Ｉcellが小さいことに
より、ランダムリード時間も長くなる。

【００１５】ランダムリードを高速化する方法として、
制御ゲートの電圧をＶccよりも大きくする方法が考えら
れるが、この方法では制御ゲートの電圧が大きくなるた
めに、読み出しを繰り返す間に基板から浮遊ゲートに電
荷が注入され、メモリセルのしきい値が負の消去状態か
ら正の書き込み状態にシフトするという問題がある。こ
れをリード・ディスターブ（Read Disturb）と呼び、メ
モリセル読み出し時の制御ゲートの電圧を低くする程、
リード・ディスターブを低減化できる。

【００１６】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、リード・ディスターブ
等の不都合を招くことなく、ランダムリードの高速化を
はかり得る不揮発性半導体記憶装置を提供することにあ
る。

【００１７】

【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。

【００１８】即ち、本発明（請求項１）は、一端側が直
接又は選択トランジスタを介して第１の信号線に接続さ
れ、他端側が直接又は選択トランジスタを介して第２の
信号線に接続され、ワード線により選択される不揮発性
メモリセルを、マトリクス状に配置してなるメモリセル
アレイを有する不揮発性半導体記憶装置において、第１
の信号線を第１の読み出し電位Ｖ1 に設定すると共に、
第２の信号線を第２の読み出し電位Ｖ2 に設定する手段
と、第１及び第２の信号線を前記各電位Ｖ1 ，Ｖ2 にそ
れぞれ設定した状態で、前記ワード線に所定の読み出し
電圧を印加する手段と、前記読み出し電圧の印加により
第１の信号線に現れる電圧変化ΔＶ1 と第２の信号線に
現れる電圧変化ΔＶ2 を検出する手段とを具備してなる
ことを特徴とする。

【００１９】また、本発明（請求項２）は、複数個の不
揮発性メモリセルを接続してなり、一端側が直接又は選
択トランジスタを介して第１の信号線に接続され、他端
側が直接又は選択トランジスタを介して第２の信号線に
接続されたメモリセルユニットを、マトリクス状に配置
してなるメモリセルアレイを有する不揮発性半導体記憶
装置において、第１の信号線を第１の読み出し電位Ｖ1
に設定すると共に、第２の信号線を第２の読み出し電位
Ｖ2 に設定する手段と、第１及び第２の信号線を前記各
電圧Ｖ1 ，Ｖ2 にそれぞれ設定した状態で、前記ワード
線に所定の読み出し電圧を印加する手段と、前記読み出
し電圧の印加により第１の信号線に現れる電圧変化ΔＶ
1 と第２の信号線に現れる電圧変化ΔＶ2 を検出する手
段とを具備してなることを特徴とする。

【００２０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第１の信号線に第１のコンデンサを介して接続され
た第３の信号線と、第２の信号線に第２のコンデンサを
介して接続された第４の信号線と、第１の信号線を第１
の読み出し電位Ｖ1 に、第２の信号線を第２の読み出し
電位Ｖ2 に、第３の信号線を第３の読み出し電位Ｖ3
に、第４の信号線を第４の読み出し電位Ｖ4にそれぞれ
設定する手段と、第１〜第４の信号線を前記各電位Ｖ1
〜Ｖ4 にそれぞれ設定した状態で、ワード線に所定の読
み出し電圧を印加する手段と、読み出し電圧の印加によ
り第１の信号線に現れる電圧変化ΔＶ1 が転送された第
３の信号線の電圧変化ΔＶ3 と、第２の信号線に現れる
電圧変化ΔＶ2 が転送された第４の信号線の電圧変化Δ
Ｖ4 を検出する手段とを具備してなること。 (2) 第１のコンデンサと第２のコンデンサの容量がほぼ
等しいこと。 (3) 不揮発性メモリセルは、電気的書き替え可能な不揮
発性メモリセルで構成されること。 (4) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層して形成され、複数のメモリセルが隣
接するもの同士でソース，ドレインを共有する形で直列
接続されてメモリセルユニットを構成すること。 (5) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層して形成され、１個又は複製個のメモ
リセルが全てのソース，ドレインを共有する形で並列接
続されてメモリセルユニットを構成すること。

【００２１】また、本発明（請求項６）は、一端側が直
接又は選択トランジスタを介して第１の信号線に接続さ
れ、他端側が直接又は選択トランジスタを介して第２の
信号線に接続され、ワード線により選択される不揮発性
メモリセルを、マトリクス状に配置してなるメモリセル
アレイを有する不揮発性半導体記憶装置において、第１
の信号線と第１の参照線の電位差を増幅して第３の信号
線に出力する第１の信号増幅器と、第２の信号線と第２
の参照線の電位差を増幅して第４の信号線に出力する第
２の信号増幅器と、第１の信号線を第１の読み出し電位
Ｖ1'に、第２の信号線を第２の読み出し電位Ｖ2'に、第
３の信号線を第３の読み出し電位Ｖ3'に、第４の信号線
を第４の読み出し電位Ｖ4'にそれぞれ設定する手段と、
第１〜第４の信号線を前記各電位Ｖ1'〜Ｖ4'にそれぞれ
設定した状態で、前記ワード線に所定の読み出し電圧を
印加する手段と、前記読み出し電圧の印加により第１の
信号線に現れる電圧変化ΔＶ1'を第１の信号増幅器で増
幅して第３の信号線に出力される電圧変化ΔＶ3'と、第
２の信号線に現れる電圧変化ΔＶ2 を第２の信号増幅器
で増幅して第４の信号線に出力される電圧変化ΔＶ4'を
検出する手段とを具備してなることを特徴とする。

【００２２】また、本発明（請求項７）は、複数個の不
揮発性メモリセルを接続してなり、一端側が直接又は選
択トランジスタを介して第１の信号線に接続され、他端
側が直接又は選択トランジスタを介して第２の信号線に
接続されたメモリセルユニットを、マトリクス状に配置
してなるメモリセルアレイを有する不揮発性半導体記憶
装置において、第１の信号線と第１の参照線の電位差を
増幅して第３の信号線に出力する第１の信号増幅器と、
第２の信号線と第２の参照線の電位差を増幅して第４の
信号線に出力する第２の信号増幅器と、第１の信号線を
第１の読み出し電位Ｖ1'に、第２の信号線を第２の読み
出し電位Ｖ2'に、第３の信号線を第３の読み出し電位Ｖ
3'に、第４の信号線を第４の読み出し電位Ｖ4'にそれぞ
れ設定する手段と、第１〜第４の信号線を前記各電位Ｖ
1'〜Ｖ4'にそれぞれ設定した状態で、前記ワード線に所
定の読み出し電圧を印加する手段と、前記読み出し電圧
の印加により第１の信号線に現れる電圧変化ΔＶ1'を第
１の信号増幅器で増幅して第３の信号線に出力される電
圧変化ΔＶ3'と、第２の信号線に現れる電圧変化ΔＶ2
を第２の信号増幅器で増幅して第４の信号線に出力され
る電圧変化ΔＶ4'を検出する手段とを具備してなること
を特徴とする。

【００２３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 第３の読み出し電位Ｖ3'と第４の読み出し電位Ｖ4'
がほぼ等しいこと。 (2) 不揮発性メモリセルは、電気的書き替え可能な不揮
発性メモリセルで構成されること。 (3) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層して形成され、複数のメモリセルが隣
接するもの同士でソース，ドレインを共有する形で直列
接続されてメモリセルユニットを構成すること。 (4) 不揮発性メモリセルは、半導体層上に電荷蓄積層と
制御ゲートを積層して形成され、１個又は複製個のメモ
リセルが全てのソース，ドレインを共有する形で並列接
続されてメモリセルユニットを構成すること。

【００２４】

【作用】本発明によれば、メモリセル又はメモリセルユ
ニットにつながる信号線の一方の電位を検出するのでは
なく、メモリセル又はメモリセルユニットにつながる信
号線の両方の電位を検出している。即ち、メモリセル又
はメモリセルユニットにつながる第１及び第２の信号線
を共にプリチャージ電位に保持した後に、ワード線の選
択により各々の信号線に現れる電圧をそれぞれ検出して
いる。従って、従来方式に比して読み出し信号量を約２
倍に増大させることができ、これによりランダムリード
の高速化をはかることが可能となる。また、読み出し時
の制御ゲートの電圧を高くするのではないので、リード
・ディスターブが生じることもない。

【００２５】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（実施例１）図１は、本発明の第１の実施例に係わる不
揮発性半導体記憶装置を示す回路構成図である。

【００２６】メモリセルユニット３０は１個又は複数個
のメモリセル、及び０個又は１個又は複数個の選択ＭＯ
Ｓトランジスタから構成されている。メモリセルユニッ
ト３０は一端側が信号線１１に接続され、他端側が信号
線１２に接続されている。そして、信号線１１，１２は
センスアンプ４０に接続されている。

【００２７】メモリセルユニットの例を幾つか図２〜図
５に示した。図２（ａ）はいわゆるＮＡＮＤ型ＥＥＰＲ
ＯＭ又はＮＡＮＤ型マスクＲＯＭ、図２（ｂ）は図２
（ａ）の選択ＭＯＳトランジスタのしきい値が異なる
（Ｅ−type、Ｉ−type）場合である。図２（ｃ）は選択
ＭＯＳトランジスタを３個設けた場合のＮＡＮＤ型不揮
発性メモリの一例、図２（ｄ）は選択ＭＯＳトランジス
タを４個設けた場合のＮＡＮＤ型不揮発性メモリの一例
である（図中Ｅ−type選択ＭＯＳトランジスタのしきい
値は正、Ｄ−type選択ＭＯＳトランジスタのしきい値は
負である）。

【００２８】図３（ａ）はＮＯＲ型ＥＥＰＲＯＭ又はＮ
ＯＲ型マスクＲＯＭである。図３（ｂ）、（ｃ）はＮＯ
Ｒ型不揮発性メモリに選択ＭＯＳトランジスタを１個或
いは２個設けた場合の一例である。図４（ａ）はソース
及びドレインを複数個のメモリセルで共有して、メモリ
セルが並列接続されたものである。図４（ｂ）は複数個
のメモリセルを並列接続したものに、選択ＭＯＳトラン
ジスタを１個接続したもの（文献：Onoda,H.,et al.,IE
DM Tech.Dig,1992,p.599）である。図４（ｃ）は複数個
のメモリセルを並列接続したものに、選択ＭＯＳトラン
ジスタを２個接続したもの（文献：Kume,H.,et al,.IED
M Tech.Dig, 1992,p991 ，Hisamune,Y.,et al.,IEDM Te
ch.Dig,1992,p19 ）である。

【００２９】また、図５は複数のメモリセルを並列に接
続した別の例である（文献：Bergemont,A.,et al,.IEDM
Tech.Dig,1993,p15）。

【００３０】図１を用いて本実施例の読み出し動作を説
明する。従来の不揮発性記憶装置の読み出し方式では図
３０（ａ）（ｂ）のように、メモリセルユニットの一端
が接続する信号線１１をプリチャージし、他端が接続す
る信号線１２を接地して、信号線１１の電荷をメモリセ
ルユニットを通じて接地線に放電する。従って、センス
アンプ４０で読み出す信号量はΔＶA である。

【００３１】これに対し本実施例では、まず信号線１１
をＶA に、信号線１２をＶB （ＶA＞ＶB ）にプリチャ
ージした後、信号線１１も信号線１２もフローティング
にする。その後、メモリセルユニット３０内の選択ゲー
ト，制御ゲートに所望の読み出し電圧が印加される。メ
モリセルに書き込まれたデータが“０”ならばメモリセ
ルはオンしないので、信号線１１，１２はプリチャージ
電位を保つ。メモリセルに書き込まれたデータが“１”
ならばメモリセルはオンし、メモリセルを通じて信号線
１１から信号線１２に電荷が転送される。

【００３２】その結果、ある放電時間内に信号線１１は
プリチャージ電位ＶA からΔＶA だけ低下し、信号線１
２はプリチャージ電位ＶB からΔＶB だけ上昇する。本
実施例では信号線１１の電位変化ΔＶA と信号線１２の
電位変化ΔＶB の両方をセンスアンプ４０によって検出
するので、信号量はΔＶA ＋ΔＶB となり、従来の読み
出し方式（信号量ΔＶA ）よりも増加する。

【００３３】センスアンプ４０によって、信号線１１に
読み出されたメモリセルのデータを読み出すために必要
な信号量をΔＶSAとすると、読み出し時間Ｔは信号線１
１の容量ＣA 、メモリセルのセル電流Ｉcellに対して、
Ｔ＝ＣA ΔＶSA／Ｉcellである。

【００３４】本実施例の読み出し方法によると、信号線
のある（充）放電時間（つまり選択したメモリセルの選
択ゲート，制御ゲートに選択電圧を印加する時間）内
に、信号線に読み出される信号量は、従来の読み出し方
法の例えば（ΔＶA ＝ΔＶB とすると）２倍である。従
って、ΔＶSAの信号量を読み出すために必要な時間は、
従来の読み出し方法の例えば１／２になる。つまり、デ
ータ読み出しが高速化される。

【００３５】信号線１１，１２のプリチャージ電位は例
えばＶA ＝１．５Ｖ、ＶB ＝０Ｖとしてよい。ＶB ＝
０．５Ｖとしてもよい。信号線１１の容量をＣA 、信号
線１２の容量をＣB とすると、ΔＶB ＝（ＣA ／ＣB ）
ΔＶA である。

【００３６】従って、信号線１１の容量ＣA と信号線１
２の容量ＣB がほぼ等しければ、信号線１１の信号量Δ
ＶA と信号線１２の信号量ΔＶB が等しくなり、信号量
は２ΔＶA となるので、従来の読み出し方法の２倍にな
る。（実施例２）次に、本発明の第２の実施例を説明する。
この実施例は、前記センスアンプ４０の一例を示すもの
で、図６（ａ）（ｂ）のように構成されている。図６
（ａ）はメモリセルのデータが“０”である場合、図６
（ｂ）はメモリセルのデータが“１”である場合であ
る。

【００３７】信号線１１は容量Ｃ1 を通じて信号線１３
に、信号線１２は容量Ｃ2 を通じて信号線１４に接続さ
れ、信号線１３，１４間の電位差を差動アンプＤＡによ
って差動増幅する。図７〜図１０に差動アンプＤＡの具
体的構成例を示した。図７はフリップフロップ型のセン
スアンプ、図８（ａ）〜（ｄ）はカレントミラー型のセ
ンスアンプ、図９（ａ）（ｂ）はクロスカップル型のセ
ンスアンプ、図１０（ａ）（ｂ）は複数個の差動アンプ
を組み合わせて構成される差動アンプである。ここで、
図７〜図１０のＶin1 を信号線１３に、Ｖin2 を信号線
１４に接続すればよい。

【００３８】差動アンプＤＡの動作タイミングを、以下
で説明する。差動アンプＤＡは、まず信号線１１，１２
をＶA ，ＶB （ＶA ＞ＶB ）に、信号線１３，１４をＶ
preA，ＶpreB（ＶpreA＞ＶpreB）に充電する。プリチャ
ージ後、信号線１１〜１４をフローティングにする。そ
の後、信号線１１，１２間につながるメモリセルユニッ
ト内の選択ゲート，制御ゲートに所定の読み出し電圧を
印加する。

【００３９】メモリセルに書き込まれたデータが“０”
ならば、メモリセルはオフするので信号線１１〜１４は
プリチャージ電位に保たれる（図６（ａ））。その後、
差動アンプＤＡによって信号線１３，１４の電位差が増
幅される。例えば、差動アンプＤＡが図７のフリップフ
ロップ型のセンスアンプで構成される場合には、ノード
Ｎ１が電源電圧（例えば３Ｖ）、ノードＮ２が０Ｖにな
る。

【００４０】一方、メモリセルに書き込まれたデータが
“１”ならば、メモリセルはオンし、信号線１１はプリ
チャージ電位からΔＶA だけ減少し、信号線１２はプリ
チャージ電位からΔＶB だけ増加する（図６（ｂ））。
信号線１１，１２の電位変化に対応して信号線１３，１
４の電位がそれぞれΔＶA ’，−ΔＶB ’に変化する。
信号線１３の容量をＣ3 とすると、ΔＶA ’〜ΔＶA ×
Ｃ1 ／（Ｃ1 ＋Ｃ3 ）であるから、Ｃ1 をＣ3 よりも十
分大きくなるように設計すればΔＶA ’〜ΔＶA とな
る。信号線１４の電位変化についても、Ｃ2 を信号線１
４の容量Ｃ4 よりも大きくすれば、信号線１４の電位変
化ΔＶB ’は信号線１２の電位変化ΔＶBとほぼ同様で
ある。

【００４１】本実施例による信号量はΔＶA ’＋ΔＶB
’なので、ΔＶA ’＋ΔＶB ’＞ΔＶA である限り本
実施例による読み出し方式では従来の読み出し方式（信
号量ΔＶA ）よりも、信号量が大きい。その結果、読み
出しが高速化される。

【００４２】メモリセルのデータを読み出した結果、信
号線１３，１４の電位Ｖ3 ，Ｖ4 の大小関係はプリチャ
ージ時の逆（つまりＶ3 ＜Ｖ4 ）になる。信号線１３，
１４の電位の大小関係が決定した後、信号線１３，１４
の電位差を差動アンプで増幅する。差動アンプとして、
例えば図７のようなフリップフロップ型センスアンプを
用いた場合には、ノードＮ１は０Ｖ、ノードＮ２は電源
電圧（例えば３Ｖ）になる。

【００４３】信号線１１〜１４のプリチャージ電位は、
例えば信号線１１のプリチャージ電位ＶA ＝１．８Ｖ、
信号線１２のプリチャージ電位ＶB ＝０．１Ｖ、信号線
１３のプリチャージ電位ＶpreA＝１．８Ｖ、信号線１４
のプリチャージ電位ＶpreB＝１．５Ｖとすればよい。ま
た、ＶA ＝１．８Ｖ，ＶB ＝０Ｖ，ＶpreA＝１．５Ｖ，
ＶpreB＝１．３Ｖとしてもよいし、ＶA ＝３．５Ｖ，Ｖ
B ＝−０．２Ｖ，ＶpreA＝１．２Ｖ，ＶpreB＝０．９Ｖ
としてもよい。

【００４４】センスアンプ回路内に図１１のようにフィ
ードバック型ビット線バイアス回路（ＦＢ）を設けても
よい。図１１中のトランジスタＴｒ１，Ｔｒ２は負荷ト
ランジスタである。これによりセンスアンプの感度が向
上する。（実施例３）次に、本発明の第３の実施例を説明する。
この実施例は、前記センスアンプの別の例を示すもの
で、図１２（ａ）（ｂ）のように構成されている。図１
２（ａ）は“１”読み出しの場合、図１２（ｂ）は
“０”読み出しの場合である。

【００４５】本実施例によるセンスアンプは、信号線１
１の電位と参照線２１の電位差を増幅する差動アンプ
（第１の信号増幅器）ＤＡ１、信号線１２の電位と参照
線２２の電位差を増幅する差動アンプ（第２の信号増幅
器）ＤＡ２、差動アンプＤＡ１と差動アンプＤＡ２の出
力差を増幅する差動アンプＤＡ３から成り立っている。
また、図１２（ａ）では制御信号φE により、信号線１
３の電位Ｖ3 と信号線１４の電位Ｖ4 がＶHFにイコライ
ズされる。

【００４６】差動アンプ回路は（実施例２）と同様に例
えば図７〜図１０であればよい。センスアンプ回路の具
体的構成の一例が図１３（ａ）（ｂ）である。差動アン
プ回路ＤＡ１，ＤＡ２の入力信号に関しては、信号線１
１，１２を図７〜図１０のＶin1 に入力し、参照線２
１，２２は図７〜図１０のＶin2 に入力すればよい。ま
た、差動アンプＤＡ１，ＤＡ２の出力は図７の場合なら
ば例えばノードＮ１を出力、図８〜図１０の場合ならば
例えばＶout を出力とすればよい。差動アンプ回路ＤＡ
３に関しては、信号線１３は図７〜図１０のＶin1 、信
号線１４は図７〜図１０のＶin2 に入力すればよい。

【００４７】図１２（ａ）（ｂ）を用いて本実施例の読
み出し動作を説明する。まず、信号線１１，１２をＶA
，ＶB にプリチャージする。ＶA ，ＶB は例えばＶA
＞ＶrefA（ＶrefA；参照線２１の電位）、ＶB ＜ＶrefB
（ＶrefB；参照線２２の電位）と設定すればよい。ま
た、イコライズ信号φE をオンすることにより、信号線
１３と信号線１４を等電位にする（イコライズする）。
プリチャージ及びイコライズ後、信号線１１〜１４をフ
ローティングにする。その後、メモリセルユニット内の
選択ゲート，制御ゲートに読み出し電圧を印加する。

【００４８】メモリセルに書き込まれたデータが“１”
ならば（図１２（ａ））、メモリセルはオンするので信
号線１１はプリチャージ電位ＶA から下がり、ＶA −Δ
ＶA（＜ＶrefA）になる。信号線１２はプリチャージ電
位ＶB から上がり、ＶB ＋ΔＶB （＞ＶrefB）になる。
つまり、メモリセルのデータを読み出した結果、信号線
１１と参照線２１の大小関係はプリチャージ時の逆にな
る。更に信号線１２と参照線２２の大小関係もプリチャ
ージ時の逆になる。

【００４９】差動アンプＤＡ１，ＤＡ２を活性化する
と、参照線２１の電位ＶrefA、信号線１１の電位ＶA の
電位差は差動アンプＤＡ１によって増幅され、その結
果、信号線１３の電位がイコライズ電位ＶHFから下が
り、ＶHF−ΔＶHFA になる。参照線２２の電位ＶrefB、
信号線１２の電位ＶB の電位差は差動アンプＤＡ２によ
って増幅され、その結果、信号線１４の電位がイコライ
ズ電位ＶHFから上がり、ＶHF＋ΔＶHFB になる。

【００５０】次に、信号線１３，１４の電位差が差動ア
ンプＤＡ３で増幅される。例えば、差動アンプが図８
（ｃ）のカレントミラー型のセンスアンプで構成される
場合には、差動アンプＤＡ３の出力Ｖout は低下するこ
とになる。

【００５１】メモリセルに書き込まれたデータが“０”
ならば（図１２（ｂ））、メモリセルはオフするので、
信号線１１，１２はプリチャージ電位に保たれる。その
後、差動アンプＤＡ１，ＤＡ２を活性化すると、参照線
２１の電位ＶrefA、信号線１１の電位ＶA の電位差は差
動アンプＤＡ１によって増幅され、その結果、信号線１
３の電位がイコライズ電位ＶHFから上がり、ＶHF＋ΔＶ
HFA ’になる。参照線２２の電位ＶrefB、信号線１２の
電位ＶB の電位差は差動アンプＤＡ２によって増幅さ
れ、その結果、信号線１４の電位がイコライズ電位ＶHF
から下がり、ＶHF−ΔＶHFB ’になる。

【００５２】次に、信号線１３，１４の電位差が差動ア
ンプＤＡ３で増幅される。例えば、差動アンプが図８
（ｃ）のカレントミラー型のセンスアンプで構成される
場合には、差動アンプＤＡ３の出力Ｖout は上昇するこ
とになる。

【００５３】信号線１１，１２のプリチャージ電位、参
照線２１，２２の電位は、例えば信号線１１のプリチャ
ージ電位ＶA ＝１．７Ｖ、信号線１２のプリチャージ電
位ＶB ＝０Ｖ、参照線２１の電位ＶrefA＝１．６Ｖ、参
照線２２の電位ＶrefB＝０．１Ｖとすればよい。また、
信号線１１のプリチャージ電位ＶA ＝１．６Ｖ、信号線
１２のプリチャージ電位ＶB ＝０．２Ｖ、参照線２１の
電位ＶrefA＝１．４Ｖ、参照線２２の電位ＶrefB＝０．
４Ｖとしてもよい。

【００５４】信号線１１と参照線２１の容量もほぼ等し
い方がよい。信号線１２と参照線２２の容量もほぼ等し
い方がよい。従って、参照線２１，２２をダミービット
線としてもよい。信号線１３と信号線１４の容量もほぼ
等しい方がよい。

【００５５】センスアンプ回路内に図１４のようにフィ
ードバック型ビット線バイアス回路（ＦＢ）を設けても
よい。図１４中のトランジスタＴｒ１，Ｔｒ２は負荷ト
ランジスタである。これによりセンスアンプの感度が向
上する。

【００５６】差動アンプＤＡ１、ＤＡ２の入力信号は図
１５（ａ）（ｂ）のようにしてもよい。つまり信号線１
１，１２を図７〜図１０のＶin2 に入力し、参照線２
１，２２は図７〜図１０のＶin1 に入力すればよい。（実施例４）次に、実施例２で記した読み出し方式をＮ
ＡＮＤ型ＥＥＰＲＯＭに適用する場合の実施例を、以下
で説明する。

【００５７】図１６は本実施例に係わるＮＡＮＤ型ＥＥ
ＰＲＯＭの構成を示すブロック図である。同図中、５１
（５１Ａ，５１Ｂ）はメモリ手段としてのメモリセルア
レイである。５２はデータ書き込み、読み出しを行うた
めのラッチ手段としてのセンスアンプ回路である。５３
（５３Ａ，５３Ｂ）はワード線選択を行うロウデコー
ダ、５４はビット線選択を行うカラムデコーダ、５５は
アドレスバッファ、５６はＩ／Ｏセンスアンプ、５７は
データ入出力バッファ、５８は基板電位制御回路であ
る。

【００５８】図１７はメモリセルアレイである。本実施
例によるメモリセルアレイは、従来のメモリセルアレイ
（図２７、図２９）のようにソース側の選択ゲートがｎ
型拡散層のソース線に接続されておらず、ビット線にコ
ンタクトされている。また、１つのビット線コンタクト
は従来のメモリセルアレイでは２つのＮＡＮＤ列で共有
していたが、本実施例のメモリセルアレイでは４つのＮ
ＡＮＤセル列で共有しているので、メモリセルアレイ全
体でのビット線コンタクトの数は従来のメモリセルアレ
イから増加することはない。

【００５９】また、本実施例のメモリセルアレイでは１
つのＮＡＮＤセル列とビット線を接続する２つの選択Ｍ
ＯＳトランジスタのしきい値をＶth1 ，Ｖth2 （Ｖth1
＞Ｖth2 ）の２種類設けている。高いしきい値Ｖth1
（例えば２Ｖ）を持つ選択ＭＯＳトランジスタをＥ−ty
pe、低いしきい値Ｖth2 （例えば０．５Ｖ）を持つ選択
ＭＯＳトランジスタをＩ−typeと記す。選択ゲートに印
加する電圧はＩ−typeトランジスタもＥ−typeトランジ
スタも両方オンする電圧Ｖsgh （例えば３Ｖ）（Ｖsgh
＞Ｖt1、Ｖt2）、及びＩ−typeトランジスタはオンする
が、Ｅ−typeトランジスタはオフする電圧Ｖsgl （例え
ば１．５Ｖ）（Ｖt1＞Ｖsgl ＞Ｖt2）である。

【００６０】このように選択ＭＯＳトランジスタのしき
い値を２種類設け、選択ゲートに印加する電圧を２種類
にすることによって書き込みや読み出しに際して、隣接
するＮＡＮＤセル列の一方をビット線と導通、他方を非
導通にすることができる。例えば選択ゲートＳＧ１をＶ
sgh 、ＳＧ２をＶsgl にすると、図１７のメモリセルユ
ニット２は両端のビット線に接続されるが、メモリセル
ユニット１は一端側のビット線には接続されるが、他端
側のビット線とは非導通になる。選択ゲートＳＧ１をＶ
sgl 、ＳＧ２をＶsgh にすると、図１７のメモリセルユ
ニット１は両端のビット線に接続されるが、メモリセル
ユニット２は一端側のビット線には接続されるが、他端
側のビット線とは非導通になる。

【００６１】本実施例のセンスアンプ回路の一例を図１
８に示す。図１８では図１７のメモリセルアレイのビッ
ト線ＢＬ１とＢＬ２が接続している。

【００６２】以下では、図１７のメモリセルユニット１
内のメモリセル、例えばメモリセルＭＣ11を読み出す場
合を例に取って本実施例の読み出し動作を説明する。

【００６３】図１９は“１”読み出しの場合のタイミン
グチャートである。まず、時刻ｔ0にプリチャージ信号
ＰＲA1，ＰＲB1，ＰＲＥＡ，ＰＲＥＢがＶssからＶccに
なり、ビット線ＢＬ１が０Ｖ、ＢＬ２が１．７Ｖ、信号
線１３が１．７Ｖ、信号線１４が１．５Ｖにプリチャー
ジされる（時刻ｔ1 ）。

【００６４】プリチャージが終わるとＰＲA1，ＰＲB1，
ＰＲＥＡ，ＰＲＥＢがＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２、信号線１３，１４はフローティング状態になる。
この後、ロウデコーダ５３から選択ゲート，制御ゲート
に所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣ
Ｇ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、Ｓ
Ｇ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）と
なる。

【００６５】メモリセルユニット１内のメモリセルに書
き込まれたデータが“１”の場合には、メモリセルのし
きい値が負なのでメモリセルトランジスタがオンしてセ
ル電流がビット線ＢＬ２からＢＬ１に流れる。その結
果、例えばビット線ＢＬ２は１．７Ｖから１．５Ｖに、
ビット線ＢＬ１は０Ｖから０．２Ｖになる。キャパシタ
Ｃ1 の容量が信号線１３の容量よりも十分大きければ、
ビット線ＢＬ２の電位変化が信号線１３に転送されてＶ
３が１．７Ｖから１．５Ｖになる。同様に、キャパシタ
Ｃ2 の容量が信号線１４の容量よりも十分大きければ、
ビット線ＢＬ１の電位変化が信号線１４に転送されてＶ
４が１．５Ｖから１．７Ｖになる。

【００６６】その後、時刻ｔ3 にφP が３Ｖ、φN が０
Ｖとなり、ＣＭＯＳフリップフロップが不活性化され、
時刻ｔ4 にφE が３Ｖになることによりセンスアンプの
ＣＭＯＳフリップフロップがイコライズされてノードＮ
１、Ｎ２がＶHF1 （例えばＶcc／２）になる。時刻ｔ5
にＳＳ１が３Ｖになり、ビット線とセンスアンプが接続
された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖに
なり、信号線１３，１４の電位差が増幅される（時刻ｔ
6 ）。つまり、ノードＮ１は０Ｖ、ノードＮ２は３Ｖに
なる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖに
なると、ＣＭＯＳフリップフロップにラッチされていた
データがＩ／Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ7 ）。

【００６７】図２０は“０”読み出しの場合のタイミン
グチャートである。まず、時刻ｔ0にプリチャージ信号
ＰＲA1，ＰＲB1，ＰＲＥＡ，ＰＲＥＢがＶssからＶccに
なり、ビット線ＢＬ１が０Ｖ、ＢＬ２が１．７Ｖ、信号
線１３が１．７Ｖ、信号線１４が１．５Ｖにプリチャー
ジされる（時刻ｔ1 ）。

【００６８】プリチャージが終わるとＰＲA1，ＰＲB1，
ＰＲＥＡ，ＰＲＥＢがＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２、信号線１３，１４はフローティング状態になる。
この後、ロウデコーダ５３から選択ゲート，制御ゲート
に所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣ
Ｇ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、Ｓ
Ｇ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）と
なる。メモリセルユニット１内のメモリセルに書き込ま
れたデータが“０”の場合には、メモリセルのしきい値
が正なのでメモリセルトランジスタがオフしてセル電流
が流れず、ビット線ＢＬ２，ＢＬ１、信号線１３，１４
はプリチャージ電位を保つ。

【００６９】その後、時刻ｔ3 にφP が３Ｖ、φN が０
Ｖとなり、ＣＭＯＳフリップフロップが不活性化され、
時刻ｔ4 にφE が３Ｖになることによりセンスアンプの
ＣＭＯＳフリップフロップがイコライズされてノードＮ
１，Ｎ２がＶHF1 （例えばＶcc／２）になる。時刻ｔ5
にＳＳ１が３Ｖになり、ビット線とセンスアンプが接続
された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖに
なり、信号線１３，１４の電位差が増幅される（時刻ｔ
6 ）。つまり、ノードＮ１は３Ｖ、ノードＮ２は０Ｖに
なる。その後、カラム選択信号ＣＳＬが０Ｖから３Ｖに
なると、ＣＭＯＳフリップフロップにラッチされていた
データがＩ／Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ7 ）。

【００７０】上記実施例ではビット線ＢＬ１を０Ｖ、Ｂ
Ｌ２が１．７Ｖ、信号線１３を１．７Ｖ、信号線１４を
１．５Ｖにプリチャージしたが、ＢＬ２を０Ｖ、ＢＬ１
を１．７Ｖ、信号線１４を１．７Ｖ、信号線３を１．５
Ｖにプリチャージして読み出しを行ってもよい。

【００７１】本実施例の読み出し方式の適用できるメモ
リセルアレイは、例えば図２１であってもよい。図２１
のメモリセルアレイでは１ＮＡＮＤセル列につき、３個
の選択ＭＯＳトランジスタを設けて、１メモリセルユニ
ットを構成している。直列接続される２つの選択ＭＯＳ
トランジスタはＥ−type（しきい値Ｖth1 ＞０）、Ｄ−
type（しきい値Ｖth2 ＜０）の２種類である。メモリセ
ルユニット１を読み出す場合にはＳＧ１をＶsgh1（Ｖsg
h1＞Ｖth3 、Ｖth3 ；Ｅ’−typeトランジスタのしきい
値）、ＳＧ２を０Ｖ、ＳＧ３をＶsgh2（Ｖsgh2＞Ｖth1
）にすればよい。メモリセルユニット２を読み出す場
合にはＳＧ１をＶsgh1（Ｖsgh1＞Ｖth3 、Ｖth3 ；Ｅ’
−typeトランジスタのしきい値）、ＳＧ３を０Ｖ、ＳＧ
２をＶsgh2（Ｖsgh2＞Ｖth1 ）にすればよい。（実施例５）実施例３で記した読み出し方式をＮＡＮＤ
型ＥＥＰＲＯＭに適用する場合の実施例を以下で説明す
る。

【００７２】ここで、本実施例に係わるＮＡＮＤ型ＥＥ
ＰＲＯＭの基本構成は前記図１６と同じであり、本実施
例のメモリセルアレイは前記図１７と同じである。従っ
て、これらの説明は省略する。

【００７３】本実施例のセンスアンプ回路の一例を、図
２２に示す。図２２では、図１７のメモリセルアレイの
ビット線ＢＬ１とＢＬ２が接続している。また図２２で
は、前記図１２の参照線２１，２２としてダミービット
線（図２２のＤＢＬ１、ＤＢＬ２）を用いている。

【００７４】以下では図１７のメモリセルユニット１内
のメモリセル、例えばメモリセルＭＣ11を読み出す場合
を例に取って、本実施例の読み出し動作を説明する。

【００７５】図２３は“１”読み出しの場合のタイミン
グチャートである。まず、時刻ｔ0にプリチャージ信号
ＰＲA1，ＰＲB1，ＤＰＲA1，ＤＰＲB1がＶssからＶccに
なり、ビット線ＢＬ１が０Ｖ、ＢＬ２が１．７Ｖ、ＤＢ
Ｌ１が０．１Ｖ、ＤＢＬ２が１．６Ｖにプリチャージさ
れる（時刻ｔ1 ）。

【００７６】プリチャージが終わるとＰＲA1，ＰＲB1，
ＤＰＲA1，ＤＰＲB1がＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２はフローティング状態になる。ＤＢＬ１，ＤＢＬ２
はフローティング状態でもよいし、定電位（ＶpreA、Ｖ
preB）に固定してもよい。この後、ロウデコーダ５３か
ら選択ゲート，制御ゲートに所望の電圧が印加される
（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ
８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、Ｓ
Ｇ１は１．５Ｖ（Ｖsgl ）となる。

【００７７】メモリセルユニット１内のメモリセルに書
き込まれたデータが“１”の場合には、メモリセルのし
きい値が負なのでメモリセルトランジスタがオンしてセ
ル電流がビット線ＢＬ２からＢＬ１に流れる。その結
果、例えばビット線ＢＬ２は１．７Ｖから１．５Ｖに、
ビット線ＢＬ１は０Ｖから０．２Ｖになる。

【００７８】その後、時刻ｔ3 にφP が３Ｖになりセン
スアンプが不活性化され、時刻ｔ4にφEQが３Ｖになる
ことにより、信号線１３と信号線１４がイコライズされ
て等電位になる。時刻ｔ5 にＳＳ１が３Ｖになり、ビッ
ト線とセンスアンプが接続された後、φP が３Ｖから０
Ｖになり、差動アンプＤＡ１ではビット線ＢＬ２と参照
線ＤＢＬ２の電位差が増幅されて信号線１３に出力され
る（時刻ｔ6 ）。差動アンプＤＡ２ではビット線ＢＬ１
と参照線ＤＢＬ１の電位差が増幅されて信号線１４に出
力される。

【００７９】そして、時刻ｔ7 に差動アンプＤＡ３が活
性化され、信号線１３，１４間の電位差が増幅されてＶ
out ，ＤＶout にデータが出力される。

【００８０】図２４は“０”読み出しの場合のタイミン
グチャートである。まず、時刻ｔ0にプリチャージ信号
ＰＲA1，ＰＲB1，ＤＰＲA1，ＤＰＲB1がＶssからＶccに
なり、ビット線ＢＬ１が０Ｖ、ＢＬ２が１．７Ｖ、ＤＢ
Ｌ１が０．１Ｖ、ＤＢＬ２が１．６Ｖにプリチャージさ
れる（時刻ｔ1 ）。

【００８１】プリチャージが終わるとＰＲA1，ＰＲB1，
ＤＰＲA1，ＤＰＲB1がＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２はフローティング状態になる。ＤＢＬ１，ＤＢＬ２
はフローティング状態でもよいし、定電位（ＶpreA、Ｖ
preB）に固定してもよい。この後、ロウデコーダ５３か
ら選択ゲート，制御ゲートに所望の電圧が印加される
（時刻ｔ2 ）。制御ゲートＣＧ１が０Ｖ、ＣＧ２〜ＣＧ
８はＶcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、Ｓ
Ｇ１は１．５Ｖ（Ｖsgl ）となる。メモリセルユニット
１内のメモリセルに書き込まれたデータが“０”の場合
には、メモリセルのしきい値が正なのでメモリセルトラ
ンジスタがオフしてセル電流が流れず、ビット線ＢＬ
２、ＢＬ１はプリチャージレベルを保つ。

【００８２】その後、時刻ｔ3 にφP が３Ｖになりセン
スアンプが不活性化され、時刻ｔ4にφEQが３Ｖになる
ことにより、信号線１３と信号線１４がイコライズされ
て等電位になる。時刻ｔ5 にＳＳ１が３Ｖになり、ビッ
ト線とセンスアンプが接続された後、φP が３Ｖから０
Ｖになり、差動アンプＤＡ１ではビット線ＢＬ２と参照
線ＤＢＬ２の電位差が増幅されて信号線１３に出力され
る（時刻ｔ6 ）。差動アンプＤＡ２ではビット線ＢＬ１
と参照線ＤＢＬ１の電位差が増幅されて信号線１４に出
力される。

【００８３】そして、時刻ｔ7 に差動アンプＤＡ３が活
性化され、信号線１３，１４間の電位差が増幅されてＶ
out ，ＤＶout にデータが出力される。

【００８４】上記実施例では、ビット線ＢＬ１が０Ｖ、
ＢＬ２が１．７Ｖ、ＤＢＬ１が０．１Ｖ、ＤＢＬ２が
１．６Ｖにプリチャージされているが、ＢＬ２を０Ｖ、
ＢＬ１を１．７Ｖ、ＤＢＬ２を０．１Ｖ、ＤＢＬ１を
１．６Ｖにプリチャージしてもよい。

【００８５】なお、本実施例の読み出し方式を適用でき
るメモリセルアレイとしても、前記図２１に示す構成を
用いることができる。（実施例６）これまでの実施例では、読み出しの場合を
例にとって本発明の読み出し動作を説明したが、書き込
み（又は消去）後に書き込み（又は消去）が充分に行わ
れたか調べるベリファイ読み出しの場合にも本発明は有
効である。

【００８６】書き込み時にメモリセルのソース，ドレイ
ンに所定の電圧を印加する際には、図２５に示すよう
に、センスアンプと信号線間を接続するトランスファゲ
ートＴＲＰ１，ＴＲＰ２を導通させ、センスアンプから
信号線に所定の書き込み電圧を印加すればよい。読み出
し、書き込みベリファイリード時には、ＴＲ１，ＴＲ２
を非導通にし、上記の読み出し手順により読み出しを行
えばよい。

【００８７】ここで、本発明をＮＡＮＤ型ＥＥＰＲＯＭ
に適用した場合の書き込み、書き込みベリファイリード
について説明する。

【００８８】ＮＡＮＤ型ＥＥＰＲＯＭのブロック図は前
記図１６と同じで、メモリセルアレイは前記図１７と同
じであり、センスアンプ回路の一例が図２６である。図
２６では図１８に加えて、ビット毎ベリファイ回路（T.
Tanaka, et al., IEEE J.Solid-State Circuit, vol.2
9, pp.1366-1373, 1994）が付加されている。図２６で
は、図１７のメモリセルアレイのビット線ＢＬ１とＢＬ
２が接続している。＜読み出し＞図１７のメモリセルユニット１内のメモリ
セルＭＣ11，ＭＣ31，ＭＣ51…を読み出す場合を説明す
る。

【００８９】読み出しでは、図２６のProgram1，Progra
m2を０ＶにしてトランスファゲートＴＲＰ１，ＴＲＰ２
を非導通にし、更にVRFY1 ，VRFY2 を０Ｖ、ＳA ，ＳB
をＶccにし、（実施例４）で記したのと同様の手順で読
み出しを行う。

【００９０】まず、時刻ｔ0 にプリチャージ信号ＰＲA
1，ＰＲB1，ＰＲＥＡ，ＰＲＥＢがＶssからＶccにな
り、ビット線ＢＬ２が０Ｖ、ＢＬ１が１．７Ｖ、信号線
１４が１．７Ｖ、信号線１３が１．５Ｖにプリチャージ
される（時刻ｔ1 ）。

【００９１】プリチャージが終わるとＰＲA1，ＰＲB1，
ＰＲＥＡ，ＰＲＥＢがＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２、信号線１３，１４はフローティング状態になる。
この後、ロウデコーダ５３から選択ゲート，制御ゲート
に所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣ
Ｇ１が０．５Ｖ（ベリファイ電圧）、ＣＧ２〜ＣＧ８は
Ｖcc（例えば３Ｖ）、ＳＧ２は３Ｖ（Ｖsgh ）、ＳＧ１
は１．５Ｖ（Ｖsgl ）となる。

【００９２】メモリセルユニット１内のメモリセルに書
き込まれたデータが“１”の場合には、メモリセルのし
きい値が負なのでメモリセルトランジスタがオンしてセ
ル電流がビット線ＢＬ１からＢＬ２に流れる。その結
果、例えばビット線ＢＬ１は１．７Ｖから１．５Ｖに、
ビット線ＢＬ２は０Ｖから０．２Ｖになる。キャパシタ
Ｃ1 の容量が信号線１３の容量よりも十分大きければ、
ビット線ＢＬ２の電位変化が信号線１３に転送されてＶ
３が１．５Ｖから１．７Ｖになる。同様に、キャパシタ
Ｃ2 の容量が信号線１４の容量よりも十分大きければ、
ビット線ＢＬ１の電位変化が信号線１４に転送されてＶ
４が１．７Ｖから１．５Ｖになる。

【００９３】その後、時刻ｔ3 にφP が３Ｖ、φN が０
Ｖとなり、ＣＭＯＳフリップフロップが不活性化され、
時刻ｔ4 にφE が３Ｖになることによりセンスアンプの
ＣＭＯＳフリップフロップがイコライズされてノードＮ
１，Ｎ２がＶHF1 （例えばＶcc／２）になる。時刻ｔ5
にＳＳ１が３Ｖになり、ビット線とセンスアンプが接続
された後、φN が０Ｖから３Ｖ、φP が３Ｖから０Ｖに
なり、信号線１３，１４の電位差が増幅される（時刻ｔ
6 ）。つまり、ノードＮ１は３Ｖ、ノードＮ２は０Ｖに
なる。その後カラム選択信号ＣＳＬが０Ｖから３Ｖにな
ると、ＣＭＯＳフリップフロップにラッチされていたデ
ータがＩ／Ｏ，Ｉ／Ｏ’に出力される（時刻ｔ7 ）。

【００９４】“０”読み出しの場合には、メモリセルの
しきい値が正なのでメモリセルトランジスタがオフして
セル電流が流れず、ビット線ＢＬ２，ＢＬ１、信号線１
３，１４はプリチャージ電位を保ち、センス後Ｎ１は０
Ｖ、Ｎ２は３Ｖになる。＜書き込み＞図１７のメモリセルＭＣ11，ＭＣ31，ＭＣ
51…に書き込みを行う場合の書き込み手順を、以下で説
明する。

【００９５】メモリセルユニット１内のメモリセルＭＣ
11，ＭＣ31，ＭＣ51…に書き込むデータはセンスアンプ
回路にラッチされている。つまり、“１”書き込みの場
合にはノードＮ１は０Ｖ、Ｎ２は３Ｖ、“０”書き込み
の場合にはノードＮ１は３Ｖ、Ｎ２は０Ｖになる。

【００９６】書き込み動作に入ると、まず時刻ｔ1 にＳ
Ｇ１，ＳＧ２をＶsgl （Ｉタイプ選択ゲートは導通し、
Ｅタイプ選択ゲートは非導通する電圧）、ＣＧ１〜ＣＧ
８をＶccにする。本実施例では、メモリセルユニット１
内のメモリセルＭＣ11，ＭＣ31，ＭＣ51…に書き込みを
行う際には、メモリセルユニット２内のメモリセルＭＣ
01，ＭＣ21，ＭＣ41…には書き込みを行わない。そのた
めには、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネ
ルをビット線ＢＬ０，ＢＬ２，ＢＬ４…から充電する必
要がある。

【００９７】本実施例では、ビット線ＢＬ０，ＢＬ２，
ＢＬ４…をセンスアンプのＶpreAからＶccに充電する。
つまり、Program1，ＰＲＥＡ，ＳＳ１をＶcc（又はしき
い値落ちを防ぐために、Ｖcc＋Ｖth）、ＳA をＶssにす
ることにより、ビット線ＢＬ０，ＢＬ２…はラッチから
切り離され、ＶpreAから書き込み防止電圧（Ｖcc又はＶ
cc−Ｖth）がビット線ＢＬ０，ＢＬ２…を通じてメモリ
セルユニット２のメモリセルのチャネルに転送され、そ
の結果メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチャネル
はＶcc−Ｖthに充電される。

【００９８】一方、ビット線ＢＬ１，ＢＬ３，ＢＬ５…
に対しては、ＳＳ１，ＳB ，Program2をＶcc（又はＶcc
＋Ｖth）、ＰＲＥＢ，ＶＲＦＹ２をＶssにすることによ
り、センスアンプ回路にラッチされたデータに応じて、
ＶccかＶss（０Ｖ）の電位を与える。これによって、例
えばメモリセルＭＣ11に“０”書き込みを行う場合に
は、ビット線ＢＬ１を０ＶにしてメモリセルＭＣ11のチ
ャネルを０Ｖにすることになる。メモリセルＭＣ11に
“１”書き込みを行う場合にはビット線ＢＬ１をＶcc
（例えば３Ｖ）又はＶcc−ＶthにしてメモリセルＭＣ11
のチャネルをＶcc−Ｖthに充電することになる。

【００９９】書き込みを行わないメモリセルユニット２
内の選択ゲートＳＴ01，ＳＴ21，ＳＴ41…はＥ−typeな
のでオフし、メモリセルＭＣ01，ＭＣ21，ＭＣ41…のチ
ャネルはＶcc−Ｖthでフローティングになる。

【０１００】“１”書き込みを行うメモリセルＭＣ11，
ＭＣ31，ＭＣ51…の選択ＭＯＳトランジスタＳＴ11，Ｓ
Ｔ31，ＳＴ51…のメモリセル側のドレインはＶcc−Ｖth
（例えばＩ-typetトランジスタのしきい値電圧を０．８
Ｖとすると、３−０．８＝２．２Ｖ）、ビット線コンタ
クト側のソースはＶcc（例えば３Ｖ）、選択ゲートＳＧ
１はＶsgl （例えば１．５Ｖ）なので、選択ＭＯＳトラ
ンジスタＳＴ11，ＳＴ31，ＳＴ51…はオフする。その結
果、書き込み非選択セルと同様に、メモリセルＭＣ11，
ＭＣ31，ＭＣ51…のチャネルはフローティングになる。

【０１０１】メモリセルＭＣ11，ＭＣ31，ＭＣ51…に
“０”書き込みを行う場合には、選択ＭＯＳトランジス
タＳＴ11，ＳＴ31，ＳＴ51…の選択ゲートＳＧ１はＶsg
l （例えば１．５Ｖ）、ソース，ドレインは０Ｖなの
で、選択ＭＯＳトランジスタＳＴ11，ＳＴ31，ＳＴ51…
はオンして、メモリセルのチャネルは０Ｖが保たれる。

【０１０２】その後、時刻ｔ2 に制御ゲートＣＧ１〜Ｃ
Ｇ８をＶccから中間電位ＶM （１０Ｖ程度）にする。そ
うすると、書き込まないメモリセルＭＣ01，ＭＣ21，Ｍ
Ｃ41…及び“１”書き込みを行うメモリセルＭＣ11，Ｍ
Ｃ31，ＭＣ51…のチャネルはフローティング状態なの
で、制御ゲート−チャネル間の容量結合によって、Ｖcc
−Ｖthから中間電位（１０Ｖ程度）に上昇する。“０”
書き込みを行うメモリセルＭＣ11，ＭＣ31，ＭＣ51…の
チャネルはビット線が０Ｖなので０Ｖである。

【０１０３】書き込み非選択及び“１”書き込みを行う
メモリセルのチャネルがＶcc−Ｖthから中間電位に昇圧
した後に、時刻ｔ3 に制御ゲートＣＧ１を中間電位ＶM
から書き込み電圧Ｖpp（２０Ｖ）に昇圧する。そうする
と、書き込まないメモリセルＭＣ01，ＭＣ21，ＭＣ41
…、及び“１”書き込みを行うメモリセルＭＣ11，ＭＣ
31，ＭＣ51…のチャネルは中間電位（１０Ｖ程度）、制
御ゲートＣＧ１はＶpp（２０Ｖ程度）なのでこれらのメ
モリセルは書き込まれないが、“０”書き込みを行うメ
モリセルＭＣ11，ＭＣ31，ＭＣ51…のチャネルは０Ｖ、
制御ゲートはＶpp（２０Ｖ程度）なので基板から浮遊ゲ
ートに電子が注入されて“０”書き込みが行われる。

【０１０４】書き込み終了後、制御ゲート，選択ゲー
ト，ビット線が順次放電されて書き込み動作は終了す
る。＜書き込みベリファイリード＞書き込み終了後は書き込
みが十分に行われたかを調べる書き込みベリファイ動作
が行われる。ベリファイリード時は、リード時と同様
に、Program1,Program2はＶssになり、ＴＲＰ１，ＴＲ
Ｐ２は非導通になる。ベリファイリードの前半は通常読
み出しと同様に行われる。

【０１０５】時刻ｔ0 にプリチャージ信号ＰＲA1，ＰＲ
B1，ＰＲＥＡ，ＰＲＥＢがＶssからＶccになり、ビット
線ＢＬ１が１．７Ｖ、ＢＬ２が０Ｖ、信号線１３が１．
５Ｖ、信号線１４が１．７Ｖにプリチャージされる（時
刻ｔ1 ）。

【０１０６】プリチャージが終わるとＰＲA1，ＰＲB1，
ＰＲＥＡ，ＰＲＥＢがＶssとなり、ビット線ＢＬ１，Ｂ
Ｌ２，信号線１３，１４はフローティング状態になる。
この後、ロウデコーダ５３から選択ゲート，制御ゲート
に所望の電圧が印加される（時刻ｔ2 ）。制御ゲートＣ
Ｇ１が０Ｖ、ＣＧ２〜ＣＧ８はＶcc（例えば３Ｖ）、Ｓ
Ｇ２は３Ｖ（Ｖsgh ）、ＳＧ１は１．５Ｖ（Ｖsgl ）と
なる。

【０１０７】メモリセルユニット１内のメモリセルが
“１”書き込みが行われた、又は“０”書き込み不十分
の場合には、メモリセルのしきい値が負なのでメモリセ
ルトランジスタがオンしてセル電流がビット線ＢＬ１か
らＢＬ２に流れる。その結果、例えばビット線ＢＬ１は
１．７Ｖから１．５Ｖに、ビット線ＢＬ２は０Ｖから
０．２Ｖになる。キャパシタＣ２の容量が信号線１４の
容量よりも十分大きければ、ビット線ＢＬ１の電位変化
が信号線１４に転送されてＶ４が１．７Ｖから１．５Ｖ
になる。同様に、キャパシタＣ１の容量が信号線１３の
容量よりも十分大きければ、ビット線ＢＬ２の電位変化
が信号線１３に転送されてＶ３が１．５Ｖから１．７Ｖ
になる。

【０１０８】“０”書き込みが十分に行われた場合に
は、メモリセルのしきい値が正なので、メモリセルトラ
ンジスタは導通せず、ビット線ＢＬ１，ＢＬ２，Ｖ３，
Ｖ４はプリチャージ電位を保つ。つまり、Ｖ４は１．７
Ｖ、Ｖ３は１．５Ｖである。

【０１０９】ビット線放電後、ベリファイ信号ＶＲＦＹ
２が３Ｖになり、メモリセルＭＣ11，ＭＣ31，ＭＣ51…
に書き込まれるデータが“１”の場合にはノードＶ４
は、３Ｖ近くに充電される。ここで、ベリファイ信号に
よって行われる充電の電圧レベルはＶ３の電圧１．７Ｖ
より大きければよい。

【０１１０】その後、φP が３Ｖ、φN が０Ｖとなり、
ＣＭＯＳフリップフロップＦＦが不活性化され、φE が
３ＶになることによりＣＭＯＳフリップフロップＦＦが
イコライズされてノードＮ１，Ｎ２がＶcc／２（例えば
１．５Ｖ）になる。その後、ＳA ，ＳB が３Ｖになり、
信号線１３，１４とセンスアンプが接続された後、φN
が０Ｖから３Ｖ、φP が３Ｖから０Ｖになり信号線１３
と信号線１４の電位差が増幅され、再書き込みのデータ
がセンスアンプにラッチされる。

【０１１１】なお、（実施例４）と同様に、本発明は図
２１のメモリセルアレイでも有効である。

【０１１２】

【発明の効果】以上詳述したように本発明によれば、メ
モリセル又はメモリセルユニットにつながる信号線の一
方の電位を検出するのではなく、メモリセル又はメモリ
セルユニットにつながる信号線の両方の電位を検出する
構成を採用しているので、従来方式に比して読み出し信
号量を約２倍に増大させることができ、これによりリー
ド・ディスターブ等の不都合を招くことなくランダムリ
ードの高速化をはかることが可能となる。

【図面の簡単な説明】

【図１】第１の実施例に係わる不揮発性半導体記憶装置
の基本構成を示す回路図。

【図２】ＮＡＮＤ型のメモリセルユニットの一例を示す
回路図。

【図３】ＮＯＲ型のメモリセルユニットの一例を示す回
路図。

【図４】メモリセルを並列接続したメモリセルユニット
の一例を示す回路図。

【図５】メモリセルを並列接続したメモリセルユニット
の別の例を示す回路図。

【図６】第２の実施例で“０”読み出し及び“１”読み
出しをする場合の回路図。

【図７】差動アンプの一例としてフリップフロップ型の
センスアンプを示す回路図。

【図８】差動アンプの一例としてカレントミラー型のセ
ンスアンプを示す回路図。

【図９】差動アンプの一例としてクロスカップル型のセ
ンスアンプを示す回路図。

【図１０】複数個の差動アンプを組み合わせて構成され
る差動アンプを示す回路図。

【図１１】センスアンプの別の例を示す回路図。

【図１２】第３の実施例で“１”読み出し及び“０”読
み出しをする場合の回路図。

【図１３】第３の実施例で”０”読み出し及び“１”読
み出しをする場合のセンスアンプの具体的構成例を示す
回路図。

【図１４】第３の実施例のセンスアンプの別の例を示す
回路図。

【図１５】第３の実施例で“１”読み出し及び“０”読
み出しを場合の別の例を示す回路図。

【図１６】第４〜第６の実施例に係わるＮＡＮＤ型ＥＥ
ＰＲＯＭの基本構成を示すブロック図。

【図１７】第４〜第６の実施例のメモリセルアレイの構
成を示す回路図。

【図１８】第４の実施例のセンスアンプを示す回路図。

【図１９】第４の実施例の“１”読み出し動作を説明す
るための動作タイミング図。

【図２０】第４の実施例の”０”読み出し動作を説明す
るための動作タイミング図。

【図２１】第４〜第６の実施例のメモリセルアレイの別
の構成例を示す図。

【図２２】第５の実施例のセンスアンプを示す回路図。

【図２３】第５の実施例の“１”読み出し動作を説明す
るための動作タイミング図。

【図２４】第５の実施例の“０”読み出し動作を説明す
るための動作タイミング図。

【図２５】第６の実施例のセンスアンプを示す回路図。

【図２６】第６の実施例のセンスアンプを示す回路図。

【図２７】従来のＮＡＮＤ型ＥＥＰＲＯＭのセル構成を
示す平面図と等価回路図。

【図２８】図２７（ａ）のＡ−Ａ’及びＢ−Ｂ’断面
図。

【図２９】従来のＮＡＮＤ型ＥＥＰＲＯＭのメモリセル
アレイの等価回路図。

【図３０】従来の不揮発性半導体記憶装置の読み出し方
法を説明するための回路図。

【符号の説明】

１１…第１の信号線１２…第２の信号線１３…第３の信号線１４…第４の信号線２１…第１の参照線２２…第２の参照線３０…メモリセルユニット４０…センスアンプＣ1 ，Ｃ2 …コンデンサＤＡ1 …第１の信号増幅器ＤＡ2 …第２の信号増幅器

Claims

【特許請求の範囲】

【請求項１】一端側が直接又は選択トランジスタを介し
て第１の信号線に接続され、他端側が直接又は選択トラ
ンジスタを介して第２の信号線に接続され、ワード線に
より選択される不揮発性メモリセルを、マトリクス状に
配置してなるメモリセルアレイを有する不揮発性半導体
記憶装置において、第１の信号線を第１の読み出し電位Ｖ1 に設定すると共
に、第２の信号線を第２の読み出し電位Ｖ2 に設定する
手段と、第１及び第２の信号線を前記各電位Ｖ1 ，Ｖ2
にそれぞれ設定した状態で、前記ワード線に所定の読み
出し電圧を印加する手段と、前記読み出し電圧の印加に
より第１の信号線に現れる電圧変化ΔＶ1 と第２の信号
線に現れる電圧変化ΔＶ2 を検出する手段とを具備して
なることを特徴とする不揮発性半導体記憶装置。
【請求項２】複数個の不揮発性メモリセルを接続してな
り、一端側が直接又は選択トランジスタを介して第１の
信号線に接続され、他端側が直接又は選択トランジスタ
を介して第２の信号線に接続されたメモリセルユニット
を、マトリクス状に配置してなるメモリセルアレイを有
する不揮発性半導体記憶装置において、第１の信号線を第１の読み出し電位Ｖ1 に設定すると共
に、第２の信号線を第２の読み出し電位Ｖ2 に設定する
手段と、第１及び第２の信号線を前記各電圧Ｖ1 ，Ｖ2
にそれぞれ設定した状態で、前記ワード線に所定の読み
出し電圧を印加する手段と、前記読み出し電圧の印加に
より第１の信号線に現れる電圧変化ΔＶ1 と第２の信号
線に現れる電圧変化ΔＶ2 を検出する手段とを具備して
なることを特徴とする不揮発性半導体記憶装置。
【請求項３】一端側が直接又は選択トランジスタを介し
て第１の信号線に接続され、他端側が直接又は選択トラ
ンジスタを介して第２の信号線に接続され、ワード線に
より選択される不揮発性メモリセルを、マトリクス状に
配置してなるメモリセルアレイを有する不揮発性半導体
記憶装置において、第１の信号線に第１のコンデンサを介して接続された第
３の信号線と、第２の信号線に第２のコンデンサを介して接続された第
４の信号線と、第１の信号線を第１の読み出し電位Ｖ1 に、第２の信号
線を第２の読み出し電位Ｖ2 に、第３の信号線を第３の
読み出し電位Ｖ3 に、第４の信号線を第４の読み出し電
位Ｖ4 にそれぞれ設定する手段と、第１〜第４の信号線を前記各電位Ｖ1 〜Ｖ4 にそれぞれ
設定した状態で、前記ワード線に所定の読み出し電圧を
印加する手段と、前記読み出し電圧の印加により第１の信号線に現れる電
圧変化ΔＶ1 が転送された第３の信号線の電圧変化ΔＶ
3 と、第２の信号線に現れる電圧変化ΔＶ2 が転送され
た第４の信号線の電圧変化ΔＶ4 を検出する手段とを具
備してなることを特徴とする不揮発性半導体記憶装置。
【請求項４】複数個の不揮発性メモリセルを接続してな
り、一端側が直接又は選択トランジスタを介して第１の
信号線に接続され、他端側が直接又は選択トランジスタ
を介して第２の信号線に接続されたメモリセルユニット
を、マトリクス状に配置してなるメモリセルアレイを有
する不揮発性半導体記憶装置において、第１の信号線に第１のコンデンサを介して接続された第
３の信号線と、第２の信号線に第２のコンデンサを介して接続された第
４の信号線と、第１の信号線を第１の読み出し電位Ｖ1 に、第２の信号
線を第２の読み出し電位Ｖ2 に、第３の信号線を第３の
読み出し電位Ｖ3 に、第４の信号線を第４の読み出し電
位Ｖ4 にそれぞれ設定する手段と、第１〜第４の信号線を前記各電位Ｖ1 〜Ｖ4 にそれぞれ
設定した状態で、前記ワード線に所定の読み出し電圧を
印加する手段と、前記読み出し電圧の印加により第１の信号線に現れる電
圧変化ΔＶ1 が転送された第３の信号線の電圧変化ΔＶ
3 と、第２の信号線に現れる電圧変化ΔＶ2 が転送され
た第４の信号線の電圧変化ΔＶ4 を検出する手段とを具
備してなることを特徴とする不揮発性半導体記憶装置。
【請求項５】第１のコンデンサと第２のコンデンサの容
量がほぼ等しいことを特徴とする請求項３又は４記載の
不揮発性半導体記憶装置。
【請求項６】一端側が直接又は選択トランジスタを介し
て第１の信号線に接続され、他端側が直接又は選択トラ
ンジスタを介して第２の信号線に接続され、ワード線に
より選択される不揮発性メモリセルを、マトリクス状に
配置してなるメモリセルアレイを有する不揮発性半導体
記憶装置において、第１の信号線と第１の参照線の電位差を増幅して第３の
信号線に出力する第１の信号増幅器と、第２の信号線と第２の参照線の電位差を増幅して第４の
信号線に出力する第２の信号増幅器と、第１の信号線を第１の読み出し電位Ｖ1'に、第２の信号
線を第２の読み出し電位Ｖ2'に、第３の信号線を第３の
読み出し電位Ｖ3'に、第４の信号線を第４の読み出し電
位Ｖ4'にそれぞれ設定する手段と、第１〜第４の信号線を前記各電位Ｖ1'〜Ｖ4'にそれぞれ
設定した状態で、前記ワード線に所定の読み出し電圧を
印加する手段と、前記読み出し電圧の印加により第１の信号線に現れる電
圧変化ΔＶ1'を第１の信号増幅器で増幅して第３の信号
線に出力される電圧変化ΔＶ3'と、第２の信号線に現れ
る電圧変化ΔＶ2 を第２の信号増幅器で増幅して第４の
信号線に出力される電圧変化ΔＶ4'を検出する手段とを
具備してなることを特徴とする不揮発性半導体記憶装
置。
【請求項７】複数個の不揮発性メモリセルを接続してな
り、一端側が直接又は選択トランジスタを介して第１の
信号線に接続され、他端側が直接又は選択トランジスタ
を介して第２の信号線に接続されたメモリセルユニット
を、マトリクス状に配置してなるメモリセルアレイを有
する不揮発性半導体記憶装置において、第１の信号線と第１の参照線の電位差を増幅して第３の
信号線に出力する第１の信号増幅器と、第２の信号線と第２の参照線の電位差を増幅して第４の
信号線に出力する第２の信号増幅器と、第１の信号線を第１の読み出し電位Ｖ1'に、第２の信号
線を第２の読み出し電位Ｖ2'に、第３の信号線を第３の
読み出し電位Ｖ3'に、第４の信号線を第４の読み出し電
位Ｖ4'にそれぞれ設定する手段と、第１〜第４の信号線を前記各電位Ｖ1'〜Ｖ4'にそれぞれ
設定した状態で、前記ワード線に所定の読み出し電圧を
印加する手段と、前記読み出し電圧の印加により第１の信号線に現れる電
圧変化ΔＶ1'を第１の信号増幅器で増幅して第３の信号
線に出力される電圧変化ΔＶ3'と、第２の信号線に現れ
る電圧変化ΔＶ2 を第２の信号増幅器で増幅して第４の
信号線に出力される電圧変化ΔＶ4'を検出する手段とを
具備してなることを特徴とする不揮発性半導体記憶装
置。
【請求項８】第３の読み出し電位Ｖ3'と第４の読み出し
電位Ｖ4'がほぼ等しいことを特徴とする請求項６又は７
記載の不揮発性半導体記憶装置。
【請求項９】前記不揮発性メモリセルは、電気的書き替
え可能な不揮発性メモリセルで構成されることを特徴と
する請求項１，２，３，４，６，又は７に記載の不揮発
性半導体記憶装置。
【請求項１０】前記不揮発性メモリセルは、半導体層上
に電荷蓄積層と制御ゲートを積層して形成され、複数の
メモリセルが隣接するもの同士でソース，ドレインを共
有する形で直列接続されて前記メモリセルユニットを構
成することを特徴とする請求項９記載の不揮発性半導体
記憶装置。
【請求項１１】前記不揮発性メモリセルは、半導体層上
に電荷蓄積層と制御ゲートを積層して形成され、１個又
は複製個のメモリセルが全てのソース，ドレインを共有
する形で並列接続されて前記メモリセルユニットを構成
することを特徴とする請求項９記載に不揮発性半導体記
憶装置。