JP4818061B2 - 不揮発性半導体メモリ - Google Patents
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Description
本発明の例は、メモリセルトランジスタのソース側に隣接する選択ゲートトランジスタのゲート間隔が、隣接する2つのメモリセルトランジスタのゲート間隔よりも広い。
次に、最良と思われるいくつかの実施の形態について説明する。
(a)構造
図1及び図2を用いて、本実施の形態におけるNAND型フラッシュメモリの構造を説明する
図1は、本実施の形態におけるNAND型フラッシュメモリの平面図を示し、図2は、図1のII−II線に沿うカラム方向の断面を示す。
図3乃至図10を用いて、図2に示すNAND型フラッシュメモリの製造方法を説明する。
(1) 第1の変形例
(a)構造
図11を用いて、本変形例におけるNAND型フラッシュメモリの構造を説明する。尚、図11において、図2と同一部材には同一符号を付し、説明を省略する。
図12乃至図14を用いて、図11に示すNAND型フラッシュメモリの製造方法を説明する。
上述の構造においては、選択ゲートトランジスタとメモリセルトランジスタが共有する拡散層の濃度は、隣接する2つのメモリセルトランジスタが共有する拡散層の濃度よりも、2桁程度高い。
図15を用いて、本変形例におけるNAND型フラッシュメモリの構造を説明する。尚、図15において、図11と同一部材には同一符号を付し、説明を省略する。
図16乃至図19を用いて、図15に示すNAND型フラッシュメモリの製造方法について説明を行う。
上述のように、NAND型フラッシュメモリの書き込み時には、GIDLに起因するホットエレクトロンが、選択ゲートトランジスタST1のドレインに発生する。
本発明によれば、選択ゲートトランジスタのGIDLに起因するホットエレクトロンによるメモリセルトランジスタの誤書き込みを低減できる。
Claims (4)
- 第1のゲート間隔で直列に接続され、隣接するもの同士でソース/ドレイン拡散層を共有する複数のメモリセルトランジスタと、前記直列接続された複数のメモリセルトランジスタのうち一端のメモリセルトランジスタとソース/ドレイン拡散層を共有し、且つ、第2のゲート間隔でもって前記一端のメモリセルトランジスタと隣接する第1の選択ゲートトランジスタとを具備し、前記第2のゲート間隔は、前記第1のゲート間隔より広く、前記一端のメモリセルトランジスタと前記第1の選択ゲートトランジスタとで共有するソース/ドレイン拡散層は、前記メモリセルトランジスタ同士で共有するソース/ドレイン拡散層よりも不純物濃度が高い領域を含み、前記第1の選択ゲートトランジスタのソース拡散層は、ソース線に電気的に接続され、前記一端のメモリセルトランジスタと前記第1の選択ゲートトランジスタとで共有するソース/ドレイン拡散層よりも、不純物濃度が高い拡散層領域を含むことを特徴とする不揮発性半導体メモリ。
- 前記第2のゲート間隔は、前記第1の選択ゲートトランジスタと前記一端のメモリセルトランジスタ間のゲート電極側壁に形成されるスペーサー膜により、完全に埋め込まれない間隔であることを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記一端のメモリセルトランジスタと前記第1の選択ゲートトランジスタとで共有されるソース/ドレイン拡散層は、凹部を有することを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記直列接続された複数のメモリセルトランジスタの他端のメモリセルトランジスタとソース/ドレイン拡散層を共有し、且つ、前記他端のメモリセルトランジスタと隣接する第2の選択ゲートトランジスタをさらに備え、前記第2の選択ゲートトランジスタと前記他端のメモリセルトランジスタのゲート間隔は、前記第2のゲート間隔以下であることを特徴とする請求項1に記載の不揮発性半導体メモリ。
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