JPH1117035A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 高集積化が可能でかつ高速動作が可能な不揮
発性半導体記憶装置を提供する。 【解決手段】 不揮発性トランジスタの各々はフローテ
ィングゲート電極７と、ＯＮＯ膜８と、コントロールゲ
ート電極１０とを備える。シリコン酸化膜６の上面はフ
ローティングゲート電極７の上面と下面の間の高さに位
置する。フローティングゲート電極７とシリコン酸化膜
６の上をコントロールゲート電極１０が所定の配列方向
に連続して延びる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置およびその製造方法に関し、特に、電気的に消
去および書込可能なＥＥＰＲＯＭ（Electrically Erasa
ble and Porgrammable Read Only Memory ）、いわゆる
フラッシュメモリおよびその製造方法に関するものであ
る。

【０００２】

【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができ、しか
も電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
が知られている。このＥＥＰＲＯＭは、書込および消去
ともに電気的に行なえるという利点はあるが、メモリセ
ルに選択トランジスタとメモリセルトランジスタとの２
つのトランジスタを必要とするため、高集積化が困難で
あるという不都合があった。そこで、従来、メモリセル
が１つのトランジスタで構成され、書込まれた情報電荷
を電気的に一括消去することが可能なフラッシュＥＥＰ
ＲＯＭが提案されている。

【０００３】図４３は、フラッシュメモリの一般的な構
成を示すブロック図である。図４３を参照して、メモリ
セルマトリックス１１００と、Ｘアドレスデコーダ１２
００と、Ｙゲート１３００と、Ｙアドレスデコーダ１４
００と、アドレスバッファ１５００と、書込回路１６０
０と、センスアンプ１７００と、入出力バッファ１８０
０と、コントロールロジック１９００とをフラッシュメ
モリは含んでいる。

【０００４】メモリセルマトリックス１１００は、行列
状に配置された複数個のメモリセルトランジスタをその
内部に有している。メモリセルマトリックス１１００に
は、Ｘアドレスデコーダ１２００とＹゲート１３００と
が接続されている。このＸアドレスデコーダ１２００と
Ｙゲート１３００とはメモリセルマトリックス１１００
の行および列を選択する役割をなしている。Ｙゲート１
３００にはＹアドレスデコーダ１４００が接続されてい
る。Ｙアドレスデコーダ１４００は、列の選択情報を与
える役割をなしている。Ｘアドレスデコーダ１２００と
Ｙアドレスデコーダ１４００にはアドレスバッファ１５
００が接続されている。アドレスバッファ１５００はア
ドレス情報を一時格納する役割をなしている。

【０００５】Ｙゲート１３００には書込回路１６００と
センスアンプ１７００とが接続されている。書込回路１
６００はデータ入出力時に書込動作を行なう役割をなし
ている。センスアンプ１７００はデータ出力時に流れる
電流値から“０”と“１”を判定する役割をなしてい
る。書込回路１６００とセンスアンプ１７００とには各
々入出力バッファ１８００が接続されている。入出力バ
ッファ１８００は入出力データを一時格納する役割をな
している。

【０００６】アドレスバッファ１５００と入出力バッフ
ァ１８００にはコントロールロジック１９００が接続さ
れている。コントロールロジック１９００はフラッシュ
メモリの動作制御を行なう役割をなしている。またコン
トロールロジック１９００はチップイネーブル信号／Ｃ
Ｅ、アウトチップイネーブル信号／ＯＥおよびプログラ
ム信号に基づいた制御を行なう。なお、ここで、／ＣＥ
などの記号における「／」は反転を意味する。

【０００７】図４４は、図４３に示されたメモリセルマ
トリックス１１００の概略構成を示す等価回路図であ
る。図４４を参照して、メモリセルマトリックス１１０
０内には複数本のワード線ＷＬ₁ 、ＷＬ₂ 、…、ＷＬ_i
と複数本のビット線ＢＬ₁ 、ＢＬ₂ 、…、ＢＬ_j とが互
いに直交するように配置され、マトリックスを構成して
いる。複数本のワード線ＷＬ₁ 、ＷＬ₂ 、…、ＷＬ_i は
Ｘアドレスデコーダ１２００に接続され行方向に配列さ
れている。また複数本のビット線ＢＬ₁ 、ＢＬ₂、…、
ＢＬ_j はＹゲート１３００に接続され列方向に配列され
ている。

【０００８】各ワード線とビット線との交差部には各メ
モリトランジスタＱ１１、Ｑ１２、…、Ｑｉｊが配置さ
れている。各メモリトランジスタのドレインは各ビット
線に接続されている。各メモリトランジスタのコントロ
ールゲートは各ワード線に接続されている。メモリトラ
ンジスタのソースは各ソース線Ｓ₁ 、Ｓ₂ 、…、Ｓ_iに
接続されている。同一行に属するメモリトランジスタの
ソースは相互に接続されている。

【０００９】次に、従来のフラッシュメモリを構成する
メモリトランジスタの構造について説明する。

【００１０】図４５は従来のフラッシュメモリのメモリ
マトリックス１１００の概略構成を示す部分平面図であ
る。また、図４６は、図４５のＤ−Ｄ′線に沿う断面図
である。

【００１１】主に図４６を参照して、ｐ型のシリコン基
板１００１の主表面にはドレイン拡散領域１０１３とソ
ース拡散領域１０１２とが所定の間隔を隔ててチャネル
領域１００２を挟むように形成されている。チャネル領
域１００２上には膜厚１００Å程度の薄い酸化膜１００
３を介してフローティングゲート電極１００４が形成さ
れている。フローティングゲート電極１００４上に層間
絶縁膜１００５を介してコントロールゲート電極１００
６が形成されている。このフローティングゲート電極１
００４とコントロールゲート電極１００６とは不純物が
導入された多結晶シリコン（以下、ドープトポリシリコ
ンと称する）によって形成されている。ｐ型のシリコン
基板１００１、フローティングゲート電極１００４およ
びコントロールゲート電極１００６を覆うように熱酸化
膜１０５１が形成されている。またフローティングゲー
ト電極１００４およびコントロールゲート電極１００６
を覆うように酸化膜などからなるスムースコート膜１０
０８が形成されている。

【００１２】スムースコート膜１００８にはソース拡散
領域１０１２の一部表面に達するコンタクトホール１０
０９が形成されている。このコンタクトホール１００９
を通じてソース拡散領域１０１２と電気的に接続するよ
うにスムースコート膜１００８上にビット線１０５２が
延在して形成されている。

【００１３】主に図４５を参照して、複数のワード線１
００６と複数のビット線１０５２とが互いに直交するよ
うに配置されている。ここで、ワード線１００６は複数
個のコントロールゲート電極１００６と一体化されてい
る。ワード線１００６とビット線１０５２との交差部に
おいて、コントロールゲート電極１００６の下部にはフ
ローティングゲート電極１００４が形成されている。こ
のフローティングゲート電極１００４の隣り合う２列に
またがる各列ごとにはＬＯＣＯＳ（Local Oxidation of
Silicon）酸化膜１０５３が形成されている。

【００１４】次に、図４７を参照して、チャネルホット
エレクトロンを利用したフラッシュＥＥＰＲＯＭの書込
動作について説明する。ドレイン拡散領域１０１３に４
〜６Ｖ程度の電圧Ｖ_D1、コントロールゲート電極１００
６に１０〜１５Ｖ程度の電圧Ｖ_G1が印加される。この電
圧Ｖ_D1、Ｖ_G1の印加によって、ドレイン拡散領域１０１
３と酸化膜１００３との近傍で多くの高エネルギ電子が
発生する。この電子の一部はフローティングゲート電極
１００４に注入される。このようにしてフローティング
ゲート電極１００４に電子の蓄積が行なわれると、メモ
リトランジスタのしきい値電圧Ｖ_THが高くなる。このし
きい値電圧Ｖ_THが所定の値より高くなった状態が書込ま
れた状態であり、“０”の状態と呼ばれる。

【００１５】次に、図４８を参照して、Ｆ−Ｎ（Fowler
-Nordheim ）トンネル現象を利用した消去動作について
説明する。ソース拡散領域１０１２に１０〜１２Ｖ程度
の電圧Ｖ_S が印加され、コントロールゲート電極１００
６は接地電位とされ、ドレイン拡散領域１０１３はフロ
ーティング状態に保持される。ソース拡散領域１０１２
に印加された電圧Ｖ_S による電界によって、フローティ
ングゲート電極１００４内の電子は薄い酸化膜１００３
をＦ−Ｎトンネル現象によって通過する。このようにし
てフローティングゲート電極１００４内の電子が引抜か
れることにより、メモリトランジスタのしきい値電圧Ｖ
_THが低くなる。このしきい値電圧が所定の値よりも低く
なった状態が消去された状態であり、“１”の状態と呼
ばれる。

【００１６】さらに、読出動作においては、図４６にお
いて、コントロールゲート電極１００６に５Ｖ程度の電
圧Ｖ_G2、ドレイン拡散領域１０１３に１〜２Ｖ程度の電
圧Ｖ _D2が印加される。このとき、メモリトランジスタの
チャネル領域に電流が流れるかどうか、すなわちメモリ
トランジスタがＯＮ状態かＯＦＦ状態かによって上記し
た“１”、“０”の判定が行なわれる。これにより情報
の読出が行なわれる。このようなフラッシュメモリにお
いては、動作時に上述したような高電圧が必要となる。
そのため、メモリトランジスタが形成されるメモリセル
部と周辺回路部の双方で素子を分離するためにＬＯＣＯ
Ｓ酸化膜が用いられる。この酸化膜を形成する工程は同
一工程であるため、必然的にメモリセル部と周辺回路部
とではＬＯＣＯＳの酸化膜の膜厚は同一となる。

【００１７】近年、半導体記憶装置の微細化が進むにつ
れて、ＬＯＣＯＳ酸化膜を小さく、すなわち膜厚を薄く
する必要が生じてきている。フラッシュメモリにおいて
は、周辺回路やメモリセルにおいて高耐圧が必要となる
ためＬＯＣＯＳ酸化膜の厚さを薄くしてその酸化膜の下
にチャネルストッパとしての不純物領域を形成すること
も考えられる。しかしながら、ＬＯＣＯＳ酸化膜の下に
チャネルストッパ領域を形成すると、このチャネルスト
ッパ領域が半導体基板の表面近傍の不純物領域とｐｎジ
ャンクションを形成するため耐圧が低下しやすくなる。
したがって、メモリセル部と周辺回路部の双方をＬＯＣ
ＯＳ酸化膜で分離した場合には、集積化に一定の限度が
あった。

【００１８】このような問題を解決することを目的とし
て特開平２−２３９６７１号公報において、メモリセル
部をトレンチ分離とし、周辺回路部をＬＯＣＯＳ酸化膜
で分離した不揮発性半導体記憶装置が示されている。図
４９〜図５３は、上記公報に記載された不揮発性半導体
記憶装置とその製造方法を示す断面図である。この公報
に記載の製造方法においては、まず、図４９を参照し
て、シリコンによる半導体基板２００１に選択酸化法を
用いて膜厚６０００Åの第１の素子分離絶縁膜２００２
を形成する。さらに活性領域に熱酸化により膜厚２００
Åのゲート絶縁膜２００３を形成する。次に、ｎ型に不
純物ドーピングされた多結晶シリコンを膜厚２０００Å
に堆積して第１の半導体材料膜２００４を形成する。次
に、１１５０℃で第１の半導体材料膜２００４を酸化し
てこの表面に膜厚３００Åの半導体材料間絶縁膜２００
５を形成し、さらにその上にｎ型に不純物がドーピング
された多結晶シリコンを膜厚１５００Åに堆積して第２
の半導体材料膜２００６を形成する。次に、フォトレジ
ストをパターニングしてマスク２００７ａを形成する。

【００１９】図５０を参照して、基板内部に至るまでＲ
ＩＥ（Reactive Ion Etching）などの異方性エッチング
を行なって半導体基板２００１に深さ０．８μｍの溝２
００８を形成し、マスク２００７ａを除去した後全面に
ＣＶＤ（Chemical Vapor Deposition ）法を用いてＳｉ
Ｏ₂ などを堆積して第２の素子分離絶縁膜２００９を形
成する。

【００２０】次に図５１を参照して、堆積された第２の
素子分離絶縁膜２００９をエッチバックし、パターニン
グされた第２の半導体材料膜２００６の表面を露出さ
せ、第２の素子分離絶縁膜２００９を溝２００８内にの
み残存させる。この後、メモリトランジスタ領域を覆う
ようにフォトレジストを用いてマスク２００７ｂを形成
する。

【００２１】図５２を参照して、周辺トランジスタ領域
のパターニングされた第２の半導体材料膜２００６と半
導体材料間絶縁膜２００５を順次選択的に除去し、パタ
ーニングされた第１の半導体材料膜２００４の表面を露
出させマスク２００７ｂを除去する。この時点で周辺ト
ランジスタ領域では第１の半導体材料膜２００４の表面
が、またメモリトランジスタ領域では第２の半導体材料
膜２００６の表面が露出する。この後、第１、第２の半
導体材料膜とオーミックな接触が可能な導電性材料膜２
０１０を形成する。この結果、後に制御ゲート電極およ
び周辺トランジスタゲート電極となる電極材料膜は二重
構造となる。

【００２２】図５３を参照して、周知の技術を用いて第
１、第２の半導体材料膜２００４、２００６および導電
性材料膜２０１０をパターニングして周辺トランジスタ
ゲート電極２０１１、制御ゲート電極２０１２および浮
遊ゲート電極２０１３を形成する。次に、ソース、ドレ
イン領域となる不純物拡散層２０１４を形成し、全面に
層間絶縁膜２０１５を堆積する。この層間絶縁膜２０１
５にコンタクト孔２０１６を設けた後アルミニウムを蒸
着し、これをパターニングして金属配線１７を形成す
る。この一連の工程を経て不揮発性半導体記憶装置が完
成する。

【００２３】

【発明が解決しようとする課題】しかしながら、近年、
不揮発性半導体記憶装置においても、さらなる高速動作
化が求められており、上述のような従来の構造では、コ
ントロールゲート電極に印加する電圧を大きくしなけれ
ばシリコン基板とフローティングゲート電極との間の電
界を強くすることができず、書込の際に多量の電子を一
度にフローティングゲート電極へ注入することが困難で
あった。そのため、コントロールゲート電極に印加する
電圧を維持したままでは高速化に対応できないという問
題があった。

【００２４】また、従来の不揮発性半導体記憶装置で
は、分離用の溝が深く形成されていたため、溝を絶縁膜
で完全に充填するには、溝の幅を大きくする必要があっ
た。そのため、さらなる微細化を達成できないという問
題があった。

【００２５】そこで、この発明は上述のような問題点を
解決するためになされたものであり、この発明の１つの
目的は動作の高速化が可能な不揮発性半導体記憶装置と
その製造方法を提供することである。

【００２６】また、この発明の別の目的は、さらに微細
化が可能な不揮発性半導体記憶装置とその製造方法を提
供することである。

【００２７】

【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、主表面を有する半導体基板上に形
成された、情報を記憶するための複数の不揮発性トラン
ジスタを含むメモリセルアレイと、メモリセルアレイの
動作を制御するための複数の半導体素子を含む周辺回路
とを備える。

【００２８】複数の不揮発性トランジスタの各々は、フ
ローティングゲート電極と、コントロールゲート電極と
を備える。フローティングゲート電極は、半導体基板上
に絶縁膜を介在して形成され、上面を有する。コントロ
ールゲート電極はフローティングゲート電極上に絶縁膜
を介在して形成され、メモリセルアレイの所定の配列方
向に連続して延びる。

【００２９】メモリセルアレイは、トレンチ溝と絶縁層
を含む。トレンチ溝は、コントロールゲート電極が延び
る方向に並んで隣接する、半導体基板の主表面に形成さ
れた複数の不揮発性トランジスタの間を互いに電気的に
分離する。絶縁層がトレンチ溝を充填し、かつ絶縁層上
面が半導体基板の主表面よりも上に突出する。絶縁層の
上面は、フローティングゲート電極の上面と下面との間
の高さに位置する。コントロールゲート電極は、フロー
ティングゲート電極の上面全面と側面の上端近傍、およ
び絶縁層の上面に沿って延びるように、絶縁膜を介在さ
せて形成されている。複数の半導体素子の各々はＬＯＣ
ＯＳ酸化膜により互いに電気的に分離される。

【００３０】このように構成された不揮発性半導体記憶
装置においては、メモリセルアレイを構成する複数の不
揮発性トランジスタの各々がトレンチ溝により分離さ
れ、周辺回路の半導体素子がＬＯＣＯＳ酸化膜で分離さ
れるため、メモリセルアレイの微細化と、周辺回路の高
耐圧化とを同時に達成できる。

【００３１】また、コントロールゲート電極は、フロー
ティングゲート電極の上面全面と側面の上端近傍および
絶縁層の上面に沿って連続して延びるため、フローティ
ングゲートの両側面の上端近傍でもフローティングゲー
ト電極とコントロールゲート電極が対向する。そのた
め、フローティングゲート電極とコントロールゲート電
極間の対向面積が増大して、コントロールゲート電極と
フローティングゲート電極間の容量が大きくなり、その
結果、次のような効果が得られる。

【００３２】コントロールゲート電極とフローティング
ゲート電極との容量、電位差をＣ_A、Ｖ_A 、フローティ
ングゲート電極と基板との間の容量、電位差をＣ_B 、Ｖ
_B 、フローティングゲート電極に蓄えられる電荷をＱと
すると、これらの間には以下に示す関係が成り立つ。

【００３３】

【数１】

【００３４】Ｖ_A およびＣ_B を一定にするとＣ_A が大き
くなればＶ_B も大きくなるためチャネル領域付近での電
界が大きくなる。その結果、Ｖ_B を維持したままチャネ
ルホットエレクトロン注入を効率よく起こさせることが
でき書込動作の高速化が可能となる。

【００３５】さらに、フローティングゲート電極とコン
トロールゲート電極との対向面積が大きくなるためフロ
ーティングゲート電極が電荷を蓄積しやすくなる。その
結果従来と同程度の電荷をフローティングゲート電極に
蓄えるためにはコントロールゲート電極に印加する電圧
を小さくすることができる。

【００３６】また、半導体基板の主表面からＬＯＣＯＳ
酸化膜の底面までの深さは、半導体基板の主表面からト
レンチ溝の底面までの深さよりも深いことが好ましい。
一般に、メモリ領域では、周辺領域ほどの耐圧は必要と
されないため、このようにトレンチ溝は相対的に浅くす
ることができる。その結果、トレンチ溝が絶縁層で充填
されやすいのでトレンチ溝の開口面積を小さくすること
ができる。したがって、高集積化が可能となり、また複
数の不揮発性トランジスタも確実に電気的に分離され
る。一方、ＬＯＣＯＳ酸化膜は従来と同様の深さが維持
されるため、周辺領域では従来の耐圧を損なうことがな
い。

【００３７】また、半導体基板の部分であってトレンチ
溝の底面と接する部分にはチャネルストッパが形成され
ていることが好ましい。このような構成とすればトレン
チ溝の底部に形成されたチャネルストッパにより複数の
不揮発性トランジスタがより確実に電気的に分離され
る。

【００３８】この発明の１つの局面に従った不揮発性半
導体記憶装置の製造方法は、情報を記憶するための複数
の不揮発性トランジスタを含むメモリセルアレイと、メ
モリセルアレイの動作を制御するための複数の半導体素
子を含む周辺回路とを備えた不揮発性半導体記憶装置の
製造方法であって以下の工程を備える。

【００３９】主表面と、メモリセルアレイが形成される
メモリ領域と、周辺回路が形成される周辺領域とを含む
半導体基板を準備する工程。

【００４０】半導体基板の主表面上に第１の絶縁膜を介
在させてメモリ領域を覆う第１の導電層を形成する工
程。

【００４１】所定の領域の第１の導電層および半導体基
板を、半導体基板の主表面から所定の深さまで除去する
ことにより、メモリセルアレイの所定配列方向に互いに
略平行に延びる、フローティングゲート電極となる複数
の帯状導電層と、複数の帯状導電層の間の領域の半導体
基板の主表面において延びるトレンチ溝とを形成する工
程。

【００４２】トレンチ溝の各々を充填し、かつ、その上
端面がフローティングゲート電極の上面と下面の間の高
さに位置する絶縁層を形成する工程。

【００４３】帯状導電層の上面全面、帯状導電層の側面
の上端近傍、および絶縁層の上面に沿うように第２の絶
縁膜を介在させてメモリ領域を覆う、コントロールゲー
ト電極となる第２の導電層を形成する工程。

【００４４】第２の導電層、第２の絶縁膜、および帯状
導電層に所定のパターニングを施すことにより、メモリ
セルアレイを構成する個々のフローティングゲート電極
を形成し、かつ、複数の帯状導電層の延びる方向とは交
差する方向のメモリセルアレイの配列方向に連続して延
びるように、互いに略平行な複数のコントロールゲート
電極を構成する工程。

【００４５】複数の半導体素子を電気的に分離するため
のＬＯＣＯＳ酸化膜を周辺領域に形成する工程。

【００４６】このような工程を備えた不揮発性半導体記
憶装置の製造方法においては、コントロールゲート電極
を形成する前にトレンチ溝を形成するためトレンチ溝を
形成する際にはコントロールゲート電極はエッチングさ
れない。その結果、コントロールゲート電極をエッチン
グしてトレンチ溝を形成する場合に比べてエッチングす
る深さが浅くなるので、トレンチ溝を形成しやすくな
る。

【００４７】また、トレンチ溝を形成する工程は、半導
体基板の主表面からトレンチ溝の底面までの深さが半導
体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さ
よりも浅くなるようにトレンチ溝を形成することを含む
ことが好ましい。その理由は、一般に、トレンチ溝が形
成されるメモリ領域では、ＬＯＣＯＳ酸化膜が形成され
る周辺領域ほど高い耐圧は必要とされないことから、ト
レンチ溝に絶縁層を充填しやすくするためには、耐圧を
劣化させない範囲でトレンチ溝をできるだけ浅く形成す
ることが好ましいからである。このようにトレンチ溝を
比較的浅く形成することによって、トレンチ溝の開口面
積を小さくしても一定のアスペクト比を保つことが可能
となり、複数のメモリ領域の微細化がさらにしやすくな
る。また、絶縁層が充填されやすくなる結果として複数
の不揮発性トランジスタが確実に電気的に分離される。
一方、ＬＯＣＯＳ酸化膜は比較的深くなるため、周辺領
域では耐圧が低下しない。

【００４８】また、トレンチ溝の底面に不純物イオンを
注入することにより、トレンチ溝の底面と接する半導体
基板の部分にチャネルストッパを形成する工程をさらに
含むことが好ましい。この場合、トレンチ溝の底部に形
成されたチャネルストッパにより複数の不揮発性トラン
ジスタがより確実に電気的に分離されるようになる。

【００４９】この発明の別の局面に従った不揮発性半導
体記憶装置の製造方法は、情報を記憶するための複数の
不揮発性トランジスタを含むメモリセルアレイと、メモ
リセルアレイの動作を制御するための複数の半導体素子
を含む周辺回路とを備えた不揮発性半導体記憶装置の製
造方法であって以下の工程を備える。

【００５０】主表面と、メモリセルアレイが形成される
メモリ領域と、周辺回路が形成される周辺領域とを含む
半導体基板を準備する工程。

【００５１】半導体基板の所定の領域の、主表面から所
定の深さにかけて除去することにより、メモリセルアレ
イの所定の配列方向に、互いに略平行に延びる複数のト
レンチ溝を形成する工程。

【００５２】トレンチ溝の各々を充填し、かつ上面が半
導体基板の主表面よりも上に位置するように、複数の絶
縁層を形成する工程。

【００５３】複数の絶縁層の各々の間の領域の半導体基
板の主表面上に、第１の絶縁膜を介在させて、上面が絶
縁層の上面よりも上方に位置するようにフローティング
ゲート電極となる帯状導電層を形成する工程。

【００５４】帯状導電層の上面全面、帯状導電層の側面
の上端近傍、および絶縁層の上面に沿うように、第２の
絶縁膜を介在させてメモリ領域を覆う、コントロールゲ
ート電極となる導電層を形成する工程。

【００５５】導電層、第２の絶縁膜、および帯状導電層
に所定のパターニングを施すことにより、メモリセルア
レイを構成する各々のフローティングゲート電極を形成
し、かつ、複数の帯状導電層の延びる方向とは交差する
方向のメモリセルアレイの配列方向に連続して延びるよ
うに、互いに略平行な複数のコントロールゲート電極を
形成する工程。

【００５６】複数の半導体素子を電気的に分離するため
のＬＯＣＯＳ酸化膜を周辺領域に形成する工程。

【００５７】このような工程を備えた不揮発性半導体記
憶装置の製造方法においては、フローティングゲート電
極を形成する前にトレンチ溝を形成するため、トレンチ
溝を形成する際にはフローティングゲート電極をエッチ
ングすることがない。そのため、エッチングする深さが
浅くなるためトレンチ溝を形成しやすくなる。

【００５８】また、トレンチ溝を形成する工程は、半導
体基板の主表面からトレンチ溝の底面までの深さが半導
体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さ
よりも浅くなるようにトレンチ溝を形成することを含む
ことが好ましい。

【００５９】一般に、メモリ領域では周辺領域ほどの耐
圧は必要とされないため、このようにトレンチ溝を相対
的に浅くすることができる。したがって、トレンチ溝の
開口面積を小さくしてもトレンチ溝は絶縁層で充填され
やすくなるためさらなる高集積化が可能になるとともに
複数の不揮発性トランジスタがトレンチ溝により確実に
電気的に分離される。一方、ＬＯＣＯＳ酸化膜は比較的
深くなるように形成されるため、周辺領域では耐圧を損
なうことがない。

【００６０】また、トレンチ溝の底面に不純物イオンを
注入することにより、トレンチ溝の底面と接する半導体
基板の部分にチャネルストッパを形成する工程をさらに
含むことが好ましい。この場合、チャネルストッパによ
り複数の不揮発性トランジスタがより確実に電気的に分
離される。

【００６１】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００６２】（実施の形態１）図１は、この発明の実施
の形態１における不揮発性半導体記憶装置の構成を概略
的に示す断面図である。図２は、図１中のＡ−Ａ線、Ｂ
−Ｂ線、Ｃ−Ｃ線に沿って見た断面を示す図である。な
お、図１のＡ−Ａ線に沿って見た断面が図２中の領域２
００であり、Ｂ−Ｂ線に沿って見た断面が図２中の領域
３００であり、Ｃ−Ｃ線に沿って見た断面が図２中の領
域４００である。これらの図を参照してメモリ領域５０
０では、フラッシュＥＥＰＲＯＭのメモリトランジスタ
は、ドレイン領域としてのｎ型の不純物領域１３ａ、１
３ｂと、ソース領域としてのｎ型の不純物領域１４と、
シリコン酸化膜４と、フローティングゲート電極７と、
ＯＮＯ膜８と、シリコン酸化膜９と、コントロールゲー
ト電極１０とを有している。

【００６３】不純物領域１３ａ、１３ｂと不純物領域１
４とはｐ型のシリコン基板１の表面に互いに所定の距離
を隔てて形成されている。フローティングゲート電極７
は、不純物領域１３ａ、１３ｂと不純物領域１４とに挟
まれる領域上にシリコン酸化膜４を介して形成されてい
る。コントロールゲート電極１０は、フローティングゲ
ート電極７上にシリコン酸化膜、シリコン窒化膜および
シリコン酸化膜の３層からなるＯＮＯ膜８と、シリコン
酸化膜９を介在して延在するように形成されている。

【００６４】シリコン基板１にはボトムｎウェル２と、
このボトムｎウェル２に接するｐウェル３が形成されて
いる。所定の方向に並ぶフローティングゲート電極７の
間にトレンチ溝５が形成され、このトレンチ溝５を充填
するようにシリコン酸化膜６が形成されている。シリコ
ン酸化膜６の上端面は、フローティングゲート電極７の
上面と下面の間に位置する。このシリコン酸化膜６とフ
ローティングゲート電極７との上に、ＯＮＯ膜８、シリ
コン酸化膜９、コントロールゲート電極１０、およびＴ
ＥＯＳ酸化膜１１が形成されている。

【００６５】不純物領域１４を取囲むようにｐ型のポケ
ット領域１５が形成されている。フローティングゲート
電極７、ＯＮＯ膜８、シリコン酸化膜９、コントロール
ゲート電極１０、およびＴＥＯＳ酸化膜１１の側壁に、
サイドウォール酸化膜１２が形成されている。

【００６６】メモリトランジスタを覆うようにシリコン
基板１上に層間絶縁膜１６が形成されている。層間絶縁
膜１６の一部に、不純物領域１３ａ，１３ｂに達するコ
ンタクトホール１７が形成されている。コンタクトホー
ル１７を充填し、かつ層間絶縁膜１６をおおうようにド
ープトポリシリコン層２０ａが形成されている。

【００６７】層間絶縁膜１６に接するドープトポリシリ
コン層２０ａとタングステンシリサイド層２０ｂからな
るビット線２０が形成されている。層間絶縁膜１６とビ
ット線２０とを覆うように層間絶縁膜２１が形成されて
いる。層間絶縁膜２１上にシリコン酸化膜２２が形成さ
れ、このシリコン酸化膜２２に埋込まれるようにアルミ
ニウム配線２３が形成されている。シリコン酸化膜２２
とアルミニウム配線２３とに接するようにスムースコー
ト膜２４が形成され、スムースコート膜２４上にさらに
アルミニウム配線２５が形成されている。

【００６８】一方、周辺領域６００では、シリコン基板
１にＬＯＣＯＳ酸化膜３０が形成されている。このＬＯ
ＣＯＳ酸化膜３０を境にしてｐウェル３１とｎウェル３
２が形成されている。

【００６９】ｐウェル３１上にはゲート電極３４と、シ
リコン酸化膜３３と、ソース／ドレイン領域としてのｎ
型の低濃度不純物領域３７およびｎ型の高濃度不純物領
域３８とを有するトランジスタが形成されている。ま
た、ｎウェル３２上にはゲート電極３４と、シリコン酸
化膜３３と、ソース／ドレイン領域としてのｐ型の低濃
度不純物領域３９およびｐ型の高濃度不純物領域４０と
を有するトランジスタが形成されている。ゲート電極３
４の上にシリコン酸化膜３５が形成され、ゲート電極３
４とシリコン酸化膜３５の側壁にはサイドウォール酸化
膜３６が形成されている。

【００７０】トランジスタを覆うように層間絶縁膜１
６、２１が形成されている。この層間絶縁膜１６、２１
にはシリコン基板１に達するコンタクトホール４１が形
成される。コンタクトホール４１を充填するようにプラ
グ４２が形成される。層間絶縁膜２１およびプラグ４２
に接するようにアルミニウム配線２３がシリコン酸化膜
２２に埋込まれて形成される。シリコン酸化膜２２上に
スムースコート膜２４が形成され、スムースコート膜２
４に埋込まれるようにアルミニウム配線４３が形成され
ている。スムースコート膜２４上にアルミニウム配線４
３と接するアルミニウム配線２５が形成されている。

【００７１】シリコン基板１の表面からトレンチ溝５の
底面までの深さ（Ｄ₁ ）は３０００Å、シリコン基板１
の表面からシリコン酸化膜６の表面までの高さは３００
Å、シリコン基板１の表面からフローティングゲート電
極７の上面までの高さは１０００Å、シリコン基板１の
表面からＬＯＣＯＳ酸化膜３０の底面までの深さ
（Ｄ ₂ ）は５０００Åである。

【００７２】メモリトランジスタが形成されるメモリ領
域５００と、ゲート電極３４を有するトランジスタが形
成される周辺領域６００とはＬＯＣＯＳ酸化膜４９で電
気的に分離される。

【００７３】次に、このような不揮発性半導体記憶装置
の製造方法について説明する。図３〜図２５は、図１お
よび図２で示す不揮発性半導体記憶装置の製造方法を工
程順に示す断面図である。図３を参照して、ｐ型のシリ
コン基板１の（１００）面上に厚さ３００Å程度のシリ
コン酸化膜５１が形成される。シリコン酸化膜５１上に
厚さ５００Å程度のドープトポリシリコン５２が形成さ
れる。ドープトポリシリコン５２上に厚さ１０００Å程
度のシリコン窒化膜５３が形成される。ドープトシリコ
ン窒化膜５３を覆うようにレジストを塗布し、このレジ
ストに所定のパターニングを施すことによりレジストパ
ターン５４が形成される。レジストパターン５４に従っ
てシリコン窒化膜５３、ドープトポリシリコン５２がＣ
Ｆ₄ 系ガスにより所定の形状にパターニングされる。

【００７４】図４を参照して、ＬＯＣＯＳ法によりＬＯ
ＣＯＳ酸化膜３０を形成する。シリコン基板１の表面か
らＬＯＣＯＳ酸化膜３０の底面までの深さは４０００Å
であり、シリコン基板１の表面からＬＯＣＯＳ酸化膜３
０の上面までの高さは３０００Åである。ＣＦ₄ 系ガス
を用いてドープトポリシリコン５２、シリコン窒化膜５
３を除去する。シリコン基板１全体をレジストで覆い、
このレジストを所定の形状にパターニングしてレジスト
パターン５６を形成する。レジストパターン５６をマス
クとしてシリコン基板１に注入エネルギ３ＭｅＶ、注入
量１．０×１０ ¹³／ｃｍ² で矢印５７で示すリンをイオ
ン注入することによりシリコン基板１にボトムｎウェル
２を形成する。その後にレジストパターン５６を除去す
る。

【００７５】図５を参照して、シリコン基板１にレジス
トを塗布し、このレジストを所定の形状にパターニング
してレジストパターン５９を形成する。レジストパター
ン５９をマスクとして矢印６０で示すリンを注入エネル
ギ１．２ＭｅＶ、注入量１．０×１０¹³／ｃｍ² で注入
することよりｎウェル３２を形成する。また、チャネル
カット領域（図示せず）を形成するためのリンを注入エ
ネルギ７００ｋｅＶ、注入量３．０×１０¹²／ｃｍ² で
シリコン基板１にレジストパターン５９をマスクとして
イオン注入する。また、カウンタドープ領域（図示せ
ず）を形成するために注入エネルギ２０ｋｅＶ、注入量
１．５×１０¹²／ｃｍ² でレジストパターン５９をマス
クとしてシリコン基板１にボロンをイオン注入する。こ
れらの注入を終えた後にレジストパターン５９を除去す
る。

【００７６】図６を参照して、シリコン基板１を覆うよ
うにレジストを塗布し、このレジストを所定の形状にパ
ターニングしてレジストパターン６１を形成する。レジ
ストパターン６１をマスクとしてシリコン基板１に矢印
６２で示すボロンを注入エネルギ７００ｋｅＶ、注入量
１．０×１０¹³／ｃｍ² でイオン注入してｐウェル３、
３１を形成する。また、チャネルカット領域（図示せ
ず）を形成するためのボロンを注入エネルギ２７０ｋｅ
Ｖ、注入量３．５×１０¹²／ｃｍ² でシリコン基板１に
イオン注入する。チャネルドープ領域（図示せず）を形
成するためのボロンを注入エネルギ５０ｋｅＶ、注入量
１．２×１０¹²／ｃｍ² でシリコン基板１にレジストパ
ターン６１をマスクとしてイオン注入する。その後レジ
ストパターン６１を除去する。

【００７７】図７を参照して、シリコン基板１の表面の
シリコン酸化膜５１を全面エッチバックすることによ
り、シリコン基板１の表面を露出させる。

【００７８】図８を参照して、シリコン基板１の表面に
厚さ１００Åのシリコン酸化膜６３、厚さ２０００Åの
ドープトポリシリコン６４を形成し、ドープトポリシリ
コン６４上にレジストを塗布する。このレジストを所定
の形状にパターニングしてレジストパターン６５を形成
する。レジストパターン６５をマスクとしてドープトポ
リシリコン６４、シリコン酸化膜６３、シリコン基板１
をＣＦ₄ 系ガスを用いてエッチングすることによりシリ
コン基板１の表面からの深さが３０００Åのトレンチ溝
５を形成する。その後にレジストパターン６５を除去す
る。

【００７９】図９を参照して、シリコン基板１の全面を
覆うようにシリコン酸化膜を形成し、このシリコン酸化
膜を全面エッチバックすることにより、ドープトポリシ
リコン６４の上面からの深さが３００Åの位置に上面が
位置するシリコン酸化膜６を形成する。

【００８０】図１０を参照して、ドープトポリシリコン
６４とシリコン酸化膜６を覆うように酸化膜（厚さ５０
Å）、窒化膜（厚さ８０Å）、酸化膜（厚さ１１５Å）
の３層からなるＯＮＯ膜６６を形成し、ＯＮＯ膜６６全
体を覆うようにレジストを塗布する。レジストに所定の
パターニングを施すことにより、レジストパターン６７
を形成する。

【００８１】図１１を参照して、レジストパターン６７
をマスクとして周辺回路が形成される領域４００におい
てＯＮＯ膜６６とドープトポリシリコン６４をＣＦ₄ 系
ガスでエッチングして除去する。その後レジストパター
ン６７を除去する。

【００８２】図１２を参照して、シリコン基板１を覆う
ように厚さ１１５Åのシリコン酸化膜と、厚さ１０００
Åのドープトポリシリコンと、厚さ１０００Åのタング
ステンシリサイド層と、厚さ２５００ÅのＴＥＯＳ（Te
tra Etyle Ortho Silicate）酸化膜を形成する。ＴＥＯ
Ｓ酸化膜を覆うようにレジストを塗布しこのレジストを
所定の形状にパターニングしてレジストパターン６９を
形成する。レジストパターン６９をマスクとしてＴＥＯ
Ｓ酸化膜とタングステンシリサイド層とドープトポリシ
リコンとシリコン酸化膜をＣｌ系ガスでエッチングする
ことにより、メモリトランジスタが形成される領域３０
０ではＴＥＯＳ酸化膜１１とコントロールゲート電極１
０とシリコン酸化膜９を形成し、領域４００ではシリコ
ン酸化膜３５とゲート電極３４とシリコン酸化膜３３を
形成する。その後レジストパターン６９を除去する。

【００８３】図１３を参照して、シリコン基板１全体を
レジストで覆い、このレジストを所定の形状にパターニ
ングしてレジストパターン７０を形成する。レジストパ
ターン７０に従って領域３００で、ＯＮＯ膜６６、ドー
プトポリシリコン６４、シリコン酸化膜６３をエッチン
グすることにより、ＯＮＯ膜８、フローティングゲート
電極７、シリコン酸化膜４を形成する。その後レジスト
パターン７０を除去する。

【００８４】図１４を参照して、シリコン基板１全面に
レジストを塗布し、このレジストを所定の形状にパター
ニングすることによりレジストパターン７２を形成す
る。レジストパターン７２をマスクとして領域３００に
おいてシリコン基板１に矢印７１で示すリンを注入エネ
ルギ５０ｋｅＶ、注入量７×１０¹⁴／ｃｍ² でイオン注
入し、ヒ素を注入エネルギ３５ｋｅＶ、注入量３．０×
１０¹⁵／ｃｍ² でイオン注入してメモリトランジスタの
ドレイン領域としてのｎ型の不純物領域１３ａ、１３ｂ
を形成する。その後レジストパターン７２を除去する。

【００８５】図１５を参照して、シリコン基板１の表面
全体にレジストを塗布し、このレジストを所定の形状に
パターニングすることにより、レジストパターン９９を
形成する。このレジストパターン９９をマスクとして領
域３００においてシリコン基板１に矢印７３で示すヒ素
を注入エネルギ３５ｋｅＶ、注入量３．０×１０¹⁵／ｃ
ｍ² でイオン注入してメモリトランジスタのソース領域
としてのｎ型の不純物領域１４を形成する。また、レジ
ストパターン９９をマスクとして注入エネルギ５０ｋｅ
Ｖ、注入量１．０×１０¹³／ｃｍ² でボロンをシリコン
基板１にイオン注入してポケット領域１５を形成する。
その後レジストパターン９９を除去する。

【００８６】図１６を参照して、シリコン基板１の全面
にレジストを塗布し、このレジストを所定の形状にパタ
ーニングすることによりレジストパターン７４を形成す
る。レジストパターン７４をマスクとして領域４００に
おいてシリコン基板１に矢印７５で示すリンを注入エネ
ルギ５０ｋｅＶ、注入量４．０×１０¹³／ｃｍ² でイオ
ン注入して周辺回路のＭＯＳ（Metal Oxide Semiconduc
tor ）トランジスタのソース／ドレイン領域のためのｎ
型の低濃度不純物領域３７を形成する。その後レジスト
パターン７４を除去する。

【００８７】図１７を参照して、シリコン基板１全体を
覆うようにレジストを塗布し、このレジストを所定の形
状にパターニングしてレジストパターン７６を形成す
る。レジストパターン７６をマスクとして領域４００に
おいてシリコン基板１に矢印７７で示すボロンを注入エ
ネルギ５０ｋｅＶ、注入量１．５×１０¹³／ｃｍ² でイ
オン注入することにより周辺回路のＭＯＳトランジスタ
のソース／ドレイン領域としてのｐ型の低濃度不純物領
域３９を形成する。その後レジストパターン７６を除去
する。

【００８８】図１８を参照して、シリコン基板１の全面
を覆うようにＣＶＤ法により厚さ２５００Åのシリコン
酸化膜を形成し、このシリコン酸化膜を異方性エッチン
グすることによりサイドウォール酸化膜１２、３６を形
成する。

【００８９】図１９を参照して、シリコン基板１の全面
にレジストを塗布し、このレジストを所定の形状にパタ
ーニングして領域４００のＭＯＳトランジスタが形成さ
れる領域上にレジストパターン７８を形成する。レジス
トパターン７８をマスクとしてシリコン基板１に矢印７
９で示すヒ素を注入エネルギ３５ｋｅＶ、注入量４．０
×１０¹⁵／ｃｍ² でイオン注入することにより周辺回路
のＭＯＳトランジスタのソース／ドレイン領域としての
ｎ型の高濃度不純物領域３８を形成する。なお、不純物
領域１３ａ、１３ｂ、１４にもヒ素が注入される。その
後レジストパターン７８を除去する。

【００９０】図２０を参照して、シリコン基板１の表面
全体にレジストを塗布し、このレジストを所定の形状に
パターニングして領域４００のＮＭＯＳトランジスタが
形成される領域上にレジストパターン８０を形成する。
レジストパターン８０をマスクとしてシリコン基板１に
矢印８１で示すＢＦ₂ を注入エネルギ２０ｋｅＶ、注入
量２．０×１０¹⁵／ｃｍ² で注入することにより、周辺
回路のＰＭＯＳトランジスタのソース／ドレイン領域と
してのｐ型の高濃度不純物領域４０を形成する。その後
レジストパターン８０を除去する。

【００９１】図２１を参照して、シリコン基板１全面を
覆うようにＴＥＯＳ酸化膜からなる厚さ３０００Åの層
間絶縁膜１６を形成する。この層間絶縁膜１６上にレジ
ストを塗布し、このレジストを所定の形状にパターニン
グすることによりレジストパターン８２を形成する。レ
ジストパターン８２に従ってＣＦ系ガスを用いて層間絶
縁膜１６を除去することにより、開口径が０．５μｍで
ｎ型の不純物領域１３ａ，１３ｂに達するコンタクトホ
ール１７を形成する。その後レジストパターン８２を除
去する。

【００９２】図２２を参照して、コンタクトホール１７
を充填するようにドープトポリシリコンを堆積する。ド
ープトポリシリコンを覆うように厚さ１０００Åのタン
グステンシリサイドを形成する。タングステンシリサイ
ド上にレジストを塗布しこのレジストを所定の形状にパ
ターニングすることによりレジストパターン８３を形成
する。レジストパターン８３に従ってドープトポリシリ
コンとタングステンシリサイドをＨＢｒ系ガスを用いて
パターニングすることにより、タングステンシリサイド
層２０ｂとドープトポリシリコン層２０ａからなるビッ
ト線２０を形成する。

【００９３】図２３を参照して、層間絶縁膜１６を覆う
ようにＴＥＯＳ酸化膜からなる厚さ９０００Åの層間絶
縁膜２１を堆積する。層間絶縁膜２１上にレジストを塗
布しこのレジストを所定の形状にパターニングすること
によりレジストパターン８４を形成する。レジストパタ
ーン８４をマスクとして領域４００においてＣＦ系ガス
を用いて層間絶縁膜１６、２１を除去することにより、
開口径が０．５μｍでシリコン基板１に達するコンタク
トホール４１を形成する。その後レジストパターン８３
を除去する。

【００９４】図２４を参照して、コンタクトホール４１
を充填するようにタングステンを堆積する。このタング
ステンをエッチバックしてプラグ４２を形成する。層間
絶縁膜２１上に厚さ４０００Åのアルミニウム合金をス
パッタリング法により形成する。このアルミニウム合金
上にレジストを塗布し所定の形状にパターニングするこ
とによりレジストパターン８５を形成する。レジストパ
ターン８５をマスクとしてＣｌ系ガスを用いてアルミニ
ウム合金をパターニングすることにより、アルミニウム
配線層２３を形成する。その後レジストパターン８５を
除去する。

【００９５】図２５を参照して、層間絶縁膜２１全体を
覆うように厚さ１５００Åのシリコン酸化膜を堆積し、
シリコン酸化膜２２を形成する。シリコン酸化膜２２と
アルミニウム配線２３の上にＳＯＧ（Ｓｐｉｎ Ｏｎ
Ｇｌａｓｓ）とＴＥＯＳ酸化膜からなる厚さ７０００Å
のスムースコート膜４３を形成する。スムースコート膜
４３上にレジストを形成し、このレジストを所定の形状
にパターニングしてレジストパターンを形成する。レジ
ストパターンをマスクとしてスムースコート膜４３をパ
ターニングすることにより、開口径が０．６５μｍのス
ルーホール５０を形成する。スルーホール５０を充填し
かつスムースコート膜４３を覆うように厚さ８０００Å
のアルミニウム合金を堆積する。このアルミニウム合金
上にレジストを形成し、このレジストを所定の形状にパ
ターニングすることにより、レジストパターン８６を形
成する。レジストパターン８６に従ってアルミニウム合
金をパターニングすることにより、アルミニウム配線層
２５を形成する。最後にレジストパターン８６を除去す
ることにより、図２で示す不揮発性半導体記憶装置が完
成する。

【００９６】以上に示したこの発明に従った不揮発性半
導体記憶装置においては、メモリ領域においては、メモ
リトランジスタがトレンチ溝５とこのトレンチ溝５に埋
込まれたシリコン酸化膜６により絶縁されるためメモリ
セルアレイを微細化しやすくなる。また、周辺領域で
は、トランジスタがＬＯＣＯＳ酸化膜３０により分離さ
れるため、耐圧を維持できる。

【００９７】また、フローティングゲート電極の両側面
の上端近傍、すなわち図２中のＡで示す領域でも、フロ
ーティングゲート電極とコントロールゲート電極が対向
するため、フローティングゲート電極７とコントロール
ゲート電極１０との間の対向面積が大きくなる。その結
果、フローティングゲート電極７とコントロールゲート
電極１０との間の容量が大きくなる。ここで、図２６の
（Ａ）で示すように、フローティングゲート電極７とコ
ントロールゲート電極１０とは容量Ｃ₁ のコンデンサを
形成していると考えることができる。また、フローティ
ングゲート電極７は不純物領域１３ａ、シリコン基板
１、不純物領域１４との間に容量がＣ₂ 、Ｃ₃ 、Ｃ₄ の
コンデンサをそれぞれ構成していると考えることができ
る。また、フローティングゲート電極７、コントロール
ゲート電極１０、不純物領域１３ａ、シリコン基板１、
不純物領域１４の電位をそれぞれＶ₀ 、Ｖ₁ 、Ｖ₂ 、Ｖ
₃ 、Ｖ₄ とする。これらの間には、以下で示す関係式が
成り立つ。

【００９８】

【数２】

【００９９】ここで、ΔＶは、フローティングゲート電
極７に蓄積された電荷量によるメモリセルのしきい値電
圧Ｖ_THの変化量である。

【０１００】たとえば、ＮＯＲ型フラッシュメモリのチ
ャネルホットエレクトロン注入書込動作においては、Ｖ
₁ ＝１０Ｖ、Ｖ₄ ＝Ｖ₃ ＝０Ｖ、Ｖ₂ ＝６Ｖとなるた
め、Ｖ ₀ は以下の式で計算される。

【０１０１】

【数３】

【０１０２】通常ΔＶ＝２Ｖ程度なので、（Ｃ）で示す
式をＣ₁ で微分すると以下のようになる。

【０１０３】

【数４】

【０１０４】この式（Ｄ）より、フローティングゲート
電極７とコントロールゲート電極１０との間の容量Ｃ₁
が大きくなるとフローティングゲート電極の電位も大き
くなるため、シリコン基板１とフローティングゲート電
極７との間の電界が強くなる。そのため、この電界によ
りチャネルホットエレクトロン注入を効率よく起こさせ
ることができ、高速の書込を実現することができる。ま
た、書込速度を上げない場合には、コントロールゲート
電極１０に印加する電圧を減少させることが可能とな
り、装置の低電圧化が可能となる。

【０１０５】また、シリコン酸化膜６の深さＤ₁ はＬＯ
ＣＯＳ酸化膜３０の深さＤ₂ よりも浅いためトレンチ溝
５をシリコン酸化膜６で充填しやすくなり、メモリ領域
は微細化しやすくなる。また、周辺回路領域ではＬＯＣ
ＯＳ酸化膜３０の膜厚を確保できるため耐圧を低下させ
ることがない。なお、ＬＯＣＯＳ酸化膜３０の厚さと耐
圧との間には図２６の（Ｂ）で示すような関係があるた
め、耐圧に応じて必要な膜厚とすることができる。

【０１０６】また、上述の製造方法に従えば、図８で示
す工程においてシリコン基板１、シリコン酸化膜６３、
ドープトポリシリコン６４をエッチングすることにより
トレンチ溝５を形成するため、フローティングゲート電
極の材料をさらにエッチングしてトレンチ溝を形成する
場合に比べてエッチングの深さが浅くなる。そのため、
トレンチ溝５を形成しやすくなる。

【０１０７】また、図１０で示す工程でＯＮＯ膜６６を
ｐウェル３１、ｎウェル３２に接触させないため、ウェ
ル中の不純物濃度が変化することがない。

【０１０８】（実施の形態２）実施の形態２では、図１
および２で示す不揮発性半導体記憶装置を製造する別の
方法を提供する。

【０１０９】図２７〜図３４は、この発明の実施の形態
２に従った不揮発性半導体記憶装置の製造工程を示す断
面図である。図２７を参照して、ｐ型のシリコン基板１
の表面に厚さ３００Åのシリコン酸化膜、厚さ２７００
Åのシリコン窒化膜５３を堆積する。シリコン窒化膜５
３上にレジストを塗布し、このレジストを所定の形状に
パターニングしてレジストパターン９０を形成する。レ
ジストパターン９０をマスクとしてシリコン窒化膜５３
をエッチングする。なお、実施の形態１ではドープトポ
リシリコン５２を形成したが実施の形態２ではドープト
ポリシリコン５２は形成しない。

【０１１０】図２８を参照して、ＬＯＣＯＳ法によりＬ
ＯＣＯＳ酸化膜３０を形成する。シリコン基板１の全体
を覆うようにレジストを塗布し、このレジストを所定の
形状にパターニングしてレジストパターン９１を形成す
る。レジストパターン９１をマスクとしてＣｌ／ＨＢｒ
系ガスを用いてシリコン窒化膜５３、シリコン酸化膜５
１、シリコン基板１をエッチングすることによりシリコ
ン基板１の表面からの深さが３０００Åのトレンチ溝５
を形成する。その後レジストパターン９１を除去する。

【０１１１】図２９を参照して、トレンチ溝５を充填し
かつシリコン基板１全体を覆うようにシリコン酸化膜９
２を形成する。

【０１１２】図３０を参照して、シリコン酸化膜９２を
全面エッチバックしてシリコン窒化膜５３と同じ高さを
有するシリコン酸化膜６を形成する。その後ＣＦ系ガス
を用いてシリコン窒化膜５３を除去する。

【０１１３】図３１を参照して、シリコン基板１全体に
フォトレジストを塗布し、所定の形状にパターニングし
てレジストパターン９４を形成する。レジストパターン
９４をマスクとしてシリコン基板１に矢印９３で示すリ
ンを注入エネルギ３ＭｅＶ、注入量１．０×１０¹³／ｃ
ｍ² で注入してボトムｎウェル２を形成する。その後レ
ジストパターン９４を除去する。

【０１１４】図３２を参照して、シリコン基板１を覆う
レジストを塗布し、このレジストを所定の形状にパター
ニングしてレジストパターン９５を形成する。レジスト
パターン９５をマスクとしてシリコン基板１に矢印９６
で示すリンを注入エネルギ１．２ＭｅＶ、注入量１．０
×１０¹³／ｃｍ² で注入してｎウェル３２を形成する。
また、フォトレジスト９５をマスクとしてチャネルカッ
ト領域（図示せず）を形成するためのリンを注入エネル
ギ７００ｋｅＶ、注入量３．０×１０¹²／ｃｍ ² でシリ
コン基板１にイオン注入し、、カウンタドープ領域（図
示せず）を形成するためのボロンを注入エネルギ２０ｋ
ｅＶ、注入量１．５×１０¹²／ｃｍ² でシリコン基板１
にイオン注入する。その後レジストパターン９５を除去
する。

【０１１５】図３３を参照して、シリコン基板１の表面
全体を覆うようにレジストを塗布し、このレジストを所
定の形状にパターニングすることによりレジストパター
ン９７を形成する。レジストパターン９７をマスクとし
てシリコン基板１に矢印９８で示すボロンを注入エネル
ギ７００ｋｅＶ、注入量１．０×１０¹³／ｃｍ² で注入
してｐウェル３、３１を形成する。また、レジストパタ
ーン９７をマスクとしてチャネルカット領域（図示せ
ず）を形成するためのボロンを注入エネルギ２７０ｋｅ
Ｖ、注入量３．５×１０¹²／ｃｍ² で、シリコン基板１
にイオン注入し、チャネルドープ領域（図示せず）を形
成するためのボロンを注入エネルギ５０ｋｅＶ、注入量
１．２×１０¹²／ｃｍ² でシリコン基板１にイオン注入
する。その後レジストパターン９７を除去する。

【０１１６】図３４を参照して、シリコン基板１全体を
覆うように厚さ１０００Åのドープトポリシリコン１２
０を堆積する。ドープトポリシリコン１２０上にレジス
トを塗布し、このレジストを所定の形状にパターニング
することによりレジストパターン１００を形成する。レ
ジストパターン１００をマスクとしてＣｌ系ガスを用い
てドープトポリシリコン１２０をエッチングすることに
より、実施の形態１の図９で示すドープトポリシリコン
６４を形成する。これ以降の工程は、実施の形態１の図
１０〜２５と同様である。

【０１１７】このような実施の形態２に従った不揮発性
半導体記憶装置の製造方法においては、まず、実施の形
態１と同様の効果がある。さらに、図２８で示す工程に
おいて、シリコン窒化膜５３、シリコン酸化膜５１、シ
リコン基板１をエッチングすることによりトレンチ溝５
を形成するため、ドープトポリシリコンをエッチングし
てトレンチ溝を形成する場合に比べてエッチング深さが
浅くなる。そのため、トレンチ溝を形成しやすくなる。

【０１１８】（実施の形態３）図３５は、この発明の実
施の形態３に従った不揮発性半導体記憶装置の断面図で
ある。図１で示す不揮発性半導体記憶装置では、トレン
チ溝５の底部にはチャネルストッパがなかったのに対し
て、図３５で示す不揮発性半導体記憶装置では、トレン
チ溝５の底部にｐ型のチャネルストッパ２６を設けた。
それ以外の点では、図３５で示す不揮発性半導体記憶装
置は、図１で示す不揮発性半導体記憶装置と同様の構成
である。

【０１１９】次に、この不揮発性半導体記憶装置の製造
方法について説明する。図３６、３７は図３５で示す不
揮発性半導体記憶装置の製造工程を示す断面図である。
まず、実施の形態１の図３〜図８で示す工程に従ってシ
リコン基板１にＬＯＣＯＳ酸化膜３０、ボトムｎウェル
２、ｐウェル３、３１、ｎウェル３２、トレンチ溝５、
シリコン酸化膜６３、ドープトポリシリコン６４、レジ
ストパターン６５を形成する。レジストパターン６５を
マスクとしてトレンチ溝５の底部に矢印１０１で示すボ
ロンを注入エネルギ２０ｋｅＶ、注入量３．０×１０¹²
／ｃｍ² でイオン注入してチャネルストッパ２６を形成
する。その後実施の形態１と同様の工程に従えば図３５
で示す不揮発性半導体記憶装置が完成する。

【０１２０】また、実施の形態２の図２７、図２８に従
ってシリコン基板１にＬＯＣＯＳ酸化膜３０、シリコン
酸化膜５１、シリコン窒化膜５３、レジストパターン９
１、トレンチ溝５を形成する。レジストパターン９１を
マスクとしてトレンチ溝５の底部に矢印１０１で示すボ
ロンを注入エネルギ２０ｋｅＶ注入量３．０×１０¹²／
ｃｍ² でイオン注入してチャネルストッパ２６を形成す
る。その後、実施の形態２と同様の工程に従うことによ
り、図３５で示す不揮発性半導体記憶装置が完成する。

【０１２１】このような工程に従った不揮発性半導体記
憶装置の製造方法においては、まず、実施の形態１およ
び２で示す製造方法と同様の効果がある。また、トレン
チ溝５の底部にチャネルストッパ２６を形成するため、
トレンチ溝５の分離能力がさらに向上するという効果も
ある。

【０１２２】さらに、チャネルストッパ２６はシリコン
基板１の表面から深い位置に形成されるため、シリコン
基板１の表面に形成された不純物領域に影響を与えるこ
とがなく耐圧が低下することもない。

【０１２３】（実施の形態４）図３８は、この発明の実
施の形態４に従った不揮発性半導体記憶装置の断面図で
ある。図２で示す不揮発性半導体記憶装置では、ボトム
ｎウェル２の上にｐウェル３が形成されていたのに対し
て、図３８で示す不揮発性半導体記憶装置では、このｐ
ウェルが形成されていない。その他の構成は、図３８で
示す不揮発性半導体記憶装置は図２で示す不揮発性半導
体記憶装置と同様である。

【０１２４】次に、図３８で示す不揮発性半導体記憶装
置の製造方法について説明する。図３９および図４０は
図３８で示す不揮発性半導体記憶装置の製造方法を示す
断面図である。まず、図３９を参照して、実施の形態１
の図３〜図５で示す工程に従ってシリコン基板１にボト
ムｎウェル２、ＬＯＣＯＳ酸化膜３０、シリコン酸化膜
５１、ｎウェル３２を形成する。シリコン基板１を覆う
ようにレジストを塗布し、このレジストを所定の形状に
パターニングすることによりレジストパターン１１３を
形成する。このレジストパターン１１３は領域２００、
領域３００を覆い、さらに、領域４００の一部を覆う。
レジストパターン１１３をマスクとしてシリコン基板１
に矢印５７で示すリンを実施の形態１と同様に注入する
ことによりｐウェル３１を形成する。その後、実施の形
態１の図７〜図２５に示す工程に従えば図３８で示す不
揮発性半導体記憶装置が完成する。

【０１２５】また、実施の形態２の図２７〜図３２で示
す工程に従ってシリコン基板１にボトムｎウェル２、ｎ
ウェル３２、ＬＯＣＯＳ酸化膜３０、シリコン酸化膜５
１、トレンチ溝５、シリコン酸化膜６を形成する。次
に、シリコン基板１全体を覆うレジストを塗布し、この
レジストを所定の形状にパターニングしてレジストパタ
ーン１１８を形成する。レジストパターン１１８は領域
２００、領域３００のすべてと領域４００の一部を覆
う。レジストパターン１１８をマスクとしてシリコン基
板１に矢印９８で示すボロンを実施の形態２と同様に注
入することによりｐウェル３１を形成する。その後は実
施の形態２の図３４、実施の形態１の図１０〜２５で示
す工程に従えば図３８で示す不揮発性半導体記憶装置が
完成する。

【０１２６】このような不揮発性半導体記憶装置におい
ては、まず、実施の形態１、２および３と同様の効果が
ある。また、メモリセル領域にウェルやチャネルドープ
領域を形成しないのでソース／ドレイン間の耐圧がさら
に向上する。

【０１２７】（実施の形態５）図４１、４２は、実施の
形態５に従った不揮発性半導体記憶装置の製造方法を示
す断面図である。図４１を参照して、実施の形態５で
は、実施の形態１の図９で示す工程においてトレンチ溝
５をシリコン酸化膜６で埋込む際に、まずトレンチ溝５
の表面を覆う厚さ１００Åの熱酸化膜１０３を形成し、
この熱酸化膜１０３上にＣＶＤ法によりシリコン酸化膜
１０４を形成する。これら２つの酸化膜１０３、１０４
を全面エッチバックすることによりシリコン酸化膜６を
形成する。また、図４２を参照して、実施の形態２の図
２９で示す工程において、トレンチ溝５をシリコン酸化
膜で埋込む際に熱酸化膜１０３、シリコン酸化膜１０４
を形成し、これらをエッチバックしてシリコン酸化膜６
を形成する。

【０１２８】このような方法に従えば、まず、実施の形
態１〜３と同様の効果がある。さらに、トレンチ溝を形
成するためにエッチングされたシリコン基板の部分に結
晶欠陥が生じた場合でも、熱酸化膜１０３を形成する際
に結晶欠陥がなくなり、リーク電流が減少する。よっ
て、トレンチ溝５とシリコン酸化膜６による分離がさら
に確実に行なわれることになる。

【０１２９】以上、この発明の実施の形態について説明
したが、ここで示したものはさまざまに変形可能であ
る。まず、この実施の形態ではすべてのウェルをレトル
グレードウェルとしたが熱拡散ウェルでも同様の効果が
得られる。また、それぞれの膜を構成する材料やその厚
さは必要に応じて変更することができる。今回開示され
た実施の形態はすべての点で例示であって制限的なもの
ではないと考えられるべきである。本発明の範囲は上記
した説明ではなくて特許請求の範囲によって示され、特
許請求の範囲と均等の意味および範囲内でのすべての変
更が含まれることが意図される。

【０１３０】

【発明の効果】この発明に従った不揮発性半導体記憶装
置は、主表面を有する半導体基板上に形成された、情報
を記憶するための複数の不揮発性トランジスタを含むメ
モリセルアレイと、メモリセルアレイの動作を制御する
ための複数の半導体素子を含む周辺回路とを備える。

【０１３１】複数の不揮発性トランジスタの各々は、フ
ローティングゲート電極と、コントロールゲート電極と
を備える。フローティングゲート電極は、半導体基板上
に絶縁膜を介在して形成され、上面を有する。コントロ
ールゲート電極はフローティングゲート電極上に絶縁膜
を介在して形成され、メモリセルアレイの所定の配列方
向に連続して延びる。

【０１３２】メモリセルアレイは、トレンチ溝と絶縁層
を含む。トレンチ溝は、コントロールゲート電極が延び
る方向に並んで隣接する、半導体基板の主表面に形成さ
れた複数の不揮発性トランジスタの間を互いに電気的に
分離する。絶縁層がトレンチ溝を充填し、かつ絶縁層上
面が半導体基板の主表面よりも上に突出する。絶縁層の
上面は、フローティングゲート電極の上面と下面との間
の高さに位置する。コントロールゲート電極は、フロー
ティングゲート電極の上面全面と側面の上端近傍、およ
び絶縁層の上面に沿って延びるように、絶縁膜を介在さ
せて形成されている。複数の半導体素子の各々はＬＯＣ
ＯＳ酸化膜により互いに電気的に分離される。

【０１３３】このように構成された不揮発性半導体記憶
装置においては、メモリセルアレイの微細化と、周辺回
路の高耐圧化とを同時に達成できる。

【０１３４】また、コントロールゲート電極は、フロー
ティングゲート電極の上面、電極の上面、側面の上端近
傍および絶縁層の上面に沿って連続して延びるため、そ
の結果、チャネルホットエレクトロン注入を効率よく起
こさせることができ書込動作の高速化が可能となる。

【０１３５】さらに、フローティングゲート電極とコン
トロールゲート電極との対向面積が大きくなるため、コ
ントロールゲート電極に印加する電圧を小さくすること
ができる。

【０１３６】また、半導体基板の主表面からＬＯＣＯＳ
酸化膜の底面までの深さは、半導体基板の主表面からト
レンチ溝の底面までの深さよりも深いため、高集積化が
可能となりまた複数の不揮発性トランジスタも確実に電
気的に分離される。一方、ＬＯＣＯＳ酸化膜は従来と同
様の深さが維持されるため、周辺領域では従来の耐圧を
損なうことがない。

【０１３７】また、半導体基板の部分であってトレンチ
溝の底面と接する部分にはチャネルストッパが形成され
ていることが好ましい。このような構成とすればトレン
チ溝の底部に形成されたチャネルストッパにより複数の
不揮発性トランジスタがより確実に電気的に分離され
る。

【０１３８】この発明の１つの局面に従った不揮発性半
導体記憶装置の製造方法は、情報を記憶するための複数
の不揮発性トランジスタを含むメモリセルアレイと、メ
モリセルアレイの動作を制御するための複数の半導体素
子を含む周辺回路とを備えた不揮発性半導体記憶装置の
製造方法であって以下の工程を備える。

【０１３９】主表面と、メモリセルアレイが形成される
メモリ領域と、周辺回路が形成される周辺領域とを含む
半導体基板を準備する工程。

【０１４０】半導体基板の主表面上に第１の絶縁膜を介
在させてメモリ領域を覆う第１の導電層を形成する工
程。

【０１４１】所定の領域の第１の導電層および半導体基
板を、半導体基板の主表面から所定の深さまで除去する
ことにより、メモリセルアレイの所定配列方向に互いに
略平行に延びるフローティングゲート電極となる複数の
帯状導電層と、複数の帯状導電層の間の領域の半導体基
板の主表面において延びるトレンチ溝とを形成する工
程。

【０１４２】トレンチ溝の各々を充填し、かつ、その上
端面がフローティングゲート電極の上面と下面の間の高
さに位置する絶縁層を形成する工程。

【０１４３】帯状導電層の上面全面、帯状導電層の側面
の上端近傍、および絶縁層の上面に相溶に第２の絶縁膜
を介在させてメモリ領域を覆う、コントロールゲート電
極となる第２の導電層を形成する工程。

【０１４４】第２の導電層、第２の絶縁膜、および帯状
導電層に所定のパターニングを施すことにより、メモリ
セルアレイを構成する個々のフローティングゲート電極
を形成し、かつ、複数の帯状導電層の延びる方向とは交
差する方向のメモリセルアレイの配列方向に連続して延
びるように、互いに略平行な複数のコントロールゲート
電極を構成する工程。

【０１４５】複数の半導体素子を電気的に分離するため
のＬＯＣＯＳ酸化膜を周辺領域に形成する工程。

【０１４６】このような工程を備えた不揮発性半導体記
憶装置の製造方法においては、コントロールゲート電極
をエッチングしてトレンチ溝を形成する場合に比べてエ
ッチングする深さが浅くなるので、トレンチ溝を形成し
やすくなる。

【０１４７】また、トレンチ溝を形成する工程は、半導
体基板の主表面からトレンチ溝の底面までの深さが半導
体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さ
よりも浅くなるようにトレンチ溝を形成することを含む
ため、複数のメモリ領域の微細化がさらにしやすくな
る。また、絶縁層が充填されやすくなる結果として複数
の不揮発性トランジスタが確実に電気的に分離される。
一方、ＬＯＣＯＳ酸化膜は比較的深くなるため、周辺領
域では耐圧が低下しない。

【０１４８】また、トレンチ溝の底面に不純物イオンを
注入することにより、トレンチ溝の底面と接する半導体
基板の部分にチャネルストッパを形成する工程をさらに
含むことが好ましい。この場合、トレンチ溝の底部に形
成されたチャネルストッパにより複数の不揮発性トラン
ジスタがより確実に電気的に分離されるようになる。

【０１４９】この発明の別の局面に従った不揮発性半導
体記憶装置の製造方法は、情報を記憶するための複数の
不揮発性トランジスタを含むメモリセルアレイと、メモ
リセルアレイの動作を制御するための複数の半導体素子
を含む周辺回路とを備えた不揮発性半導体記憶装置の製
造方法であって以下の工程を備える。

【０１５０】主表面と、メモリセルアレイが形成される
メモリ領域と、周辺回路が形成される周辺領域とを含む
半導体基板を準備する工程。

【０１５１】半導体基板の所定の領域の、主表面から所
定の深さにかけて除去することにより、メモリセルアレ
イの所定の配列方向に、互いに略平行に延びる複数のト
レンチ溝を形成する工程。

【０１５２】トレンチ溝の各々を充填し、かつ上面が半
導体基板の主表面よりも上に位置するように、複数の絶
縁層を形成する工程。

【０１５３】複数の絶縁層の各々の間の領域の半導体基
板の主表面上に、第１の絶縁膜を介在させて、上面が絶
縁層の上面よりも上方に位置するようにフローティング
ゲート電極となる帯状導電層を形成する工程。

【０１５４】帯状導電層の上面全面、帯状導電層の側面
の上端近傍、および絶縁層の上面に沿うように、第２の
絶縁膜を介在させてメモリ領域を覆う、コントロールゲ
ート電極となる導電層を形成する工程。

【０１５５】導電層、第２の絶縁膜、および帯状導電層
に所定のパターニングを施すことにより、メモリセルア
レイを構成する各々のフローティングゲート電極を形成
し、かつ、複数の帯状導電層の延びる方向とは交差する
方向のメモリセルアレイの配列方向に連続して延びるよ
うに、互いに略平行な複数のコントロールゲート電極を
形成する工程。

【０１５６】複数の半導体素子を電気的に分離するため
のＬＯＣＯＳ酸化膜を周辺領域に形成する工程。

【０１５７】このような工程を備えた不揮発性半導体記
憶装置の製造方法においては、エッチングする深さが浅
くなるためトレンチ溝を形成しやすくなる。

【０１５８】また、トレンチ溝を形成する工程は、半導
体基板の主表面からトレンチ溝の底面までの深さが半導
体基板の主表面からＬＯＣＯＳ酸化膜の底面までの深さ
よりも浅くなるようにトレンチ溝を形成することを含む
ため、さらなる高集積化が可能になるとともに複数の不
揮発性トランジスタがトレンチ溝により確実に電気的に
分離される。一方、ＬＯＣＯＳ酸化膜は比較的深くなる
ように形成されるため、周辺領域では耐圧を損なうこと
がない。

【０１５９】また、トレンチ溝の底面に不純物イオンを
注入することにより、トレンチ溝の底面と接する半導体
基板の部分にチャネルストッパを形成する工程をさらに
含むことが好ましい。この場合、チャネルストッパによ
り複数の不揮発性トランジスタがより確実に電気的に分
離される。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従った不揮発性半
導体記憶装置を示す平面図である。

【図２】 この発明の実施の形態１に従った不揮発性半
導体記憶装置の断面図である。

【図３】 図２で示す不揮発性半導体記憶装置の製造方
法の第１工程を示す断面図である。

【図４】 図２で示す不揮発性半導体記憶装置の製造方
法の第２工程を示す断面図である。

【図５】 図２で示す不揮発性半導体記憶装置の製造方
法の第３工程を示す断面図である。

【図６】 図２で示す不揮発性半導体記憶装置の製造方
法の第４工程を示す断面図である。

【図７】 図２で示す不揮発性半導体記憶装置の製造方
法の第５工程を示す断面図である。

【図８】 図２で示す不揮発性半導体記憶装置の製造方
法の第６工程を示す断面図である。

【図９】 図２で示す不揮発性半導体記憶装置の製造方
法の第７工程を示す断面図である。

【図１０】 図２で示す不揮発性半導体記憶装置の製造
方法の第８工程を示す断面図である。

【図１１】 図２で示す不揮発性半導体記憶装置の製造
方法の第９工程を示す断面図である。

【図１２】 図２で示す不揮発性半導体記憶装置の製造
方法の第１０工程を示す断面図である。

【図１３】 図２で示す不揮発性半導体記憶装置の製造
方法の第１１工程を示す断面図である。

【図１４】 図２で示す不揮発性半導体記憶装置の製造
方法の第１２工程を示す断面図である。

【図１５】 図２で示す不揮発性半導体記憶装置の製造
方法の第１３工程を示す断面図である。

【図１６】 図２で示す不揮発性半導体記憶装置の製造
方法の第１４工程を示す断面図である。

【図１７】 図２で示す不揮発性半導体記憶装置の製造
方法の第１５工程を示す断面図である。

【図１８】 図２で示す不揮発性半導体記憶装置の製造
方法の第１６工程を示す断面図である。

【図１９】 図２で示す不揮発性半導体記憶装置の製造
方法の第１７工程を示す断面図である。

【図２０】 図２で示す不揮発性半導体記憶装置の製造
方法の第１８工程を示す断面図である。

【図２１】 図２で示す不揮発性半導体記憶装置の製造
方法の第１９工程を示す断面図である。

【図２２】 図２で示す不揮発性半導体記憶装置の製造
方法の第２０工程を示す断面図である。

【図２３】 図２で示す不揮発性半導体記憶装置の製造
方法の第２１工程を示す断面図である。

【図２４】 図２で示す不揮発性半導体記憶装置の製造
方法の第２２工程を示す断面図である。

【図２５】 図２で示す不揮発性半導体記憶装置の製造
方法の第２３工程を示す断面図である。

【図２６】 この発明に従って得られる不揮発性半導体
記憶装置の等価回路図と、ＬＯＣＯＳ酸化膜の耐圧を示
すである。

【図２７】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第１工程を示す断面図であ
る。

【図２８】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第２工程を示す断面図であ
る。

【図２９】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第３工程を示す断面図であ
る。

【図３０】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第４工程を示す断面図であ
る。

【図３１】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第５工程を示す断面図であ
る。

【図３２】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第６工程を示す断面図であ
る。

【図３３】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第７工程を示す断面図であ
る。

【図３４】 この発明の実施の形態２に従った不揮発性
半導体記憶装置の製造方法の第８工程を示す断面図であ
る。

【図３５】 この発明の実施の形態３に従った不揮発性
半導体記憶装置の断面図である。

【図３６】 図３５で示す不揮発性半導体記憶装置の１
つの局面に従った製造方法を示す断面図である。

【図３７】 図３５で示す不揮発性半導体記憶装置の別
の局面に従った製造方法を示す断面図である。

【図３８】 この発明の実施の形態４に従った不揮発性
半導体記憶装置を示す断面図である。

【図３９】 図３８で示す不揮発性半導体記憶装置の１
つの局面に従った製造方法を示す断面図である。

【図４０】 図３８で示す不揮発性半導体記憶装置の別
の局面に従った製造方法を示す断面図である。

【図４１】 実施の形態５に従った不揮発性半導体記憶
装置の１つの局面に従った製造方法を示す断面図であ
る。

【図４２】 実施の形態６に従った不揮発性半導体記憶
装置の別の局面に従った製造方法を示す断面図である。

【図４３】 従来の一般的なフラッシュメモリの構成を
示すブロック図である。

【図４４】 図４３に示すメモリマトリックスの概略構
成を示す等価回路図である。

【図４５】 従来のフラッシュメモリのメモリセルマト
リックスの概略構成を示す部分平面図である。

【図４６】 図４５中のＤ−Ｄ′線に沿う断面図であ
る。

【図４７】 チャネルホットエレクトロンを利用したフ
ラッシュＥＥＰＲＯＭの書込動作を説明するための図で
ある。

【図４８】 Ｆ−Ｎトンネル現象を利用した消去動作を
説明するための図である。

【図４９】 従来の不揮発性半導体記憶装置の製造方法
の第１工程を示す断面図である。

【図５０】 従来の不揮発性半導体記憶装置の製造方法
の第２工程を示す断面図である。

【図５１】 従来の不揮発性半導体記憶装置の製造方法
の第３工程を示す断面図である。

【図５２】 従来の不揮発性半導体記憶装置の製造方法
の第４工程を示す断面図である。

【図５３】 従来の不揮発性半導体記憶装置の製造方法
の第５工程を示す断面図である。

【符号の説明】

１ シリコン基板、４ シリコン酸化膜、５ トレンチ
溝、６ シリコン酸化膜、７ フローティングゲート電
極、８ ＯＮＯ膜、９ シリコン酸化膜、１０コントロ
ールゲート電極、２６ チャネルカット領域、３０ Ｌ
ＯＣＯＳ酸化膜、５００ メモリ領域、６００ 周辺領
域。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板上に形成され
   た、情報を記憶するための複数の不揮発性トランジスタ
   を含むメモリセルアレイと、前記メモリセルアレイの動
   作を制御するための複数の半導体素子を含む周辺回路と
   を備えた不揮発性半導体記憶装置であって、 前記複数の不揮発性トランジスタの各々は、 前記半導体基板上に絶縁膜を介在して形成された、上面
   を有するフローティングゲート電極と、 前記フローティングゲート電極上に絶縁膜を介在して形
   成された、前記メモリセルアレイの所定の配列方向に連
   続して延びるコントロールゲート電極とを備え、 前記メモリセルアレイは、 前記コントロールゲート電極が延びる方向に並んで隣接
   する、前記半導体基板の前記主表面に形成された前記複
   数の不揮発性トランジスタの間を互いに電気的に分離す
   るためのトレンチ溝と、 そのトレンチ溝を充填し、かつ上面が前記半導体基板の
   前記主表面よりも上に突出する絶縁層とを含み、 前記絶縁層の上面は、前記フローティングゲート電極の
   上面と下面との間の高さに位置し、 前記コントロールゲート電極は、前記フローティングゲ
   ート電極の上面全面と側面の上端近傍、および前記絶縁
   層の上面に沿って延びるように、前記絶縁膜を介在させ
   て形成されており、 前記複数の半導体素子の各々はＬＯＣＯＳ酸化膜により
   互いに電気的に分離される、不揮発性半導体記憶装置。
2. 【請求項２】 前記半導体基板の前記主表面から前記Ｌ
   ＯＣＯＳ酸化膜の底面までの深さは、前記半導体基板の
   前記主表面から前記トレンチ溝の底面までの深さよりも
   深い、請求項１に記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記半導体基板の部分であって前記トレ
   ンチ溝の底面と接する部分にはチャネルストッパが形成
   されている、請求項１に記載の不揮発性半導体記憶装
   置。
4. 【請求項４】 情報を記憶するための複数の不揮発性ト
   ランジスタを含むメモリセルアレイと、前記メモリセル
   アレイの動作を制御するための複数の半導体素子を含む
   周辺回路とを備えた不揮発性半導体記憶装置の製造方法
   であって、 主表面と、前記メモリセルアレイが形成されるメモリ領
   域と、前記周辺回路が形成される周辺領域とを含む半導
   体基板を準備する工程と、 前記メモリ領域を覆う導電層を形成する工程と、前記半
   導体基板の前記主表面上に第１の絶縁膜を介在させて、
   前記メモリ領域を覆う第１の導電層を形成する工程と、 所定の領域の前記第１の導電層および前記半導体基板
   を、該半導体基板の前記主表面から所定の深さまで除去
   することにより、前記メモリセルアレイの所定配列方向
   に互いに略平行に延びる、フローティングゲート電極と
   なる複数の帯状導電層と、該複数の帯状導電層の間の領
   域の前記半導体基板の前記主表面において延びるトレン
   チ溝とを形成する工程と、 前記トレンチ溝の各々を充填し、かつその上端面が前記
   フローティングゲート電極の上面と下面の間の高さに位
   置する絶縁層を形成する工程と、 前記帯状導電層の上面全面、該帯状導電層の側面の上端
   近傍、および前記絶縁層の上面に沿うように、第２の絶
   縁膜を介在させて前記メモリ領域を覆う、コントロール
   電極となる第２の導電層を形成する工程と、 前記第２の導電層、前記第２の絶縁膜、および前記帯状
   導電層に所定のパターニングを施すことにより、前記メ
   モリセルアレイを構成する個々のフローティングゲート
   電極を形成し、かつ、前記複数の帯状導電層の延びる方
   向とは交差する方向の前記メモリセルアレイの配列方向
   に連続して延びるように、互いに略平行な複数のコント
   ロールゲート電極を構成する工程と、 前記複数の半導体素子を電気的に分離するためのＬＯＣ
   ＯＳ酸化膜を前記周辺領域に形成する工程とを備えた、
   不揮発性半導体記憶装置の製造方法。
5. 【請求項５】 前記トレンチ溝を形成する工程は、前記
   半導体基板の前記主表面から前記トレンチ溝の底面まで
   の深さが前記半導体基板の前記主表面から前記ＬＯＣＯ
   Ｓ酸化膜の底面までの深さよりも浅くなるように前記ト
   レンチ溝を形成することを含む、請求項４に記載の不揮
   発性半導体記憶装置の製造方法。
6. 【請求項６】 前記トレンチ溝の底面に不純物イオンを
   注入することにより、前記トレンチ溝の底面と接する前
   記半導体基板の部分にチャネルストッパを形成する工程
   をさらに含む、請求項４に記載の不揮発性半導体記憶装
   置の製造方法。
7. 【請求項７】 情報を記憶するための複数の不揮発性ト
   ランジスタを含むメモリセルアレイと、前記メモリセル
   アレイの動作を制御するための複数の半導体素子を含む
   周辺回路とを備えた不揮発性半導体記憶装置の製造方法
   であって、 主表面と、前記メモリセルアレイが形成されるメモリ領
   域と、前記周辺回路が形成される周辺領域とを含む半導
   体基板を準備する工程と、 前記半導体基板の所定の領域の、前記主表面から所定の
   深さにかけて除去することにより、前記メモリセルアレ
   イの所定の配列方向に、互いに略平行に延びる複数のト
   レンチ溝を形成する工程と、 前記トレンチ溝の各々を充填し、かつ上面が前記半導体
   基板の前記主表面よりも上に位置するように複数の絶縁
   層を形成する工程と、 前記複数の絶縁層の各々の間の領域の前記半導体基板の
   前記主表面上に、第１の絶縁膜を介在させて、上面が前
   記絶縁層の上面よりも上方に位置するように、フローテ
   ィングゲート電極となる帯状導電層を形成する工程と、 前記帯状導電層の上面全面、該帯状導電層の側面の上端
   近傍、および前記絶縁層の上面に沿うように、第２の絶
   縁膜を介在させて前記メモリ領域を覆う、コントロール
   ゲート電極となる導電層を形成する工程と、 前記導電層、前記第２の絶縁膜、および前記帯状導電層
   に所定のパターニングを施すことにより、前記メモリセ
   ルアレイを構成する個々のフローティングゲート電極を
   形成し、かつ、前記複数の帯状導電層の延びる方向とは
   交差する方向の前記メモリセルアレイの配列方向に連続
   して延びるように、互いに略平行な複数のコントロール
   ゲート電極を形成する工程と、 前記複数の半導体素子を電気的に分離するためのＬＯＣ
   ＯＳ酸化膜を前記周辺領域に形成する工程とを備えた、
   不揮発性半導体記憶装置の製造方法。
8. 【請求項８】 前記トレンチ溝を形成する工程は、前記
   半導体基板の前記主表面から前記トレンチ溝の底面まで
   の深さが前記半導体基板の前記主表面から前記ＬＯＣＯ
   Ｓ酸化膜の底面までの深さよりも浅くなるように前記ト
   レンチ溝を形成することを含む、請求項７に記載の不揮
   発性半導体記憶装置の製造方法。
9. 【請求項９】 前記トレンチ溝の底面に不純物イオンを
   注入することにより、前記トレンチ溝の底面と接する前
   記半導体基板の部分にチャネルストッパを形成する工程
   をさらに含む、請求項７に記載の不揮発性半導体記憶装
   置の製造方法。