JPH11251537A

JPH11251537A - 不揮発性半導体メモリ

Info

Publication number: JPH11251537A
Application number: JP10047573A
Authority: JP
Inventors: Hidemi Nomura; 英美野村; Akira Yoneyama; 晃米山; Kunihiko Shibusawa; 邦彦澁澤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-02-27
Filing date: 1998-02-27
Publication date: 1999-09-17

Abstract

(57)【要約】【課題】不揮発性半導体メモリの大容量化により、ビ
ット線の容量性負荷を低減して動作の高速化を図り、且
つ、チップサイズの増大防止とパターレイアウトの容易
性を確保する。【解決手段】１つの主ビット線ＢＬ０に対して第１と
第２の分割ビット線ＢＬａ0、ＢＬｂ0を配置し、メモリ
セルアレイ１１を複数のブロックに分割する。メモリセ
ルアレイ１１の相対向する両側に選択トランジスタＱ
０、Ｑ１、Ｑ４、Ｑ５およびディスチャージトランジス
タＱ２、Ｑ３、Ｑ６、Ｑ７を配置し、更に所定電位ＡＲ
ＧＮＤの配線２０と選択信号ＤＣＢＬa、ＤＣＢＬbの配
線２１、２２を配置する。１つの主ビット線ＢＬ０の分
割ビット線ＢＬa0、ＢＬb0とその隣の主ビット線ＢＬ１
の分割ビット線ＢＬa1、ＢＬb1とを、交互に（ＢＬa0、
ＢＬa1、ＢＬb0、ＢＬb1・・・・）配置する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、フローティングゲ
ート及びコントロールゲートを有するメモリトランジス
タを用いた不揮発性半導体メモリに関する。

【０００２】

【従来の技術】メモリセルが単一のトランジスタからな
る電気的に消去可能なプログラマブルＲＯＭ（EEPROM:E
lectricaly Erasable Programmable ROM）においては、
フローティングゲートとコントロールゲートを有する２
重ゲート構造のトランジスタによって各メモリセルが構
成される。このような２重ゲート構造のトランジスタの
場合、フローティングゲートのドレイン側で発生したホ
ットエレクトロンをソース側へ加速し、ゲート絶縁膜を
通過させてフローティングゲートに注入することにより
情報の書き込みが行われる。そして、フローティングゲ
ートに電荷が注入されたか否かによるメモリセルトラン
ジスタの動作特性の差を検出することで、情報の読み出
しが行われる。

【０００３】このようなメモリセルの構造には、大きく
２種類が有り、一つはスタックゲート型と呼ばれ、もう
一つはスプリットゲート型と呼ばれる。特に、スプリッ
トゲートのメモリセルは、図３に示す如く、ドレイン１
とソース２の間に形成されたチャネル上に、フローティ
ングゲート４が絶縁膜３を介して一部がソース領域２に
重畳して形成され、また、コントロールゲート５が絶縁
膜６を介して一部がフローティングゲート４に重畳して
形成される。ドレイン領域１は隣のセルとの共通の領域
となり、コンタクトホール７を介してビット線８に接続
される。また、ソース領域２も隣のセルとの共通の領域
となる。

【０００４】このようなスプリットゲート型のメモリセ
ルを用いた不揮発性半導体メモリの概略構成を図４に示
す。複数のメモリセル１０がｎ×ｍの行及び列に配列さ
れてなるメモリセルアレイ１１において、各々のメモリ
セル１０は、各々ｎ本のワード線ＷＬ（0〜n-1）とｍ本
のビット線ＢＬ（0〜m-1）の交点に配置され、メモリセ
ル１０のコントロールゲート（図３の５）がワード線Ｗ
Ｌに接続され、ドレイン（図３の１）がビット線ＢＬに
接続される。また、隣接するワード線ＷＬに接続された
各行のメモリセル１０のソース（図３の２）は、共通ソ
ース線ＳＬ（0〜n/2-1）に各々接続される。例えば、ワ
ード線ＷＬ0とＷＬ1に接続されたメモリセルは、共通ソ
ース線ＳＬ0に接続される。ローアドレスデコーダ１２
は、印加されたローアドレスデータＲＡＤに基づいてワ
ード線ＷＬの１つを選択すると共に、消去モード、プロ
グラムモード、読み出しモードを各々示す信号ＥＳ、Ｐ
Ｇ、ＲＥとに基づいて、選択されたワード線ＷＬに各モ
ードに従った電圧を供給する。更に、ローアドレスデコ
ーダ１２は、選択されたワード線ＷＬに関連する共通ソ
ース線ＳＬに各モードに従った電圧を供給する。カラム
アドレスデコーダ１３は、印加されたカラムアドレスデ
ータＣＡＤに基づいてビット線ＢＬの１つを選択すると
共に、プログラムモード信号ＰＧ及び読み出しモード信
号ＲＥに従って選択されたビット線ＢＬに書き込み読み
出し制御回路１４で制御される電圧を印加する。

【０００５】一方、各ビット線ＢＬと電位線ＡＲＧＮＤ
との間には、消去モード時及び読み出しモード時のビッ
ト線のディスチャージとプログラムモード時の誤書き込
みを防止するため、カラムアドレスデコーダ１３のデコ
ード出力の反転信号＊Ｙ0から＊Ｙm-1によって制御され
るＭＯＳトランジスタ１５が各々設けられる。例えば、
読み出し時モード時及びプログラムモード時に、カラム
アドレスデータＣＡＤをデコードした結果、ビット線Ｂ
Ｌ0が選択された場合、そのデコード出力＊Ｙ0は「Ｌ」
レベルとなり、その他のデコード出力＊Ｙ1から＊Ｙm-1
は「Ｈ」レベルとなる。従って、選択されたビット線Ｂ
Ｌ0以外のビット線ＢＬ1からＢＬm-1は、オンとなった
ＭＯＳトランジスタ１５を介して、電位線ＡＲＧＮＤに
接続される。

【０００６】次に、図３及び図４に基づいて、不揮発性
半導体メモリの消去モード、プログラムモード、読み出
しモードを説明する。（１）消去モード消去モード信号ＥＳがアクティブになると、ローアドレ
スデコーダ１２は、ローアドレスデータＲＡＤによって
選択されたワード線ＷＬ（例えばＷＬ0とする）に消去
電圧Ｖｅ（例えば、１４．５Ｖ）を印加し、その他の選
択されないワード線ＷＬ1からＷＬn-1には接地電圧（０
Ｖ）を印加する。更に、ローアドレスデコーダ１２は、
全ての共通ソース線ＳＬ0からＳＬn/2-1に接地電位を印
加する。

【０００７】一方、カラムアドレスデコーダ１３は、全
てのデコード反転出力＊Ｙ0〜＊Ｙm-1を「Ｈ」レベルと
するため、全てのＭＯＳトランジスタ１５がオンとな
り、全てのビット線ＢＬは、電位線ＡＲＧＮＤに接続さ
れる。このとき、電位線ＡＲＧＮＤは、接地電位になっ
ているため、全てのビット線ＢＬは、接地電位が印加さ
れた状態になる。従って、ワード線ＷＬ0に接続された
全てのメモリセル１０のコントロールゲート５には、消
去電圧１４．５が印加され、ドレイン１及びソース２に
は０Ｖが印加される。メモリセル１０は、コントロール
ゲート５とフローティングゲート４の間の容量結合より
ソース２とフローティングゲート４の間の容量結合の方
が格段に大きいため、このときのフローティングゲート
４の電位は、ソース２との容量結合によりソース２と同
じ０Ｖに固定され、コントロールゲート５とフローティ
ングゲート４の電位差が１４．５Ｖとなり、Ｆ−Ｎトン
ネル電流（Fowler-Nordheim Tunnel Current）がトンネ
ル酸化膜（図３の６ａ）を介して流れる。即ち、フロー
ティングゲート４に注入されていた電子がフローティン
グゲート４の突出部からコントロールゲート５に引き抜
かれる。このようにして、１つのワード線ＷＬに接続さ
れたメモリセル１０の一括消去が行われる。（２）プログラムモード（書き込みモード）プログラムモード信号ＰＧがアクティブになると、ロー
アドレスデコーダ１２は、印加されたローアドレスデー
タＲＡＤに基づいて選択されるワード線ＷＬ（例えばＷ
Ｌ0とする）に選択電圧Ｖｇｐ（例えば、２．０Ｖ）を
印加し、その他の選択されないワード線ＷＬ１〜ＷＬn-
1には接地線圧０Ｖを印加する。更に、ローアドレスデ
コーダ１２は、選択されたワード線ＷＬ0に関わる共通
ソース線ＳＬ０にプログラム電圧Ｖｐ（例えば１２．２
Ｖ）を供給する。一方、カラムアドレスデコーダ１３
は、カラムアドレスデータＣＡＤに基づいて選択された
ビット線ＢＬ（例えばＢＬ0とする）を書き込み読み出
し回路１４に接続する。従って、選択されたビット線Ｂ
Ｌ0には、入出力端子Ｉ／Ｏに印加される書き込みデー
タに基づく電圧が印加される。例えば、入出力Ｉ／Ｏに
「０」が印加されている場合には、ビット線ＢＬ0には
書き込み可能ソース電圧Ｖｓｅ（０．９Ｖ）が印加さ
れ、入出力Ｉ／Ｏに「１」が印加されている場合には、
ビット線ＢＬ0には書き込み禁止ソース電圧Ｖｓｄ
（４．０Ｖ）が印加される。また、選択されない他のビ
ット線ＢＬ1からＢＬm-1は、ＭＯＳトランジスタ１５に
よって書き込み禁止電圧Ｖｓｄ（４．０Ｖ）に設定され
た電位線ＡＲＧＮＤに接続される。

【０００８】従って、ワード線ＷＬ0とビット線ＢＬ0で
指定されたメモリセル１０では、入出力Ｉ／Ｏが「０」
の時には、ソース２に１２．２Ｖ、ドレイン１に０．９
Ｖ、コントロールゲート５に２．０Ｖが印加される。こ
れにより、ドレイン１からソース２に向かってキャリア
が流れることになるが、フローティングゲート３とソー
ス２の容量結合のために、フローティングゲート４の電
圧は、ソース２の電位とほぼ同一となる。従ってキャリ
アはホットエレクトロンとして絶縁膜３を介してフロー
ティングゲート４に注入される。一方、選択されていな
いメモリセル１０では、ドレイン１、ソース２、コント
ロールゲート５の電圧がプログラム条件を満足しないた
め、フローティングゲート４への注入はなされない。（３）読み出しモード読み出しモード信号ＲＥがアクティブになると、ローア
ドレスデコーダ１２は、ローアドレスデータＲＡＤに基
づき選択されたワード線ＷＬ（例えばＷＬ0とする）に
選択電圧Ｖｇｒ（４．０Ｖ）を印加すると共に、全ての
共通ソース線ＳＬに接地電圧（０Ｖ）を印加する。一
方、カラムアドレスデコーダ１３は、カラムアドレスデ
ータＣＡＤに基づき選択されたビット線ＢＬ（例えばＢ
Ｌ0）を書き込み読み出し回路１４に接続する。これに
より、ワード線ＷＬ0とビット線ＢＬ0によって選択され
たメモリセル１０に保持されたデータの読み出しが行わ
れる。一方、選択されないビット線ＢＬ1〜ＢＬm-1は、
接地電圧（０Ｖ）に保持された電位線ＡＲＧＮＤにＭＯ
Ｓトランジスタ１５を介して接続される。これにより、
カラムアドレスが遷移したときに他のビット線ＢＬの読
み出しの初期状態は、０Ｖから書き込み読み出し回路１
４によってバイアスされ、読み出しの誤動作が防止でき
る。

【０００９】上記した如く、各モードにおいて、ワード
線ＷＬ、ビット線ＢＬ、共通ソース線ＳＬに所定の電圧
を選択的に印加することによって、メモリセル１０の消
去条件、プログラム条件、読み出し条件を満足できる。
尚、上記のモード以外のスタンバイモードでは、ＭＯＳ
トランジスタ１５は全てオンとなり、接地電圧０Ｖに設
定された電位線ＡＲＧＮＤに接続され、全てのビット線
ＢＬは、０Ｖにディスチャージされる。

【００１０】

【発明が解決しようとする課題】図４の不揮発性半導体
メモリにおいて、半導体製造技術の進歩により微細化が
益々進み、記憶容量が１６Ｍビット、３２Ｍビット、更
には、６４Ｍビットと多くなると、ビット線ＢＬの寄生
容量が飛躍的に増大する。即ち、１本のビット線ＢＬに
は、ドレイン１の接合容量が並列に接続されるため、メ
モリセル１０の接続数が２倍又は４倍になれば、寄生容
量も２倍又は４倍になるのである。これにより、書き込
み呼び出し回路１４の負荷が大きくなり、書き込み時間
及び読み出し時間が長くなってしまう。また、ビット線
ＢＬをＭＯＳトランジスタ１５によって電位線ＡＲＧＮ
Ｄに接続して、所定電圧にディスチャージ（又はプリチ
ャージ）するための時間も長くなってしまう。結果的に
不揮発性半導体メモリの動作スピードが低下し、特性の
悪化を招くことになる。

【００１１】

【課題を解決するための手段】本発明は、上述した点に
鑑みて、創作されたものであり、第１に、複数の不揮発
性メモリセルが複数のワード線及びビット線に配置され
たメモリセルアレイと、ローアドレスデータに基づいて
前記ワード線を選択するローデコーダと、カラムアドレ
スデータに基づいて前記ビット線を選択するカラムデコ
ーダを備えた不揮発性半導体メモリにおいて、前記メモ
リセルアレイは、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線と、前記複数の分割ビット線
のいずれかを選択して前記主ビット線に接続する選択ト
ランジスタとを設けたものであり、これにより、分割さ
れたビット線が選択的にカラムアドレスデコーダに接続
されるため、書き込み読み出し回路の容量性負荷が軽減
されることになる。

【００１２】第２に、一つの主ビット線に接続される分
割ビット線と、その隣の主ビット線に接続される分割ビ
ット線とを、隣り合わせに交互に配置したものであり、
これにより、メモリセルより配列ピッチが大きい選択ト
ランジスタを、チップサイズを増大させることなくレイ
アウトすることが可能になる。

【００１３】

【発明の実施の形態】図１は、メモリセルアレイのパタ
ーンレイアウトを示した平面図であり、図２はその回路
構成を示す回路図である。先ずは図２を参照して、本実
施の形態の回路構成を説明する。図２において、ローア
ドレスデコーダ１２、カラムアドレスデコーダ１３及び
書き込み読み出し回路１４は、前述の図４の回路とほぼ
同一であるため、説明を略す。

【００１４】メモリセルアレイは、各々ｋ×２ｍの行及
び列にメモリセル７が配置された構成である。ワード線
はＷＬ0〜ＷＬk-1、共通ソース線はＳＬ0〜ＳＬk/2-1で
ある。また、カラムアドレスデコーダ１３から導出され
た主ビット線はＢＬ0〜ＢＬm-1である。主ビット線ＢＬ
0〜ＢＬm-1の各々には、第１の分割ビット線ＢＬa0〜Ｂ
Ｌam-1と第２の分割ビット線ＢＬb0〜ＢＬbm-1との２本
の分割ビット線が設けられ、このメモリセルアレイを第
１の分割ビット線ＢＬa0〜ＢＬam-1に接続された第１の
セルアレイブロックと、第２の分割ビット線ＢＬb0〜Ｂ
Ｌbm-1に接続された第２のセルアレイブロックとの２つ
のブロックに分離する。この結果、ｍ本の主ビット線Ｂ
Ｌ０〜ＢＬｍに対して２倍の本数の分割ビット線が設け
られる。

【００１５】各第１の分割ビット線ＢＬa0〜ＢＬam-1と
各主ビット線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢ
Ｌaによって制御される選択トランジスタＱ０、Ｑ４が
設けられる。更に、各第1の分割ビット線ＢＬa0〜ＢＬa
m-1と電位線ＡＲＧＮＤの間には、制御信号ＤＣＢＬbに
よって制御される選択トランジスタＱ２、Ｑ７が設けら
れる。同様に、各第２のビット線ＢＬb0〜ＢＬbm-1と各
主ビット線ＢＬ0〜ＢＬm-1の間には、制御信号ＤＣＢＬ
bによって制御される選択トランジスタＱ１、Ｑ５が設
けられ、各第２のビット線ＢＬb0〜ＢＬbm-1と電位線Ａ
ＲＧＮＤの間には、制御信号ＤＣＢＬaによって制御さ
れる選択トランジスタＱ３、Ｑ６が設けられる。

【００１６】制御信号ＤＣＢＬa及びＤＣＢＬbは、図示
しないアドレスデータ検出回路からアドレスデータの内
容によって出力されるものである。即ち、制御信号ＤＣ
ＢＬaは、アドレスデータが第１の分割ビット線ＢＬa0
〜ＢＬam-1に接続された第１のセルアレイブロックを選
択する内容である場合に「Ｈ」レベルとなる信号であ
り、制御信号ＤＣＢＬbは、アドレスデータが第２の分
割ビット線ＢＬb0〜ＢＬbm-1に接続された第２のセルア
レイブロックを選択する場合に「Ｈ」レベルとなる信号
である。従って、制御信号ＤＣＢＬaが「Ｈ」になる
と、選択トランジスタＱ０及びＱ３がオンとなり、第１
の分割ビット線ＢＬa０が主ビット線ＢＬ０に接続さ
れ、第２の分割ビット線ＢＬb０は、電位線ＡＲＧＮＤ
に接続される。また、制御信号ＤＣＢＬbが「Ｈ」レベ
ルになると上述と逆になる。

【００１７】本実施の形態の、各動作モード（消去モー
ド、プログラムモード、読み出しモード）におけるメモ
リセルアレイ１１の電位関係は従来例と同様であるので
説明を省略する。制御信号ＤＣＢＬa及びＤＣＢＬbが互
いに反転信号、即ち、相補信号になっていることで、分
割ビット線ＢＬa0、ＢＬb0のうちいずれかを主ビット線
ＢＬ０に接続し、他方をＡＲＧＮＤ配線によって所定電
位に接続して、メモリセルアレイ内の特定セルを選択す
る動作が従来例と異なる。

【００１８】加えて、上記の各動作モード以外のスタン
バイモードにおいては、誤動作の防止及び次のモードへ
の急速な立ち上がりのために、メモリセルアレイの全て
のビット線を接地電圧にディスチャージする必要があ
る。そこで、制御信号ＤＣＢＬa及びＤＣＢＬbは、互い
に「Ｈ」レベルとし、また、カラムアドレスデコーダ１
０の出力＊Ｙも全て「Ｈ」レベルとする。これにより、
選択及びディスチャージトランジスタＱ０〜Ｑ７は全て
オンとなり、主ビット線ＢＬ、分割ビット線ＢＬa、Ｂ
Ｌbは、接地電圧に設定された電位線ＡＲＧＮＤに接続
されてディスチャージされる。

【００１９】図１は上述の回路構成を具現化した集積回
路装置の、パターンレイアウトを示す平面図である。図
面中央付近に配置されたメモリセルアレイ１１は、各メ
モリセル１０が図３に示したフローティングゲート型フ
ラッシュメモリ素子によって構成される。素子のコント
ロールゲート５が延在することによってワード線ＷＬ０
〜ＷＬk-1を構成し、ソース領域２が各メモリセル１０
に跨って延在することにより共通ソース線ＳＬ０〜ＳＬ
k-1を構成する。また、各分割ビット線ＢＬa0〜ＢＬam-
1、ＢＬb0〜ＢＬbm-1がコンタクト孔７を介して各メモ
リセル１０のドレイン領域１に接続される。

【００２０】メモリセルアレイ１１に対して、その両側
（図１ではメモリセルアレイ１１の上下）に選択トラン
ジスタＱ０、Ｑ１、Ｑ４、Ｑ５が配置され、更にその外
側にはディスチャージトランジスタＱ２、Ｑ４、Ｑ６、
Ｑ７が配置される、更にその外側に所定電位であるＡＲ
ＧＮＤを印加する電極配線２０と、制御信号ＤＣＢＬ
a、ＤＣＢＬbを印加するための電極配線２１、２２が配
置されている。

【００２１】選択トランジスタＱ０、Ｑ１と選択トラン
ジスタＱ４、Ｑ５は各々がソース（またはドレイン）を
共通として構成されたＭＯＳトランジスタであり、該共
通ソース（またはドレイン）はスルーホールを介して双
方向矢印で簡略的に示した主ビット線ＢＬ０、ＢＬ１に
接続され、接続された主ビット線はカラムアドレスデコ
ーダ１３に接続される。尚、主ビット線ＢＬ０、ＢＬ１
は第１と第２の分割ビット線ＢＬa0〜ＢＬam-1、ＢＬb0
〜ＢＬbm-1と平行に延在し且つ層間絶縁された電極配線
からなる。この実施形態では、メモリセルアレイの下方
に設置された選択トランジスタＱ０、Ｑ１が主ビット線
ＢＬ０に、メモリセルアレイの上方に設置された選択ト
ランジスタＱ４、Ｑ５が主ビット線ＢＬ１に各々接続さ
れる。同じくディスチャージトランジスタＱ２、Ｑ４と
Ｑ６、Ｑ７も各々がソース（またはドレイン）を共通と
して構成されたＭＯＳトランジスタであり、該共通ソー
ス（またはドレイン）は所定電位ＡＲＧＮＤを印加する
電極配線２０に接続される。

【００２２】選択トランジスタＱ０、Ｑ５のゲートはゲ
ート配線２３、２４によって選択信号ＤＣＢＬａの電極
配線２１に接続され、選択トランジスタＱ１、Ｑ４のゲ
ートは同じくゲート配線２５、２６によって選択信号Ｄ
ＣＢＬｂの電極配線２２に接続される。主ビット線ＢＬ
０に関与する分割ビット線ＢＬa0は選択トランジスタＱ
０のドレイン（またはソース）に接続される他、そのま
ま斜行するように延在してディスチャージトランジスタ
Ｑ２のドレイン（またはソース）に接続される。また、
分割ビット線ＢＬb0は選択トランジスタＱ１のドレイン
（またはソース）に接続される他、そのまま斜行するよ
うに延在してディスチャージトランジスタＱ３のドレイ
ン（またはソース）に接続される。同様に、主ビット線
ＢＬ１に関与する分割ビット線ＢＬa1は選択トランジス
タＱ４とディスチャージトランジスタＱ７に接続され、
分割ビット線ＢＬb1は選択トランジスタＱ５とディスチ
ャージトランジスタＱ６に接続される。

【００２３】選択トランジスタＱ１のゲート電極配線２
５は、チップ上を直線的に延在してディスチャージトラ
ンジスタＱ２のゲート電極となり、そして選択信号ＤＣ
ＢＬｂの配線２２に接続される。選択トランジスタＱ０
のゲート電極配線２３は、チップ上を斜行して隣の主ビ
ット線に関係するディスチャージトランジスタ（トラン
ジスタＱ３に相当する）のゲート電極となり、そして選
択信号ＤＣＢＬａの配線２１に接続される。これらの配
置と対称になるような形状で、選択トランジスタＱ４の
ゲート電極配線２６とディスチャージトランジスタＱ６
のゲート電極とが、および選択トランジスタＱ５のゲー
ト電極配線２４と隣のビット線に関係するディスチャー
ジトランジスタのゲート電極とが連結されている。この
ような組み合わせにより、分割ビット線ＢＬa0は選択ト
ランジスタＱ０のゲート電極配線２３と交差し、分割ビ
ット線ＢＬb0はディスチャージトランジスタＱ３のゲー
ト電極配線２７と交差する。

【００２４】そして、主ビット線ＢＬ０に関与する分割
ビット線ＢＬa0、ＢＬb0が、選択トランジスタＱ０、Ｑ
１の位置する図面下方から選択トランジスタＱ４、Ｑ５
の位置する図面上方に延在して終端するのに対し、隣の
主ビット線ＢＬ１に関与する分割ビット線ＢＬa1、ＢＬ
b1は図面上方から図面下方に延在して終端する。また、
これらの分割ビット線は、一つの主ビット線ＢＬ０に関
与する分割ビット線ＢＬa0の次に隣の主ビット線ＢＬ１
に関与する分割ビット線ＢＬa1というように、交互に互
い違いに配置する。つまり分割ビット線を、ＢＬa0、Ｂ
Ｌb0、ＢＬa1、ＢＬb1・・・・の順に、等間隔で平行に配置
してある。このように交互に配置することによって、メ
モリセルアレイ１１のセルピッチよりパターンサイズが
大きくなる選択及びディスチャージトランジスタを、前
記セルピッチの範囲内に収納することが可能になった。

【００２５】尚、図１に示された実施形態では、メモリ
セルアレイは、第１と第２のセルアレイブロックの２つ
に分割された例を示したが、４ブロック、または、６ブ
ロックなどに分割しても良い。例えば、４ブロックに分
割する場合には、図１のパターンと同一構成のパターン
を繰り返して配置して第３と第４のセルアレイブロック
とする。この場合、制御信号ＤＣＢＬaとＤＣＢＬbに相
当する制御信号は、例えばＤＣＢＬcとＤＣＢＬdとし、
互いに相補的な信号とするが、ローアドレスデータＲＡ
Ｄによって、第１と第２のセルアレイブロックのいずれ
かが選択されたときは、制御信号ＤＣＢＬcとＤＣＢＬd
は、「Ｌ」レベルとして第３と第４のセルアレイブロッ
クのビット線をフローティング状態として、主ビット線
に接続されないようにする。逆に、第３と第４のセルア
レイブロックが選択されたときには、制御信号ＤＣＢＬ
aとＤＣＢＬbが「Ｌ」レベルとなる。

【００２６】

【発明の効果】以上の説明のごとく、分割されたセルア
レイブロックの第１と第２の分割ビット線ＢＬａ、ＢＬ
ｂは、そのブロックが選択された時のみカラムアドレス
デコーダ１０の主ビット線ＢＬに接続されるため、書き
込み読み出し回路１１の容量性負荷が低減される。ま
た、選択されないセルアレイブロックの分割ビット線
は、ディスチャージトランジスタによって電位線ＡＲＧ
ＮＤに接続されるため、そのブロックが選択された時の
初期値が一定となり、誤動作が防止できる。また、各モ
ードにおける印加電圧条件を低容量性負荷によって達成
できるので、不揮発性半導体メモリの高速動作が実現で
きる。

【００２７】更に、一つの主ビット線ＢＬ０に関する分
割ビット線ＢＬa0、ＢＬb0とその隣の主ビット線ＢＬ１
に関する分割ビット線ＢＬa1、ＢＬb1とを交互に配置す
ることによって、選択トランジスタの配置スペースに余
裕を持たせ、メモリセルアレイ１１のセルピッチを維持
しながら選択トランジスタを配置することができる。ま
た、選択トランジスタをメモリセルアレイ１１の両側に
交互に配置することによって、パターンサイズに無駄な
領域を作らずに配置することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す平面図である。

【図２】本発明の実施の形態を説明する回路図である。

【図３】不揮発性半導体メモリのセル構造を示す断面図
である。

【図４】従来例を示す回路図である。

【符号の説明】

１０メモリセル１１メモリセルアレイ１２ローアドレスデコーダ１３カラムアドレスデコーダＢＬ０、ＢＬ１主ビット線ＢＬa、ＢＬb 分割ビット線Ｑ０、Ｑ１、Ｑ４、Ｑ５選択トランジスタＱ２、Ｑ３、Ｑ６、Ｑ７ディスチャージトランジス
タ

Claims

【特許請求の範囲】

【請求項１】複数の不揮発性メモリセルが複数のワー
ド線及びビット線に配置されたメモリセルアレイと、ロ
ーアドレスデータに基づいて前記ワード線を選択するロ
ーデコーダと、カラムアドレスデータに基づいて前記ビ
ット線を選択するカラムデコーダを備えた不揮発性半導
体メモリにおいて、前記ビット線に、前記カラムアドレスデコーダに接続さ
れる複数の主ビット線と、前記主ビット線の各々に接続
される複数の分割ビット線とを設け、前記複数の分割ビット線のいずれかを選択して前記主ビ
ット線に接続する選択トランジスタを設け、第１の主ビ
ット線に接続される分割ビット線と、その隣に位置する
第２の主ビット線に接続される分割ビット線とを、隣り
合わせに交互に配置したことを特徴とする不揮発性半導
体メモリ。
【請求項２】前記第１の主ビット線に接続される選択
トランジスタと、前記第２の主ビット線に接続される選
択トランジスタとを、前記メモリセルアレイを挟むよう
に相対向する位置に配置したことを特徴とする請求項１
記載の不揮発性半導体メモリ。
【請求項３】１本の前記主ビット線に関する前記複数
の分割ビット線が２本であることを特徴とする請求項１
記載の不揮発性半導体メモリ。
【請求項４】前記分割ビット線を所定電位に接続する
ためのディスチャージトランジスタを更に具備すること
を特徴とする請求項１記載の不揮発性半導体メモリ。