JPWO2008062729A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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Abstract

動作特性の優れた炭化珪素半導体装置およびその製造方法が得られる。４Ｈ−ＳｉＣ基板（１０）上の初期成長層（１１）の表面に、Ｓｉ膜被覆アニールにより拡大テラス面を形成した後、初期成長層（１１）の上に、新成長層（２１）をエピタキシャル成長させる。拡大テラス面の上には、低温安定なポリタイプである３Ｃ−ＳｉＣ部（２１ａ）が成長し、他の領域上には、４Ｈ−ＳｉＣ部（２１ｂ）が成長する。４Ｈ−ＳｉＣ部（２１ｂ）を残して、３Ｃ−ＳｉＣ部（２１ａ）を選択的に除去してトレンチ（Ｔｒ）を形成し、トレンチ（Ｔｒ）内に、ＵＭＯＳＦＥＴのゲート電極（２７）を形成する。ＵＭＯＳＦＥＴのチャネル領域を低次数面に制御することができ、チャネル移動度の高い、動作特性の優れた炭化珪素半導体装置が得られる。

Description

本発明は、拡大されたテラス部を利用した炭化珪素半導体装置およびその製造方法に関する。
ＳｉとＣとが１：１の成分比で結合してなる炭化珪素基板（ＳｉＣ基板）を用いて形成されるトランジスタ，ダイオードなどの半導体装置は、パワーデバイスとしての実用化が期待されている。炭化珪素はワイドバンドギャップ半導体であることから、絶縁破壊電界がシリコンよりも１桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても高い逆耐圧を維持することができる。そこで、炭化珪素基板を用いると、デバイスの厚さを薄く、ドーピング濃度を高めることができるため、オン抵抗が低く、高耐圧，低損失のパワーデバイスの実現が期待されている。一般に、炭化珪素基板として、ポリタイプが４Ｈまたは６Ｈタイプのものが用いられるが、エピタキシャル成長を円滑に行うためには、｛０００１｝面から８°程度オフセットさせた主面を有する基板が用いられる。
炭化珪素基板を用いたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）としては、炭化珪素層の表面を有効に利用するために、電流を縦方向に流す縦型ＭＯＳＦＥＴが主流である。そして、縦型ＭＯＳＦＥＴの１つとして、炭化珪素層の一部にトレンチを形成し、トレンチ内にゲート電極を形成した，いわゆるＵＭＯＳＦＥＴ（トレンチ型ＭＯＳＦＥＴともいう）が知られている。これは、チャネル領域を縦方向に設けたものである。ＵＭＯＳＦＥＴの例は、例えば特開平１０−１２５９０４号公報（特許文献１）、特開２００５−５６８６８号公報（特許文献２）および特開２００５−３４０６８５号公報（特許文献３）に開示されている。
特開平１０−１２５９０４号公報 特開２００５−５６８６８号公報 特開２００５−３４０６８５号公報
ところで、炭化珪素半導体装置の主流となっているパワーデバイスにおいては、ポリタイプが４Ｈまたは６Ｈの六方晶構造を有する炭化珪素基板が用いられる。その場合、主面が｛０００１｝面であると、基板上に立方晶構造の炭化珪素層がエピタキシャル成長しやすいなどの理由により、｛０００１｝面から８°程度オフセットさせた炭化珪素基板が用いられている。一方、異方性ドライエッチングであるＲＩＥによってトレンチを形成すると、トレンチの側面は主面にほぼ垂直になるので、各側面は、オフセット方向に平行な面を除き、｛０００１｝面に垂直な低次数面から傾いた面となる。つまり、トレンチの側面の方位をチャネル移動度の高い方位に制御することが困難であるという不具合があった。上記特許文献２には、主面のオフセット角を５°以内に収めて、側面の｛０３−３８｝面または｛１１００｝面との成す角を１０°以内に収めることにより、できるだけ高いチャネル移動度を得ることが開示されている。しかし、この技術は、側面を｛０３−３８｝面、｛１−１００｝面などの低次数面に一致させるものではない。
また、特許文献１の図１（ｂ）に開示されるように、ＲＩＥによって形成されたトレンチの底部において、サブトレンチと呼ばれる突起状の堀込みが生じる現象がある。その結果、ＵＭＯＳＦＥＴの動作時において、このサブトレンチ部に電界が集中し、耐圧性が劣化するという不具合があった。特許文献３では、トレンチの底部にサブトレンチが生じる現象を解析し、トレンチ形成のためのエッチングの最終仕上げでは、ＲＩＥに代えて、等方性エッチングであるガスエッチングを行うことにより、サブトレンチの先端角を緩和するようにしている。しかし、この技術によってサブトレンチを完全に消失させることは、実用上困難であり、かつ、複雑な処理を必要とする。
また、ＲＩＥによるトレンチ形成の際に、炭化珪素層におけるトレンチの壁部にエッチングダメージが導入され、ＵＭＯＳＦＥＴのチャネル移動度を劣化させるという不具合もあった。
本発明の目的は、ある条件下では、広い平坦なテラス部が成長する点、および、六方晶炭化珪素層の平坦な表面の上には、立方晶の炭化珪素層がエピタキシャル成長しやすいという点に着目し、チャネル領域を六方晶部分の低次数面に一致させる手段を講ずることにより、動作特性の優れた炭化珪素半導体装置およびその製造方法を提供することにある。
本発明の炭化珪素半導体装置の製造方法は、六方晶の下地半導体層に珪素を供給しつつ熱処理して拡大テラス面を形成した後、下地半導体層の上に、炭化珪素からなる新成長層をエピタキシャル成長させてから、新成長層のうち拡大テラス面の上方に成長した部分を除去してトレンチを形成し、トレンチ内にゲート電極を形成する方法である。
この方法により、新成長層のうち拡大テラス面の上方には、立方晶構造を有する炭化珪素結晶がエピタキシャル成長されるので、この部分を除去して形成されるトレンチの側面は、拡大テラス面にほぼ垂直である。したがって、トレンチの側面を炭化珪素結晶の低次数面とすることが可能になり、炭化珪素半導体装置のチャネル移動度の向上を図ることができる。
トレンチを形成する工程では、新成長層のうち拡大テラス面の上方に成長した部分を選択的に除去することにより、サブトレンチを発生させることなく、トレンチを形成することが容易となる。
例えば、１５００°Ｃ〜１９００°Ｃの温度でアニールを行うことにより、サブトレンチやエッチングダメージを発生させることなく、拡大テラス面の上方に成長した部分を選択的に除去してトレンチを形成することができる。
拡大テラス面を形成する工程では、下地半導体層の上に、Ｓｉを含む被覆膜を形成してから、被覆膜の融点以上の温度で熱処理することにより、幅の大きい拡大テラス面を容易に形成することができる。
特に、下地半導体層が、｛０００１｝面から、＜１−１００＞方向または＜１１−２０＞方向に、２°以上傾いた主面を有している場合には、少なくとも１つの辺が前記傾き方向に直交している多角形の被覆膜を形成することにより、立方晶を除去して形成されるトレンチの側面を｛１１−２０｝面または｛１−１００｝面に平行な面とすることが容易となる。したがって、炭化珪素半導体装置のチャネル領域も｛１１−２０｝面または｛１−１００｝面に沿って形成されるので、キャリアが低次数面に沿って走行する，チャネル移動度の高い半導体装置が確実に得られる。
本発明の炭化珪素半導体装置は、表面に拡大テラス面を有する六方晶の下地半導体層の上に、エピタキシャル成長により新成長層を設け、新成長層のうち拡大テラス面の上方に位置する部分を除去して形成されたトレンチ内に、ゲート電極を形成したものである。
これにより、新成長層のうち拡大テラス面の上方に位置していた部分は、立方晶構造を有する炭化珪素結晶であり、この部分を除去して形成されたトレンチの側面は、拡大テラス面にほぼ垂直である。したがって、トレンチの側面を炭化珪素結晶の低次数面とすることが可能になり、炭化珪素半導体装置のチャネル移動度の向上を図ることができる。
特に、下地半導体層が、｛０００１｝面から、＜１−１００＞方向または＜１１−２０＞方向に、２°以上傾いた主面を有していて、トレンチの平面形状が、少なくとも１つの辺が傾き方向に直交している多角形であることにより、チャネル領域を｛１１−２０｝面または｛１−１００｝面に沿って形成することが容易となる。したがって、キャリアが低次数面である｛１１−２０｝面または｛１−１００｝面に沿って走行することになり、チャネル移動度の向上効果を確実に発揮することができる。
本発明の炭化珪素半導体装置およびその製造方法により、チャネル移動度の高い、動作特性が優れた炭化珪素半導体装置を得ることができる。
（ａ）〜（ｃ）は、実施の形態における拡大テラス面の形成工程および新成長層形成工程を示す断面図である。 （ａ），（ｂ）は、初期成長層の成長後、Ｓｉ膜被覆アニールを行わずに、さらにエピタキシャル成長を行う場合の成長機構を示す図である。 （ａ），（ｂ）は、初期成長層の成長後、Ｓｉ膜被覆アニールを行なってからエピタキシャル成長を行う場合の成長機構を示す図である。 （ａ）〜（ｆ）は、実施の形態におけるＵＭＯＳＦＥＴの製造工程を示す図である。 （ａ），（ｂ）は、実施の形態およびその変形例におけるトレンチ側面の方位を示す斜視図である。
符号の説明
１０ ４Ｈ−ＳｉＣ基板、１１ 初期成長層（下地半導体層）、１４Ａ 拡大キンク面、１４Ｂ キンク面、１５Ａ 拡大テラス面、１５Ｂ テラス面、１６ シリコン酸化膜、２１ 新成長層、２１ａ ３Ｃ−ＳｉＣ部、２１a1 ｎ型３Ｃ−ＳｉＣ部、２１a2 ｐ型３Ｃ−ＳｉＣ部、２１ｂ ４Ｈ−ＳｉＣ部、２１b1 ｎ型４Ｈ−ＳｉＣ部、２１b2 ｐ型４Ｈ−ＳｉＣ部（ｐウェル領域）、２３ ソース領域、２４ ｐ＋コンタクト領域、２６ ゲート絶縁膜、２７ ゲート電極、２９ ソース電極、３０ ドレイン電極、Ｍ１ 被覆膜、Ｍ２ カーボンキャップ。
−拡大テラス面の形成−
図１（ａ）〜（ｃ）は、実施の形態における拡大テラス面の形成工程および新成長層形成工程を示す断面図である。
図１（ａ）に示す工程で、抵抗率が０．０２Ωｃｍ、厚みが４００μｍで、＜１１−２０＞方向に約８°オフさせた｛０００１｝面を主面とするｎ型の４Ｈ−ＳｉＣ基板１０を準備する。そして、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、４Ｈ−ＳｉＣ基板１０の上に、濃度約１×１０１６ｃｍ−３のｎ型ドーパントを含み、厚みが約１０μｍの初期成長層（下地半導体層）１１をエピタキシャル成長させる。このとき、初期成長層１１の表面部には、比較的規則的な形状の多数のステップが存在しており、各ステップの表面には、キンク面と、テラス面とが存在する。テラス面は、｛０００１｝面であり幅は１０ｎｍ程度である。キンク面は、｛１１−２ｎ｝面（ｎは任意の整数）や｛０３−３８｝面である。ただし、６Ｈ−ＳｉＣ基板を用いたときには、テラス面は、｛０００１｝面であり、キンク面は、｛０１−１４｝面である。初期成長層１１の表面には、形状がある程度規則的で多数のステップが形成されている。このステップの集合は、バンチングステップと呼ばれる。なお、４Ｈ−ＳｉＣ基板に代えて、６Ｈ−ＳｉＣ基板を用いてもよい。また、下地半導体層として、炭化珪素基板自体の表面に、熱処理等によりバンチングステップを形成されたものを用いてもよい。
次に、図１（ｂ）に示す工程で、初期成長層１１を覆うＳｉ膜を堆積した後、Ｓｉ膜をパターニングして、デバイス形成領域を覆う被覆膜Ｍ１を形成する。なお、被覆膜Ｍ１で覆われていない領域は、レジスト膜によって覆っておいてもよい。そして、Ａｒ雰囲気中で、約１５００°Ｃの条件で、約２時間のアニールを行う。このとき、被覆膜Ｍ１で覆われている領域Ｒt1では、バンチングステップのテラス面およびキンク面が拡大されてなる拡大テラス面１５Ａと拡大キンク面１４Ａとが形成される（領域Ｒt1の部分拡大図参照）。このような拡大テラス面が形成される機構は、まだ十分解明されていないが、Ｓｉを供給しながらアニールを行うことにより、極度に拡大したテラス面とキンク面とを有するステップが形成されるのは、経験的事実である。一方、被覆膜で覆われていない領域Ｒt2では、ほとんど拡大されていないテラス面１５Ｂおよびキンク面１４Ｂが存在している（領域Ｒt2の部分拡大図参照）。拡大テラス面１５Ａの幅は、０．１μｍ〜５０μｍ程度に拡大する。なお、拡大テラス面１５Ａの幅は、拡大していないテラス面１５Ｂの１０倍あるいはそれ以上に拡大しているが、図示の都合上、図１（ｂ）の部分拡大図には、正確でない縮尺で描かれている。
なお、本実施の形態においては、１５００°Ｃで初期成長層１１をアニールすることにより、拡大テラス面１５Ａを形成したが、このときのアニール温度は以下の範囲であることが好ましい。ＳｉＣが昇華して完全に分解することを抑止するためには、２５４５°Ｃ以下の範囲であることが好ましい。また、ＳｉＣ２，Ｓｉ，またはＳｉ２Ｃの状態でＳｉＣが昇華することをある程度抑止するためには、２０００°Ｃかであることが好ましい。また、ＳｉＣ２，Ｓｉ，またはＳｉ２Ｃの状態でＳｉＣが昇華することを十分抑止し、初期成長層１１の表面モフォロジの制御を容易にするためには、１８００°Ｃ以下であることが好ましい。さらに初期成長層１１の表面モフォロジを良好にするためには、１６００°Ｃ以下であることが好ましい。
なお、本実施の形態では、アニールの際、Ｓｉからなる被覆膜Ｍ１によって初期成長層１１を覆うことにより、初期成長層１１の表面にＳｉを供給したが、この方法に代えて、他の方法を採ることもできる。たとえば、アニールの際、Ｓｉ系のガスを初期成長層１１の表面に流すことにより、初期成長層１１の表面にＳｉを供給する方法、Ｓｉを含む液体を初期成長層１１の表面に供給する方法、初期成長層１１をＳｉＯ２からなる被覆膜によって覆う方法、などである。
次に、図１（ｃ）に示す工程で、フッ硝酸を用いて被覆膜Ｍ１を除去してから、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、初期成長層１１の上に、厚みが１μｍ程度の新成長層２１をエピタキシャル成長させる。この新成長層２１は、被覆膜で覆われていた領域の上に成長した３Ｃ−ＳｉＣ部２１ａと、被覆膜Ｍ１で覆われていなかった領域の上に成長した４Ｈ−ＳｉＣ部２１ｂとからなる。図１（ｃ）において、３Ｃ−ＳｉＣ部２１ａは拡大テラス面１５Ａに垂直な方向に成長するので、３Ｃ−ＳｉＣ部２１ａと４Ｈ−ＳｉＣ部２１ｂとは、基板面から傾いた境界面を有しているが、便宜上、傾きは無視して描かれている。ここで、拡大テラス面１５Ａを有する領域の上に、４Ｈ−ＳｉＣとはポリタイプが異なる３Ｃ−ＳｉＣが成長する機構について、以下に説明する。
図２（ａ），（ｂ）は、初期成長層１１の成長後、Ｓｉ膜被覆アニールを行わずに、さらにエピタキシャル成長を行う場合の成長機構を示す図である。つまり、図１（ｃ）に示す４Ｈ−ＳｉＣ部２１ｂにおける成長機構を示している。図２（ａ）に示すように、バンチングステップの狭いテラス面１５Ｂの上に到達した活性種（エピタキシャル成長に寄与するＳｉやＣを含む化合物）は、テラス面１５Ｂ上を移動すると、すぐにキンク面１４Ｂに到達する。そして、図３（ｂ）に示すように、キンク面１４Ｂから下地層（初期成長層１１）の結晶構造に関する情報を引き継ぎつつ、４Ｈ−ＳｉＣからなる新成長部が成長を開始する（ステップフロー成長）。ＳｉＣ結晶の場合、多数のポリタイプが存在するために、キンク面のほとんどない｛０００１｝面上には、良質なホモエピタキシャル成長が難しいので、一般に、主面を｛０００１｝面からオフセットさせたオフセット基板が用いられているのである。
図３（ａ），（ｂ）は、初期成長層１１の成長後、Ｓｉ膜被覆アニールを行なってからエピタキシャル成長を行う場合の成長機構を示す図である。つまり、図１（ｃ）に示す３Ｃ−ＳｉＣ部２１ａにおける成長機構を示している。図４（ａ）に示すように、拡大テラス面１５Ａに到達した活性種は、拡大テラス面１５Ａ上を移動しても、キンク面１４Ａに到達する確率が小さい。バンチングステップのテラス面１５の幅Ｐ１が１０ｎｍ程度であるのに対し、拡大テラス面１５Ａの幅は、サブμｍオーダー以上（０．１μｍ以上５０μｍ以下）であるからである。そのため、図４（ｂ）に示すように、活性種が拡大キンク面１４Ａに到達する前に、拡大テラス面１５Ａ上から結晶成長が開始される（二次元核生成）。この場合、下地層（初期成長層）の結晶構造に関する情報は引き継がれないので、ホモエピタキシャル成長は生じにくく、低温安定なポリタイプである３Ｃ−ＳｉＣからなる新成長層が成長を開始する。
−ＵＭＯＳＦＥＴの製造工程−
図４（ａ）〜（ｆ）は、実施の形態におけるＵＭＯＳＦＥＴの製造工程を示す図である。図４（ａ）に示す工程は、図１（ｃ）に示す工程における新成長層２１の構造を詳しく説明したものである。図４（ａ）〜（ｃ）において、３Ｃ−ＳｉＣ部２１ａは拡大テラス面１５Ａに垂直な方向に成長するので、３Ｃ−ＳｉＣ部２１ａと４Ｈ−ＳｉＣ部２１ｂとは、基板面から傾いた境界面を有しているが、便宜上、傾きは無視して描かれている。
図４（ａ）に示すように、新成長層２１のエピタキシャル成長の際、まず、in-situドープを伴うＣＶＤエピタキシャル成長法を用いて、初期成長層１１の上に、濃度約１×１０１６ｃｍ−３のｎ型ドーパントを含み、厚みが約０．２μｍのｎ型３Ｃ−ＳｉＣ部２１a1およびｎ型４Ｈ−ＳｉＣ部２１b1をエピタキシャル成長させる。次に、ｎ型３Ｃ−ＳｉＣ部２１a1およびｎ型４Ｈ−ＳｉＣ部２１b1の上に、濃度約１×１０１７ｃｍ−３のｐ型ドーパントを含み、厚み（深さ）が約０．８μｍのｐ型３Ｃ−ＳｉＣ部２１a2およびｐ型４Ｈ−ＳｉＣ部２１b2（ｐウェル領域）をエピタキシャル成長させる。
次に、図４（ｂ）に示す工程で、イオン注入法を用いて、新成長層２１中のｐ型３Ｃ−ＳｉＣ部２１a2およびその両側のｐ型４Ｈ−ＳｉＣ部２１ｂ（ｐウェル領域）の表面部に亘る領域に、濃度１×１０１９ｃｍ−３のｎ型ドーパントを含み、厚み（深さ）が約０．３μｍのソース領域２３を形成する。さらに、ｐ型４H−ＳｉＣ部２１b2の一部に、濃度５×１０１９ｃｍ−３のｐ型ドーパントを含み、厚み（深さ）が約０．３μｍのｐ＋コンタクト領域２４を形成する。なお、イオン注入時の基板温度は、すべて５００°Ｃである。
次に、図４（ｃ）に示す工程で、基板全体の上に、厚み２．５μｍ〜３μｍのポジ型レジストを塗布し、アルゴン雰囲気中，７５０°Ｃ，１５分間の条件で熱処理を行なって、基板を覆う厚み０．８μｍ〜１μｍのカーボン膜を形成した後、カーボン膜をパターニングして、３Ｃ−ＳｉＣ部２１ａの上方に位置する領域を開口したカーボンキャップＭ２を形成する。
次に、図４（ｄ）に示す工程で、カーボンキャップＭ２により４Ｈ−ＳｉＣ部２１ｂを覆った状態で、アルゴン雰囲気中，１７００°Ｃ，３０〜４０分間の条件で熱アニールを行う。これにより、３Ｃ−ＳｉＣ部２１ａは昇華する一方、３Ｃ−ＳｉＣ部２１ａに比べて昇華温度が高い４Ｈ−ＳｉＣ部２１ｂは昇華せずにほぼ残存する。つまり、この工程では、３Ｃ−ＳｉＣ部２１ａを選択的に除去して、壁部が４Ｈ−ＳｉＣ部２１ｂで構成されるトレンチＴｒを形成する。なお、４Ｈ−ＳｉＣ部２１ａの一部が除去されても、トレンチＴｒの側面に相当する部分の結晶学的方位が、後述する図５（ａ）または（ｂ）に示す通りになっていればよいものとする。このアニール工程における適正なアニール温度は、４Ｈ−ＳｉＣ部２１ｂが昇華して分解するのを抑止するためには、２５４５°Ｃ以下であることが好ましい。一方、４Ｈ−ＳｉＣ部２１ｂの表面モフォロジを良好に維持するためには、１６００°Ｃ以下であることが好ましい。ただし、適正な温度はＡｒ雰囲気の圧力や時間によっても調整することができるので、現実的な製造工程では、アニール温度が１５００°Ｃ〜１９００°Ｃの範囲であることが好ましいことがわかっている。
なお、３Ｃ−ＳｉＣ部２１ａを昇華させるためには、カーボンキャップＭ２は必ずしも必要でなく、アニール時に、基板上がすべて開放されていてもよい。ただし、４Ｈ−ＳｉＣ部２１ｂをマスクで覆っておくことにより、より確実に４Ｈ−ＳｉＣ部２１ｂの昇華を防ぐことができる。カーボンキャップＭ２に代えて、ＴａＣなど、ＳｉＣの昇華温度よりも昇華温度または融点が高い材料からなるマスクを用いてもよい。特に、カーボン膜で被覆したアニールにより、ソース領域２３やｐ＋コンタクト領域２４の表面が、表面粗さＲａが１ｎｍ〜２ｎｍ程度まで平滑化される利点がある。
ここで、六方晶の４Ｈ−ＳｉＣ部２１ｂを残して、立方晶の３Ｃ−ＳｉＣ部２１ａを選択的に除去する処理は、上記アニールによる昇華処理には限定されない。たとえば、ウェットエッチング，ガスエッチング，ＲＩＥなどによって立方晶部分だけを選択的に除去することは可能である。ただし、本実施形態の場合、アニール（加熱処理）という比較的単純な処理だけで、３Ｃ−ＳｉＣ部２１ａを選択的に除去することができ、サブトレンチやエッチングダメージを生じさせることもないという利点がある。
次に、図４（ｅ）に示す工程で、酸素雰囲気中，９００°Ｃ，３０分間の条件で熱処理を行なって、カーボンキャップＭ２を除去する。その後、基板温度を約１２００°Ｃに維持したドライ酸化法により、基板上に、厚み約５０ｎｍのシリコン酸化膜と、厚さ約１．２μｍのポリシリコン膜とを形成した後、ＣＭＰなどによって平坦化することにより、トレンチＴｒ内にゲート絶縁膜２６およびゲート電極２７を形成する。
次に、図４（ｆ）に示す工程で、蒸着法，スパッタ法などにより、４Ｈ−ＳｉＣ基板１０の裏面上に、厚み約０．１μｍのＮｉ膜からなるドレイン電極３０を形成する。また、４Ｈ−ＳｉＣ部２１ｂの上に、厚み約０．１μｍのＮｉ膜からなるソース電極２９を形成する。
その後、アルゴン雰囲気中，９７５°Ｃ，２分間の条件で熱処理を行うことにより、ソース電極２９及びドレイン電極３０を構成するＮｉと下地層（ソース領域２３，ｐ＋コンタクト領域２４及びｐ型４Ｈ−ＳｉＣ部２１b2（ｐウェル領域））を構成する炭化珪素との接触状態を、ショットキー接触からオーミック接触へと変化させる。
以上の製造工程により、パワーデバイスとして機能するｎチャネル型の縦型トランジスタであるＵＭＯＳＦＥＴが形成される。図４（ａ）〜（ｆ）には表示されていないが、多数のトランジスタセルＵが集合して１つのＵＭＯＳＦＥＴが構成されている。このＵＭＯＳＦＥＴの各トランジスタセルＵにおいて、オン時には、ドレイン電極３０から供給される電流が、４Ｈ−ＳｉＣ基板１０から初期成長層１１およびｎ型４Ｈ−ＳｉＣ部２１b1を経て、ｐ型４Ｈ−ＳｉＣ部２１b2（ｐウェル領域）を通ってソース領域２３まで、縦方向に流れる。そして、ｐ型４Ｈ−ＳｉＣ部２１b2（ｐウェル領域）のゲート絶縁膜２６に隣接する領域が、キャリア（本実施の形態では、電子）が走行するチャネル領域である。このチャネル領域における電子の移動度が、チャネル移動度である。
図５（ａ），（ｂ）は、実施の形態およびその変形例におけるトレンチ側面の方位を示す斜視図である。拡大テラス面１５Ａの上方には、立方晶の３Ｃ−ＳｉＣ部２１ａが拡大テラス面１５Ａにほぼ垂直にエピタキシャル成長される。したがって、３Ｃ−ＳｉＣ部２１ａを選択的に除去して形成されるトレンチＴｒの側面は、拡大テラス面１５Ａが｛０００１｝面であるので、｛０００１｝面に垂直な面となる。つまり、図１（ｂ）に示すマスクＭ１の平面形状（方位）によって、トレンチＴｒの側面（４Ｈ−ＳｉＣ部２１ｂ）を低次数面に制御することが可能になる。
そこで、本実施の形態においては、図１（ｂ）に示す被覆膜Ｍ１の平面形状を矩形状とし、この矩形の各辺の方向を、初期成長層１１（下地半導体層）の＜１−１００＞方向または＜１１−２０＞方向に平行な方向とする。これにより、図５（ａ）に示すように、４Ｈ−ＳｉＣ部２１ｂのトレンチＴｒの側面に対応する部分は、｛１１−２０｝面または｛１−１００｝面となる。つまり、ＵＭＯＳＦＥＴのチャネル領域は、｛１１−２０｝面または｛１−１００｝面に沿って形成され、キャリア（本実施の形態では、電子）が、低次数面に沿って走行するので、チャネル移動度の高いＵＭＯＳＦＥＴが得られる。
また、変形例においては、図１（ｂ）に示す被覆膜Ｍ１の平面形状を六角形とし、この六角形の各辺の方向を、初期成長層１１（下地半導体層）の＜１−１００＞方向に平行な方向とする。これにより、図５（ｂ）に示すように、４Ｈ−ＳｉＣ部２１ｂのトレンチＴｒの側面に対応する部分は、｛１−１００｝面となる。つまり、ＵＭＯＳＦＥＴのチャネル領域は、｛１−１００｝面に沿って形成され、キャリア（本実施の形態では、電子）が、低次数面に沿って走行するので、変形例によっても、チャネル移動度の高いＵＭＯＳＦＥＴが得られる。
上記実施の形態および変形例により、｛０００１｝面から＜１−１００＞方向または＜１１−２０＞方向に２°以上傾いた主面を有する下地半導体層（初期成長層１１）を用いた場合、被覆膜Ｍ１の平面形状が、少なくとも１つの辺が傾き方向に直交する多角形であれば、キャリアが低次数面である｛１１−２０｝面または｛１−１００｝面に沿って走行することになる。
なお、図示は省略するが、本実施の形態において、新成長層２１の４Ｈ−ＳｉＣ部２１ｂには、ショットキーダイオード、ｐｎダイオードなどのダイオードが形成されている。ただし、ダイオードは必ずしもトランジスタと同じ基板に設ける必要はない。
（他の実施の形態）
本発明の炭化珪素半導体装置は、実施形態１や実施形態２に挙げたものに限定されるものではなく、発明の効果を発揮するものであれば、各部の構造，寸法，ドーパント濃度などは、いかなるバリエーションも採ることができる。
本発明における炭化珪素半導体基板の１つである炭化珪素基板は、４Ｈ−ＳｉＣ基板に限定されるものではなく、６Ｈ−ＳｉＣ基板等、４Ｈポリタイプとは異なるポリタイプの六方晶のＳｉＣ基板であってもよい。
実施の形態では、本発明の炭化珪素半導体装置をＵＭＯＳＦＥＴに適用した例について説明したが、本発明の炭化珪素半導体装置は、ゲート絶縁膜がシリコン酸化膜とは異なる絶縁膜、たとえば、シリコン窒化膜，シリコン酸窒化膜，その他の各種誘電体膜などである場合にも適用することができる。また、ＩＧＢＴなどにも適用することができる。
本発明の炭化珪素半導体装置は、パワーデバイスや高周波デバイスとして用いられるＵＭＯＳＦＥＴ，ＩＧＢＴなどに利用することができる。
なお、本実施の形態においては、１５００°Ｃで初期成長層１１をアニールすることにより、拡大テラス面１５Ａを形成したが、このときのアニール温度は以下の範囲であることが好ましい。ＳｉＣが昇華して完全に分解することを抑止するためには、２５４５°Ｃ以下の範囲であることが好ましい。また、ＳｉＣ２，Ｓｉ，またはＳｉ２Ｃの状態でＳｉＣが昇華することをある程度抑止するためには、２０００°Ｃ以下であることが好ましい。また、ＳｉＣ２，Ｓｉ，またはＳｉ２Ｃの状態でＳｉＣが昇華することを十分抑止し、初期成長層１１の表面モフォロジの制御を容易にするためには、１８００°Ｃ以下であることが好ましい。さらに初期成長層１１の表面モフォロジを良好にするためには、１６００°Ｃ以下であることが好ましい。
図３（ａ），（ｂ）は、初期成長層１１の成長後、Ｓｉ膜被覆アニールを行なってからエピタキシャル成長を行う場合の成長機構を示す図である。つまり、図１（ｃ）に示す３Ｃ−ＳｉＣ部２１ａにおける成長機構を示している。図３（ａ）に示すように、拡大テラス面１５Ａに到達した活性種は、拡大テラス面１５Ａ上を移動しても、キンク面１４Ａに到達する確率が小さい。バンチングステップのテラス面１５の幅Ｐ１が１０ｎｍ程度であるのに対し、拡大テラス面１５Ａの幅は、サブμｍオーダー以上（０．１μｍ以上５０μｍ以下）であるからである。そのため、図３（ｂ）に示すように、活性種が拡大キンク面１４Ａに到達する前に、拡大テラス面１５Ａ上から結晶成長が開始される（二次元核生成）。この場合、下地層（初期成長層）の結晶構造に関する情報は引き継がれないので、ホモエピタキシャル成長は生じにくく、低温安定なポリタイプである３Ｃ−ＳｉＣからなる新成長層が成長を開始する。

Claims (7)

  1. 六方晶の炭化珪素からなる下地半導体層（１１）に珪素を供給しつつ熱処理して、前記下地半導体層（１１）の表面の一部に拡大テラス面（１５Ａ）を形成する工程（ａ）と、
    前記下地半導体層（１１）の上に、炭化珪素からなる新成長層（２１）をエピタキシャル成長させる工程（ｂ）と、
    前記新成長層（２１）のうち少なくとも前記拡大テラス面（１５Ａ）の上方に成長した部分（２１ａ）を除去してトレンチ（Ｔｒ）を形成する工程（ｃ）と、
    前記工程（ｃ）の後に、前記トレンチ（Ｔｒ）内にゲート電極（２７）を形成する工程（ｄ）と、
    を含む炭化珪素半導体装置の製造方法。
  2. 請求の範囲第１項記載の炭化珪素半導体装置の製造方法において、
    前記工程（ｃ）では、新成長層（２１）のうち前記拡大テラス面（１５Ａ）の上方に成長した部分を選択的に除去する、炭化珪素半導体装置の製造方法。
  3. 請求の範囲第２項記載の炭化珪素半導体装置の製造方法において、
    前記工程（ｃ）では、温度が１５００°Ｃ〜１９００°Ｃの範囲でアニールを行うことにより、前記拡大テラス面（１５Ａ）の上方に成長した部分を選択的に除去する、炭化珪素半導体装置の製造方法。
  4. 請求の範囲第１項に記載の炭化珪素半導体装置の製造方法において、
    前記工程（ａ）は、
    前記下地半導体層（１１）の少なくとも一部を覆う，Ｓｉを含む被覆膜（Ｍ１）を形成する副工程（ａ１）と、
    前記被覆膜（Ｍ１）を付けた状態で、前記下地半導体層（１１）を前記被覆膜（Ｍ１）の融点以上の温度で熱処理する副工程（ａ２）と、
    を含む、炭化珪素半導体装置の製造方法。
  5. 請求の範囲第４項記載の炭化珪素半導体装置の製造方法において、
    前記工程（ａ）では、
    ｛０００１｝面から、＜１−１００＞方向または＜１１−２０＞方向に、２°以上傾いた主面を有する下地半導体層（１１）を用い、
    前記被覆膜（Ｍ１）として、平面形状が少なくとも１つの辺が前記傾き方向に直交する多角形である被覆膜を形成する、
    炭化珪素半導体装置の製造方法。
  6. 六方晶の炭化珪素からなり、表面に拡大テラス面を有する下地半導体層（１１）と、
    前記下地半導体層（１１）の上にエピタキシャル成長された新成長層（２１）と、
    前記新成長層（２１）のうち少なくとも前記拡大テラス面の上方に位置する部分（２１ａ）を除去して形成されたトレンチ（Ｔｒ）と、
    前記トレンチ（Ｔｒ）内に形成されたゲート電極（２７）と、
    を備えている、炭化珪素半導体装置。
  7. 請求の範囲第６項記載の炭化珪素半導体装置において、
    前記下地半導体層（１１）の主面は、｛０００１｝面から、＜１−１２０＞方向または＜１１−２０＞方向に、２°以上傾いており、
    前記トレンチ（Ｔｒ）の平面形状は、少なくとも１つの前記傾き方向に直交する辺を有する多角形である、炭化珪素半導体装置。
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