JP4775102B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法について、より特定的には、炭化ケイ素（以下ＳｉＣと記す）よりなる膜を備える半導体装置の製造方法に関する。
ＳｉＣは、バンドギャップが広く、また最大絶縁電界がケイ素（以下Ｓｉと記す）と比較して約一桁大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。これまでに、４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、ＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor）、サイリスタなどが試作され、その特性から従来のＳｉ半導体装置と比較して非常に特性が良好なことが確認されている。
ＳｉＣを用いた半導体装置において、特にＳｉＣ基板の表面にチャネルが形成される構造のＭＯＳＦＥＴでは、従来、高温アニールによって形成された表面がチャネルとして用いられてきた。しかしながら、高温アニールすることによって得られるＳｉＣ基板の表面には不規則な凹凸が存在している。このため、界面準位の密度が増加することにより、キャリアの移動度が低下し、半導体装置の特性が劣化するという問題があった。
この問題をある程度解決し得る技術が、たとえば特開２０００−２９４７７７号公報（特許文献１）に開示されている。上記特許文献１では、イオン注入後のアニール時に生じるバンチングステップ間の平坦な部分（テラス面）を、ＭＯＳＦＥＴなどの電界効果型トランジスタのチャネル部分に利用している。具体的には、Ａｒ（アルゴン）雰囲気で１６００℃の温度でＳｉＣ基板を１時間アニールしている。これによって、ＳｉＣ基板の表面に、ステップの形成とその集積によりバンチングステップが形成され、バンチングステップ間に平坦部分が形成される。そして、この平坦部分をＭＯＳＦＥＴのチャネル部分としている。
特開２０００−２９４７７７号公報
しかしながら、特許文献１の方法で得られるＳｉＣ基板には、依然として表面に凹凸が多数存在しており、半導体装置の特性を十分に向上することができなかった。これは以下の理由によるものである。
イオン注入後のアニールの場合、Ｓｉ原子とＣ（炭素）原子とが脱離・吸着を繰り返し、その結晶の異方性によってバンチングステップは形成される。このため、イオン注入によるＳｉＣ基板表面の損傷は、アニールだけでは十分に回復することができず、表面に凹凸が存在する。
また、アニールによって得られるバンチングステップは、ステップの再構築によって形成されるものであるので、数原子層レベルのステップである。このため、バンチングステップ間の平坦部分の長さ（言い換えれば、バンチングステップの一周期の長さ）も１０ｎｍ程度と非常に短い。この程度の長さのバンチングステップをチャネル部分に用いてもキャリアの移動度を向上することはできず、むしろキャリア散乱の影響によってキャリアの移動度が低下するおそれがある。
したがって、本発明の目的は、特性を十分に向上することができる半導体装置の製造方法を提供することである。
本発明の半導体装置の製造方法は、ＳｉＣよりなる半導体膜を形成する工程と、ケイ素を主な構成元素とする被覆膜を半導体膜の表面に形成する被覆膜工程と、被覆膜工程の後、半導体膜の表面に、底面を有する溝を、間隔を隔てて２つ形成する工程と、溝の内壁において底面を含む領域に不純物を注入することによりコンタクト領域を形成する工程と、この溝が形成された半導体膜の表面に被覆膜からＳｉを供給した状態で、この半導体膜を熱処理する熱処理工程と、熱処理工程によって２つの溝の間において半導体膜の表面に得られたファセットをチャネルとする工程と、溝の内部において、コンタクト領域上に電極を形成する工程とを備えている。
本発明の半導体装置の製造方法によれば、Ｓｉを供給した状態でＳｉＣよりなる半導体膜を熱処理することにより、ＳｉＣよりなる半導体膜をエネルギ的に安定な表面状態に再構成させることができる。その結果、一周期が１００ｎｍ以上のファセットが得られ、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装置の特性を十分に向上することができる。
なお、上記製造方法によれば、最大で一周期の長さが２０００ｎｍのファセットを形成することができる。
上記製造方法において好ましくは、熱処理工程の前に、半導体膜の表面を平坦化する工程をさらに備えている。
これにより、ＳｉＣよりなる半導体膜が均一に再構成し、ファセットが広い面積で成長する。
また、上述のように溝を形成することにより、溝に隣接する位置におけるファセットの成長が促進される。その結果、広い面積のファセットを所望の位置に形成することができる。
また、ＳｉＣよりなる半導体膜の表面にＳｉを供給した状態を、上記被覆膜によって実現することができる。半導体膜における被覆膜が形成された箇所では、テラス面に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体膜の再構成を促進することができる。
上記製造方法において好ましくは、チャネル形成工程は、被覆膜を酸化する工程を含んでいる。
これにより、酸化された被覆膜をゲート酸化膜として利用することができるので、被覆膜を除去して別のゲート酸化膜を形成する場合と比較して、製造工程を簡略化することができる。
上記製造方法において好ましくは、不純物を活性化する活性化工程をさらに備えている。熱処理工程と活性化工程とを同一工程で行なう。
これにより、半導体膜中にキャリア濃度の高い不純物領域が形成され、電極と半導体膜とのコンタクト抵抗を低減することができる。また、不純物の活性化を別工程で行なう場合と比較して、製造工程を簡略化することができる。
本発明の半導体装置およびその製造方法によれば、半導体装置の特性を十分に向上することができる。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
図１は、本発明の実施の形態１におけるＭＯＳＦＥＴの構成を示す断面図である。図１を参照して、半導体装置としてのＭＯＳＦＥＴ３０は、ＳｉＣ基板１０と、ＳｉＣよりなる半導体膜としてのｐ型のＳｉＣ膜１１とを備えている。ＳｉＣ基板１０を構成するＳｉＣ結晶は、たとえば（０００１）面が［１１−２０］方向に８°だけ傾斜する（つまり、８°のオフ角を有する）、または［１−１００］方向に８°のオフ角を有するように形成されている。ＳｉＣ膜１１は、ＳｉＣ基板１０上にホモエピタキシャル成長した膜であり、ＳｉＣ基板１０の結晶構造を引き継いでいる。ＳｉＣ膜１１はその表面にファセット形成層１１ａを有している。なお、図１においては、説明の便宜のためにＳｉＣ膜１１とファセット形成層１１ａとの間に境界線を引いているが、実際にこのような境界線は存在せず、ＳｉＣ膜１１の表面にファセットが形成されている。
図２は、図１におけるファセット形成層を拡大して示す斜視図である。図２を参照して、ミクロな視点で見ると、ＳｉＣ膜１１の表面は平らではなく凹凸があり、ファセット形成層１１ａには複数のファセット１が形成されている。ファセット１の各々は結晶面２と結晶面３とにより構成されている。ファセット１の一周期の長さＰ１は１００ｎｍ以上である。ここで、ファセット１の一周期の長さとは、マクロな視点で見た場合のＳｉＣ膜１１の表面に沿った方向（図２中横方向）における、１つのファセット１を構成する結晶面２と結晶面３とを合わせた長さである。ＳｉＣ膜１１が４Ｈ型の結晶構造を有する場合には、結晶面２はたとえば（０００１）面であり、結晶面３はたとえば（１１−２ｎ）（ｎは任意の整数）や、（０３−３８）面である。つまり、図２中水平方向に対する結晶面３の傾斜角度がＳｉＣ膜１１のオフ角αとなっている。
ここで、４Ｈ型のＳｉＣ結晶の（０００１）面および（０３−３８）面について説明する。図３（ａ）は、４Ｈ型のＳｉＣ結晶の（０００１）面の結晶構造を示す図であり、図３（ｂ）は、ＳｉＣ結晶の（０１−１０）、および（１１−２０）面を説明するための図である。
図３（ａ）を参照して、４Ｈ型のＳｉＣ結晶の（０００１）面は六角柱の上面に相当する面であり、“Ａ”で表わされる原子配列を有するＡ層が最上層となっている。４Ｈ型のＳｉＣ結晶では、“Ａ”で表わされる原子配列を有するＡ層と、“Ｂ”で表わされる原子配列を有するＢ層と、“Ｃ”で表わされる原子配列を有するＣ層とが、ＡＢＣＢＣＡ・・・という積層順序で［０００１］方向（紙面に垂直な方向）に積層している。（０００１）面内において、正六角形の頂点の位置に配列した６つの原子のうち互いに隣り合っている任意の二つの原子を原子５ａ，５ｂとし、これらの原子５ａ，５ｂを結ぶ直線を直線６ａとする。また、Ａ層と［０００１］方向で隣接するＢ層において、（０００１）面から見て原子５ａと原子５ｂとに挟まれる位置の原子を原子５ｄとし、原子５ａと原子５ｄとを結ぶ直線を直線６ｂとする。また、原子５ｂと原子５ｄとを結ぶ直線を直線６ｃとする。以上の３つの直線６ａ〜６ｃによって構成される三角形を含む平面が（０３−３８）面である。なお、図３（ａ），（ｂ）を参照して、正六角形の頂点の位置に配列した６つの原子のうち原子５ｂと隣り合うもう一つの原子を原子５ｃとすると、原子５ａおよび５ｃを通り［０００１］方向に延びる面が（１１−２０）面であり、原子５ｂと原子５ａとを通り［０００１］方向に延びる面が（０１−１０）面である。
また、ＳｉＣ膜１１は６Ｈ型の結晶構造を有していてもよい。図３（ａ）を参照して、６Ｈ型のＳｉＣ結晶では、“Ａ”で表わされる原子配列を有するＡ層と、“Ｂ”で表わされる原子配列を有するＢ層と、“Ｃ”で表わされる原子配列を有するＣ層とが、ＡＢＣＡＣＢＡ・・・という積層順序で［０００１］方向に積層している。この場合には、結晶面２はたとえば（０００１）面であり、結晶面３はたとえば（０１−１４）面である。
なお、４Ｈ型の結晶構造を有するＳｉＣ膜１１を形成する場合、ＳｉＣ基板１０を構成するＳｉＣ結晶のオフ角（ＳｉＣ基板１０の主表面の法線と（０００１）面の法線とのなす角）は、０度以上５５度以下であることが好ましい。（０３−３８）面は（０００１）面に対して５５度傾斜しているので、オフ角を５５度以下とすることにより、（０００１）面または（０３−３８）面をファセットの広い面（結晶面３）として得ることができる。またオフ角は０度以上１度以下または１度以上１０度以下であることがより好ましい。オフ角を０度以上１度以下とすることによって広いテラスを有するＳｉＣ結晶を得ることができる。また１度以上１０度以下とすることによってＳｉＣ結晶を容易にエピタキシャル成長させることができる。オフ角が０度以上１０度以下である場合には、（０００１）面をファセットの広い面として得ることができる。
また、６Ｈ型の結晶構造を有するＳｉＣ膜１１を形成する場合、ＳｉＣ基板１０を構成するＳｉＣ結晶のオフ角（ＳｉＣ基板１０の主表面の法線と（０００１）面の法線とのなす角）は、０度以上５５度以下であることが好ましい。オフ角を５５度以下とすることにより、（０１−１４）面は（０００１）面に対して５５度傾斜しているので、（０００１）面または（０１−１４）面をファセットの広い面（結晶面３）として得ることができる。またオフ角は０度以上１度以下または１度以上１０度以下であることがより好ましい。オフ角を０度以上１度以下とすることによって広いテラスを有するＳｉＣ結晶を得ることができる。また１度以上１０度以下とすることによってＳｉＣ結晶を容易にエピタキシャル成長させることができる。オフ角が０度以上１０度以下である場合には、（０００１）面をファセットの広い面として得ることができる。
続いて、本実施の形態におけるＭＯＳＦＥＴ３０の構造について詳細に説明する。
図１を参照して、ＭＯＳＦＥＴ３０は、ｎ型コンタクト領域１２ａ，１２ｂと、絶縁膜１３と、ソース電極１７と、ゲート電極１８と、ドレイン電極１９とをさらに備えている。ｎ型コンタクト領域１２ａ，１２ｂはＳｉＣ膜１１の表面に形成されている。ＳｉＣ膜１１上には絶縁膜１３が形成されている。絶縁膜１３には孔１４ａ，１４ｂの各々が形成されており、孔１４ａ，１４ｂの各々の底部に露出したＳｉＣ膜１１の表面にはｎ型コンタクト領域１２ａ，１２ｂが形成されている。ｎ型コンタクト領域１２ａの表面上にはソース電極１７が形成されており、ｎ型コンタクト領域１２ｂの表面上にはドレイン電極１９が形成されている。ここで、ソース電極１７およびドレイン電極１９と、ＳｉＣ膜１１との接触部分にｎ型コンタクト領域１２ａ，１２ｂを形成することで、ソース電極１７およびドレイン電極１９と、ＳｉＣ膜１１との接触抵抗を低減することができる。また、ソース電極１７とドレイン電極１９とに挟まれた部分の絶縁膜１３ａ上にはゲート電極１８が形成されている。これにより、絶縁膜１３ａはＭＯＳＦＥＴ３０のゲート絶縁膜となり、絶縁膜１３ａの垂直真下に存在するファセット形成層１１ａはＭＯＳＦＥＴ３０のチャネル１６となる。
ＭＯＳＦＥＴ３０は、ゲート電極１８に印加される電圧によってチャネル１６に電子を蓄積し、これによってソース電極１７とドレイン電極１９との間に電流が流れるようになる。本実施の形態において、ＭＯＳＦＥＴ３０は横型であるので、ソース電極１７およびドレイン電極１９の間の電流はＳｉＣ膜１１の表面に対してほぼ平行に流れる。
続いて、本実施の形態におけるＭＯＳＦＥＴ３０の製造方法について図４〜図１２を用いて説明する。
始めに、図４を参照して、ＳｉＣ基板１０上にＳｉＣ膜１１をエピタキシャル成長させる。このとき、ＳｉＣ膜１１の表面には不規則な凹凸（ステップ）が数多く存在している。続いて、所定形状のレジスト２３をＳｉＣ膜１１上に形成し、このレジスト２３をマスクとして、たとえばＮ（窒素）などの不純物をＳｉＣ膜１１へイオン注入する。これにより、ｎ型コンタクト領域１２ａ，１２ｂとなる部分に不純物が注入される。
次に、図５を参照して、レジスト２３を除去し、ＳｉＣ膜１１の表面を平坦化する。具体的には、ＨＣｌ（塩化水素）またはＨ2（水素）を用いたエッチングや反応性イオンエッチングによってＳｉＣ膜１１の表面全面をエッチングする。また、ＣＭＰ（Chemical Mechanical Polish）によりＳｉＣ膜１１の表面全面を研磨してもよい。これにより、ＳｉＣ膜１１の表面に存在する凹凸やイオン注入によるＳｉＣ膜１１のダメージが除去され、ＳｉＣ膜１１の表面が平坦化される。
次に、図６を参照して、ＳｉＣ膜１１を覆うようにレジスト炭化キャップ２４を形成する。続いて、たとえば１７００℃の温度でＳｉＣ膜１１を熱処理する。これにより、不純物が活性化し、ｎ型コンタクト領域１２ａ，１２ｂが形成される。また、ＳｉＣ膜１１の熱処理によってＳｉＣ膜１１の表面のステップ同士が集束し、ＳｉＣ膜１１の表面にはバンチングステップ７（図８）が多数形成される。
次に、図７を参照して、レジスト炭化キャップ２４を除去し、ＳｉＣ膜１１を覆うようにＳｉよりなる被覆膜２０を形成する。これによってＳｉＣ膜１１の表面にＳｉを供給した状態となる。続いて、たとえば約１５００℃の温度でＳｉＣ膜１１を熱処理する。これによって、ＳｉＣ膜１１の表面が再構成され、ＳｉＣ膜１１の表面にはファセット形成層１１ａが形成される。
なお、上記においては１５００℃でＳｉＣ膜１１を熱処理する場合について示したが、ＳｉＣ膜１１の熱処理温度は以下の範囲であることが好ましい。ＳｉＣが昇華して完全に分解することを抑止するためには、２５４５℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することをある程度抑止するためには、２０００℃以下であることが好ましい。またＳｉＣ2、Ｓｉ、またはＳｉ2Ｃなどの状態でＳｉＣが昇華することを十分抑止し、ＳｉＣ膜１１の表面モフォロジの制御を容易にするためには、１８００℃以下であることが好ましい。さらにＳｉＣ膜１１の表面モフォロジを良好にするためには、１６００℃以下であることが好ましい。一方、ＳｉＣを成長させファセットの形成を促進するためには、１３００℃以上であることが好ましい。またＳｉＣ膜１１の表面モフォロジを良好にするためには、１４００℃以上であることが好ましい。
また、ＳｉＣ膜１１の熱処理時間は０より長い時間であればよく、以下の範囲であることが好ましい。比較的大きいファセットを形成するためには、１０分以上であることが好ましい。また一周期の長さが０．５μｍ以上のファセットを形成するためには、３０分以上であることが好ましい。一方、半導体装置の生産性を考慮すると、４時間以下であることが好ましい。また一周期の長さが１．０μｍ以上のファセットを効率よく形成するためには、２時間以下であることが好ましい。なお、「熱処理時間」とはＳｉＣ膜を所定の温度に保持する時間を意味しており、「熱処理時間」に昇温時間および降温時間は含まれない。
ここで、ＳｉＣ膜１１の表面にファセット形成層１１ａが形成される様子を、図８〜図１０を用いて説明する。なお、図８〜図１０は図７のＢ部を拡大して示した図である。図８を参照して、熱処理前のＳｉＣ膜１１の表面には、多数のバンチングステップ７が存在している。バンチングステップ７の各々は、結晶面２ａと結晶面３ａとにより構成されている。結晶面３ａは結晶面２ａよりも長い平坦部分を有しており、バンチングステップ７のテラス面となっている。バンチングステップ７における結晶面３ａの図中横方向の長さＰ２は１０ｎｍ程度である。ＳｉＣ膜１１の表面にＳｉを供給した状態でＳｉＣ膜１１を熱処理すると、ＳｉＣ膜１１は、結晶面３ａに垂直な方向へは成長せず、図８中矢印で示すように、結晶面２ａを起点として結晶面３ａに沿う方向へ成長する。その結果、バンチングステップ７の各々が集束し、図９に示すように、バンチングステップ７の結晶面３ａよりも広い結晶面３ｂを有するファセット１ｂとなる。ファセット１ｂは、結晶面２ｂを起点として結晶面３ｂに沿う方向へさらに成長する。その結果、ファセット１ｂの各々が集束し、図１０に示すように、ファセット１ｂの結晶面３ｂよりも広い結晶面３ｃを有するファセット１ｃとなる。ファセット１ｃは、結晶面２ｃを起点として結晶面３ｃに沿う方向へさらに成長する。その結果、ファセット１ｃの各々が集束し、図２に示すように、ファセット１ｃの結晶面３ｃよりも広い結晶面３を有するファセット１となる。このようにして、ファセット形成層１１ａが形成される。
なお、本実施の形態では被覆膜２０を形成する場合について示したが、被覆膜２０を形成する代わりに、Ｓｉ系のガスをＳｉＣ膜１１の表面に導入することで、ＳｉＣ膜１１の表面にＳｉを供給してもよい。また、Ｓｉを含む液体をＳｉＣ膜１１の表面に塗布することで、ＳｉＣ膜１１の表面にＳｉを供給してもよい。
次に、図１１を参照して、被覆膜２０を除去し、ＳｉＣ膜１１を覆うように絶縁膜１３を形成する。ここで、被覆膜２０を除去せずに、被覆膜２０を酸化することで絶縁膜１３を形成してもよい。
次に、図１２を参照して、ＳｉＣ膜１１の表面におけるｎ型コンタクト領域１２ａ，１２ｂが形成された部分が露出するように絶縁膜１３をエッチングし、絶縁膜１３に孔１４ａ，１４ｂを開口する。その後、孔１４ａ，１４ｂの底部に露出したｎ型コンタクト領域１２ａ，１２ｂの各々の上に、ソース電極１７およびドレイン電極１９の各々を形成し、ソース電極１７およびドレイン電極１９に挟まれた絶縁膜１３ａ上にゲート電極１８を形成する。これにより、ＳｉＣ膜１１の表面に得られたファセット形成層１１ａがチャネル１６となる。以上の工程により、図２に示すＭＯＳＦＥＴ３０が完成する。
本実施の形態のＭＯＳＦＥＴ３０は、ＳｉＣ膜１１を備えている。ＳｉＣ膜１１はその表面にファセット形成層１１ａを有しており、ファセット形成層１１ａをチャネル１６としている。
本実施の形態のＭＯＳＦＥＴ３０によれば、ファセット１の平坦部分の長さはバンチングステップの平坦部分の長さよりも長いので、界面準位の密度が減少してキャリアの移動度を向上することができ、ＭＯＳＦＥＴの特性を十分に向上することができる。
本実施の形態のＭＯＳＦＥＴ３０において好ましくは、ファセット１のうち少なくとも１つの結晶面が（０００１）面で構成されている。
ＳｉＣよりなる半導体膜における（０００１）面は、ＳｉまたはＣもいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この結晶面によってファセット１を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。
本実施の形態のＭＯＳＦＥＴ３０において好ましくは、ＳｉＣ膜１１は４Ｈ型の結晶構造を有しており、かつファセット１が（０３−３８）面で構成されている。
本実施の形態のＭＯＳＦＥＴ３０において好ましくは、ＳｉＣ膜１１は６Ｈ型の結晶構造を有しており、かつファセット１が（０１−１４）面で構成されている。
ＳｉＣ膜１１が４Ｈ型の結晶構造を有している場合には、（０３−３８）面は、ＳｉまたはＣのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。また、ＳｉＣ膜１１が６Ｈ型の結晶構造を有している場合には、（０１−１４）面は、ＳｉまたはＣのいずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、この面によってファセット１を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下することができる。
本実施の形態のＭＯＳＦＥＴ３０の製造方法は、ＳｉＣ膜１１を形成する工程と、ＳｉＣ膜１１の表面にＳｉを供給した状態で、ＳｉＣ膜１１を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜１１の表面に得られたファセット１をチャネル１６とする工程とを備えている。
本実施の形態のＭＯＳＦＥＴ３０の製造方法によれば、Ｓｉを供給した状態でＳｉＣ膜１１を熱処理することにより、ＳｉＣ膜１１をバンチングステップ７の結晶面３ａに沿う方向へ成長（再構成）させることができる。その結果、一周期が１００ｎｍ以上のファセット１が得られ、ファセット１の平坦部分の長さＰ１を従来に比べて長くすることができる。したがって、界面準位の密度を減少することによりキャリアの移動度を向上することができ、ＭＯＳＦＥＴ３０の特性を十分に向上することができる。
特に、Ｓｉを供給することにより、１６００℃以下の低い温度でファセットの成長を促すことが可能となる。これにより、Ｓｉよりなる被覆膜２０を形成することでＳｉを供給する場合には、Ｓｉの昇華を抑制することができる。
また、従来の製造方法では、バンチングステップの形成される位置は基板のオフ方向に制限されるので、ＳｉＣ基板表面の任意の位置にチャネルを形成することはできなかった。これに対して、本実施の形態の製造方法では、Ｓｉを供給する位置によってファセット１を形成する位置を変えることができ、これにより任意の位置にチャネル１６を形成することができる。
上記製造方法では、ＳｉＣ膜１１の熱処理の前に、ＳｉＣ膜１１の表面を平坦化する。
これにより、ＳｉＣ膜１１が均一に再構成され、ファセット１が広い面積で成長する。
上記製造方法では、ＳｉＣ膜１１の熱処理の際に、Ｓｉよりなる被覆膜２０をＳｉＣ膜１１の表面に形成する。
これにより、ＳｉＣ膜１１の表面にＳｉを供給した状態を、被覆膜２０によって実現することができる。ＳｉＣ膜１１における被覆膜２０が形成された箇所では、結晶面３ａに対して垂直な方向の成長が抑制されるので、結晶面３ａに沿ったＳｉＣ膜１１の再構成を促進することができる。
上記製造方法において好ましくは、被覆膜２０を酸化してゲート絶縁膜とすることでチャネル１６を形成する。
これにより、酸化された被覆膜２０をゲート酸化膜として利用することができるので、被覆膜を除去して別のゲート酸化膜を形成する場合と比較して、製造工程を簡略化することができる。
（実施の形態２）
本実施の形態では、図１に示すＭＯＳＦＥＴ３０についての、実施の形態１とは別の製造方法を説明する。
本実施の形態の製造方法は、始めに図４および図５に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
次に、図１３を参照して、ＳｉＣ膜１１を覆うようにＳｉよりなる被覆膜２０を形成する。これによってＳｉＣ膜１１の表面にＳｉを供給した状態となる。
次に、図１４を参照して、たとえば約１５００℃の温度でＳｉＣ膜１１を熱処理する。この熱処理により、不純物が活性化し、ｎ型コンタクト領域１２ａ，１２ｂが形成される。また、この熱処理によってＳｉＣ膜１１の表面のステップ同士が集束し、バンチングステップが多数形成される。そして、実施の形態１の場合と同様に、バンチングステップのテラス面に沿う方向へＳｉＣ膜１１が成長する（再構成される）。その結果、不純物が活性化すると同時に、複数のファセットにより構成されるファセット形成層１１ａがＳｉＣ膜１１表面に形成される。
その後、図１１および図１２に示す実施の形態１の製造工程と同様の製造工程を経て、図１に示すＭＯＳＦＥＴ３０が完成する。これらの製造工程についてはその説明を省略する。
本実施の形態のＭＯＳＦＥＴ３０の製造方法においては、ＳｉＣ膜１１に不純物を注入する工程と、不純物を活性化する活性化工程とをさらに備えている。ＳｉＣ膜１１の熱処理と不純物の活性化とを同一工程で行なう。
これにより、ＳｉＣ膜１１中にキャリア濃度の高いｎ型コンタクト領域１２ａ，１２ｂが形成され、ソース電極１７およびドレイン電極１９の各々と、ＳｉＣ膜１１とのコンタクト抵抗を低減することができる。また、不純物の活性化を別工程で行なう場合と比較して、製造工程を簡略化することができる。
（実施の形態３）
実施の形態１では、図１に示すようにチャネル１６となるファセット形成層１１ａが複数のファセット１により構成されている場合について示した。しかし、本発明はこのような場合の他、たとえば図１５に示すように、ＭＯＳＦＥＴ３０ａのチャネル１６となるファセット形成層１１ａが１つのファセット１により構成されていてもよい。この場合には、ファセット１を構成する結晶面３に対して平行にゲート電極１８およびチャネル１６が形成されており、結晶面３内にチャネル１６が含まれている。これにより、ファセット１を構成する結晶面３内には凹凸が特に少ないので、界面準位の密度が特に小さくなり、キャリアの移動度を向上することができる。
なお、本実施の形態では、結晶面３内における紙面に平行な方向（図２における点線矢印で示される方向）にチャネルが延びている場合について示した。しかし、本発明はこのような場合の他、たとえば結晶面３内における紙面に垂直な方向（図２における実線矢印で示される方向）にチャネルが延びていてもよい。結晶面３内であればチャネルの延びる方向は任意である。
（実施の形態４）
図１６は、本発明の実施の形態４におけるＭＯＳＦＥＴの構成を示す断面図である。図１６を参照して、本実施の形態のＭＯＳＦＥＴ３０ｂにおいては、ＳｉＣ膜１１の表面にトレンチ（溝）２５ａ，２５ｂの各々が形成されている。チャネル１６となるファセット形成層１１ａはトレンチ２５ａ，２５ｂの両方に隣接して形成されている。また、ソース電極１７およびドレイン電極１９の各々は、トレンチ２５ａ，２５ｂの各々の内壁に沿うように形成されている。
図１７を参照して、トレンチ２５ａ，２５ｂの各々は、たとえばＳｉＣ膜１１をエピタキシャル成長させた後に、ＳｉＣ膜１１の表面における所定の位置をエッチングすることで形成される。なお、トレンチ２５ａ，２５ｂの形成は、少なくともＳｉＣ膜１１を熱処理してファセット形成層１１ａを形成する前に行なわれればよい。
このようにトレンチ２５ａ，２５ｂを形成することで、広い面積のファセットを所望の位置に形成することができる。すなわち、ファセットが成長する際には、通常、隣接するファセット同士が互いに影響を及ぼし合いながら成長する。しかし、図１８に示すように、ファセットを形成する領域に隣接するようにトレンチ２５ｂを形成すると、ファセット１ｄの右側にはファセットが存在しない状態となるので、ファセット１ｄは隣接するファセットの影響を受けずに成長する。その結果、ファセット１ｄの成長が促進され、広い面積のファセットを所望の位置に形成することができる。
なお、実施の形態１〜４では、ＳｉＣ基板１０上に形成されているＳｉＣ膜１１の表面にファセット形成層１１ａが形成されている場合について示したが、ＳｉＣ膜１１が形成されておらず、ＳｉＣ基板１０の表面にファセットが形成されていてもよい。
また、実施の形態１〜４では（０３−３８）面や（０１−１４）面などの個別面で結晶面を記している場合があるが、（０３−３８）面であれば｛０３−３８｝面、（０１−１４）面であれば｛０１−１４｝面などのように、これらの個別面と等価な集合面であれば同様の効果が得られる。
また、実施の形態１〜４では、ＭＯＳＦＥＴ３０が横型である場合について示したが、本発明の半導体装置は、縦型のＭＯＳＦＥＴであってもよい。この場合には、ドレイン電極がＳｉＣ基板１０の図１中下部の表面に形成された構成となり、ソース電極１７およびドレイン電極１９の間の電流がＳｉＣ膜１１の表面に対してほぼ垂直に流れる。
以下、本発明の実施例について説明する。
本願発明者らは、本発明の製造方法を用いて、Ｓｉよりなる被覆膜で一部を覆われたＳｉＣ膜の表面にファセットを形成し、このＳｉＣ膜の表面を観察した。図１９は、本発明の製造方法によって得られるファセットを示す顕微鏡写真である。図１９を参照して、Ｃで示される部分はＳｉよりなる被覆膜が形成された部分であり、Ｄで示される部分はファセットであり、Ｅで示される部分はバンチングステップである。Ｅで示される部分において縦方向に延びている複数の線の各々の間隔がバンチングステップの一周期の長さであり、バンチングステップの一周期の長さは約１０ｎｍである。一方、ファセットの一周期の長さは１００ｎｍ以上であり、バンチングステップの一周期の長さよりも長くなっている。以上から、本発明の製造方法によれば、ファセットの平坦部分の長さを従来に比べて長くできることが分かる。
以上に開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および実施例ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
本発明の実施の形態１におけるＭＯＳＦＥＴの構成を示す断面図である。 図１におけるファセット形成層を拡大して示す斜視図である。 （ａ）は、４Ｈ型のＳｉＣ結晶の（０００１）面の結晶構造を示す図であり、（ｂ）は、ＳｉＣ結晶の（０１−１０）、および（１１−２０）面を説明するための図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第１工程を示す断面図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第２工程を示す断面図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第３工程を示す断面図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第４工程を示す断面図である。 ファセット形成層が形成される第１状態を示す図７のＢ部拡大図である。 ファセット形成層が形成される第２状態を示す図７のＢ部拡大図である。 ファセット形成層が形成される第３状態を示す図７のＢ部拡大図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第５工程を示す断面図である。 本発明の実施の形態１におけるＭＯＳＦＥＴの製造方法の第６工程を示す断面図である。 本発明の実施の形態２におけるＭＯＳＦＥＴの製造方法の第１工程を示す断面図である。 本発明の実施の形態２におけるＭＯＳＦＥＴの製造方法の第２工程を示す断面図である。 本発明の実施の形態３におけるＭＯＳＦＥＴの構成を示す断面図である。 本発明の実施の形態４におけるＭＯＳＦＥＴの構成を示す断面図である。 本発明の実施の形態４におけるＭＯＳＦＥＴの製造方法を示す断面図である。 トレンチが形成された場合におけるファセットの成長を説明するための図である。 本発明の製造方法によって得られるファセットを示す顕微鏡写真である。
符号の説明
１，１ｂ，１ｃ，１ｄ ファセット、２，２ａ〜２ｃ，３，３ａ〜３ｃ 結晶面、５ａ〜５ｄ 原子、６ａ〜６ｃ 直線、７ バンチングステップ、１０ ＳｉＣ基板、１１ ＳｉＣ膜、１１ａ ファセット形成層、１２ａ，１２ｂ ｎ型コンタクト領域、１３，１３ａ 絶縁膜、１４ａ，１４ｂ 孔、１６ チャネル、１７ ソース電極、１８ ゲート電極、１９ ドレイン電極、２０ 被覆膜、２３ レジスト、２４ レジスト炭化キャップ、２５ａ，２５ｂ トレンチ、３０，３０ａ，３０ｂ ＭＯＳＦＥＴ。

Claims (4)

  1. 炭化ケイ素よりなる半導体膜を形成する工程と、
    ケイ素を主な構成元素とする被覆膜を前記半導体膜の表面に形成する被覆膜工程と、
    前記被覆膜工程の後、前記半導体膜の表面に、底面を有する溝を、間隔を隔てて２つ形成する工程と、
    前記溝の内壁において前記底面を含む領域に不純物を注入することによりコンタクト領域を形成する工程と、
    前記溝が形成された前記半導体膜の表面に前記被覆膜からケイ素を供給した状態で、前記半導体膜を熱処理する熱処理工程と、
    前記熱処理工程によって、２つの前記溝の間において前記半導体膜の表面に得られたファセットをチャネルとするチャネル形成工程と、
    前記溝の内部において、前記コンタクト領域上に電極を形成する工程とを備える、半導体装置の製造方法。
  2. 前記熱処理工程の前に、前記半導体膜の表面を平坦化する工程をさらに備える、請求項１に記載の半導体装置の製造方法。
  3. 前記チャネル形成工程は、前記被覆膜を酸化する工程を含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記不純物を活性化する活性化工程をさらに備え、
    前記熱処理工程と前記活性化工程とを同一工程で行なうことを特徴とする、請求項１〜３のいずれかに記載の半導体装置の製造方法。
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