JP2018082114A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の性能を向上する。
【解決手段】半導体装置の製造方法は、水素アニールを実施する前に、トレンチＴＲの内壁を含む炭化珪素基板１Ｓの表面に形成された酸化物膜ＯＸＦを除去する工程を備える。
【選択図】図９

Description

本発明は、半導体装置の製造技術に関し、例えば、炭化珪素基板を使用した半導体装置の製造技術に適用して有効な技術に関する。
特開２００６−１０８２４３号公報（特許文献１）には、オゾン処理により酸化物膜をトレンチを形成した後のシリコン基板の表面に形成し、その後、水素を含む雰囲気中でアニールする技術が記載されている。
特許第５５０９５２０号公報（特許文献２）には、トレンチのコーナに電界が集中することを防止するため、トレンチのコーナを丸める技術が記載されている。具体的には、トレンチのコーナを丸める技術として、アルゴン（Ａｒ）またはＳｉＨ４（シラン）／アルゴン（Ａｒ）を使用したアニールを行なうことが記載されている。
特開２００６−１０８２４３号公報 特許第５５０９５２０号公報
トレンチの内部にゲート電極を形成するパワートランジスタでは、トレンチのコーナ（角部）に電界が集中して絶縁破壊しやすくなる。このことから、トレンチのコーナにおける電界集中を抑制するために、トレンチのコーナを丸めるための「丸めアニール」が実施されている。ところが、特に、炭化珪素（ＳｉＣ）を使用したパワートランジスタの製造工程に着目すると、「丸めアニール」によって、トレンチの表面粗さが大きくなることを本発明者は新たに見出した。この場合、特に、トレンチの側壁は、電子の通り道であるチャネルとして機能することから、トレンチの側壁の表面粗さが大きくなると、電子散乱による電子の移動度の低下を招くことになる。したがって、特に、炭化珪素を使用したパワートランジスタの製造工程においては、表面粗さの増大を招くことなく、「丸めアニール」を実施することができる工夫が望まれている。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法は、水素アニールを実施する前に、トレンチの内壁を含む炭化珪素基板の表面に形成された絶縁膜を除去する工程を備える。
一実施の形態によれば、半導体装置の性能を向上することができる。
（ａ）は、実施の形態における半導体ウェハの外形形状を模式的に示す図であり、（ｂ）は、図１の一部領域を拡大して示す拡大図である。 半導体ウェハの一断面を模式的に示す図である。 実施の形態におけるＳｉＣパワートランジスタのデバイス構造を模式的に示す断面図である。 実施の形態における半導体装置の製造工程を示す断面図である。 図４に続く半導体装置の製造工程を示す断面図である。 図５に続く半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示すフローチャートである。 変形例１における半導体装置の製造工程を示すフローチャートである。 変形例２における半導体装置の製造工程を示すフローチャートである。 変形例３における半導体装置の製造工程を示すフローチャートである。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜用語の説明＞
本明細書において、「パワートランジスタ」とは、複数の単位トランジスタ（セルトランジスタ）を並列接続することによって（例えば、数千個から数十万個の単位トランジスタを並列接続する）、単位トランジスタの許容電流よりも大きな電流においても、単位トランジスタの機能を実現する単位トランジスタの集合体を意味する。例えば、単位トランジスタがスイッチング素子として機能する場合、「パワートランジスタ」は、単位トランジスタの許容電流よりも大きな電流にも適用可能なスイッチング素子となる。特に、本明細書において、「パワートランジスタ」という用語は、例えば、「パワーＭＯＳＦＥＴ」と「ＩＧＢＴ」の両方を包含する上位概念を示す語句として使用している。
＜改善の検討＞
パワー半導体デバイスの１つであるパワートランジスタにおいて、従来は、シリコン基板（Ｓｉ基板）を用いたパワートランジスタ（以下、Ｓｉパワートランジスタと記す）が主流であった。しかし、炭化珪素基板（以下、ＳｉＣ基板と記す）を用いたパワートランジスタ（以下、ＳｉＣパワートランジスタと記す）は、Ｓｉパワートランジスタと比較して、高耐圧化および低損失化が可能である。なぜなら、炭化珪素（ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きいため、絶縁破壊耐圧が大きくなり、この結果、ドリフト層を薄くしても耐圧を確保することができるからである。つまり、ＳｉＣパワートランジスタでは、ドリフト層を薄くしても絶縁破壊耐圧を確保することができるとともに、ドリフト層が薄くなることから、ＳｉＣパワートランジスタのオン抵抗を低減できる。したがって、このような利点を有するＳｉＣパワートランジスタは、高耐圧を必要とする半導体製品の適用に適しているといえる。
ここで、例えば、ＳｉＣパワートランジスタのデバイス構造として、ゲート絶縁膜を介してゲート電極をトレンチに形成するいわゆるトレンチゲート型のパワートランジスタがある。このトレンチゲート型のＳｉＣパワートランジスタは、半導体チップの厚さ方向（縦方向）に電流を流すため、集積度を向上することができる。この結果、トレンチゲート型のＳｉＣパワートランジスタによれば、オン抵抗を低減することができる。
ところが、ゲート絶縁膜を介してゲート電極が形成されたトレンチにおいて、ゲート電極にゲート電圧を印加した場合、トレンチの角部には、トレンチの側面と比較して、電界集中が発生しやすい。なぜなら、電界集中は、平坦形状の場所（側面）よりも直角形状をした場所（角部）で生じやすいからである。この結果、トレンチの角部では、トレンチの側面のような平坦な場所での本来のゲート絶縁膜の絶縁耐圧よりも低い電圧でリーク電流が生じる結果、設計値よりも低い電圧でゲート絶縁膜が破壊されてしまうおそれがある。
このように、トレンチの内部にゲート電極を形成するトレンチゲート型のパワートランジスタでは、トレンチのコーナ（角部）に電界が集中して絶縁破壊しやすくなる。このことから、トレンチのコーナにおける電界集中を抑制するために、トレンチのコーナを丸めるための「丸めアニール」が実施されている。ところが、特に、ＳｉＣパワートランジスタの製造工程に着目すると、「丸めアニール」によって、トレンチの表面粗さが大きくなることを本発明者は新たに見出した。以下に、具体的に説明する。
例えば、ＳｉＣパワートランジスタの製造方法では、まず、炭化珪素基板の表面にトレンチを形成した後、イオン注入法を使用することにより、トレンチの底部下に導電型不純物を導入する。これにより、トレンチの底部下に導電型不純物が導入された半導体領域が形成される。このとき、この半導体領域は、トレンチの底部下の電界を緩和する電界緩和領域として機能するが、実際に電界緩和領域として機能させるためには、トレンチの底部下に導入された導電型不純物を活性化させる必要がある。このため、炭化珪素基板に対して熱処理が実施されるが、炭化珪素基板に導入された導電型不純物を活性化させるための熱処理の温度は、１８００℃程度と高いため、この熱処理工程において、炭化珪素基板を構成する珪素が炭化珪素基板から蒸発してしまうおそれがある。
このことから、導電型不純物を活性化させるための熱処理を実施する前に、トレンチの内部を含む炭化珪素基板の表面および裏面を、例えば、炭素膜からなる耐熱性膜で覆うことが行なわれている。これにより、導電型不純物を活性化させるための高温の熱処理を実施しても、炭化珪素基板の表面および裏面は、耐熱性膜で覆われているため、珪素が炭化珪素基板から蒸発することを防止することができる。
そして、耐熱性膜を除去した後、トレンチのコーナを丸めるための水素アニール（「丸めアニール」）を実施する。ところが、耐熱性膜を除去する工程は、酸素プラズマによるアッシング工程で実施されるため、必然的に、耐熱性膜を除去すると、トレンチの内壁を含む炭化珪素基板の表面に絶縁膜（酸化物膜）が形成される。ここで、本発明者が検討したところ、この絶縁膜が形成された状態で、水素アニールを実施すると、トレンチの内壁を含む炭化珪素基板の表面の表面粗さが大きくなることが判明した。これは、酸素プラズマによるアッシングで形成される絶縁膜の膜厚が場所によって不均一となることに起因するものと推測される。すなわち、その後の水素アニール時に絶縁膜の一部は蒸発するが、絶縁膜の膜厚の不均一性により、絶縁膜の膜厚の薄い表面領域では炭化珪素基板の表面が露出する一方、絶縁膜の膜厚の厚い表面領域では、炭化珪素基板の表面は露出しない状態を維持する。この結果、炭化珪素基板の表面が露出した領域からは、珪素が蒸発しやすくなる一方、炭化珪素基板の表面が露出しない領域からは、珪素が蒸発しにくくなる。これにより、炭化珪素基板の表面の露出の有無によって珪素の蒸発度合が異なることになるため、炭化珪素基板の表面粗さが大きくなると考えられるのである。
つまり、ＳｉＣパワートランジスタの製造工程においては、水素アニール（「丸めアニール」）を実施する直前に酸素プラズマによって耐熱性膜を除去する工程が存在することに起因して、トレンチの内壁を含む炭化珪素基板の表面の表面粗さが大きくなってしまうのである。この点に関し、トレンチの底部下に導入された導電型不純物を活性化させるためには、炭化珪素基板を覆う耐熱性膜を形成する必要があることを考慮すると、必然的に、耐熱性膜を除去する工程が、水素アニールを実施する前に存在することになる。したがって、炭化珪素基板の表面の表面粗さを大きくすることなく、水素アニール（「丸めアニール」）を実施するためには、工夫が必要とされる。そこで、本実施の形態では、炭化珪素基板の表面の表面粗さを大きくすることなく、水素アニール（「丸めアニール」）を実施するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明することにする。
＜半導体ウェハの構成＞
図１（ａ）は、本実施の形態における半導体ウェハＷＦの外形形状を模式的に示す図であり、図１（ｂ）は、図１の領域ＡＲを拡大して示す拡大図である。まず、図１（ａ）に示すように、本実施の形態における半導体ウェハＷＦは、平面形状が略円形形状をしている。そして、図１（ｂ）に示すように、例えば、半導体ウェハＷＦの一部領域である領域ＡＲには、複数のチップ領域ＣＲが行列状（アレイ状）に配置されており、それぞれのチップ領域ＣＲは、スクライブ領域ＢＲで区画されている。このとき、複数のチップ領域ＣＲのそれぞれには、例えば、半導体素子であるＳｉＣパワートランジスタが形成されている。一方、スクライブ領域ＢＲには、半導体素子は形成されておらず、複数のチップ領域ＣＲを個片化する際のダイシングにおける切断領域として機能する。
図２は、半導体ウェハＷＦの一断面を模式的に示す図である。図２に示すように、半導体ウェハＷＦのチップ領域ＣＲには、複数のトレンチＴＲが形成されている。一方、半導体ウェハＷＦのスクライブ領域ＢＲには、トレンチＴＲは形成されておらす、スクライブ領域ＢＲの表面は、平坦面となっている。
＜パワートランジスタのデバイス構造＞
次に、複数のチップ領域ＣＲのそれぞれに形成されているＳｉＣパワートランジスタのデバイス構造について説明する。図３は、本実施の形態におけるＳｉＣパワートランジスタのデバイス構造を模式的に示す断面図である。図３に示すように、本実施の形態におけるＳｉＣパワートランジスタは、例えば、ＳｉＣを含む炭化珪素基板１Ｓを有し、この炭化珪素基板１Ｓ上にｎ型半導体層からなるドリフト層（エピタキシャル層）が形成されている。ここで、図３では、ドリフト層を炭化珪素基板１Ｓと一体的に形成されているとして、その図示を省略している。このとき、炭化珪素基板１Ｓ（ドリフト層を含む）は、パワートランジスタのドレイン領域として機能する。特に、ドリフト層は、ドレイン領域と後述するソース領域との間の耐圧を確保する機能を有しており、本実施の形態では、例えば、ドリフト層をシリコンよりもバンドギャップの大きなワイドバンドギャップ半導体であるＳｉＣ（炭化珪素）から構成している。ここで、ＳｉＣの絶縁破壊強度は、Ｓｉ（シリコン）の絶縁破壊強度よりも大きいため、本実施の形態では、シリコンを使用する場合よりも、耐圧を確保するためのドリフト層の厚さを薄くすることができるとともに、ドリフト層の不純物濃度を高くすることができる。この結果、ドリフト層に起因するオン抵抗の上昇を抑制することができる。つまり、本実施の形態では、炭化珪素基板１Ｓ（ドリフト層を含む）をＳｉＣから構成することにより、耐圧の向上とオン抵抗の低減との両立を図ることができる。
次に、図３に示すように、ドリフト層には、ｐ型半導体層からなるチャネル層ＣＨが形成されている。このチャネル層ＣＨは、反転層（ｎ型半導体層）を形成するための領域である。そして、チャネル層ＣＨの表面には、ｎ型半導体領域からなるソース領域ＳＲが形成されている。続いて、ソース領域ＳＲとチャネル層ＣＨとを貫通してドリフト層に達するトレンチＴＲが形成されており、トレンチＴＲの内壁からソース領域ＳＲの上面の一部にわたって、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成されている。そして、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲを埋め込むように、例えば、ポリシリコン膜からなるゲート電極ＧＥが形成されており、さらに、このゲート電極ＧＥは、トレンチＴＲからはみ出して、ソース領域ＳＲの一部上に配置されるはみ出し部分を有する。したがって、本実施の形態におけるゲート電極ＧＥは、いわゆる「Ｔゲート構造」をしていることになる。さらに、図３に示すように、トレンチＴＲの底部下には、ｐ型半導体領域からなる電界緩和領域ＥＲが形成されている。これにより、本実施の形態によれば、トレンチＴＲの底部下における電界集中を抑制することができる。
続いて、図３に示すように、トレンチＴＲと接するソース領域ＳＲの一端部とは反対側の他端部は、チャネル層ＣＨに達する溝と接しており、この溝の底部には、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域からなるボディコンタクト領域ＢＣが形成されている。また、ボディコンタクト領域ＢＣとチャネル層ＣＨと炭化珪素基板１Ｓ（ドリフト層）と接するように、ｐ型半導体層ＰＬが形成されている。なお、ｐ型半導体層ＰＬは、必ずしも、ボディコンタクト領域ＢＣやチャネル層ＣＨと接していなくてもよく、例えば、図３とは異なる他の断面図で見た場合、ｐ型半導体層ＰＬには、ボディコンタクト領域ＢＣやチャネル層ＣＨと接しない構成もありうる。
さらに、図３に示すように、ゲート電極ＧＥのはみ出し部分を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。そして、この層間絶縁膜ＩＬを覆い、かつ、ソース領域ＳＲおよびボディコンタクト領域ＢＣと接するソース電極ＳＥが形成されている。この結果、ソース領域ＳＲとボディコンタクト領域ＢＣとは、ソース電極ＳＥによって、電気的に接続されていることになる。ボディコンタクト領域ＢＣは、ソース電極ＳＥとチャネル層ＣＨとのオーミックコンタクトを確保する機能を有し、このボディコンタクト領域ＢＣを介して、ソース電極ＳＥとチャネル層ＣＨとは、電気的に接続されることになる。
したがって、ソース領域ＳＲとチャネル層ＣＨには同電位が供給されることになり、これによって、ｎ型半導体領域であるソース領域ＳＲと、ｐ型半導体層であるチャネル層ＣＨと、ｎ型半導体層であるドリフト層によって形成される寄生バイポーラトランジスタのオン動作を抑制することができる。なぜなら、ソース領域ＳＲとチャネル層ＣＨとが同電位で電気的に接続されているということは、寄生バイポーラトランジスタのベース・エミッタ間に電位差が生じないことを意味し、これによって、寄生バイポーラトランジスタのオン動作を抑制することができることになるからである。
このように構成されている本実施の形態におけるトレンチゲート型のＳｉＣパワートランジスタは、ゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加することにより、トレンチＴＲの側面と接するチャネル層ＣＨに反転層（ｎ型半導体領域）を形成する。これにより、ソース領域ＳＲとドリフト層（ドレイン領域）とは、反転層で電気的に接続されることになり、ソース領域ＳＲとドレイン領域との間に電位差がある場合、ソース領域ＳＲから反転層を通ってドリフト層に電子が流れる。言い換えれば、ドリフト層から反転層を通ってソース領域ＳＲに電流が流れる。このようにして、ＳｉＣパワートランジスタのゲート電極ＧＥにしきい値電圧以上のゲート電圧を印加すると、ＳｉＣパワートランジスタは、オン動作する。一方、ＳｉＣパワートランジスタのゲート電極ＧＥにしきい値電圧よりも小さな電圧を印加すると、チャネル層ＣＨに形成されていた反転層が消失して、ソース領域ＳＲとドリフト層とが非導通となる。この結果、ＳｉＣパワートランジスタは、オフ動作する。以上のようにして、ＳｉＣパワートランジスタのゲート電極ＧＥに印加するゲート電圧を変化させることにより、ＳｉＣパワートランジスタのオン／オフ動作を行なうことができることがわかる。
ここで、トレンチＴＲの側面に形成されているゲート絶縁膜ＧＯＸの膜厚によって、反転層を形成するためのしきい値電圧が異なることになる。つまり、チャネル層ＣＨと対向するトレンチＴＲの側面に形成されているゲート絶縁膜ＧＯＸの部位は、しきい値電圧を調整する機能を有しており、このゲート絶縁膜ＧＯＸの部位の膜厚によって、しきい値電圧が決定される。このことから、チャネル層ＣＨと対向するトレンチＴＲの側面に形成されているゲート絶縁膜ＧＯＸの部位の膜厚は、反転層を形成するためのしきい値電圧によって決定されることになる。以上のようにして、本実施の形態におけるパワートランジスタが形成されていることになる。
本実施の形態におけるＳｉＣパワートランジスタでは、例えば、図３に示すように、ゲート電極ＧＥが形成されたトレンチＴＲの角部（コーナ）がラウンド形状（「丸め形状」）をしている。これにより、本実施の形態におけるパワートランジスタでは、トレンチＴＲの角部近傍における電界集中を抑制することができる。この結果、本実施の形態におけるパワートランジスタでは、設計値よりも低い電圧でのゲート絶縁膜の破壊を抑制できる。
さらに、本実施の形態におけるＳｉＣパワートランジスタでは、後述する半導体装置の製造方法における工夫を施している結果、トレンチＴＲの内壁の表面粗さを小さくすることができる。具体的に、本実施の形態によれば、トレンチＴＲの内壁の表面粗さを０．２ｎｍ〜０．３ｎｍ程度にすることができる。このことは、本実施の形態によれば、トレンチＴＲの側壁に形成されるチャネル領域の表面粗さを小さくできることを意味する。この結果、本実施の形態におけるＳｉＣパワートランジスタによれば、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができる。このことから、本実施の形態によれば、ＳｉＣパワートランジスタの性能向上を図ることができることになる。
＜半導体装置の製造方法＞
本実施の形態におけるＳｉＣパワートランジスタ（半導体装置）は、上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明することにする。
まず、図４に示すように、ｎ型半導体層であるドリフト層が形成されたＳｉＣからなる炭化珪素基板１Ｓを準備する。そして、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ドリフト層にｐ型半導体層であるチャネル層ＣＨを形成する。その後、フォトリソグラフィ技術およびイオン注入法を使用することにより、チャネル層ＣＨの表面にｎ型半導体領域であるソース領域ＳＲを形成する。
続いて、図５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、ソース領域ＳＲを貫通してチャネル層ＣＨに達する溝を形成し、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、この溝の底面に、チャネル層ＣＨよりも不純物濃度の高いｐ型半導体領域であるボディコンタクト領域ＢＣを形成する。また、フォトリソグラフィ技術およびイオン注入法を使用することにより、図５に示すｐ型半導体層ＰＬも形成する。
その後、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより、ボディコンタクト領域ＢＣおよびソース領域ＳＲを形成した炭化珪素基板１Ｓの表面上にハードマスク膜ＨＭを形成する。そして、フォトリソグラフィ技術を使用することにより、このハードマスク膜ＨＭをパターニングした後、このハードマスク膜ＨＭをマスクにしたエッチング技術により、ソース領域ＳＲとチャネル層ＣＨとを貫通して、ドリフト層に達するトレンチＴＲを形成する。
次に、図６に示すように、ハードマスク膜ＨＭをマスクとしたイオン注入法により、トレンチＴＲの底部下に、例えば、アルミニウムに代表されるｐ型不純物（導電型不純物）を導入して、電界緩和領域ＥＲを形成する。そして、図７に示すように、トレンチＴＲを埋め込み、かつ、炭化珪素基板１Ｓの表面を覆い、かつ、炭素を含む耐熱性膜ＨＲＦを形成する。同様に、炭化珪素基板１Ｓの裏面にも、炭素を含む耐熱性膜ＨＲＦを形成する。この耐熱性膜ＨＲＦは、例えば、炭素膜から構成することができ、この炭素膜は、例えば、スパッタリング法を使用することにより形成することができる。また、耐熱性膜ＨＲＦは、これに限らず、例えば、ベーク処理を施したレジスト膜から構成することもできる。
その後、図８に示すように、トレンチＴＲの底部下に導入した導電型不純物を活性化させる熱処理を炭化珪素基板１Ｓに対して施す。具体的には、例えば、１８００℃程度の温度で炭化珪素基板１Ｓを加熱する。これにより、電界緩和領域ＥＲに導入されている導電型不純物が活性化される。このとき、図８に示すように、炭化珪素基板１Ｓの表面および裏面は、耐熱性膜ＨＲＦで覆われているため、炭化珪素基板１Ｓに含まれている珪素（Ｓｉ）の蒸発が抑制されることになる。
次に、図９に示すように、耐熱性膜ＨＲＦを除去する。具体的には、酸素プラズマを使用したプラズマアッシング技術によって、耐熱性膜ＨＲＦを除去する。このとき、例えば、酸素プラズマを使用する結果、図９に示すように、トレンチＴＲの内壁を含む炭化珪素基板１Ｓの表面および裏面に酸化物膜ＯＸＦが形成される。この酸化物膜ＯＸＦは、例えば、不均一な膜厚の膜から構成され、その最小膜厚は、５ｎｍ以上である。
続いて、図１０に示すように、トレンチＴＲの内壁を含む炭化珪素基板１Ｓの表面および裏面に形成された酸化物膜ＯＸＦを除去する。具体的には、例えば、フッ酸を使用したウェットエッチング技術によって、酸化物膜ＯＸＦを除去する。
その後、図１１に示すように、トレンチＴＲを形成した炭化珪素基板１Ｓに対して、水素アニールを実施する。具体的に、この水素アニールは、例えば、１４００℃以上１６００℃以下の温度で実施される。この結果、トレンチＴＲの角部（コーナ）において、ＳｉＣのマイグレーションが生じることによって、図１１に示すように、トレンチＴＲの角部が丸まることになる。以上のようにして、水素アニールによって「丸めアニール」が実現されることになる。
その後の工程については、図１２に示すフローチャートに基づいて説明する。
まず、例えば、熱酸化法を使用することにより、トレンチの内壁に酸化物膜からなるゲート絶縁膜を形成する（Ｓ１０１）。
そして、例えば、ＣＶＤ法を使用することにより、トレンチの内部を埋め込み、かつ、ゲート絶縁膜を覆うポリシリコン膜を形成する。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、ポリシリコン膜からなるゲート電極を形成することができる（Ｓ１０２）。
続いて、ゲート電極を覆うように、層間絶縁膜を形成する（Ｓ１０３）。この層間絶縁膜は、例えば、酸化シリコン膜から形成される。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜をパターニングすることにより開口部を形成する（Ｓ１０４）。この層間絶縁膜は、ゲート電極と、後述するソース電極とを分離するために形成される。
次に、例えば、スパッタリング法を使用することにより、開口部を形成した層間絶縁膜の表面にバリア導体膜（例えば、ＴｉＮ膜）を形成し、このバリア導体膜上に金属膜を形成する。金属膜は、例えば、アルミニウム膜や、アルミニウム合金膜（ＡｉＳｉ膜など）から形成することができる（Ｓ１０５）。
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜とバリア導体膜をパターニングする。この結果、例えば、ソース電極（ソースパッド）およびゲートパッドを形成することができる（Ｓ１０６）。さらに、例えば、スパッタリング法を使用することにより、炭化珪素基板１Ｓの裏面に金属膜からなるドレイン電極を形成する（Ｓ１０７）。以上のようにして、本実施の形態におけるＳｉＣパワートランジスタ（半導体装置）を製造することができる。
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。本実施の形態における特徴点は、例えば、図９〜図１１に示すように、酸化物膜ＯＸＦを除去した後に、トレンチＴＲの角部を丸めるための水素アニールを実施する点にある。これにより、本実施の形態によれば、炭化珪素基板１Ｓの表面の表面粗さを大きくすることなく、水素アニール（「丸めアニール」）を実施して、トレンチＴＲの角部を丸めることができる。この結果、本実施の形態によれば、特に、トレンチＴＲの側壁に形成されるチャネル領域の表面粗さを小さくしながら、トレンチＴＲの角部形状をラウンド形状にすることができる。したがって、本実施の形態によれば、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができるとともに、トレンチＴＲの角部近傍における電界集中を抑制することができる。このことから、本実施の形態によれば、ＳｉＣパワートランジスタの信頼性向上と性能向上との両立を図ることができる。
例えば、ＳｉＣパワートランジスタの製造工程においては、炭化珪素基板１Ｓに導電型不純物を導入した後、導入した導電型不純物を活性化させるために高温の活性化アニールが施される。ところが、炭化珪素基板１Ｓに導入した導電型不純物を活性化させるためには、例えば、１８００℃程度の熱処理が必要であり、この熱処理によって、炭化珪素基板１Ｓを構成する炭化珪素が分解して、珪素が蒸発してしまう可能性がある。すなわち、炭化珪素基板１Ｓに導入した導電型不純物の活性化には、例えば、シリコン基板に導入した導電型不純物の活性化よりも遥かに高い温度の熱処理が必要となる。このことから、高い温度の熱処理によって、炭化珪素基板１Ｓを構成する炭化珪素が分解してしまうおそれが生じるのである。つまり、炭化珪素基板１Ｓを使用したＳｉＣパワートランジスタでは、炭化珪素基板１Ｓに導入した導電型不純物の活性化に高温の熱処理を加える必要があることに起因して、炭化珪素の分解に伴う珪素の蒸発が懸念されるのである。
そこで、高温の熱処理を施す際に炭化珪素の分解に起因する珪素の蒸発を抑制するために、炭化珪素基板１Ｓの表面および裏面を覆うように、例えば、図７に示すように、炭素膜からなる耐熱性膜ＨＲＦを形成することが行なわれる。この場合、炭化珪素基板１Ｓを覆う耐熱性膜ＨＲＦによって、珪素の蒸発が抑制されることになる。そして、炭化珪素基板１Ｓに導入した導電型不純物の活性化のための高温の熱処理が終了した後には、耐熱性膜ＨＲＦは不要となるため、耐熱性膜ＨＲＦは除去されることになる。このとき、耐熱性膜ＨＲＦの除去には、例えば、酸素プラズマによるプラズマアッシング技術が使用されることになる。この結果、例えば、図９に示すように、耐熱性膜ＨＲＦを除去した炭化珪素基板１Ｓの表面に酸化物膜ＯＸＦが形成される。
そして、本発明者の検討によると、炭化珪素基板１Ｓの表面に、耐熱性膜ＨＲＦの除去に起因する酸化物膜ＯＸＦが形成されていると、その後に実施されるトレンチＴＲの角部を丸めるための水素アニールによって、トレンチＴＲの内壁の表面粗さが大きくなってしまうことが明らかとなった。この点に関し、本発明者の深い考察によって、特に、耐熱性膜ＨＲＦを除去する際に使用される酸素プラズマに起因して炭化珪素基板１Ｓの表面に形成される酸化物膜ＯＸＦの膜厚は、例えば、自然酸化物膜の膜厚よりも遥かに厚くなっており（例えば、平均膜厚は５ｎｍ程度）、かつ、この酸化物膜ＯＸＦは、不均一な膜厚の膜であることが判明した。そして、本発明者は、このような不均一の膜厚の酸化物膜ＯＸＦで、かつ、自然酸化物膜よりも遥かに厚い膜厚の酸化物膜ＯＸＦが炭化珪素基板１Ｓの表面に形成されていることが、トレンチＴＲの内壁の表面粗さが大きくなってしまう主原因であることを突き止めたのである。すなわち、本発明者の知見によると、不均一の膜厚の酸化物膜ＯＸＦで、かつ、自然酸化物膜よりも遥かに厚い膜厚の酸化物膜ＯＸＦが炭化珪素基板１Ｓの表面に形成されていると、水素アニールを実施した際、酸化物膜ＯＸＦの一部は蒸発するが、酸化物膜ＯＸＦの膜厚の不均一性により、酸化物膜ＯＸＦの膜厚の薄い表面領域では炭化珪素基板１Ｓの表面が露出する。一方、酸化物膜ＯＸＦの膜厚の厚い表面領域では、炭化珪素基板１Ｓの表面は露出しない状態を維持する。この結果、炭化珪素基板１Ｓの表面が露出した領域からは、珪素が蒸発しやすくなる一方、炭化珪素基板１Ｓの表面が露出しない領域からは、珪素が蒸発しにくくなる。これにより、炭化珪素基板１Ｓの表面の露出の有無によって珪素の蒸発度合が異なることになるため、炭化珪素基板１Ｓの表面粗さが大きくなると考えられるのである。つまり、耐熱性膜ＨＲＦの除去に起因する酸化物膜ＯＸＦが不均一な膜厚の膜になることに起因して、この不均一な膜厚の酸化物膜ＯＸＦが形成された状態で、水素アニールを実施すると、炭化珪素基板１Ｓの表面粗さが大きくなってしまうのである。
そこで、本発明者は、耐熱性膜ＨＲＦの除去に起因する不均一な膜厚の酸化物膜ＯＸＦが形成されている状態で、水素アニールを実施すると、炭化珪素基板１Ｓの表面粗さが大きくなってしまうという知見に基づき、本実施の形態における特徴点を想到している。すなわち、本発明者は、上述した知見に対する認識を獲得したことによって、例えば、図９〜図１１に示すように、耐熱性膜ＨＲＦの除去に起因して形成される不均一な膜厚の酸化物膜ＯＸＦを除去した後に、トレンチＴＲの角部を丸めるための水素アニールを実施するという技術的思想を想到しているのである。つまり、本実施の形態における技術的思想（特徴点）は、（１）炭化珪素基板１Ｓに導入された導電型不純物の活性化には高温の熱処理が必要な点、（２）活性化アニールでの珪素の蒸発を抑制するために耐熱性膜ＨＲＦを形成する必要がある点、（３）耐熱性膜ＨＲＦの除去に起因して不均一な膜厚の酸化物膜ＯＸＦが形成されるという知見が前提となる。そして、この知見の元、本実施の形態における技術的思想（特徴点）は、（４）不均一な膜厚の酸化物膜ＯＸＦが形成されている状態で水素アニールを実施すると、炭化珪素基板１Ｓの表面粗さが大きくなってしまうという認識を獲得して初めて想到されるものである。このような本実施の形態における技術的思想（特徴点）によれば、炭化珪素基板１Ｓの表面の表面粗さを大きくすることなく、水素アニールを実施して、トレンチＴＲの角部を丸めることができる。この結果、本実施の形態における技術的思想（特徴点）によれば、特に、トレンチＴＲの側壁に形成されるチャネル領域の表面粗さを小さくしながら、トレンチＴＲの角部形状をラウンド形状にすることができる。このことは、本実施の形態における技術的思想（特徴点）によれば、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができるとともに、トレンチＴＲの角部近傍における電界集中を抑制することができることを意味する。このことから、本実施の形態における技術的思想（特徴点）によれば、ＳｉＣパワートランジスタの信頼性向上と性能向上との両立を図ることができるのである。
特に、本実施の形態では、耐熱性膜ＨＲＦの除去に起因して形成される不均一な膜厚の酸化物膜ＯＸＦを除去する方法として、例えば、フッ酸を使用したウェットエッチング処理を使用している。このことから、本実施の形態によれば、炭化珪素基板１Ｓにエッチングダメージを与えることなく、不均一な膜厚の酸化物膜ＯＸＦを除去することができる。
例えば、耐熱性膜ＨＲＦの除去に起因する酸化物膜ＯＸＦが形成された状態で、水素アニールを実施すると、炭化珪素基板１Ｓの表面の表面粗さは、１．０ｎｍ〜１．３ｎｍ程度である。これに対し、耐熱性膜ＨＲＦの除去に起因する酸化物膜ＯＸＦを除去した状態で、水素アニールを実施する本実施の形態における技術的思想を適用すると、炭化珪素基板１Ｓの表面の表面粗さは、０．２ｎｍ〜０．３ｎｍ程度となる。このことから、耐熱性膜ＨＲＦの除去に起因する酸化物膜ＯＸＦを除去した状態で、水素アニールを実施するという本実施の形態における技術的思想（特徴点）によれば、酸化物膜ＯＸＦが形成された状態で水素アニールを実施する技術に比べて、炭化珪素基板１Ｓの表面の表面粗さを遥かに小さくできることがわかる。このことからも、トレンチＴＲの角部における電界集中を抑制する観点からトレンチＴＲの角部を丸めるための水素アニールを実施する上で、炭化珪素基板１Ｓの表面の表面粗さを小さくできる本実施の形態における技術的思想（特徴点）には、顕著な有用性が存在することがわかる。
＜変形例１＞
実施の形態では、耐熱性膜ＨＲＦの除去に起因して形成される不均一な膜厚の酸化物膜ＯＸＦを除去する方法として、例えば、フッ酸を使用したウェットエッチング処理を使用する例について説明した。これに対し、本変形例１では、耐熱性膜ＨＲＦの除去に起因して形成される不均一な膜厚の酸化物膜ＯＸＦを除去する方法として、例えば、ドライエッチングを使用する例について説明する。
図１３は、本変形例１において、耐熱性膜の除去に起因して形成される不均一な膜厚の酸化物膜を除去する工程の流れを説明するフローチャートである。
図１３において、まず、炭化珪素基板を覆うように形成された耐熱性膜を除去する（Ｓ２０１）。このとき、炭化珪素基板の表面には、耐熱性膜の除去に起因して形成される不均一な膜厚の酸化物膜が形成される。具体的には、酸素プラズマを使用したプラズマアッシング技術によって、耐熱性膜を除去する。このとき、例えば、酸素プラズマを使用する結果、トレンチの内壁を含む炭化珪素基板の表面および裏面に不均一な膜厚を有する酸化物膜が形成される。この酸化物膜の平均膜厚は、５ｎｍ以上である。
続いて、トレンチの内壁を含む炭化珪素基板の表面および裏面に形成された酸化物膜を除去する。具体的には、例えば、ＳＦ６、ＮＦ３、ＣＦ４のいずれかを含むエッチングガスを使用したドライエッチング技術により、炭化珪素基板の表面から酸化物膜を除去する（Ｓ２０２）。
その後、トレンチを形成した炭化珪素基板に対して、水素アニールを実施する（Ｓ２０３）。具体的に、この水素アニールは、例えば、１４００℃以上１６００℃以下の温度で実施される。この結果、トレンチの角部（コーナ）において、ＳｉＣのマイグレーションが生じることによって、トレンチの角部が丸まることになる。以上のようにして、水素アニールによって「丸めアニール」が実現されることになる。
本変形例１によっても、炭化珪素基板の表面の表面粗さを大きくすることなく、水素アニールを実施して、トレンチの角部を丸めることができる。この結果、本変形例１においても、トレンチの側壁に形成されるチャネル領域の表面粗さを小さくしながら、トレンチの角部形状をラウンド形状にすることができる。このことは、本変形例１によっても、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができるとともに、トレンチの角部近傍における電界集中を抑制することができることになる。このことから、本変形例１によれば、ＳｉＣパワートランジスタの信頼性向上と性能向上との両立を図ることができるのである。
特に、本変形例１では、酸素プラズマを使用したプラズマアッシング技術での耐熱性膜の除去に引き続いた連続処理によって、ＳＦ６、ＮＦ３、ＣＦ４のいずれかを含むエッチングガスを使用したドライエッチング技術での酸化物膜の除去を実施できる。このため、本変形例１によれば、大気開放することなく、連続して耐熱性膜の除去工程と酸化物膜の除去工程とを実施することができることから、製造工程の簡略化を図ることができる。
＜変形例２＞
本変形例２では、耐熱性膜ＨＲＦの除去に起因して形成される不均一な膜厚の酸化物膜ＯＸＦを除去する方法として、例えば、トレンチの角部を丸める水素アニール（「丸めアニール」）の処理温度よりも低温の水素アニールを使用する例について説明する。
図１４は、本変形例２において、耐熱性膜の除去に起因して形成される不均一な膜厚の酸化物膜を除去する工程の流れを説明するフローチャートである。
図１４において、まず、炭化珪素基板を覆うように形成された耐熱性膜を除去する（Ｓ３０１）。このとき、炭化珪素基板の表面には、耐熱性膜の除去に起因して形成される不均一な膜厚の酸化物膜が形成される。具体的には、酸素プラズマを使用したプラズマアッシング技術によって、耐熱性膜を除去する。このとき、例えば、酸素プラズマを使用する結果、トレンチの内壁を含む炭化珪素基板の表面および裏面に不均一な膜厚を有する酸化物膜が形成される。この酸化物膜の平均膜厚は、５ｎｍ以上である。
続いて、トレンチの内壁を含む炭化珪素基板の表面および裏面に形成された酸化物膜を除去する。具体的には、例えば、１１００℃以上１３００℃以下の温度（低温）の水素アニールを使用することにより、炭化珪素基板の表面から酸化物膜を除去する（Ｓ３０２）。
その後、トレンチを形成した炭化珪素基板に対して、高温の水素アニールを実施する（Ｓ３０３）。具体的に、この高温の水素アニールは、例えば、１４００℃以上１６００℃以下の温度で実施される。この結果、トレンチの角部（コーナ）において、ＳｉＣのマイグレーションが生じることによって、トレンチの角部が丸まることになる。以上のようにして、高温の水素アニールによって「丸めアニール」が実現されることになる。このように本実施の形態では、低温（１１００℃以上１３００℃以下）での水素アニールによって、耐熱性膜の除去に起因して形成される不均一な膜厚の酸化物膜を除去し、その後、高温（１４００℃以上１６００℃以下）での水素アニールによって、トレンチの角部を丸める「丸めアニール」が実施される。この結果、本変形例２によれば、低温の水素アニールによる酸化物膜の除去に引き続いた連続処理によって、高温の水素アニールによる「丸めアニール」を実施できる。このため、本変形例２においても、大気開放することなく、連続して酸化物膜の除去工程と、トレンチの角部を丸める工程とを実施することができることから、ＳｉＣパワートランジスタの製造工程を簡略化することができる。
なお、本変形例２においても、炭化珪素基板の表面の表面粗さを大きくすることなく、高温の水素アニールを実施して、トレンチの角部を丸めることができる。この結果、本変形例２においても、トレンチの側壁に形成されるチャネル領域の表面粗さを小さくしながら、トレンチの角部形状をラウンド形状にすることができる。このことは、本変形例２によっても、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができるとともに、トレンチの角部近傍における電界集中を抑制することができることになる。このことから、本変形例２によれば、ＳｉＣパワートランジスタの信頼性向上と性能向上との両立を図ることができる。
＜変形例３＞
本変形例３では、耐熱性膜を除去する工程として、酸素プラズマを使用したプラズマアッシング技術を採用するのではなく、非酸化工程を採用する例について説明する。
図１５は、本変形例３において、耐熱性膜の除去工程を実施した後、水素アニールを実施する工程の流れを説明するフローチャートである。
図１５において、まず、炭化珪素基板を覆うように形成された耐熱性膜を除去する（Ｓ４０１）。このとき、本変形例３では、耐熱性膜を除去する工程として、酸素プラズマを使用したプラズマアッシング技術を採用するのではなく、非酸化工程が採用されている。具体的に、本変形例３では、耐熱性膜を除去する工程として、水素プラズマ、または、窒素プラズマを使用したプラズマアッシング技術を使用している。これにより、本変形例３では、酸素プラズマを使用しないため、耐熱性膜の除去工程を実施しても、炭化珪素基板の表面に酸化物膜が形成されることはない。
その後、トレンチを形成した炭化珪素基板に対して、水素アニールを実施する（Ｓ４０２）。具体的に、この水素アニールは、例えば、１４００℃以上１６００℃以下の温度で実施される。この結果、トレンチの角部（コーナ）において、ＳｉＣのマイグレーションが生じることによって、トレンチの角部が丸まることになる。以上のようにして、水素アニールによって「丸めアニール」が実現されることになる。
このように、本変形例３では、耐熱性膜を除去する工程として、酸素プラズマを使用したプラズマアッシング技術を採用するのではなく、水素プラズマ、または、窒素プラズマを使用したプラズマアッシング技術を採用している。このことから、本変形例３では、酸素プラズマを使用しないため、耐熱性膜の除去工程を実施しても、炭化珪素基板の表面に酸化物膜が形成されることはない。つまり、本変形例３における技術的思想は、耐熱性膜の除去に起因して不均一な膜厚の酸化物膜自体が形成されることを防止する思想である。すなわち、本変形例３では、例えば、耐熱性膜を除去する工程として、酸素プラズマを使用したプラズマアッシング技術を使用すると、酸素プラズマに起因して、炭化珪素基板の表面に不均一な膜厚の酸化物膜が形成されてしまうことを考慮して、耐熱性膜を除去する工程として、水素プラズマ、または、窒素プラズマを使用したプラズマアッシング技術を採用しているのである。以上のことから、本変形例３における技術的思想は、耐熱性膜を除去する工程を実施することにより形成されてしまう不均一な膜厚の酸化物膜を除去するという思想ではなく、そもそも、耐熱性膜を除去する工程を実施しても、酸化物膜自体が形成されないようにする思想である。言い換えれば、本変形例３における技術的思想は、耐熱性膜を除去する工程自体に工夫を施して、炭化珪素基板の表面に酸化物膜が形成されないようにする思想である。このような本変形例３における技術的思想によれば、酸化物膜自体が形成されていないことから、酸化物膜を除去する工程を実施しなくてもよいことになる。このことから、本変形例３によれば、ＳｉＣパワートランジスタの製造工程を簡略化することができる。
なお、本変形例３においても、炭化珪素基板の表面の表面粗さを大きくすることなく、高温の水素アニールを実施して、トレンチの角部を丸めることができる。この結果、本変形例３においても、トレンチの側壁に形成されるチャネル領域の表面粗さを小さくしながら、トレンチの角部形状をラウンド形状にすることができる。このことは、本変形例３によっても、表面粗さ（凹凸形状）に起因する電子散乱を抑制することができ、これによって、電子の移動度の低下を抑制することができるとともに、トレンチの角部近傍における電界集中を抑制することができることになる。このことから、本変形例３によれば、ＳｉＣパワートランジスタの信頼性向上と性能向上との両立を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ｓ 炭化珪素基板
ＥＲ 電界緩和領域
ＨＲＦ 耐熱性膜
ＯＸＦ 酸化物膜
ＴＲ トレンチ

Claims (15)

  1. （ａ）炭化珪素基板を準備する工程、
    （ｂ）前記炭化珪素基板の表面にトレンチを形成する工程、
    （ｃ）前記トレンチの底部下に導電型不純物を導入する工程、
    （ｄ）前記（ｃ）工程の後、前記トレンチを埋め込み、かつ、前記炭化珪素基板の前記表面を覆い、かつ、炭素を含む耐熱性膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記導電型不純物を活性化させる熱処理を施す工程、
    （ｆ）前記（ｅ）工程の後、前記耐熱性膜を除去する工程、
    （ｇ）前記（ｆ）工程によって前記トレンチの内壁を含む前記炭化珪素基板の前記表面に形成された絶縁膜を除去する工程、
    （ｈ）前記（ｇ）工程の後、前記トレンチを形成した前記炭化珪素基板に対して、水素アニールを実施する工程、
    を備える、半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｆ）工程では、酸素プラズマを使用する、半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記水素アニールは、１４００℃以上１６００℃以下の温度で実施される、半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記絶縁膜の膜厚は、５ｎｍ以上である、半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、ウェットエッチング工程である、半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記（ｇ）工程では、フッ酸を使用する、半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、ドライエッチング工程である、半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記（ｇ）工程では、ＳＦ６、ＮＦ３、ＣＦ４のいずれかを含むエッチングガスを使用する、半導体装置の製造方法。
  9. 請求項１に記載の半導体装置の製造方法において、
    前記（ｇ）工程は、１１００℃以上１３００℃以下の温度の水素アニールであり、
    前記（ｈ）工程は、１４００℃以上１６００℃以下の温度の水素アニールである、半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程によって、前記トレンチの底部下に電界緩和領域が形成される、半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法において、
    前記（ｈ）工程によって、前記トレンチの角部が丸まる、半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程で導入される前記導電型不純物は、ｐ型不純物である、半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記ｐ型不純物は、アルミニウムである、半導体装置の製造方法。
  14. （ａ）炭化珪素基板を準備する工程、
    （ｂ）前記炭化珪素基板の表面にトレンチを形成する工程、
    （ｃ）前記トレンチの底部下に導電型不純物を導入する工程、
    （ｄ）前記（ｃ）工程の後、前記トレンチを埋め込み、かつ、前記炭化珪素基板の前記表面を覆い、かつ、炭素を含む耐熱性膜を形成する工程、
    （ｅ）前記（ｄ）工程の後、前記導電型不純物を活性化させる熱処理を施す工程、
    （ｆ）前記（ｅ）工程の後、前記耐熱性膜を除去する工程、
    （ｇ）前記（ｆ）工程の後、前記トレンチを形成した前記炭化珪素基板に対して、水素アニールを実施する工程、
    を備える、半導体装置の製造方法であって、
    前記（ｆ）工程は、非酸化工程である、半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｆ）工程は、水素プラズマ、または、窒素プラズマを使用する、半導体装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020087958A (ja) * 2018-11-15 2020-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP2020141130A (ja) * 2019-02-27 2020-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2020175157A1 (ja) * 2019-02-27 2020-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2020181967A (ja) * 2019-04-26 2020-11-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2024095769A1 (ja) * 2022-11-02 2024-05-10 Ａｇｃ株式会社 凹部構造を有する部材を製造する方法および凹部構造を有する部材

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6731571B2 (ja) * 2016-12-27 2020-07-29 株式会社デンソー ＳｉＣ−ＭＯＳＦＥＴの製造方法
CN109494147B (zh) * 2018-11-13 2020-10-30 中国科学院微电子研究所 基于交流电压下微波等离子体的碳化硅氧化方法
US11158734B2 (en) * 2019-03-29 2021-10-26 Semiconductor Components Industries, Llc Transistor device having a source region segments and body region segments
JP7384750B2 (ja) * 2020-06-10 2023-11-21 株式会社東芝 半導体装置
US11424125B2 (en) * 2021-01-13 2022-08-23 Applied Materials, Inc. Angled ion implant to reduce MOSFET trench sidewall roughness

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7473929B2 (en) * 2003-07-02 2009-01-06 Panasonic Corporation Semiconductor device and method for fabricating the same
JP4797358B2 (ja) 2004-10-01 2011-10-19 富士電機株式会社 半導体装置の製造方法
US20070015373A1 (en) * 2005-07-13 2007-01-18 General Electric Company Semiconductor device and method of processing a semiconductor substrate
JPWO2008062729A1 (ja) * 2006-11-21 2010-03-04 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5509520B2 (ja) 2006-12-21 2014-06-04 富士電機株式会社 炭化珪素半導体装置の製造方法
US8981384B2 (en) * 2010-08-03 2015-03-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
CN105185833B (zh) * 2015-09-25 2020-01-03 国网智能电网研究院 一种隐埋沟道碳化硅沟槽栅MOSFETs器件及其制备方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020087958A (ja) * 2018-11-15 2020-06-04 ルネサスエレクトロニクス株式会社 半導体装置
JP7101101B2 (ja) 2018-11-15 2022-07-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2020141130A (ja) * 2019-02-27 2020-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
WO2020175157A1 (ja) * 2019-02-27 2020-09-03 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN113498544A (zh) * 2019-02-27 2021-10-12 株式会社电装 碳化硅半导体装置及其制造方法
JP7140148B2 (ja) 2019-02-27 2022-09-21 株式会社デンソー 炭化珪素半導体装置およびその製造方法
CN113498544B (zh) * 2019-02-27 2023-10-27 株式会社电装 碳化硅半导体装置及其制造方法
JP2020181967A (ja) * 2019-04-26 2020-11-05 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2024095769A1 (ja) * 2022-11-02 2024-05-10 Ａｇｃ株式会社 凹部構造を有する部材を製造する方法および凹部構造を有する部材

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