JP2004152813A

JP2004152813A - 半導体素子とその製造方法

Info

Publication number: JP2004152813A
Application number: JP2002313571A
Authority: JP
Inventors: Hidemitsu Sakamoto; 秀光坂元; Akira Manabe; 明真鍋; Masateru Nakamura; 昌照中村; Noriyoshi Shibata; 柴田　　典義; Yukari Tani; 由加里谷
Original assignee: Japan Fine Ceramics Center; Toyota Motor Corp
Current assignee: Japan Fine Ceramics Center; Toyota Motor Corp
Priority date: 2002-10-29
Filing date: 2002-10-29
Publication date: 2004-05-27

Abstract

【課題】高速動作性に優れた半導体素子を提供すると共に、その簡便な製造方法を提供する。
【解決手段】半導体素子１０は、六方晶系の６Ｈ―ＳｉＣの基板１１と、立方晶系の３Ｃ―ＳｉＣの薄膜１２を備え、薄膜１２の膜面に、ゲート酸化膜１３とゲート電極１４とを有し、薄膜１２の左右にソース１５とドレイン１６とを有する。６Ｈ―ＳｉＣの基板１１と３Ｃ―ＳｉＣの薄膜１２は、その結晶構造（六方晶系と立方晶系）の相違によりバンドギャップのエネルギレベルがずれており、伝導帯は薄膜１２より基板１１が高く、価電子帯も薄膜１２より基板１１が高い。また、薄膜１２の伝導帯は、基板１１の価電子帯より高い。こうしたバンドギャップの特性に基づいて、電子をエネルギレベルの低い側の薄膜１２の伝導帯に存在させ、正孔についてはエネルギレベルの高い側の基板１１の伝導帯に存在させる。
【選択図】図２

Description

【０００１】
【発明の属する技術分野】
本発明は、炭化珪素の基板を用いた半導体素子とその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素は、シリコンに比して絶縁破壊電極強度や電子移動速度、熱伝導率等の物性値に優れており、高速・高出力ももたらすデバイス基材として注目されている。こうした優れた性質を利用すべく、炭化珪素を用いた半導体素子が提案されている（例えば、特許文献１）。
【特許文献１】
特開２００１−１１９０２５号公報
【０００３】
【発明が解決しようとする課題】
しかしながら、上記した従来の半導体素子では、次のような問題点が未解決のまま残されている。
上記の特許文献は、ゲート電極によって制御されるチャンネル領域にあってはイオン注入やエッチング等による損傷を回避できるものの、ソース・ドレイン間では、イオン注入を経たｐ→ｎへの型変換領域が介在する。こうした型変換領域では、イオン注入に欠陥が起きると、その注入欠陥に基づき結晶格子に欠陥をきたし電子の移動速度の低下を招くことが起き得る。よって、高速動作の改善の余地が残されていた。
【０００４】
本発明は、上記問題点を解決するためになされ、高速動作性に優れた半導体素子を提供すると共に、こうした半導体素子の簡便な製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】
かかる課題の少なくとも一部を解決するため、本発明の半導体素子は、
ゲート酸化膜の膜面に設けたゲート電極を備え、ソースとドレインとを配した半導体素子であって、
炭化珪素の基板と、
該基板の表面と前記ゲート酸化膜との間に介在させつつ、前記ソースとドレインとに亘って前記基板表面に薄膜形成された炭化珪素の薄膜とを備え、
前記基板の炭化珪素と前記薄膜の炭化珪素は、それぞれのバンドギャップにおける前記基板の炭化珪素の伝導帯が前記薄膜の炭化珪素より高く、前記基板の炭化珪素の価電子帯が前記薄膜の炭化珪素より高く、前記薄膜の炭化珪素の伝導帯が前記基板の炭化珪素の価電子帯より高くなるようにされている、ことをその要旨とする。
【０００６】
上記構成を有する本発明の半導体素子は、炭化珪素薄膜を、ゲート電極を備えるゲート酸化膜と炭化珪素基板との間に介在させ、この炭化珪素薄膜をソースとドレインとの間に亘って備える。よって、ゲート電極に電圧がかかると、炭化珪素薄膜は、少なくともゲート酸化膜側において電子の誘起を起こし、ソース・ドレイン間に亘るチャンネルとなる。この炭化珪素薄膜は、基板表面に薄膜形成されたものであり、その形成に際してイオン注入等を必要としない。よって、炭化珪素薄膜は、イオン注入等に基づく結晶格子欠陥を有することはない。
【０００７】
しかも、炭化珪素基板と炭化珪素薄膜とでは、伝導帯が炭化珪素薄膜より炭化珪素基板で高く、価電子帯が炭化珪素薄膜より炭化珪素基板で高い。また、炭化珪素薄膜の伝導帯が炭化珪素基板の価電子帯より高くされていることから、電子はエネルギレベルの低い側の伝導帯（炭化珪素薄膜の伝導帯）に存在し、正孔はエネルギレベルの高い側の伝導帯（炭化珪素基板の価電子帯）に存在する。このため、炭化珪素薄膜の伝導帯では、即ち、チャンネルとなった炭化珪素薄膜の領域では、電子は、炭化珪素基板の価電子帯の正孔による散乱を受けることなく高移動度で動くことができる。
【０００８】
これらの結果、本発明の半導体素子によれば、電子の高移動度に基づいて高速動作をもたらすことができるので、性能向上を図ることができる。また、炭化珪素の有する特性と相俟って、高電圧下での高速動作や、高温下での安定した高速動作を実現できる。
【０００９】
上記の構成を有する本発明の半導体素子は、種々の態様を採ることもできる。例えば、炭化珪素基板を六方晶系の炭化珪素の基板とし、炭化珪素薄膜を立方晶系の炭化珪素の薄膜とすることができる。こうすれば、炭化珪素基板と炭化珪素薄膜とにおける伝導帯・価電子帯の上記した関係を、基板・薄膜の両炭化珪素の半導体的性質に基づいて容易に構築できる。
【００１０】
その上、炭化珪素基板を六方晶系の６Ｈ―ＳｉＣまたは４Ｈ−ＳｉＣのいずれかの基板とし、炭化珪素薄膜を立方晶系の３Ｃ―ＳｉＣの薄膜とすることもできる。こうすれば、基板の入手や薄膜形成が容易であることから、製造コスト低減を図ることができる。６Ｈ―ＳｉＣや４Ｈ−ＳｉＣは約１８００〜約２６００℃程度まで、３Ｃ―ＳｉＣは約１６００℃程度まで安定していることから、高温環境下での使用に適した半導体素子を提供できる。
【００１１】
なお、ソースとドレインが炭化珪素薄膜の側に離間して位置するものであれば、基板に対して、同じ側で炭化珪素薄膜形成と、ソース・ドレイン形成を行うことができる。
【００１２】
炭化珪素薄膜については、その厚みを約１ｎｍ〜約１０００ｎｍ（好ましくは、約２ｎｍ〜約５０ｎｍ）とすればよい。このように厚みを約１ｎｍ以上とすれば、炭化珪素薄膜が電子の誘起を起こしてチャンネルとして機能する場合に、そのチャンネル部分で電子の移動を２次元電子ガス状態とできことから、電子の高い移動度を確実に実現できる。その一方、厚みが約１０００ｎｍ以下であれば、不用意に薄膜を厚くする必要がない。よって、膜厚が厚すぎない分、薄膜の製膜過程における結晶格子欠陥の発生を抑制できると共に、膜形成に際して用いる原料の少量化、低コスト化を図ることができる。この場合、薄膜厚みを上記した約２ｎｍ〜約５０ｎｍとすれば、２次元電子ガス状態の確保、欠陥抑制・原料の少量化・低コスト化をより確実なものとできる。
【００１３】
また、かかる課題の少なくとも一部を解決するための本発明の製造方法は、
ゲート酸化膜の膜面に設けたゲート電極を備え、ソースとドレインとを配した半導体素子の製造方法であって、
六方晶系の炭化珪素の基板の表面に、立方晶系炭化珪素の薄膜を形成する工程（１）と、
前記薄膜の膜面を酸化させて酸化膜を形成する工程（２）と、
前記酸化膜を前記ゲート酸化膜になる部分とその左右の前記ソースとドレインになる部分にパターン化し、前記ソースとドレインとなるパターン部分の前記酸化膜をエッチングする工程（３）と、
前記ソースとドレインとを、前記エッチングされた領域部分に形成する工程（４）と、
エッチングされずに残存する前記酸化膜の膜面に前記ゲート電極を形成する工程（５）とを備える、ことをその要旨とする。
【００１４】
上記構成を有する本発明の製造方法によれば、電子の高移動度に基づいた高速動作が可能な上記の本発明の半導体素子を製造することができる。しかも、薄膜形成、パターン化・エッチング等の既存の工程を取ればいいことから、高性能の半導体素子を容易に製造することができる。
【００１５】
この場合、工程（４）を、窒素イオン（Ｎ^＋）をイオン注入する工程と、その後のアニール工程とを有するものとできる。こうすれば、ソース・ドレイン形成も容易となる。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づき説明する。図１は実施例の半導体素子１０を説明する説明図、図２はこの半導体素子１０が呈するバンドキャップの様子を説明する説明図である。
【００１７】
図示するように、半導体素子１０は、六方晶系の炭化珪素（６Ｈ―ＳｉＣ）から形成された基板１１と、立方晶系の炭化珪素（３Ｃ―ＳｉＣ）の薄膜１２を備え、薄膜１２の膜面に、ゲート酸化膜１３とゲート電極１４とを有する。また、この薄膜１２の左右にソース１５とドレイン１６とを有する。なお、素子製造方法については後述する。
【００１８】
薄膜１２は、ゲート酸化膜１３と基板１１との間に介在し、ソース１５とドレイン１６との間に亘って形成されている。この薄膜１２は、その膜素材が３Ｃ―ＳｉＣであることから半導体的性質を備え、ゲート電極１４に電圧がかかると、ゲート酸化膜１３の側で反転して電子の誘起を起こし、ソース・ドレイン間に亘るチャンネルとなる。なお、本実施例では、この薄膜１２を約２０ｎｍの厚みとした。
【００１９】
上記した素子構成を有する半導体素子１０は、６Ｈ―ＳｉＣの基板１１と３Ｃ―ＳｉＣの薄膜１２とについて、図２に示すように、バンドキャップを呈するようにした。即ち、基板１１と薄膜１２は、その結晶構造（六方晶系と立方晶系）の相違により電子親和力が異なっている。更に、基板１１のバンドギャップの方が高い。そして、伝導帯は薄膜１２より基板１１が高く、価電子帯も薄膜１２より基板１１が高い。また、薄膜１２の伝導帯は、基板１１の価電子帯より高くなる。半導体素子１０では、こうしたバンドギャップの特性に基づいて、電子をエネルギレベルの低い側の薄膜１２の伝導帯に存在させ、正孔についてはエネルギレベルの高い側の基板１１の伝導帯に存在させることができる。よって、３Ｃ―ＳｉＣの薄膜１２の伝導帯、即ち、チャンネルとなった３Ｃ―ＳｉＣの薄膜１２の領域では、電子は、６Ｈ―ＳｉＣの基板１１の価電子帯の正孔による散乱を受けることなく高移動度で動くことができる。
【００２０】
次に、上記した半導体素子１０の製造方法について説明する。図３は半導体素子１０の製造プロセスを示すプロセス図、図４はこの製造プロセスの様子を説明する説明図である。
【００２１】
図示するように、半導体素子１０の製造に際しては、まず、６Ｈ―ＳｉＣのウェーハを用意しこれを基板１１とすると共に、後述の処理に備えて前処理する（ステップＳ１００）。この前処理では、次のように処理する。つまり、基板１１をアセトン、エタノール等の有機溶媒で洗浄後、流純水に浸漬して約５分間、純水洗浄する。次いで、基板１１を、５％のフッ化水素溶液に約３０分間浸漬した後、純水による洗浄と乾燥を行う。なお、６Ｈ―ＳｉＣのウェーハは、市販されているので、容易に入手することができる。
【００２２】
次に、基板１１の表面に３Ｃ―ＳｉＣの薄膜１２を薄膜形成する（ステップＳ１１０）。この工程では、純水洗浄を経た基板１１を乾燥させた後、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）装置の処理室にセットし、当該処理室内にて、Ｈ_２を流しながら基板１１を約８００℃まで加熱し、それ以降は、エチレン（Ｃ_２Ｈ_２）を処理室に導入しながら基板１１を約１１５０℃まで引き続き加熱する。更に、処理室に、Ｃ_２Ｈ_２とジクロロシラン（ＳｉＨ_２Ｃｌ_２）を約３．２５ｃｍ^３／ｍｉｎずつ交互に供給して、３Ｃ―ＳｉＣの薄膜１２を徐々に製膜する。本実施例では、約３．２５ｃｍ^３／ｍｉｎずつのＣ_２Ｈ_２とＳｉＨ_２Ｃｌ_２の交互供給を１サイクルとし、これを１００サイクル繰り返した。これにより、６Ｈ―ＳｉＣの基板１１の表面に、３Ｃ―ＳｉＣの薄膜１２を約１２０ｎｍの厚みで膜形成した。この１００サイクルの製膜後には、処理室内を水素環境下とし、その中で基板１１を室温まで降下させた。
【００２３】
次に、降温済みの基板１１をＣＶＤ装置から取り出し、約１１００℃のウェット酸素雰囲気下で３Ｃ―ＳｉＣの薄膜１２の表面を酸化させ、図４（ａ）に示すように、薄膜１２の表面に酸化膜１３ａを形成する（ステップＳ１２０）。この酸化膜１３ａは、後にゲート酸化膜１３となり、酸化膜１３ａ以外の部分が図１における半導体素子１０で薄膜１２となる。
【００２４】
その後、フォトリソグラフィー等の印刷手法を用いて、酸化膜１３ａにパターン形成を行う。このパターンは、後にゲート酸化膜１３になる部分と、ゲート酸化膜１３の左右に位置し後にソース１５とドレイン１６になる部分とをパターン化する。こうしてパターン化した後は、ゲート酸化膜１３にレジスト液を塗布し（図４（ｂ））、エッチング液でゲート酸化膜１３のエッチングを行う。これにより、ソース１５とドレイン１６になる部分については、図４（ｃ）に示すように、薄膜１２表面から酸化膜１３ａを除去し、ソース・ドレインの領域を形成する（ステップＳ１３０）。
【００２５】
次に、酸化膜１３ａ除去済みのソース・ドレインの領域にＮ^＋をイオン注入し、その後に約１１００℃でアニールを行い、図４（ｄ）に示すように、ソース１５とドレイン１６を形成する（ステップＳ１４０）。このイオン注入に際しては、Ｎ^＋を１００ｋｅＶで５ｅ１６ｃｍ^−２に亘って注入した。これにより、ソース１５とドレイン１６は、ステップＳ１３０でエッチングされた領域部分に形成されｎ型となる。本実施例では、上記エネルギでのイオン注入により、ソース・ドレインは、薄膜１２を越えて基板１１に達する。
【００２６】
その後は、エッチングされずに薄膜１２に残存する酸化膜１３ａの膜面に、アルミニウム（Ａｌ）を１００ｎｍの厚さで真空蒸着し、図４（ｅ）に示すように、ゲート電極１４を形成する（ステップＳ１５０）。これら一連のプロセスにより、半導体素子１０が完成する。
【００２７】
以上説明したように本実施例の半導体素子１０は、３Ｃ―ＳｉＣの薄膜１２を、このような薄膜１２をソース・ドレイン間に亘るチャンネルとする。そして、この薄膜１２を、イオン注入等を必要としない薄膜形成手法で形成するので、この薄膜１２にイオン注入等に基づく結晶格子欠陥をきたすことがない。また、６Ｈ―ＳｉＣの基板１１と３Ｃ―ＳｉＣの薄膜１２とについては、図２を用いて説明したように、両者のバンドギャップの特性に基づいて、電子をエネルギレベルの低い側の薄膜１２の伝導帯に存在させ、正孔についてはエネルギレベルの高い側の基板１１の伝導帯に存在させる。よって、３Ｃ―ＳｉＣの薄膜１２の伝導帯、即ち、チャンネルとなった３Ｃ―ＳｉＣの薄膜１２の領域では、電子を、６Ｈ―ＳｉＣの基板１１の価電子帯の正孔による散乱を受けることなく高移動度で動くようにすることができる。これらの結果、本実施例の半導体素子１０は、電子の高移動度に基づく高速動作が可能で高性能な素子となる。この１０について性能評価をしたところ、珪素基板（Ｓｉ基板）で図１の素子構造とした半導体素子に比べて、動作速度が約２０％程度向上していることが判明した。
【００２８】
しかも、本実施例の半導体素子１０によれば、基板１１と薄膜１２に用いた６Ｈ―ＳｉＣ或いは３Ｃ―ＳｉＣの有する特性（高温特性等）と相俟って、高電圧下での高速動作や、高温下での安定した高速動作を実現できることが確認できた。
【００２９】
また、半導体素子１０を製造するに際し、基板１１に６Ｈ―ＳｉＣを採用し、薄膜１２を３Ｃ―Ｓｉで製膜したので、これら炭化珪素が有する半導体的性質に基づいて、図２に示す伝導帯・価電子帯の上記した関係を容易に構築できる。よって、高性能の半導体素子を容易に製造できる。
【００３０】
更に、本実施例による半導体素子製造方法では、ステップＳ１００〜１５０で説明したように、既存の製造プロセスをほぼそのまま適用した。よって、電子の高移動度に基づいた高速動作が可能で高性能の半導体素子１０を容易に製造することができる。この場合、ソース・ドレイン形成についても、薄膜１２の側からのイオン注入とすれば良いので、基板１１に対して、同じ側で薄膜形成とソース・ドレイン形成を行うことができる。よって、半導体素子１０の製造がより簡便である。
【００３１】
以上本発明の実施例について説明したが、本発明は上記の実施例や実施形態になんら限定されるものではなく、本発明の要旨を逸脱しない範囲において種々なる態様で実施し得ることは勿論である。
【００３２】
例えば、基板１１を六方晶系の一つである６Ｈ―ＳｉＣとしたが、これを４Ｈ―ＳｉＣとすることもできる。また、本実施例では、半導体素子１０における最終的な薄膜１２の膜厚を約２０ｎｍとしたがこれに限られるわけではない。薄膜１２は、ソース・ドレイン間のチャンネルとして機能すれば良く、その膜厚は約１ｎｍ〜約１０００ｎｍの範囲、好ましくは、約２ｎｍ〜約５０ｎｍの範囲とすればよい。薄膜１２の膜厚が約１ｎｍ以上であれば、薄膜１２がチャンネルとして機能する場合に、そのチャンネル部分で電子の移動を２次元電子ガス状態とできことから、電子の高い移動度を確実に実現できる。その一方、厚みが約１０００ｎｍ以下であれば、不用意に薄膜を厚くする必要がない。よって、膜厚が厚すぎない分、薄膜１２の製膜過程（ＣＶＤ）における結晶格子欠陥の発生を抑制できる他、膜形成に際して用いる原料の少量化、低コスト化を図ることができる。なお、膜厚の上限は、用いる製膜装置の製膜能力に応じて上記上限値内で定めるようにすることもできる。また、薄膜１２の膜厚が約２ｎｍ〜約５０ｎｍであれば、２次元電子ガス状態の確保、原料の少量化・低コスト化をより確実なものとでき好ましい。
【００３３】
この他、ソース・ドレイン形成に際しては、Ｎ^＋をイオン注入したが、アルミ、ボロン等のイオンを注入することもできる。薄膜１２の製膜にあっても、ＣＶＤに限られるものではない。
【図面の簡単な説明】
【図１】実施例の半導体素子１０を説明する説明図である。
【図２】この半導体素子１０が呈するバンドキャップの様子を説明する説明図である。
【図３】半導体素子１０の製造プロセスを示すプロセス図である。
【図４】この製造プロセスの様子を説明する説明図である。
【符号の説明】
１０…半導体素子
１１…基板
１２…薄膜
１３…ゲート酸化膜
１３ａ…酸化膜
１４…ゲート電極
１５…ソース
１６…ドレイン

Claims

ゲート酸化膜の膜面に設けたゲート電極を備え、ソースとドレインとを配した半導体素子であって、
炭化珪素の基板と、
該基板の表面と前記ゲート酸化膜との間に介在させつつ、前記ソースとドレインとに亘って前記基板表面に薄膜形成された炭化珪素の薄膜とを備え、
前記基板の炭化珪素と前記薄膜の炭化珪素は、それぞれのバンドギャップにおける伝導帯が前記基板の炭化珪素で前記薄膜の炭化珪素より高く、価電子帯が前記基板の炭化珪素で前記薄膜の炭化珪素より高く、前記薄膜の炭化珪素の伝導帯が前記基板の炭化珪素の価電子帯より高くなるようにされている、半導体素子。
請求項１記載の半導体素子であって、
前記基板は、六方晶系の炭化珪素の基板であり、
前記薄膜は、立方晶系の炭化珪素の薄膜である、半導体素子。
請求項２記載の半導体素子であって、
前記基板は、６Ｈ―ＳｉＣまたは４Ｈ−ＳｉＣのいずれかの基板であり、
前記薄膜は、３Ｃ―ＳｉＣの薄膜である、半導体素子。
請求項１ないし請求項３いずれか記載の半導体素子であって、
前記薄膜は、その厚みが約１ｎｍ〜約１０００ｎｍである、半導体素子。
ゲート酸化膜の膜面に設けたゲート電極を備え、ソースとドレインとを配した半導体素子の製造方法であって、
六方晶系の炭化珪素の基板の表面に、立方晶系炭化珪素の薄膜を形成する工程（１）と、
前記薄膜の膜面を酸化させて酸化膜を形成する工程（２）と、
前記酸化膜を前記ゲート酸化膜になる部分とその左右の前記ソースとドレインになる部分にパターン化し、前記ソースとドレインとなるパターン部分の前記酸化膜をエッチングする工程（３）と、
前記ソースとドレインとを、前記エッチングされた領域部分に形成する工程（４）と、
エッチングされずに残存する前記酸化膜の膜面に前記ゲート電極を形成する工程（５）とを備える、半導体素子の製造方法。
請求項５記載の半導体素子の製造方法であって、
前記工程（４）は、Ｎ^＋をイオン注入する工程と、その後のアニール工程とを有する、半導体素子の製造方法。