JP2010034481A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

【課題】ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法、および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供する。
【解決手段】半導体装置としてのＭＯＳＦＥＴの製造方法は、炭化珪素からなるウェハ３を準備する工程と、ウェハ３を加熱することにより、活性化アニールを実施する活性化アニール工程とを備えている。そして、活性化アニール工程では、ウェハ３の主面に沿って、ＳｉＣ基板６１が配置された状態で、ウェハ３が加熱される。
【選択図】図１０

Description

本発明は半導体装置の製造方法および半導体装置に関し、より特定的には、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法、および当該方法により製造される半導体装置に関する。

近年、トランジスタ、ダイオードなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素（ＳｉＣ）の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素（Ｓｉ）に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

一方、半導体装置の製造方法は、一般に、半導体層を含むウェハが作製される工程と、当該ウェハが熱処理される工程とが組み合わせて実施される。より具体的には、半導体装置の製造方法においては、たとえば、以下のような工程が採用される。まず、半導体ウェハにイオン注入により不純物が導入され、イオン注入領域を有するウェハが作製される。その後、導入された不純物を活性化させる目的で、当該ウェハが加熱処理される（活性化アニール）。

そして、半導体装置を構成する材料として炭化珪素を採用した場合、この活性化アニールを高温、たとえば１６００℃以上で実施する必要がある。しかし、このような高温での熱処理が実施された場合、表面から珪素が離脱して表層部に炭素濃度の高い層（カーボンリッチ層）が形成される場合がある。また、ウェハの表面の粗さが大きくなる現象（表面荒れ）や当該表面荒れにより形成されたステップが合体して大型のステップを形成する現象（ステップバンチング）が発生する場合もある。このような表面状態の悪化は、当該ウェハを用いて製造される半導体装置の特性に悪影響を及ぼす。つまり、半導体装置を構成する材料として炭化珪素を採用した場合、その製造プロセスにおいて実施されるウェハの熱処理により、当該ウェハの表面状態が悪化し、半導体装置の特性に悪影響を与えるという問題がある。

これに対し、炭化珪素ウェハの表面においてレジストを炭化することによりキャップ層を形成した後、当該ウェハを活性化処理（活性化アニール）する方法が提案されている（たとえば特許文献１参照）。これにより、活性化処理によるＳｉＣ表面からのＳｉの抜けが防止される。
特開２００７−２８１００５号公報

しかしながら、たとえば、少なくとも一方の主面が炭化珪素からなるウェハ（以下、ＳｉＣウェハという）に対して活性化アニールを実施する場合、十分な活性化率（たとえば９割以上の活性化率）を達成するためには、ＳｉＣウェハを１７００℃以上の高温に加熱する必要がある。一方、レジストを炭化することにより形成されるキャップ層によりＳｉＣの昇華を抑制可能な温度の上限は１７００℃である。つまり、ＳｉＣウェハの活性化アニールなどの工程を含む半導体装置の製造方法においては、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが難しいという問題があった。

そこで、本発明の目的は、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法、および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供することである。

本発明に従った半導体装置の製造方法は、少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、ウェハを加熱することにより、ウェハを熱処理する工程とを備えている。そして、ウェハを熱処理する工程では、上記一方の主面に沿って、表面が炭化珪素、炭化タンタル、炭化タングステンおよび炭素からなる群から選択される少なくともいずれか１つを含む昇華抑制部材が配置された状態で、ウェハが加熱される。

本発明者は、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な高温、具体的には１７００℃以上の高温での熱処理を行なうことが可能な方策について種々の検討を行なった。その結果、ＳｉＣウェハの上記一方の主面に沿って、表面が炭化珪素、炭化タンタル、炭化タングステンおよび炭素からなる群から選択される少なくともいずれか１つを含む昇華抑制部材を配置した状態でＳｉＣウェハを熱処理することにより、ＳｉＣウェハの表面状態の悪化を抑制しつつ、１７００℃以上の高温での熱処理が可能となることを見出した。これは、１７００℃以上の温度に加熱されることによりＳｉＣウェハからＳｉＣが昇華した場合でも、昇華抑制部材が上記一方の主面に沿って配置されることにより、当該一方の主面付近におけるＳｉＣの分圧が上昇し、ＳｉＣの昇華を抑制するためであると考えられる。したがって、本発明の半導体装置の製造方法によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法を提供することができる。

なお、昇華抑制部材は、ＳｉＣウェハの上記一方の主面の一部を覆うように配置されてもよいが、当該一方の主面全体を覆うように配置されることにより、ＳｉＣウェハの表面状態の悪化を一層抑制することができる。また、昇華抑制部材は、ＳｉＣの昇華を抑制する目的で配置される単体の部材であってもよいし、ＳｉＣウェハを保持する容器やＳｉＣウェハの熱処理を行なう装置の一部であってもよい。

上記半導体装置の製造方法においては、上記ウェハを準備する工程よりも後であって、ウェハを熱処理する工程よりも前に、当該ウェハに対してイオン注入を行なう工程をさらに備えていてもよい。

これにより、ＳｉＣウェハの表面状態の悪化を抑制しつつ、イオン注入が実施されたＳｉＣウェハの高温での活性化アニール、たとえば１７００℃以上での活性化アニールを実施することができる。

上記半導体装置の製造方法において好ましくは、ウェハを準備する工程よりも後であって、ウェハを熱処理する工程よりも前に、上記一方の主面上にキャップ層が形成される工程をさらに備えている。

上記一方の主面上にキャップ層が形成された状態でＳｉＣウェハの熱処理が実施されることにより、熱処理によるＳｉＣウェハの表面状態の悪化を一層抑制することができる。ここで、キャップ層としては、たとえばＳｉＣウェハの表面においてレジストを炭化することにより形成した炭素からなるキャップ層が採用されてもよいし、炭化タンタルまたは炭化タングステンからなるキャップ層が採用されてもよい。

上記半導体装置の製造方法において好ましくは、ウェハを熱処理する工程では、ウェハが１７００℃以上２０００℃以下に加熱される。

上述のように、イオン注入が実施されたＳｉＣウェハの活性化アニールにおいて十分な活性化率を達成するためには、１７００℃以上での加熱が必要である。一方、２０００℃を超える温度に加熱しても、活性化率の向上は小さく、著しい部材劣化という問題も発生する。上記ウェハを熱処理する工程において、当該ウェハを１７００℃以上２０００℃以下の温度域に加熱することにより、活性化アニールを含む必要かつ十分な熱処理を実施することができる。

上記半導体装置の製造方法において好ましくは、昇華抑制部材の厚みは０．５ｍｍ以上１０ｍｍ以下である。

昇華抑制部材の厚みが０．５ｍｍ未満である場合、ＳｉＣウェハに対向する側とは反対側の主面が、たとえば熱処理炉内のガスフローの影響により冷却されることにより、ＳｉＣウェハに対向する側の主面の温度低下が大きくなる。その結果、互いに対向するＳｉＣウェハの主面と昇華抑制部材の主面との温度差が大きくなり、ＳｉＣウェハからのＳｉＣの昇華が発生しやすくなるおそれがある。一方、昇華抑制部材の厚みが１０ｍｍを超えると、たとえばＳｉＣウェハが高周波加熱を利用した加熱方法により加熱される場合、昇華抑制部材も高周波加熱により高温に加熱され、昇華抑制部材が破損するおそれがある。昇華抑制部材の厚みを０．５ｍｍ以上１０ｍｍ以下とすることにより、昇華抑制部材の破損を抑制しつつ、ＳｉＣウェハからのＳｉＣの昇華を有効に抑制することができる。

上記半導体装置の製造方法においては、ウェハを熱処理する工程では、昇華抑制部材はウェハ上に載置されてもよい。これにより、昇華抑制部材とウェハとの温度差が小さくなり、ＳｉＣの昇華を有効に抑制することができる。

上記半導体装置の製造方法においては、ウェハを熱処理する工程では、昇華抑制部材は、上記ウェハを、間隔をおいて覆うように配置されてもよい。これにより、ＳｉＣウェハの上記一方の主面付近におけるＳｉＣの分圧を確実に上昇させ、ＳｉＣの昇華を有効に抑制することができる。

上記半導体装置の製造方法において好ましくは、上記昇華抑制部材とウェハとの間隔は０．１ｍｍ以上５ｍｍ未満である。

上記間隔を０．１ｍｍ未満とすることは、ＳｉＣウェハの反りや昇華抑制部材を配置するための治具の精度等を考慮すると困難である。一方、上記間隔が５ｍｍ以上では、ＳｉＣウェハの上記一方の主面付近のＳｉＣの分圧が十分に上昇せず、あるいは上昇に長い時間を要し、ＳｉＣの昇華を十分に抑制することができない。したがって、上記間隔は０．１ｍｍ以上５ｍｍ未満とすることが好ましい。

本発明に従った半導体装置は、上記本発明の半導体装置の製造方法により製造されている。

本発明の半導体装置によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理が実施されているため、優れた特性を有する半導体装置を提供することができる。

以上の説明から明らかなように、本発明の半導体装置の製造方法および半導体装置によれば、ＳｉＣウェハの表面状態の悪化を抑制しつつ、十分な熱処理を実施することが可能な半導体装置の製造方法および当該製造方法により製造されることにより、優れた特性を有する半導体装置を提供することができる。

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。

（実施の形態１）
図１は、本発明の一実施の形態である実施の形態１における半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；酸化膜電界効果トランジスタ）の構成を示す概略断面図である。図１を参照して、実施の形態１におけるＭＯＳＦＥＴについて説明する。

図１を参照して、実施の形態１におけるＭＯＳＦＥＴ１は、ワイドバンドギャップ半導体である炭化珪素（ＳｉＣ）からなり、導電型がｎ型（第１導電型）の基板であるｎ^＋ＳｉＣ基板１１と、導電型がｎ型（第１導電型）の半導体層としてのｎ⁻ＳｉＣ層１２と、導電型がｐ型（第２導電型）の第２導電型領域としての一対のｐ型ウェル１３と、導電型がｎ型（第１導電型）の高濃度第１導電型領域としてのｎ^＋ソース領域１４とを備えている。ｎ^＋ＳｉＣ基板１１は、たとえば六方晶ＳｉＣからなり、高濃度のｎ型不純物（導電型がｎ型である不純物）を含んでいる。ｎ⁻ＳｉＣ層１２は、ｎ^＋ＳｉＣ基板１１の一方の主面１１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ｎ⁻ＳｉＣ層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、ｎ^＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。

一対のｐ型ウェル１３は、ｎ⁻ＳｉＣ層１２において、ｎ^＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型（第２導電型）となっている。ｐ型ウェル１３に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などであり、ｎ^＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度で含まれている。

ｎ^＋ソース領域１４は、第２の主面１２Ｂを含み、かつｐ型ウェル１３に取り囲まれるように、一対のｐ型ウェル１３のそれぞれの内部に形成されている。ｎ^＋ソース領域１４は、ｎ型不純物、たとえばＰなどをｎ⁻ＳｉＣ層１２に含まれるｎ型不純物よりも高い濃度で含んでいる。

さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜１５と、ゲート電極１７と、一対のソースコンタクト電極１６と、層間絶縁膜１８と、ソース電極１９と、ドレイン電極２０とを備えている。

ゲート酸化膜１５は、第２の主面１２Ｂに接触し、一方のｎ^＋ソース領域１４の上部表面から他方のｎ^＋ソース領域１４の上部表面にまで延在するようにｎ⁻ＳｉＣ層１２の第２の主面１２Ｂ上に形成され、たとえば二酸化珪素（ＳｉＯ_２）からなっている。

ゲート電極１７は、一方のｎ^＋ソース領域１４上から他方のｎ^＋ソース領域１４上にまで延在するように、ゲート酸化膜１５に接触して配置されている。また、ゲート電極１７は、ポリシリコン、Ａｌなどの導電体からなっている。

ソースコンタクト電極１６は、一対のｎ^＋ソース領域１４上のそれぞれから、ゲート酸化膜１５から離れる向きに延在するとともに、第２の主面１２Ｂに接触して配置されている。また、ソースコンタクト電極１６は、たとえばＮｉＳｉ（ニッケルシリサイド）など、ｎ^＋ソース領域１４とオーミックコンタクト可能な材料からなっている。

層間絶縁膜１８は、第２の主面１２Ｂ上においてゲート電極１７を取り囲み、かつ一方のｐ型ウェル１３上から他方のｐ型ウェル１３上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ_２）からなっている。

ソース電極１９は、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲み、かつｎ^＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在している。また、ソース電極１９は、Ａｌなどの導電体からなり、ソースコンタクト電極１６を介してｎ^＋ソース領域１４と電気的に接続されている。

ドレイン電極２０は、ｎ^＋ＳｉＣ基板１１においてｎ⁻ＳｉＣ層１２が形成される側とは反対側の主面に接触して形成されている。このドレイン電極２０は、たとえばＮｉＳｉなど、ｎ^＋ＳｉＣ基板１１とオーミックコンタクト可能な材料からなっており、ｎ^＋ＳｉＣ基板１１と電気的に接続されている。

次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極１７の電圧が閾値電圧未満の状態、すなわちオフ状態では、ゲート酸化膜１５の直下に位置するｐ型ウェル１３とｎ⁻ＳｉＣ層１２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極１７に閾値電圧以上の正の電圧を印加すると、ｐ型ウェル１３のゲート酸化膜１５と接触する付近であるチャネル領域１３Ａにおいて、反転層が形成される。その結果、ｎ^＋ソース領域１４とｎ⁻ＳｉＣ層１２とが電気的に接続され、ソース電極１９とドレイン電極２０との間に電流が流れる。

ここで、実施の形態１におけるＭＯＳＦＥＴ１は、後述する本発明の一実施の形態である実施の形態１における半導体装置の製造方法により製造されている。そのため、ｎ⁻ＳｉＣ層１２の第２の主面１２Ｂにおける表面状態の悪化を抑制しつつ、十分な熱処理が実施されている。したがって、実施の形態１におけるＭＯＳＦＥＴ１は、優れた特性を有する半導体装置となっている。

より具体的には、ＭＯＳＦＥＴ１においては、チャネル領域１３Ａとゲート酸化膜１５との界面であるチャネル領域表面１３Ｂにおける表面状態の悪化が抑制されつつ、イオン注入により形成されたｐ型ウェル１３およびｎ^＋ソース領域１４における不純物の活性化が高い割合（たとえば活性化率が９０％以上）で達成されている。その結果、ＭＯＳＦＥＴ１は、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗の低減が可能なＭＯＳＦＥＴとなっている。

次に、実施の形態１における半導体装置としてのＭＯＳＦＥＴの製造方法について説明する。図２は、実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。また、図３〜図９および図１１は、実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。また、図１０は、実施の形態１の活性化アニール工程において実施される熱処理を説明するための概略図である。

図２を参照して、実施の形態１におけるＭＯＳＦＥＴの製造方法においては、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、第１導電型の基板が準備される。具体的には、図３を参照して、たとえば六方晶ＳｉＣからなり、ｎ型不純物を含むことにより導電型がｎ型であるｎ^＋ＳｉＣ基板１１が準備される。

次に、図２を参照して、工程（Ｓ２０）としてｎ型層形成工程が実施される。この工程（Ｓ２０）では、ｎ^＋ＳｉＣ基板１１の一方の主面１１Ａ上に第１導電型の半導体層が形成される。具体的には、図３を参照して、エピタキシャル成長によりｎ^＋ＳｉＣ基板１１上にｎ⁻ＳｉＣ層１２が形成される。エピタキシャル成長は、たとえば原料ガスとしてＳｉＨ_４（シラン）とＣ_３Ｈ_８（プロパン）との混合ガスを採用して実施することができる。このとき、ｎ型不純物として、たとえば窒素を導入する。これにより、ｎ^＋ＳｉＣ基板１１に含まれるｎ型不純物よりも低い濃度のｎ型不純物を含むｎ⁻ＳｉＣ層１２を形成することができる。上記工程（Ｓ１０）および（Ｓ２０）は、少なくとも一方の主面が炭化珪素からなるウェハ３を準備するウェハ準備工程を構成する（図２、図３参照）。

次に、図２を参照して、工程（Ｓ３０）としてｐ型ウェル形成工程が実施される。この工程（Ｓ３０）では、図４を参照して、ウェハ３のｎ⁻ＳｉＣ層１２において、ｎ^＋ＳｉＣ基板１１側の主面である第１の主面１２Ａとは反対側の主面である第２の主面１２Ｂを含むように、第２導電型の第２導電型領域が形成される。具体的には、まず、第２の主面１２Ｂ上に、たとえばＣＶＤによりＳｉＯ_２からなる酸化膜９１が形成される。そして、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の第２導電型領域としてのｐ型ウェル１３の形状に応じた領域に開口を有するレジスト膜９２が形成される。

そして、図５を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；反応性イオンエッチング）により酸化膜９１が部分的に除去されることにより、ｎ⁻ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜９２を除去した上で、図６に示すように、このマスク層をマスクとして用いてｎ⁻ＳｉＣ層１２にイオン注入を行なうことにより、ｎ⁻ＳｉＣ層１２にｐ型ウェル１３が形成される。

次に、図２を参照して、工程（Ｓ４０）としてｎ^＋領域形成工程が実施される。この工程（Ｓ４０）では、ｐ型ウェル１３内の第２の主面１２Ｂを含む領域に、ｎ⁻ＳｉＣ層１２よりも高濃度の第１導電型の不純物を含む高濃度第１導電型領域が形成される。具体的には、図６を参照して、まず、工程（Ｓ３０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図７を参照して、第２の主面１２Ｂ上にたとえばＣＶＤによりＳｉＯ_２からなる酸化膜９１が形成される。さらに、酸化膜９１の上にレジストが塗布された後、露光および現像が行なわれ、所望の高濃度第１導電型領域としてのｎ^＋ソース領域１４の形状に応じた領域に開口を有するレジスト膜９２が形成される。

そして、図７を参照して、当該レジスト膜９２をマスクとして用いて、たとえばＲＩＥにより酸化膜９１が部分的に除去されることにより、ｎ⁻ＳｉＣ層１２上に開口パターンを有する酸化膜９１からなるマスク層が形成される。その後、上記レジスト膜９２を除去した上で、図８に示すように、このマスク層をマスクとして用いて、リン（Ｐ）などのｎ型不純物がｎ⁻ＳｉＣ層１２にイオン注入により導入される。これにより、高濃度第１導電型領域としてのｎ^＋ソース領域１４が形成される。以上の工程（Ｓ３０）および（Ｓ４０）は、ウェハ３にイオン注入を実施するイオン注入工程を構成する。

次に、図２を参照して、工程（Ｓ５０）としてキャップ層が形成されるアニールキャップ形成工程が実施される。この工程（Ｓ５０）では、イオン注入工程が完了したウェハ３の一方の主面である第２の主面１２Ｂ上に、当該第２の主面１２Ｂを覆うキャップ層が形成される。具体的には、図８を参照して、まず、工程（Ｓ４０）においてマスクとして使用された上記酸化膜９１が除去される。そして、図９を参照して、第２の主面１２Ｂを覆うキャップ層９３が第２の主面１２Ｂ上に形成される。このキャップ層９３は、たとえば第２の主面１２Ｂ上にレジストを塗布した上で当該レジストをアルゴン（Ａｒ）雰囲気中で加熱して炭化することにより形成することができる。また、キャップ層９３としては、ＴａＣまたはＷＣからなる膜をスパッタリング法またはＣＶＤ法により形成してもよい。

次に、図２を参照して、工程（Ｓ６０）として活性化アニールが行なわれる活性化アニール工程が実施される。この工程（Ｓ６０）では、ウェハ３を加熱することにより、工程（Ｓ３０）および（Ｓ４０）におけるイオン注入によりウェハ３に導入された不純物を活性化させる熱処理である活性化アニールが実施される。具体的には、工程（Ｓ１０）〜（Ｓ５０）までが実施されて作製されたウェハ３が、たとえば熱処理炉に装入され、１７００℃以上２０００℃以下の温度域に加熱される。

ここで、この活性化アニールを実施するための熱処理炉について説明する。図１０を参照して、工程（Ｓ６０）において用いられる熱処理炉５は、加熱室５１と、高周波コイル５２とを備えている。加熱室５１には雰囲気ガスを加熱室５１内に導入するための開口部であるガス導入口５１Ａと、加熱室５１内の雰囲気ガスを排出するための開口部であるガス排出口５１Ｂとが形成されている。加熱室５１には内壁に沿って断熱材からなる断熱部材５３が配置されており、断熱部材５３上には発熱体５４が配置されている。つまり、加熱室５１の内壁と発熱体５４との間には、断熱部材５３が配置されている。さらに、高周波コイル５２は、加熱室５１の外壁および発熱体５４を取り囲むように配置されている。

次に、熱処理炉５を用いた工程（Ｓ６０）の実施の手順について説明する。まず、工程（Ｓ５０）においてｎ⁻ＳｉＣ層１２の一方の主面である第２の主面１２Ｂ上にキャップ層９３が形成されたウェハ３が、加熱室５１内の発熱体５４上に載置される。そして、ＳｉＣからなる昇華抑制部材としてのＳｉＣ基板６１がウェハ３上に載置される。つまり、ＳｉＣ基板６１は、キャップ層９３上に載置される。一方、加熱室５１には、ガス導入口５１Ａから雰囲気ガスとしてのアルゴン（Ａｒ）が導入されるとともに、当該雰囲気ガスがガス排出口５１Ｂから排出される。これにより、加熱室５１内の雰囲気が不活性雰囲気に調整される。なお、ＳｉＣ基板６１に代えて、昇華抑制部材としてＴａＣからなるＴａＣ基板、ＷＣからなるＷＣ基板、炭素からなるＣ基板などが採用されてもよい。

次に、高周波コイル５２に高周波電圧が印加されることにより、発熱体５４が誘導加熱される。そして、加熱された発熱体により、ウェハ３が加熱される。ウェハ３の加熱温度は、１７００℃以上２０００℃以下とすることができる。このとき、ＳｉＣ基板６１がウェハ３の第２の主面１２Ｂ上に載置されていることにより、１７００℃以上の温度に加熱されることによりウェハ３からＳｉＣが昇華した場合でも、第２の主面１２Ｂ付近におけるＳｉＣの分圧が上昇し、またウェハ３とＳｉＣ基板６１との温度差が抑制され、ウェハ３からのＳｉＣの昇華が抑制される。その結果、ウェハ３の表面状態の悪化を抑制しつつ、十分な温度での活性化アニールが実施される。以上の工程により、ウェハ３を熱処理する工程が完了する。

ここで、ＳｉＣ基板６１の厚みが０．５ｍｍ未満である場合、ウェハ３に対向する側とは反対側の主面が熱処理炉５内のガスフローの影響により冷却されることにより、ウェハ３に対向する側の主面の温度低下が大きくなる。その結果、互いに対向するウェハ３の第２の主面１２ＢとＳｉＣ基板６１の主面との温度差が大きくなり、ウェハ３からのＳｉＣの昇華が発生しやすくなるおそれがある。一方、ＳｉＣ基板６１の厚みが１０ｍｍを超えると、ＳｉＣ基板６１が高周波加熱により高温に加熱されて破損するおそれがある。したがって、ＳｉＣ基板６１の厚みは０．５ｍｍ以上１０ｍｍ以下であることが好ましい。

次に、図２を参照して、工程（Ｓ７０）としてアニールキャップ除去工程が実施される。この工程（Ｓ７０）では、図９を参照して、工程（Ｓ５０）において形成されたキャップ層９３が、図１１に示すようにウェハ３から除去される。

次に、図２を参照して、工程（Ｓ８０）〜（Ｓ１３０）として、ゲート絶縁膜形成工程、コンタクト電極形成工程、ドレイン電極形成工程、ゲート電極形成工程、層間絶縁膜形成工程およびソース電極形成工程が順次実施される。

工程（Ｓ８０）として実施されるゲート絶縁膜形成工程では、工程（Ｓ７０）においてキャップ層９３が除去されて露出した第２の主面１２Ｂが熱酸化される。これにより、二酸化珪素（ＳｉＯ_２）からなるゲート絶縁膜としてのゲート酸化膜１５（図１参照）が形成される。

工程（Ｓ９０）として実施されるコンタクト電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ＮｉＳｉ（ニッケルシリサイド）からなり、ｎ^＋ソース領域１４とオーミックコンタクトする一対のソースコンタクト電極１６が形成される。

工程（Ｓ１００）として実施されるドレイン電極形成工程では、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化される。これにより、図１に示すように、ｎ^＋ＳｉＣ基板１１とオーミックコンタクト可能なＮｉＳｉからなるドレイン電極２０が、ｎ^＋ＳｉＣ基板１１においてｎ⁻ＳｉＣ層１２が形成される側とは反対側の主面に接触するように形成される。

工程（Ｓ１１０）として実施されるゲート電極形成工程では、たとえばＣＶＤ法により、導電体であるポリシリコンからなるゲート電極１７（図１参照）が、ゲート酸化膜１５に接触するように形成される。

工程（Ｓ１２０）として実施される層間絶縁膜形成工程では、たとえばＣＶＤ法により、絶縁体であるＳｉＯ_２からなる層間絶縁膜１８（図１参照）が、第２の主面１２Ｂ上においてゲート電極１７を取り囲むように形成される。

工程（Ｓ１３０）として実施されるソース電極形成工程では、たとえば蒸着法により、導電体であるＡｌからなるソース電極１９（図１参照）が、第２の主面１２Ｂ上において、層間絶縁膜１８を取り囲むとともに、ｎ^＋ソース領域１４およびソースコンタクト電極１６の上部表面上にまで延在するように形成される。以上の工程（Ｓ１０）〜（Ｓ１３０）により、実施の形態１における半導体装置としてのＭＯＳＦＥＴ１製造方法は完了し、実施の形態１のＭＯＳＦＥＴ１（図１参照）が完成する。

本実施の形態における半導体装置の製造方法では、工程（Ｓ６０）において、ＳｉＣ基板６１がウェハ３上に載置された状態でウェハ３に対して１７００℃以上の温度での活性化アニールが実施される。そのため、図１を参照して、チャネル領域表面１３Ｂにおける表面状態の悪化が抑制されつつ、イオン注入により形成されたｐ型ウェル１３およびｎ^＋ソース領域１４における不純物の活性化が高い割合で達成されている。その結果、チャネル領域１３Ａにおけるキャリアの移動度が高く、オン抵抗が低減されたＭＯＳＦＥＴ１を製造することができる。

（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２における半導体装置の製造方法について説明する。図１２は、実施の形態２の活性化アニール工程において実施される熱処理を説明するための概略図である。実施の形態２における半導体装置としてのＭＯＳＦＥＴの製造方法は、基本的には実施の形態１の場合と同様に実施される。しかし、図２を参照して、工程（Ｓ６０）として実施される活性化アニール工程において、実施の形態２は実施の形態１とは異なっている。

すなわち、実施の形態２の工程（Ｓ６０）においては、図１２を参照して、まず、工程（Ｓ５０）においてキャップ層９３が形成されたウェハ３が、加熱室５１内の発熱体５４上に載置される。さらに、発熱体５４上には、ウェハ３を覆うように、カバー部材６５が載置される。カバー部材６５は、平板状の形状を有し、ＳｉＣからなる昇華抑制部材としてのＳｉＣ板６２と、ＳｉＣ板６２に接続され、ＳｉＣ板６２の主面に対して交差する方向に延びる脚部６３とを含んでいる。脚部６３の長さは、ウェハ３の厚みよりも大きくなっている。そして、脚部６３により発熱体５４に対して支持されることにより、カバー部材６５は、ウェハ３を、間隔をおいて覆うように配置されている。このとき、ＳｉＣ板６２は、その主面がウェハ３の第２の主面１２Ｂに対向するように、第２の主面１２Ｂに沿って配置される。また、脚部６３の素材は特に限定されないが、ＳｉＣ板６２と同様にＳｉＣからなっていてもよく、ＳｉＣ板６２と一体に形成されていてもよい。より具体的には、カバー部材６５は一体のＳｉＣからなる焼結体であってもよい。

ここで、ＳｉＣ板６２とウェハ３との間隔（ＳｉＣ板６２のウェハ３に対向する面とウェハ３の第２の主面１２Ｂ上に形成されたキャップ層９３との間隔）を０．１ｍｍ未満とすることは、ウェハ３の反りやカバー部材６５を配置するための治具の精度等を考慮すると困難である。一方、上記間隔が５ｍｍ以上では、ウェハ３の第２の主面１２Ｂ付近のＳｉＣの分圧が十分に上昇せず、あるいは上昇に長い時間を要し、ＳｉＣの昇華を十分に抑制することができない。したがって、上記間隔は０．１ｍｍ以上５ｍｍ未満とすることが好ましい。

つまり、図１２を参照して、実施の形態２の工程（Ｓ６０）においては、昇華抑制部材としてのＳｉＣ板６２は、ウェハ３を、間隔をおいて覆うように配置される。これにより、ウェハ３の第２の主面１２Ｂ付近におけるＳｉＣの分圧を確実に上昇させ、ＳｉＣの昇華を有効に抑制することができる。

なお、上記実施の形態１および２においては、ウェハ３の第２の主面１２Ｂ上にキャップ層９３が形成される工程（Ｓ５０）が実施される場合について説明したが、本発明の半導体装置の製造方法はこれに限られず、キャップ層を形成する工程（Ｓ５０）およびキャップ層を除去する工程である工程（Ｓ７０）を省略してもよい。また、上記実施の形態においては、本発明の半導体装置の製造方法および半導体装置についてＭＯＳＦＥＴを例に説明したが、本発明の半導体装置の製造方法により製造可能な半導体装置はこれに限られない。本発明の半導体装置の製造方法により製造可能な半導体装置としては、ＭＯＳＦＥＴのほか、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；接合型電界効果トランジスタ）、ショットキーバリアダイオード、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）などが挙げられる。

以下、本発明の実施例１について説明する。上記実施の形態２と同様の半導体装置の製造方法において、昇華抑制部材とＳｉＣウェハとの好ましい間隔を検討する実験を行なった。実験の手順は以下のとおりである。

まず、ＳｉＣからなるＳｉＣウェハを準備し、当該ＳｉＣウェハの主面の一部を覆うレジスト層を形成した。その後、当該レジスト層をマスクとして用いて、ＲＩＥによりＳｉＣウェハの主面をエッチングした。そして、当該マスクを除去することにより、主面にメサ（凸部）を有するサンプルウェハを得た。このサンプルウェハに対して、実施の形態２における工程（Ｓ６０）と同様の熱処理を施した。熱処理の温度は１８００℃、時間は３０分間とした。上記処理を、ＳｉＣ板６２（昇華抑制部材）とウェハ３（ＳｉＣウェハ）との間隔が１ｍｍの場合と５ｍｍの場合とについて実施し、熱処理終了後のサンプルウェハの表面状態をＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ；走査型電子顕微鏡）により観察した。

次に、実験結果について説明する。図１３は、昇華抑制部材とＳｉＣウェハとの間隔が１ｍｍの場合におけるサンプルウェハのＳＥＭ写真である。また、図１４は、昇華抑制部材とＳｉＣウェハとの間隔が５ｍｍの場合におけるサンプルウェハのＳＥＭ写真である。

図１３を参照して、昇華抑制部材とＳｉＣウェハとの間隔が１ｍｍの場合、熱処理前に形成されたメサ７１のエッジが明確に維持されており、高温で熱処理されたことによるＳｉＣウェハの表面状態の悪化が有効に抑制されていることが確認される。一方、図１４を参照して、昇華抑制部材とＳｉＣウェハとの間隔が５ｍｍの場合においても、熱処理前に形成されたメサ７１の形状はほぼ維持されており、昇華抑制部材を使用しない従来の熱処理に比較するとＳｉＣウェハの表面状態の悪化が抑制されているといえる。しかし、図１３の場合に比べるとメサ７１のエッジが変形しはじめており、昇華抑制部材とＳｉＣウェハとの間隔が５ｍｍ以上では、表面状態悪化の抑制効果が低下するものと考えられる。以上の実験結果より、高温で熱処理されたことによるＳｉＣウェハの表面状態の悪化を有効に抑制するためには、昇華抑制部材とＳｉＣウェハとの間隔を５ｍｍ以下とすることが好ましいことが確認された。

今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

本発明の半導体装置の製造方法および半導体装置は、少なくとも一方の主面が炭化珪素からなるウェハを加熱することにより熱処理する工程を含む半導体装置の製造方法および当該方法により製造される半導体装置に、特に有利に適用され得る。

実施の形態１におけるＭＯＳＦＥＴの構成を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１の活性化アニール工程において実施される熱処理を説明するための概略図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２の活性化アニール工程において実施される熱処理を説明するための概略図である。 昇華抑制部材とＳｉＣウェハとの間隔が１ｍｍの場合におけるサンプルウェハのＳＥＭ写真である。 昇華抑制部材とＳｉＣウェハとの間隔が５ｍｍの場合におけるサンプルウェハのＳＥＭ写真である。

符号の説明

１ ＭＯＳＦＥＴ、３ ウェハ、５ 熱処理炉、１１ ｎ^＋ＳｉＣ基板、１１Ａ 一方の主面、１２ ｎ⁻ＳｉＣ層、１２Ａ 第１の主面、１２Ｂ 第２の主面、１３ ｐ型ウェル、１３Ａ チャネル領域、１３Ｂ チャネル領域表面、１４ ｎ^＋ソース領域、１５ ゲート酸化膜、１６ ソースコンタクト電極、１７ ゲート電極、１８ 層間絶縁膜、１９ ソース電極、２０ ドレイン電極、５１ 加熱室、５１Ａ ガス導入口、５１Ｂ ガス排出口、５２ 高周波コイル、５３ 断熱部材、５４ 発熱体、６１ ＳｉＣ基板、６２ ＳｉＣ板、６３ 脚部、６５ カバー部材、７１ メサ、９１ 酸化膜、９２ レジスト膜、９３ キャップ層。

Claims (9)

1. 少なくとも一方の主面が炭化珪素からなるウェハを準備する工程と、
   前記ウェハを加熱することにより、前記ウェハを熱処理する工程とを備え、
   前記ウェハを熱処理する工程では、前記一方の主面に沿って、表面が炭化珪素、炭化タンタル、炭化タングステンおよび炭素からなる群から選択される少なくともいずれか１つを含む昇華抑制部材が配置された状態で、前記ウェハが加熱される、半導体装置の製造方法。
2. 前記ウェハを準備する工程よりも後であって、前記ウェハを熱処理する工程よりも前に、前記ウェハに対してイオン注入を行なう工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
3. 前記ウェハを準備する工程よりも後であって、前記ウェハを熱処理する工程よりも前に、前記一方の主面上にキャップ層が形成される工程をさらに備えた、請求項１または２に記載の半導体装置の製造方法。
4. 前記ウェハを熱処理する工程では、前記ウェハが１７００℃以上２０００℃以下に加熱される、請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記昇華抑制部材の厚みは０．５ｍｍ以上１０ｍｍ以下である、請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
6. 前記ウェハを熱処理する工程では、前記昇華抑制部材は前記ウェハ上に載置される、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
7. 前記ウェハを熱処理する工程では、前記昇華抑制部材は、前記ウェハを、間隔をおいて覆うように配置される、請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
8. 前記間隔は０．１ｍｍ以上５ｍｍ未満である、請求項７に記載の半導体装置の製造方法。
9. 請求項１〜８のいずれか１項に記載の半導体装置の製造方法により製造された、半導体装置。