JPWO2003044762A1 - アクティブマトリクス基板、電気光学装置および電子機器 - Google Patents

Abstract

エレクトロルミネッセンス素子の輝度の低下を生じさせることがなく、かつ、占有面積の少ない好適な周辺回路を備えたアクティブマトリクス基板を提供する。画素毎に設けられたＥＬ素子に電流を供給するための周辺回路をＥＬ素子に対応して備えるアクティブマトリクス基板であって、制御電圧を保持するための保持素子（Ｃ）、保持素子（Ｃ）に接続され制御電圧に基づいた電流を発光部（ＯＬＥＤ）に供給するための第１の能動素子（Ｔ１）、保持素子（Ｃ）に接続され保持素子の充放電を制御する第２の能動素子（Ｔ２）を備え、特に、第２の能動素子（Ｔ２）は、多重制御端子型の能動素子として構成されている。このためプログラムされた電流が変動することがない。

Description

技術分野
本発明は電気光学装置に好適なアクティブマトリクス基板、電気光学装置、及び電子機器に関する。
背景技術
液晶素子、有機ＥＬ素子、電気泳動素子、電子放出素子等を備えた電気光学装置の駆動方式の一つにアクティブマトリクス駆動方式がある。アクティブマトリクス駆動方式の電気光学装置は、その表示パネルに複数の画素がマトリクス状に配置されている。
複数の画素の各々は、電気光学素子とその電気光学素子に駆動電力を供給する駆動トランジスタとから構成される画素回路を備えている。また、これら複数の画素回路の各々は、データ線と走査線との交差部に対応して配置されている（例えば、特許文献１：国際公開第ＷＯ９８／３６４０７号パンフレット参照）。
電気光学装置において輝度を精密に制御するために、電気光学素子に供給する電力量を精密に制御しなくてはならない。特に有機ＥＬ素子は、電流駆動型の電気光学素子であるため、電流量は直接的に輝度に反映する。したがって、所望の電流量を精度良く有機ＥＬ素子に供給する必要があるが、そのためには駆動回路や駆動方法はもちろんのこと、画素レイアウトを最適化する必要がある。実際、画素レイアウトで問題となるのは、例えば、画素電極との周辺回路とのコンタクト、保持容量の安定性、またはトランジスタのオフ電流などである。
そこで、本発明は、かかる事情に鑑みてなされたものであり、その目的の一つは電気光学素子を安定的に駆動するのに最適な画素レイアウトを備えたアクティブマトリクス基板、電気光学装置、および電子機器を提供することである。
発明の概要
上記課題を解決するために、本発明の第１のアクティブマトリクス基板は、画素毎に設けられた電気光学素子に電流を供給するための周辺回路を電気光学素子に対応して備えるアクティブマトリクス基板であって、各周辺回路は、制御電圧を保持するための保持素子と、保持素子に接続され、この制御電圧に基づいた電流を電気光学素子に供給するための第１の能動素子と、保持素子に接続され、保持素子の充放電を制御する第２の能動素子と、を備え、前記第２の能動素子は、遮断時における漏れ電流防止構造を備えている。
なお、ここで、「電気光学素子」は、電気的作用によって発光するあるいは外部からの光の状態を変化させる素子一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子には、液晶素子、電気泳動素子、ＥＬ素子、電界の印加により発生した電子を発光板に当て発光させる電子放出素子が含まれる。
「周辺回路」はアクティブマトリックス型等の電気光学装置において各画素の駆動する回路素子の集合体をいい、例えばＴＦＴ等で構成されるものである。
「アクティブマトリクス基板」とは、周辺回路を搭載した基板一般をいい、電気光学素子が形成されているか否かを問わない。
「能動素子」には限定はないが、例えば、ＴＦＴなどのトランジスタやダイオード等が挙げられる。
ここでは、「保持素子」とは、例えば、キャパシタやメモリ等の電気信号を保持する素子を言う。
能動素子の有する「遮断時における漏れ電流防止構造」とは、通常、当該能動素子が非導通状態において、理想的には流れるべきでない電流が僅かながら流れることがあるが、このような電流（漏れ電流）が生ずることを防止することを目的として構成された構造を有する能動素子をいう。
このような素子としては、例えば、マルチゲート型の能動素子が挙げられる。マルチゲート型の能動素子とは、一素子として機能するものの、厳密には複数の能動素子が直列接続されそれらの制御端子同士が接続されたものと同様に機能する構成の能動素子をいう。
マルチゲート型の能動素子を構成するにあたり、後述する本実施形態のように半導体層が屈曲した形状としてもよいし、ゲートの形状を屈曲させてもよい。
また、第２の能動素子としては、ＬＤＤ構造、ＧＤＤ構造、およびＤＤＤ構造からなる組から選択される一の構造を備えるトランジスタであってもよい。ここで、「ＬＤＤ」とはＬｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎの略であり、「ＧＤＤ」とはＧｒａｄｅｄ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎの略であり、「ＤＤＤ」とはＤｏｕｂｌｅ Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎの略である。これらの構造を有するトランジスタは、ＭＯＳ ＦＥＴを微細化する際のホットエレクトロン等による悪影響を制限するため、ドレイン付近の最大電界を弱めるためのものである。例えば、不純物拡散を行った領域およびシリコン基板間の電界を緩和するためトランジスタのドレイン領域に軽く不純物をドーピングして、例えばｎ−領域を自己整合的に形成したトランジスタである。
このようなトランジスタでは、オフ時のソース−ドレイン間の抵抗値が非常に高く、漏れ電流が減少するため、保持素子に蓄積された電荷が散逸せず、制御用端子に印加される電位を一定に保つことができる。
本発明の第２のアクティブマトリクス基板は、複数のデータ線と複数の走査線との交差部に対応して配置された複数の単位回路を備えたアクティブマトリクス基板であって、前記複数の単位回路の各々は、第１の制御用端子、第１の端子、及び第２の端子を備えた第１のトランジスタと、前記第１の制御用端子に接続され、第１の電極及び第２の電極を備えた保持素子と、第３の端子、第４の端子、及び第２の制御用端子を備えた第２のトランジスタであって、前記第３の端子及び前記第４の端子はそれぞれ前記第１の端子及び前記第１の電極に接続された第２のトランジスタと、を備え、前記第２のトランジスタはマルチゲート構造を有していること、を特徴とする。
上記のアクティブマトリクス基板において、マルチゲート構造に代えて前記第２のトランジスタは、ＬＤＤ構造、ＧＤＤ構造、およびＤＤＤ構造からなる群から選択される一の構造を備えるトランジスタであってもよい。
さらにマルチゲート構造と、ＬＤＤ構造、ＧＤＤ構造、およびＤＤＤ構造を採用することにより、第２のトランジスタがオフ状態にある場合の漏れ電流を低減することができるので、保持素子に蓄積された電荷を長時間維持することが可能となる。
上記のアクティブマトリクス基板において、前記第１のトランジスタ及び前記第２のトランジスタは、互いに異なる導電型を有していることが好ましい。この場合、前記第１のトランジスタを構成する半導体膜と前記第２のトランジスタを構成する半導体膜とは、分離されていることが好ましい。
例えば、前記第１のトランジスタがＰ型であり、前記第２のトランジスタがＮ型であることが好ましい。
上記のアクティブマトリクス基板において、さらに、第５の端子、第６の端子、及び第３の制御用端子を備えた第３のトランジスタを備え、前記第３の制御用端子は前記複数の走査線のうちの一つの走査線に接続され、前記第５の端子は前記複数のデータ線のうちの一つのデータ線に接続されているような構成としてもよい。
さらに前記第６の端子は、前記第３の端子及び前記第１の端子に接続されているようにしてもよい。
上記のアクティブマトリクス基板において、前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、前記複数の層は、前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、前記第２の制御用端子が形成されているゲートメタル層と、を含み、前記ゲートメタル層には、前記複数の走査線のうち少なくとも１つの走査線の少なくとも１部分が形成されているようにしてもよい。
このようにすれば、前記第２の制御用端子と走査線の少なくとも１部分を同一工程で形成することができるので、製造工程を短縮することが可能となる。
上記のアクティブマトリクス基板において、前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、前記複数の層は、前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、前記第２の制御用端子が形成されているゲートメタル層と、を含み、前記ゲートメタル層には、前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも１部分が形成されているような構成としてもよい。
このようにすれば、前記第２の制御用端子とデータ線の少なくとも１部分を同一工程で形成することができるので、製造工程を短縮することが可能となる。
上記のアクティブマトリクス基板において、前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、前記複数の層は、前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、前記第２の制御用端子が形成されているゲートメタル層と、前記第２のトランジスタのソースまたはドレインに接続されたソース電極またはドレイン電極が形成されているソースメタル層と、を含み、前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも１部分は、前記ソースメタル層及び前記ゲートメタル層のうち、より前記半導体層に近い層に形成されているような構成としてもよい。
このようにすれば、アクティブマトリクス基板の上方に電気光学素子を配置し、電気光学装置とした場合、データ線の少なくとも１部分を電気光学素子の電極から引き離すことができるので、電極とデータ線との間に生ずる寄生容量による動作遅延を低減することが可能となる。
本発明の第３のアクティブマトリクス基板は、トランジスタを備えた単位回路と走査線とデータ線とを備え、複数の層からなる積層構造を有したアクティブマトリクス基板であって、前記複数の層は、トランジスタを構成する半導体膜が形成された半導体層と、前記トランジスタのゲート端子が形成されているゲートメタル層と、を備え、前記走査線及び前記データ線のうち少なくとも一方の少なくとも１部分は前記ゲートメタル層に形成されていること、を特徴とする。
このようにすれば、トランジスタのゲート端子と走査線あるいはデータ線の少なくとも１部分とを同一工程で製造できるので、製造工程の短縮が可能となる。
本発明の第４のアクティブマトリクス基板は、トランジスタを備えた単位回路と走査線とデータ線とを備え、複数の層からなる積層構造を有したアクティブマトリクス基板であって、前記複数の層は、トランジスタを構成する半導体膜が形成された半導体層と、前記トランジスタのゲート端子が形成されたゲートメタル層と、前記トランジスタのソースまたはドレインに接続されるソース電極またはドレイン電極が形成されたソースメタル層と、を備え、前記走査線及び前記データ線のうち少なくとも一方の少なくとも１部分は前記ゲートメタル層及び前記ソースメタル層のうち前記半導体層に近い層に形成されていること、を特徴とする。
上記のアクティブマトリクス基板において、アクティブマトリクス基板の上方に電気光学素子を配置し、電気光学装置とした場合、データ線あるいは走査線の少なくとも１部分と電気光学素子の電極との距離を離すことができるので、電極とデータ線あるいは走査線との間に生ずる寄生容量による信号供給の遅延を抑制することが可能となる。
上記のアクティブマトリクス基板において、単位回路は、第１の制御用端子、第１の端子、及び第２の端子を備えた第１のトランジスタと、前記第１の制御用端子に接続され、第１の電極及び第２の電極を備えた保持素子と、第３の端子、第４の端子、及び第２の制御用端子を備えた第２のトランジスタであって、前記第３の端子及び前記第４の端子はそれぞれ前記第１の端子及び前記第１の電極に接続された第２のトランジスタと、を備え、前記第２のトランジスタは、ＬＤＤ構造、ＧＤＤ構造、ＤＤＤ構造、及びマルチゲート構造からなる群から選択される少なくとも一の構造を有していることが好ましい。
ＬＤＤ構造、ＧＤＤ構造、ＤＤＤ構造、及びマルチゲート構造は電流漏れを抑制する構造として適しているので、このような構成とすることにより保持素子に蓄積された電荷を長時間維持することができる。
本発明の第１の電気光学装置は、上記アクティブマトリクス基板と、電気光学素子を備えていること、を特徴とする。
本発明の第２の電気光学装置は、画素毎に設けられた電気光学素子に電流を供給するための周辺回路を前記電気光学素子に対応して備える電気光学装置であって、各前記周辺回路は、発光期間において前記電気光学素子に電流を供給するための発光制御能動素子と、制御電圧を保持するための保持素子と、ゲート端子が前記保持素子に接続され当該ゲート端子に印加された前記制御電圧に基づいた電流を前記発光制御能動素子経由で前記電気光学素子に供給するための第１の能動素子と、選択期間において前記第１の能動素子経由で定電流（あるいはデータ電流）を流す電流制御能動素子と、前記電流制御能動素子と前記保持素子との間に接続され、前記選択期間において前記保持素子に充電させて前記制御電圧を記憶させる第２の能動素子と、を備え、前記第２の能動素子は、遮断時における漏れ電流防止構造を備えていることを特徴とする。
上記の漏れ電流防止構造としては、上記のアクティブマトリクス基板の場合と同様、例えば、ＬＤＤ構造、ＧＤＤ構造、ＤＤＤ構造、またはマルチゲート構造など採用可能である。
上記の電気光学装置において、前記第１の能動素子及び前記第２の能動素子としては、例えば、トランジスタを用いることが好ましい。その場合、互いに異なる導電型を有していることが好ましい。例えば、前記第１の能動素子がＰ型であり、前記第２の能動素子がＮ型であることが好ましい。
これに対応して、第１の能動素子に負論理のデータ信号を供給する第１のドライバ回路と、第２の能動素子に正論理の走査信号を供給する第２のドライバ回路と、を備えるような構成してもよい。
上記の電気光学装置において、第１の能動素子にデータ信号を供給するデータ線と、データ線と交差し第２の能動素子に走査信号を供給する走査線と、を備えるように構成してもよい。
また、上記の電気光学装置において、データ線または走査線のいずれか一方は、第１の能動素子および第２の能動素子を構成するソースメタル層およびゲートメタル層のうち電気光学素子の共通電極から離間している方のメタル層により配線されていることが好ましい。共通電極と離れているメタル層を利用すればその信号線と共通電極との間で生ずる寄生容量を減らすことができるからである。
具体的には、例えば走査線は、第２の能動素子のゲート端子を形成するゲートメタル層により配線されていることが考えられる。
また上記の電気光学装置において、複数の能動素子のうち、同一極性を有する複数の能動素子が同一の半導体層で平面的に連続形成されていることが好ましい。このように半導体層を連続させれば配線に使用する面積を抑え開口率を上げることができるからである。
このとき、同一極性を有する複数の能動素子間の接続点に共通のコンタクトホールを備え、当該コンタクトホールからこれら能動素子と異なる極性を有する能動素子へ配線されている。極性が異なる場合には、通常の配線を行う必要があるからである。また、このようにすれば、コンタクトホールを共有化することにより、駆動回路の全体面積に占める接続部分の占有面積を少なくすることができる。
ちなみに、後述する実施形態の一つでは、同一極性を有する複数の能動素子は、第２の能動素子、発光制御能動素子、および電流制御能動素子としているが、もちろんこれに限定はされない。
ここで前記第２の能動素子および前記電流制御能動素子のゲート端子として、共通の走査線を利用してもよく、この場合、共通のゲート端子接続については走査線をそのまま利用することによって配線面積を削減し開口率を上げることができる。
ただし、前記第２の能動素子および前記電流制御能動素子を同一タイミングで駆動しない場合は、もちろん、それぞれのゲート端子として異なる信号線を利用することは可能である。
本発明の第３の電気光学装置は、電気光学素子と、前記電気光学素子を駆動する周辺回路と、を備え、前記電気光学素子は、当該電気光学素子の境界が少なくとも所定の曲率以上を有するように形成されており、当該所定の曲率を有する境界と当該電気光学素子に外接する多角形の境界とで囲まれる領域に、少なくとも周辺回路の一部が形成されていることを特徴としている。
「所定の曲率」を有する形状は、特に電気光学素子を、液体材料を用いて形成する場合に有効であり、その場合、当該液体材料の粘度や表面張力、および電気光学素子の下層の材料に応じて適宜設定することが望ましい。しかし、電気光学素子を蒸着法などの液体材料を用いることなしに形成する場合でも、ショーをト防止するという効果を奏する。
この所定の曲率を有する境界部分が複数形成されていることが好ましい。また、複数形成されている境界部分は、電気光学素子の幾何学的中心点を通る一の中心線に対して実質的に対称的に配置されていることが好ましい。
例えば、この領域に形成される周辺回路の一部は、当該周辺回路の配線を構成するコンタクトホールである。このようなコンタクトホールは、領域の形状に合わせた多角形であることが好ましい。このような周辺回路の配線を構成するコンタクトホールは、例えば、電気光学素子の電極の少なくとも一方に電流を供給するためのコンタクトホールである。このコンタクトホールは複数であって、前記電気光学素子の幾何学的中心点を通る一の中心線に対して実質的に対称的に配置されていることが好ましい。
電気光学素子の形成に液体材料を用いる場合、当該液体材料に対して親和性を調整した親和性制御層を、電気光学素子の境界付近にさらに備えることにより、電気光学素子を構成する機能層の膜厚を制御し、平坦性を向上させることもできる。さらに、バンク層の少なくとも壁面の当該液体材料に対する親和性を前記親和性制御層のそれとは異ならせることにより、より効果が増す場合がある。例えば、バンク層の壁面の当該液体材料に対する親和性を親和性制御層のそれより低くすることにより、バンク層の壁面に当該液体材料により形成された膜が付着することがなくなり、当該液体材料により形成された膜の平坦性がより向上する。
この親和性制御層を、バンク層のなす壁面に対して当該電気光学素子内側で階段形状を有するように形成するようにしてもよい。
ここで「バンク」とは、画素領域間を仕切るための仕切部材である。バンクは陰極または共通電極とデータ線または走査線などの信号を供給する配線との距離を確保するためにも有効である。当該距離を十分に確保することにより、寄生容量が低減し、信号を供給する際の遅延を抑制することができるからである。
概してデータ信号は走査信号に寄生容量の影響を大きく受け、動作遅延の原因となるので、データ信号と共通電極または陰極との距離を十分確保する必要がある。
ここで所定の曲率を有する境界部分において、当該電気光学素子を構成する少なくとも一方の電極が当該境界部分の形状に対応してパターニングされていることが好ましい。電極を曲率に合わせてパターニングすることで周辺回路の少なくとも一部を配置しやすくなるからである。例えば、周辺回路の少なくとも一部とは、周辺回路と前記電極との接続をとるためのコンタクト領域である。
本発明の第４の電気光学装置は、発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、前記発光部の面積は、前記画素電極の面積より小であり、前記発光部の形状と前記画素電極の形状とが異なっていることを特徴とする。
本発明の第５の電気光学装置は、発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、前記発光部の面積は、前記画素電極の面積より小であり、前記発光部の形状は曲率を有する形状であり、前記画素電極の形状は多角形の形状であること、を特徴とする。
本発明の第６の電気光学装置は、発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、前記発光部の面積は、前記画素電極の面積より小であり、前記発光部はｎ個（ｎは４以上の整数）の角を有する多角形形状を有しており、前記画素電極はｍ個（ｍは３以上の整数）の角を有する多角形形状を有しており、ｎ＞ｍを関係を有すること、を特徴とする。
上記の電気光学装置において、発光部は曲率を有する形状または四角形以上の多角形形状を有しているので、発光部端部におけるショートを防止することができる。また、液体材料を用いて発光部を形成する際に発光部の端部にも十分液体材料を行き渡らせることができ、均一な膜を形成することも可能となる。
上記の電気光学装置において、前記発光部の全領域は前記画素電極上に形成されており、前記発光部の形成されていない、前記画素電極の部分に前記周辺回路と前記画素電極との接続のためのコンタクト領域が設けられていることが好ましい。
本発明の第７の電気光学装置は、電気光学素子と、前記電気光学素子に供給する電流を規定する保持容量と、保持容量に記録された電圧に従った電流を供給する能動素子と、を備え、保持容量を構成する第１の電極は、電気光学素子に電流を供給する電源線を形成する金属層の一部をパターニングして形成されている電気光学装置である。
本発明の第８の電気光学装置は、電気光学素子に対し、保持容量に記録された電圧に従った電流を能動素子により供給可能に構成され、電源に接続される第１の金属層と、能動素子の制御端子を一部に含んでパターン形成される第２の金属層と、を備え、保持容量を構成する第１の電極は、第１の金属層の一部をパターニングして形成されている電気光学装置である。
ここで「層」には、金属層の他、保持容量形成に影響を与える層、例えば半導体層などが含まれる。
さらに保持容量を構成する第２の電極は、能動素子の制御端子を形成する金属層の一部をパターニングして形成されている。
上記の電気光学装置において、前記第１の電極は、電源線の一部であり、当該電源線の一部に能動素子の制御端子を形成する金属層の一部を重ねてパターニングして前記第２の電極を形成してもよい。このような構成にすれば保持容量と能動素子とを接続するための配線を特に設ける必要がないので開口率を上げることができるからである。
さらに好ましくは、保持容量を構成する電極に重複して当該電極形状に形成された半導体層を備えている。この半導体層は、例えば、不純物が導入されている。不純物をドーピングして半導体層が金属化あるいは低抵抗化してもよい。
また保持容量は、電気光学素子および能動素子が形成された領域以外の領域に形成されていることが開口率を上げる上で好ましい。例えば、保持容量の電極を構成する各層は、電気光学素子および能動素子が形成された領域以外の領域の形状に対応させた多角形、例えば五角形以上、に形成されている。
上記の電気光学装置において、保持容量の電極を構成する各層のうち、より下層側に配置される層の占める領域がより上層側に配置される層の占める領域より大きく形成されていることが好ましい。
上記の電気光学装置において、より下層側に配置される層の占める領域は、より上層側に配置される層の形成時において生じうる最大の位置ずれを生じた場合であっても、当該より上層側に配置される層の領域が当該より下層側に配置される層の領域内に収まるような形状にパターン形成されている。
上記の電気光学装置において、隣接する電気光学素子間を隔離するためのバンク層をさらに備え、保持容量は、バンク層の下に形成されていることが好ましい。
ここで、さらに、電気光学素子の形成時における材料液の親和性を制御するための親和性制御層をバンク層中あるいはバンク層の下に備えていてもよい。
保持容量が形成される重複領域は、第１の金属層または第２の金属層の少なくとも一方が電源配線パターンとなっている領域に設けてもよい。
さらに好ましくは、第２の金属層によって形成される配線パターンは、電気光学素子に接続されている２つの電極の少なくとも一方から所定の距離以上離間して配置されている。このような構成により不要な容量を減らすことができるからである。
本発明の第５のアクティブマトリクス基板は、データ線と走査線との交差部に対応して配置された画素電極と路を備えたアクティブマトリクス基板であって、前記画素電極は少なくとも１つのトランジスタを介して電源線に接続され、前記少なくとも１つのトランジスタのゲートに接続された保持素子が設けられ、前記保持素子を構成する第１の電極は、前記電源線に接続されていること、を特徴とする。
本発明の第６のアクティブマトリクス基板は、データ線と走査線との交差部に対応して配置された画素電極と路を備えたアクティブマトリクス基板であって、前記画素電極は少なくとも１つのトランジスタを介して電源線に接続され、前記少なくとも１つのトランジスタのゲートに接続された保持素子が設けられ、前記保持素子を構成する第１の電極は、前記電源線の一部であること、を特徴としている。
上記のアクティブマトリクス基板において、前記保持素子を構成する第２の電極は、前記少なくとも１つのトランジスタのゲートであることを特徴としている。
本発明の第７のアクティブマトリクス基板は、走査線とデータ線との交差部に対応して、トランジスタを備えた単位回路とを備えたアクティブマトリクス基板であって、前記トランジスタを構成する半導体膜は半導体層に形成され、前記走査線と前記データ線の交差部においては前記走査線及び前記データ線のいずれかが第１の導電層に形成され、前記交差部以外の部分の前記走査線と前記データ線とは第２の導電層に形成されていることを特徴としている。このアクティブマトリクス基板において、前記第２の導電層は前記第１の導電層と前記半導体層との間に配置されていることが好ましい。
上記のアクティブマトリクス基板は、電気光学素子と組み合わせることにより、電気光学装置を構成することができる。
本発明の第９の電気光学装置は、走査線とデータ線との交差部に対応して電気光学素子を備えた電気光学装置であって、前記電気光学素子に電力を供給する一対の電極を含み、前記走査線と前記データ線の交差部においては前記走査線及び前記データ線のいずれかが第１の導電層に形成され、前記交差部以外の部分の前記走査線と前記データ線とは第２の導電層に形成され、前記第２の導電層は前記第１の導電層より前記一対の電極のいずれか一方から離間して配置されていること、を特徴としている。
ここで、上記の電気光学素子は、エレクトロルミネッセンス（ＥＬ）素子であってもよい。ここで、「エレクトロルミネッセンス素子」とは、その発光性物質が有機であるか無機であるか（Ｚｎ：Ｓなど）を問わず、電界の印加によって、陽極から注入された正孔と陰極から注入された電子とが再結合する際に再結合エネルギーにより発光性物質を発光させるエレクトロルミネッセンス現象を利用したもの一般をいう。またエレクトロルミネッセンス素子は、その電極で挟まれる層構造として、発光性物質からなる発光層の他、正孔輸送層および電子輸送層のいずれかまたは双方を備えていてもよい。具体的には、層構造として、陰極／発光層／陽極の他、陰極／発光層／正孔輸送層／陽極、陰極／電子輸送層／発光層／陽極、または陰極／電子輸送層／発光層／正孔輸送層／陽極などの層構造を適用可能である。
さらに、上記したアクティブマトリクス基板を備える電子機器にも適用される。ここで「電子機器」には限定が無いが、アクティブマトリクス基板により構成された表示装置を備えるもの、例えば、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳等をいう。
発明の好適な実施の形態
次に、本発明の好適な実施の形態を、図面を例示として参照しながら説明する。以下の形態は、本発明を実施の形態の例示に過ぎず、その適用範囲を限定するものではない。
［実施形態１］
本発明の実施形態は、電気光学素子としてＥＬ素子を利用した電気光学装置である表示パネルに関する。図１に当該ＥＬ素子を含むアクティブマトリクス基板により構成された表示パネルの全体図を示す。
図１に示すように、表示パネル１は、ガラス基板１６上に、表示領域１１およびドライバ領域１４及び１５を配置して構成されている。表示領域１１には全体的に陰極１２が形成されて陰極取出電極１３に接続されている。表示領域１１には画素領域１０がマトリクス状に配置されている。カラー表示の場合、画素領域１０は、それぞれがカラー表示で必要とされる原色（例えば、赤、青、緑の三原色）で発光可能に構成されており、各原色で発光する画素領域１０の組が一つの画素要素となる。例えば、表示領域１１の列方向に配置されるドライバ領域１５は、書き込み制御線Ｖｓｅｌ及び発光制御線Ｖｇｐに信号を出力し、表示領域１１の行方向に配置されるドライバ領域１４は、電源線Ｖｄｄの他、データ電流をデータ線Ｉｄａｔａに信号を出力している。各画素領域１０における発光状態をドライバ領域１４及び１５に形成された図示しない駆動回路によって制御することにより、任意の画像が表示領域１１に表示されるのである。
図２に、一つの画素領域およびその周辺の配線パターンを説明する平面図を示す。図２では、図３に示した特に主要な半導体層１０２、ゲートメタル層１０４、ソースメタル層１０６、陽極層１１０、の各々のパターンが判るように示してある。
図２に示すように、電源線Ｖｄｄとデータ線Ｉｄａｔａに挟まれる領域に、発光部ＯＬＥＤおよびそれを駆動するための周辺回路が総て配置されている。電源線Ｖｄｄは、発光部ＯＬＥＤを介してデータ線Ｉｄａｔａと離れて配置されている。周辺回路は、第１の能動素子としてのトランジスタＴ１、第２の能動素子としてのトランジスタＴ２、電流制御能動素子としてのトランジスタＴ３、発光制御能動素子としてのトランジスタＴ４、および保持素子としての保持容量Ｃで構成されている。なお、トランジスタＴ１〜Ｔ４の導電型は特に限定されないが、本実施形態では、トランジスタＴ１の導電型はＰ型であり、それ以外のトランジスタは全てＮ型となっている。
トランジスタＴ１は、そのソースが電源線Ｖｄｄに接続され、そのドレインがトランジスタＴ４のドレイン側に接続されている。トランジスタＴ４は、そのソースが発光部ＯＬＥＤの陽極に接続されている。保持容量Ｃは、電源線ＶｄｄとトランジスタＴ１のゲート間に形成されている。トランジスタＴ２は、そのソースが保持容量ＣおよびトランジスタＴ１のゲートに接続され、そのドレインがトランジスタＴ３のドレインおよびトランジスタＴ１およびＴ４間に接続されている。トランジスタＴ３は、そのソースがデータ線Ｉｄａｔａに接続され、そのゲートがトランジスタＴ２のゲートと共通に書き込み制御線Ｖｓｅｌに接続されている。
図３に、図２に示された切断面における層構造を説明する各断面図を示す。図３ＡはＡ−Ａ切断面、図３ＢはＢ−Ｂ切断面、図３ＣはＣ−Ｃ切断面における層構造を示している。
図３Ａに示すように、当該画素領域１０は、ガラス基板１００（図１におけるガラス基板１６）上に、下地保護膜１０１、半導体層１０２、ゲート絶縁膜１０３、ゲートメタル層１０４、第１層間絶縁膜１０５、ソースメタル層１０６、第２層間絶縁膜１０７、バンク層１０８、陰極層１０９（図１における陰極１２）の各層を積層して構成されている。さらに、電界発光部ＯＬＥＤでは、図３ＢおよびＣに示すように、陽極層１１０、正孔輸送層１１１、発光層１１２の各層を積層して構成されている。
ガラス基板１００としては、本実施形態のＥＬ素子が基板側に光を射出する形態であって光透過性があることが必要であるため、ソーダライムガラス、低膨張ガラス、石英などのノンアルカリガラスが適用される。ただし、陰極層１０９に光透過性物質を用い、陰極側から光を射出する形態のＥＬ素子を構成する場合には、金属等の導電性物質、シリコン・カーバイト（ＳｉＣ）やアルミナ（Ａｌ_２Ｏ_３）や窒化アルミニウム（ＡｌＮ）等の非透明絶縁性物質も利用可能である。
下地保護膜１０１としては、酸化硅素膜（ＳｉＯ_ｘ：０＜ｘ≦２）や窒化硅素膜（Ｓｉ_３Ｎ_ｘ：０＜ｘ≦４）等の絶縁性物質が利用可能である。下地保護層は、ガラス基板中に含まれているナトリウム（Ｎａ）等の可動イオンが半導体層中に混入して半導体層の不純物制御に悪影響を与えさせないために形成するものである。
下地保護層１０１は、まず基板１００を純水やアルコールなどの有機溶剤で洗浄した後、常圧化学気相堆積法（ＡＰＣＶＤ法）や低圧化学気相堆積法（ＬＰＣＶＤ法）、プラズマ化学気相堆積法（ＰＥＣＶＤ法）等のＣＶＤ法あるいはスパッター法等を用いて基板上に形成される。
半導体層１０２としては、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）等の四族単体の半導体層の他に、シリコン・ゲルマニウム（Ｓｉ_ｘＧｅ_１−ｘ：０＜ｘ＜１）やシリコン・カーバイド（Ｓｉ_ｘＣ_１−ｘ：０＜ｘ＜１）やゲルマニウム・カーバイド（Ｇｅ_ｘＣ_１−ｘ：０＜ｘ＜１）等の四族元素複合体、ガリウム・ヒ素（ＧａＡｓ）やインジウム・アンチモン（ＩｎＳｂ）等の三族元素と五族元素との複合体化合物、またはカドミウム・セレン（ＣｄＳｅ）等の二族元素と六族元素との複合体化合物、シリコン・ゲルマニウム・ガリウム・ヒ素（Ｓｉ_ｘＧｅ_ｙＧａ_ｚＡｓ_ｚ：ｘ＋ｙ＋ｚ＝１）と云った更なる複合化合物等が適用可能である。
半導体層１０２は、例えば、ＡＰＣＶＤ法やＬＰＣＶＤ法、ＰＥＣＶＤ法等のＣＶＤ法、またはスパッター法等や蒸着法等のＰＶＤ法でシリコン等を堆積させた後、レーザー光の照射によって多結晶化して形成される。レーザー光としては、エキシマレーザー、アルゴンイオンレーザー、ＹＡＧレーザーの基本波及び高調波等が好適に用いられる。例えば、シリコンを多結晶化すると、ポリシリコンとなる。この多結晶化した半導体層１０２を保持容量Ｃや各トランジスタＴ１〜Ｔ４の各ＴＦＴの各素子形状に合うようパターニングする。例えばＣＦ_４と酸素の混合ガスを用いた反応性イオンエッチングによってアモルファス状態の半導体層を素子形状に合わせて島状にパターニングして形成する。パターニング後、例えばゲートメタル層を形成後、そのゲートメタル層をマスクとして、半導体層に不純物を導入する。具体的には、素子ごとにリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などのドナー元素を添加してＮ型半導体層にしたり、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）等のアクセプター元素を添加してＰ型半導体層にしたりする。本実施形態では、保持容量Ｃを構成する半導体層がＮ型半導体層になるように不純物が導入される。ここで、ＴＦＴをＬＤＤ構造にする場合やＴＦＴのしきい値電圧を調整する場合には、不純物を低濃度で導入するチャンネル・ドープが行われる。
ゲート絶縁膜１０３としては、例えばテトラエチルオルトシリケート（ＴＥＯＳ）を原料とする二酸化珪素膜により形成される。ゲート絶縁膜１０３は、例えば、マイクロ波放電プラズマ、ＥＣＲプラズ等の酸素または窒素雰囲気下におけるマプラズマＣＶＤ法により形成される。
ゲートメタル層１０４としては、例えばタンタル（Ｔａ）、タングステン（Ｗ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）等のような導電性材料を用いる。ゲートメタル層１０４は、スパッタ法等で成膜され後、ゲート電極の形状になるようパターニングして形成される。
第１層間絶縁膜１０５としては、酸化珪素または窒化珪素等の絶縁膜を適用可能である。第１層間絶縁膜は、スパッタ法等で形成された後、例えばＴＦＴ用のソース・ドレイン電極を形成するためにコンタクトホールが形成される。
ソースメタル層１０６として、例えばアルミニウム（Ａｌ）の他、タンタル、モリブデン、チタン、タングステン等の導電性材料を使用可能である。ソースメタル層は、スパッタ法等で一様に導電性材料を積層後、電極形状に合わせてパターニングして形成される。
第２層間絶縁膜１０７としては、酸化珪素または窒化珪素等の絶縁膜を適用可能である。第２層間絶縁膜は、スパッタ法等で形成された後、例えば陽極層１１０用のコンタクトホールｈ１およびｈ２が形成される。
陽極層１１０としては、例えば、酸化インジウム錫合金（ＩＴＯ）等の光透過性を有する導電性材料が適用可能である。光透過性が必要無い場合には、陽極層として、酸化錫（ＮＥＳＡ），金、銀、白金、銅等を適用できる。陽極層はスパッタ法等により形成された後、発光部ＯＬＥＤの形状に応じてパターニングして形成される。陽極層（あるいは画素電極）の形状は特に限定はないが、発光部ＯＬＥＤより大きな面積とすることが望ましい。そのような構成にすれば、周辺回路あるいは画素回路と、画素電極との電気的に接続するためのコンタクト領域を画素電極の発光部以外の領域に設けることができる。このような構成とすることにより少なくとも発光部の平坦性は向上する。
バンク層１０８としては、酸化珪素、窒化珪素、ポリイミドなどの絶縁材料を適用可能である。バンク層は、スパッタ法等で形成後、発光部ＯＬＥＤに対応する位置に開口部が設けて形成される。
正孔輸送層１１１としては、例えば、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス−（３−メチルフェニル）−（１，１’−ビフェニル）−４，４’−ジアミン（ＴＰＤＡ）が用いられる。正孔輸送層は、バンク層１０９に設けられた開口部にメタルマスク等を用いて成膜される。
発光層１１２としては、例えばトリス（８−キノリノール）アルミニウム（Ａｌｑ_３）等の任意の発光性物質が用いられる。発光層は、メタルマスクやシリコンマスクを用いた蒸着で形成可能であるが、インクジェット法により発光性物質を含んだ溶媒を開口部に配置して溶媒成分を蒸発させて形成してもよい。
陰極層１０９としては、エネルギー順位からＥＬ素子の陰極として使用可能な材料、アルミニウムまたはアルミニウムと他の元素（リチウムなど）の合金、カルシウムなどで形成される。陰極層は、メタルマスク等により形成され、フォトリソグラフィー法やシャドーマスク法等でパターニングして形成される。
本実施形態では画素電極を陽極、共通電極を陰極としているが、画素電極を陰極、共通電極を陽極とする構成であってもよい。典型的な陰極材料は金属であることが多いので画素電極を陰極とした場合、発光部ＯＬＥＤが発した光は基板１００と反対側に射出されることとなる。もちろん、画素電極を陽極、共通電極を陰極の場合でも、陰極材料として透明材料を使用あるいは光が透過する程度の膜厚とすることにより基板１００と反対側に光を射出することが可能である。
以下、本実施形態における配線パターン上の数々の特徴について順に説明する。
（発光部の平面形状）
ＥＬ素子の製造方法の一つに、インクジェット方式により発光性物質、キャリア輸送性物質あるいはキャリアブロッキング性物質を含んだ液体材料を開口部に吐出し乾燥させて、発光層を形成する製造方法がある。この製造方法では、吐出された材料液が均等に開口部の隅々まで行き渡ることが重要である。もしも材料液が均等に行き渡らないと、成膜後の発光層の厚みが不均一になり、発光領域内で射出される光の強度が不均一となり、表示パネルの画質が低下する。例えば、平面上、方形形状の開口部であったと仮定すると、材料液の表面張力や粘度等の影響で開口部の角部における吐出された材料液の液面の高さがその他の部分と異なるようになる。したがって、このような形状の発光部では成膜後の発光層の厚みが不均一になるおそれがあった。
一方、表示パネルでは輝度を上げる必要があるため、光を射出する領域、すなわち発光部をできるだけ大きく採り、周辺回路の占める領域をできるだけ小さくしたいという要請、つまり開口率を上げたいという要請がある。製造上の容易性のみを考えてパターンを配置するわけにもいかないのである。
そこで、このような要請をともに満たすために、本実施形態では、発光部の境界が少なくとも所定の曲率以上を有するように形成されており、この所定の曲率を有する境界とこの発光部の境界に外接する多角形の境界とで囲まれる領域に、少なくとも周辺回路の一部が形成されている。
図４に基づいて、具体的な概念を説明する。図４Ａ、Ｂ、Ｃはそれぞれ本発明の概念を適用した発光部の全部または一部の平面形状を示している。図４Ａは、発光部の境界が円形、すなわち総ての境界が一定の曲率Ｒを有している場合である。この円周とこの円周に外接する多角形、すなわち破線で示す正方形とで囲まれる領域、すなわち斜線部分に、周辺回路の一部を設けるのである。この円形の発光部は中心点を通るどの中心線に対しても対称である点で、発光部の膜厚を均等にできるための形状として理想的な形状であると考えられる。しかし、図４Ａに示すように、斜線部分を有効活用することが発光部の開口率を向上させるために必要である。
図４Ｂは、長方形の角部に本発明を適用し、発光部の境界に一定の曲率Ｒを持たせた例である。この例では、外接する多角形は破線で示す長方形になり、発光部の境界と長方形の境界とで囲まれる斜線領域が、周辺回路の一部または全部を設ける領域となる。本実施形態はこの例に属し、この曲率Ｒを大きくしていくと、本実施形態のような長円の発光部の平面形状になる。この例でも発光部の中心を通る中心線に対して左右あるいは上下対称であり、かつ、角部の曲率が一定値以上であるため、均等な膜厚の発光部を形成可能である。
図４Ｃは、中心線に対して不均等に角部の曲率を設定した例である。図に向かって左側の角部の曲率Ｒ１が右側の角度の曲率Ｒ２より小さくなっている。
この例では、外接する多角形は破線で示すような長方形になり、発光部の境界と長方形の境界とで囲まれる斜線領域が、周辺回路の一部または全部を設ける領域となる。このように曲率が不均等であっても、最小の曲率を一定値以上に設定することにより、均等な膜厚の発光部が形成可能である。最小の曲率は、吐出される溶液の粘度や表面張力、吐出面の撥水性あるいは撥液性、（親水性あるいは親液性）に左右されるため、実験によって事例毎に定められる。
本実施形態では、図２に示すように発光部が長円形の平面形状を採用している。そして、この発光層の境界とこの発光部の境界に外接する長方形（図示しない）との境界で囲まれる領域内に、周辺回路の一部、つまりコンタクトホールｈ１およびｈ２が形成されている（図３Ｂ）も参照のこと）。本実施形態では、本来無駄なスペースともなるべき図４Ｂの斜線で示すような領域を、このコンタクトホールのために使用することにより、スペースの有効利用という要請を満たしている。
なお、この発光部の境界とその発光部に外接する多角形の境界とに囲まれる領域には、コンタクトホールに限らず、周辺回路のいずれの素子、例えばトランジスタやキャパシタ等を形成してもよい。また、独立に機能する素子全体を総てこの領域に入れ込まなければならないわけではなく、素子やコンタクトの一部、つまり周辺回路の一部がこの領域に入り込んでいればよい。つまり、スペースを有効利用するような配置がされていることが肝要である。
発光部の形成に液体材料を用いない場合、例えば、発光部を蒸着法などで形成する場合でも、発光部の端部を曲率を有する形状とすることにより発光部ＯＬＥＤの端部における画素電極と共通電極とのショートの危険性を低減するという一定の効果を示す。
なお、厳密には曲率は細かな直線の集合とも表わされるので発光部の形状は画素電極の形状より多く角を有する多角形とも解釈される。
（発光部のためのコンタクトホール）
ＥＬ素子において、発光部の境界と発光部に外接する多角形の境界とに囲まれる領域に、図２に示すように、コンタクトホールを設けることは意義がある。すなわち、この領域に比較的大き目のコンタクトホールを設けることにより、この領域の有効利用が可能となるとともに、発光部に十分な電流を供給可能とするからである。
さらにコンタクトホールを複数設けることは好ましい。すなわち、ＥＬ素子では、発光層にはある程度の電流量の電流を、発光部全体に均等に流す必要がある。もしも直接電流を供給する陽極に接続するためのコンタクトホールが偏った位置に設けられたものとすると、電流の供給口が発光層に対して偏った位置にあるため、電流供給量が不均等になる場合がある。不均等な電流供給は発光強度のむらとなって現れる。
この点、本実施形態のように、発光部の中心部を通る中心線に対し対称な位置に複数のコンタクトホールを設ければ、このような問題を解消できる。すなわち、図２に示すように、本実施形態では、発光部の中心点を通る所定の中心線に対して対称的に設けられた領域にそれぞれ比較的大き目の複数のコンタクトホールを設けている。この対称的な領域にそれぞれコンタクトホールを設けることにより、発光部の均等成膜の要請とともに、発光部に対する電流供給を均一にするという要請を満たすことができる。
（金属層間のアライメント）
ＥＬ素子の駆動回路方式によっては、保持容量の変動が発光部に供給される電流量の安定性に影響を与える場合がある。当該実施形態においても、保持容量Ｃの容量値が画素ごとあるいは表示パネルごとに変動するのは好ましくない。しかしながら、表示パネルの製造工程において金属層を積層する際に予定した位置よりもずれが生じる場合がある。保持容量は金属層の重複領域の面積が容量値を規定するため、位置ずれが生じると容量値の変動またはバラツキを生じ、保持容量の容量値が画素領域毎あるいは表示パネルごとに変動するという事態を招く場合がある。
そこで、本実施形態では、保持容量Ｃが形成される重複領域付近において、保持容量Ｃの形成に関係する複数の層、すなわちソースメタル層１０６、ゲートメタル層１０４および半導体層１０２のうち、より下層側に配置される層（ソースメタル層に対してはゲートメタル層および半導体層）の占める領域または幅が、より上層側に配置される層（半導体層に対してはゲートメタル層およびソースメタル層、ゲートメタル層に対してはソースメタル層）の占める領域または幅より大きく形成されている。
この特徴は図２の平面図からも読み取れるが、具体的に図６に示したＡ−Ａ断面図を参照して説明する。図６に示すように、ソースメタル層１０６の幅をｄ１、ゲートメタル層１０４の幅をｄ２、半導体層１０２の幅をｄ３とした場合に、ｄ３＞ｄ２＞ｄ１という関係が生じている。下層にいくほどパターン形状を大きくしていくのである。
どのくらい大きくすべきかは、製造プロセスの精度とパターン密度によって変わる。考え方としては、より上層側に配置される層の形成時において生じうる最大の位置ずれを生じた場合であっても、より上層側に配置される層の領域が、より下層側に配置される層の領域内に収まるような形状に各層をパターン形成することである。本実施形態においても、差分ｄ３−ｄ２、ｄ２−ｄ１は製造プロセスで予測される位置ずれの量と同じかそれ以上になるように設計されている。
（ゲートメタル層の離間形成）
ＥＬ素子は共通電極を備えており、表示領域の全面にその共通電極が形成される。本実施形態でも発光部ＯＬＥＤのための共通電極として陰極１３（陰極層１０９）が、図１に示すように表示領域１１の全体に形成されている。ところが、共通電極が全面に形成されていると、トランジスタのゲートに接続されるゲートメタル層との間で容量が生じるという問題があった。このような寄生容量が生じると、トランジスタの動作の遅れを生じ、設計した通りのタイミングでの動作が保証できなくなる。
そこで本実施形態では、ゲートメタル層によって形成される配線パターンが、発光層の電極の少なくとも一方から所定の距離以上離間して配置されるように配慮した。インピーダンスが低く問題となるのは、共通電極である陰極層１０９とゲートメタル層１０４との距離である。また、陰極層１０９は、発光部ＯＬＥＤにおいて下層側との距離が小さくなるため、発光部周辺におけるゲートメタル層との距離が問題となる。このため、本実施形態では、図７（図２におけるＣ−Ｃ断面に相当）に示すように、発光部付近において、陰極層１０９とゲートメタル層１０４との深さ方向の距離ｄ１と平面上の距離ｄ２が共に所定の距離以上になるようパターン形成した。
ここで所定の距離は、ゲートメタル層の面積や介在する層の誘電率などによって種々変化するので一概に言えないが、画素領域の面積などから許容される範囲で、できるだけ離してパターニングするのが好ましい。
データ信号や走査信号など電気信号を供給するための配線は寄生容量による動作遅延を考慮してレイアウトを考えなければならない。本実施形態では、データ線Ｉｄａｔａ及び走査線Ｖｓｅｌは共通電極である陰極１０９から、より離れているゲートメタル層１０４を利用しており、データ線Ｉｄａｔａと走査線Ｖｓｅｌとの交差部ではデータ線Ｉｄａｔａはソースメタル層１０６に形成されているが、データ線Ｉｄａｔａの交差部以外の部分及び走査線Ｖｓｅｌはゲートメタル層１０４に形成されている。
データ線Ｉｄａｔａの関与する寄生容量をより低減する必要がある場合は、データ線Ｉｄａｔａの全部分を共通電極から最も離れた導電層に形成してもよい。本実施形態に対応させて説明するならば、データ線Ｉｄａｔａと走査線Ｖｓｅｌとの交差部では、走査線Ｖｓｅｌをソースメタル層１０６に形成し、データ線Ｉｄａｔａの全部分及び走査線Ｖｓｅｌの交差部以外の部分をゲートメタル層１０４に形成してもよい。
さらに走査線やデータ線などの信号線を共通電極や画素電極から離すためには、半導体層１０２と同一層に導電層を形成することも可能であり、さらにトランジスタの構成をいわゆるボトムゲートとすれば、半導体層より下層に導電層を設け、その導電層を利用して信号線を配線をすることも可能である。
（周辺回路の動作）
次に、本実施形態のＥＬ素子の周辺回路の動作を説明する。図５に、画素領域１０を構成する画素回路の一つあたりの回路図を示す。
１）本実施形態の回路は、データ信号として電流データを供給することによって動作する回路構成を有している。画素表示は、データ書き込み動作として、書き込み制御線Ｖｓｅｌを選択し、トランジスタＴ２およびＴ３をオン状態にすることから始まる。
２）トランジスタＴ２およびＴ３が導通状態になると、トランジスタＴ１が所定時間後に定常状態に達し、保持容量Ｃにデータ電流Ｃｄａｔａに応じた電荷が蓄積される。
３）そして発光動作として、書き込み制御線Ｖｓｅｌを非選択状態とし、トランジスタＴ２およびＴ３をオフにし、一旦データ電流Ｃｄａｔａの供給を停止後、発光制御線Ｖｇｐを選択する。この結果、トランジスタＴ４がオン状態となり、保持容量Ｃに記憶された電圧と電源電圧Ｖｄｄとの電位差Ｖｇｓに対応する電流がトランジスタＴ１およびＴ４経由で発光部ＯＬＥＤに供給され、発光層から光が射出される。
（周辺回路における電流維持性能の向上）
以下に、周辺回路における本実施形態の特徴を説明する。
従来、保持容量の充放電を制御する能動素子については特に考慮がされていなかった。微細化されたＦＥＴでは、ゲート電圧が閾値以下の場合、ドレイン電流がドレイン電圧にも依存するようになる。つまり、ソース−チャネル−ドレイン間の注入電流がゲート電圧に対して指数関数的に増加し、リーク電流が発生する。例えば、図５に示すトランジスタＴ２においてリーク電流が発生すると、保持容量Ｃの両端電圧Ｖｇｓが供給されたデータ信号に対応した値からずれてしまい、その電圧を制御電圧としてゲートに入力しているトランジスタＴ１のドレイン電流が変動する。この変動は、発光部ＯＬＥＤにおける輝度の変化となって現れるため、安定した輝度での発光が担保されなくなる。
そこで、本実施形態では、図１および図５に示すように、保持容量Ｃに直接接続される能動素子であるトランジスタＴ２を、多重制御端子型の能動素子、つまりマルチゲート型トランジスタとしている。このようなトランジスタでは、図５の矢印で示すように、事実上複数トランジスタが直列接続されたのと等価な素子となり、リーク電流が大幅に制限される。供給されたデータ信号に相応した電流量が正確に発光部ＯＬＥＤに供給される。
ここで、トランジスタＴ２をマルチゲート型に代えて、または併用してＬＤＤ、ＧＤＤ、ＤＤＤ構造のトランジスタとすることも可能である。このような構造を適用することにより、漏れ電流を減少させることができるとともに、ＦＥＴを微細化する際のホットエレクトロン等による悪影響を制限し、素子の信頼性を向上させることができる。
この実施形態では、制御信号の極性等を考慮し、トランジスタＴ１とトランジスタＴ２は互いに逆極性、つまり、トランジスタＴ１はＰ型ＦＥＴ、トランジスタＴ２からＴ４はＮ型ＦＥＴで構成されている。ただし、Ｐ型を用いるかＮ型を用いるかは、適用しようとする信号の極性等に応じて任意に変更可能であり限定はされない。
また、各素子の配置も図５に限定されるものではない。例えば、保持容量やトランジスタＴ１と発光部ＯＬＥＤの電位関係を逆転することもできる。この場合、発光部の共通電極を陽極とし、各トランジスタの極性（Ｎ型またはＰ型の別）を反転させることが好ましい。
（周辺回路のスペースの削減）
上述したように、表示装置では、輝度あるいは開口率を上げるため、周辺回路の占める領域をできるだけ小さくしたいという要請がある。このため、本実施形態では、複数のトランジスタ等の能動素子のうち少なくとも一つの能動素子が、他の能動素子と同一コンタクトホールで接続されるように配線パターンを形成した。具体的には、図２に示すように、トランジスタＴ２、Ｔ３、およびＴ４が同一のコンタクトホール、ｈ３で相互に接続されている。このように、回路上共通接点あるいはコンタクトが多くなるようにレイアウトを最適化し、共通接点になる部分を同一接続点で接続するように各素子を配置することによって、コンタクトホールの数が減少し、コンタクトホールのために使用される周辺回路の占有面積を減少させることができる。
［実施形態２］
図８に、本発明の実施形態２におけるＥＬ素子について、一つの画素領域およびその周辺の配線パターンを説明する平面図を示す。図９に、図８に示された切断面における層構造を説明する各断面図を示す。図９ＡはＡ−Ａ切断面、図９ＢはＢ−Ｂ切断面、図９ＣはＣ−Ｃ切断面における層構造を示している。これら図面では、実施形態１と同様に、主要な半導体層１０２、ゲートメタル層１０４、ソースメタル層１０６、陽極層１１０、の各々のパターンが判るように示してある。
実施形態２のＥＬ素子の構成は、段差形状Ｓｔｅｐを構成する親和性制御膜１１３の存在を除き、実施形態１のＥＬ素子と同様である。このため、実施形態１と同一の要素については同一符号を図面に付すこととしその説明を省略する。
以下に本実施形態の特徴を述べる。
（親和性制御層）
図９Ｃに示すように、実施形態２における発光部ＯＬＥＤは、親和性制御層１１３を、第２層間絶縁膜１０７とバンク層１０８との間に備えている。この親和性制御層１１３は、画素領域全体に形成する必要はないが、液体材料を用いて発光部ＯＬＥＤの形成する場合は、少なくとも発光部の境界付近に備えることが好ましい。親和性制御層１１３は、発光部の形成に用いられる液体材料と親和性がある必要がある。バンク層１０８は、本実施形態において、発光部の境界付近の壁面を形成しており、発光層１１０の形成時に使用する液体材料に対し非親和性を示すように材料が選択されて、親和性制御層１１３の上に積層されている。このため親和性制御層１１３は、図８および図９Ｃに示すように、バンク層のなす壁面に対して発光部内側で階段形状Ｓｔｅｐを形成している。
親和性制御層１１３の材料は、インクジェット方式により発光領域に充填する液体材料がどのような性質を備えているかに応じて決める。例えば、液体材料が水などの極性の高い液体を含むのであれば少なくとも液体材料と接触する部分あるいは表面は極性基を有することが親和性制御層として望まれる。逆に、液体材料が非極性の液体を含むのであれば、少なくとも液体材料と接触する部分あるいは表面は非極性基を有することが親和性制御層として望まれる。また、充填する液体材料の表面張力によっても親和性制御層の親和性の程度が決まる。
例えば、水に対して化学的には親和性の小さい材料を親和性制御層に使用したとしても液体材料が水より表面張力の小さい溶剤を多量に含んでいると、その液体材料は水より表面張力が小さくなり、当該親和性制御層は当該液体に対して親和性を示すようになる。したがって、親和性制御層の材料を何にするかは、使用する液体材料によって種々に変更して適用することになる。
親和性制御層１１３は、Ａｌ、Ｔａ等の金属、酸化シリコン、窒化シリコン、アモルファスシリコン、ポリシリコン、ポリイミド、フッ素結合を有する有機化合物、フォトレジストのうちいずれかから構成される無機化合物または有機化合物で構成されることが好ましい。絶縁性が必要なら金属以外の化合物で親和性制御層を構成する。これらの材料は、液体材料に対する接触角の相違によって、親和性の程度が決まる。すなわち親和性であるか非親和性であるかは相対的に決まり絶対的なものではない。表面処理の方法によっても親和性の程度を調整することができる。
バンク層１０８は、親和性制御層１１３より親和性の程度が少ない材料で構成するのが好ましい。バンク層の親和性の程度を親和性制御層より小さくすることで、バンク層の非親和性により液体材料が退けられ隣接する画素領域に液体材料が流れ込むことを防止でき、ショートを避けることができるからである。また、バンク層の非親和性により過剰に液体材料がバンク層側へ引かれ凹状の膜となることを防止できるからである。
このように、本実施形態によれば、液体材料と親和性のある親和性制御層を発光部の境界付近に備えたので、均一な膜厚の発光層を形成することが可能である。
このように、本実施形態によれば、液体材料と親和性のある親和性制御層を発光部の境界付近に備えたので、発光部を構成する正孔注入層や発光層など層の厚さの均一性が向上する。
なお、本実施形態では、親和性制御層１１３を階段形状に形成したが、層断面の厚みを十分とれる場合には、階段形状を呈すること無い壁面、つまりバンク層との間で段差の無い単一壁面を形成していてもよい。
その他の本実施形態２における利点は、実施形態１と同様であるため、その説明を省略する。
［実施形態３］
図１０に、実施形態３におけるＥＬ素子について、一つの画素領域およびその周辺の配線パターンを説明する平面図を示す。図１１に、図１０に示された切断面における層構造を説明する各断面図を示す。図１１Ａは図１０のＡ−Ａ切断面、図１１Ｂは図１０のＢ−Ｂ切断面における層構造を示している。これら図面では、実施形態１と同様に、主要な半導体層２０２、ゲートメタル層２０４、ソースメタル層２０６、陽極層２１０、の各々のパターンが判るように示してある。
実施形態３のＥＬ素子は、パターン形状において、実施形態１における画素領域１０の幅より画素領域２０の幅が小さくなっている。ただし、回路構成は実施形態１と同様であり（図５参照）、各層を構成する材料も実施形態１と同様であるため、実施形態１と同一の要素については同一符号を図面に付すこととしその説明を省略する。ただし、実施形態１におけるガラス基板１００、下地保護膜１０１、半導体層１０２、ゲート絶縁膜１０３、ゲートメタル層１０４、第１層間絶縁膜１０５、ソースメタル層１０６、第２層間絶縁膜１０７、バンク層１０８、陰極層１０９、陽極層１１０、正孔輸送層１１１、および発光層１１２の各層は、実施形態３において、ガラス基板２００、下地保護膜２０１、半導体層２０２、ゲート絶縁膜２０３、ゲートメタル層２０４、第１層間絶縁膜２０５、ソースメタル層２０６、第２層間絶縁膜２０７、バンク層２０８、陰極層２０９、陽極層２１０、正孔輸送層２１１、および発光層２１２の各層それぞれを対応している。また、実施形態１におけるトランジスタＴ１〜Ｔ４は実施形態３におけるＴ１１〜Ｔ１４に、実施形態１におけるコンタクトホールｈ１〜ｈ３は実施形態３におけるコンタクトホールｈ１１〜ｈ１３に、それぞれ対応している。
以下、本実施形態における配線パターン上の特徴について説明する。
（電源線下の保持容量）
実施形態１においては、保持容量Ｃを電源線Ｖｄｄとデータ線Ｉｄａｔａとの間であって発光部の外側（図２における発光部の上部）に配置した。しかし本実施形態のように画素領域の面積が比較的小さい場合、すなわち画素密度が高い場合には、保持容量が占有する素子面積が十分とれないという事態が生ずる。
そこで本実施形態においては、第１の金属層（例えばソースメタル層２０６）または第２の層の少なくとも一方が電源配線パターンとなっている領域に保持容量Ｃが形成されている。具体的には、図１０に示すように、発光部ＯＬＥＤの横に配線されている電源線Ｖｄｄ（ソースメタル層２０６）の下に、ゲートメタル層２０４を平行して積層させることにより、保持容量Ｃが形成されている。
この保持容量Ｃは、実施形態１において説明した保持容量と同様に、保持容量Ｃの形成に関係する複数の層間（例えば、ソースメタル層２０６、ゲートメタル層２０４、半導体層２０２）に重複領域を生じさせることにより保持容量Ｃが形成されており、保持容量Ｃが形成される重複領域付近において、複数の層のうちより下層側に配置される層の占める領域がより上層側に配置される層の占める領域より大きく形成されている。具体的には、図１１Ｂに示すように、ソースメタル層２０６の幅をｄ１１、ゲートメタル層２０４の幅をｄ１２、半導体層２０２の幅をｄ１３とした場合に、ｄ１３＞ｄ１２＞ｄ１１という関係が成立するようにしている。下層にいくほどパターン形状を大きくしていくのである。
どのくらい大きくすべきかは、製造プロセスの精度とパターン密度によって変わる。考え方としては、より上層側に配置される層の形成時において生じうる最大の位置ずれを生じた場合であっても、より上層側に配置される層の領域が、より下層側に配置される層の領域内に収まるような形状に各層をパターン形成することである。本実施形態においても、差分ｄ１３−ｄ１２、ｄ１２−ｄ１１は製造プロセスで予測される位置ずれの量と同じかそれ以上になるように設計されている。
（バンク層下の保持容量）
前述した保持容量は、隣接する前記発光部間を隔離するためのバンク層２０８の下に形成されていることが好ましい。すなわちバンク層は画素分離のために必要であるため、この領域の下に、電源線の配線領域と保持容量のための重複領域を重ね合わせることにより、周辺回路の占有面積を大幅に縮小し、十分な開口率を確保することができる。
（周辺回路のスペースの削減）
実施形態１と同様に、本実施形態２では、複数のトランジスタ等の能動素子のうち少なくとも一つの能動素子が、他の能動素子と同一コンタクトホールで接続されるように配線パターンを作成した。具体的には、図１０に示すように、トランジスタＴ１２、Ｔ１３、およびＴ１４が同一のコンタクトホール、ｈ１３で相互に接続されている。このように、回路上共通接点が多くなるように回路を設計し、共通接点になる部分を同一接続点で接続するように各素子を配置することによって、コンタクトホールの数を減少し、コンタクトホールのために使用される周辺回路の占有面積を減少させることができる。
その他の特徴、例えば発光部の平面形状、ゲートメタル層の電極からの離間処理、周辺回路の動作、周辺回路の電流維持性能の向上などについては、実施形態１と同様であり、その説明を省略する。
［実施形態４］
図１２に、本発明の実施形態３におけるＥＬ素子について、一つの画素領域およびその周辺の配線パターンを説明する平面図を示す。図１３に、図１２に示された切断面における層構造を説明する各断面図を示す。図１３Ａは図１２のＡ−Ａ切断面、図１３Ｂは図１２のＢ−Ｂ切断面における層構造を示している。これら図面では、実施形態３と同様に、主要な半導体層２０２、ゲートメタル層２０４、ソースメタル層２０６、陽極層２１０、の各々のパターンが判るように示してある。
実施形態４のＥＬ素子の構成は、段差形状Ｓｔｅｐを構成する親和性制御膜２１３の存在を除き、実施形態３のＥＬ素子と同一である。このため、実施形態３と同一の要素については同一符号を図面に付すこととしその説明を省略する。
以下に本実施形態の特徴を述べる。
（親和性制御層）
図１３Ｂに示すように、実施形態４における発光部ＯＬＥＤは、親和性制御層２１３を、第２層間絶縁膜２０７とバンク層２０８との間に備えている。この親和性制御層２１３は、画素領域全体に形成する必要はないが、少なくとも発光部の境界付近に備える必要がある。親和性制御層２１３は、発光部の形成に用いられる液体材料と親和性がある必要がある。バンク層２０８は、本実施形態において、発光部の境界付近の壁面を形成しており、発光層２１２または正孔注入層２１１の形成時に使用する液体材料に対し非親和性を示すように材料が選択されて、親和性制御層２１３の上に積層されている。このため親和性制御層２１３は、図１２および図１３Ｂに示すように、バンク層のなす壁面に対して発光部内側で階段形状Ｓｔｅｐを形成している。
親和性制御層１１３の材料は、インクジェット方式により発光領域に充填する液体材料がどのような性質を備えているかに応じて決める。例えば、液体材料が水などの極性の高い液体を含むのであれば少なくとも液体材料と接触する部分あるいは表面は極性基を有することが親和性制御層として望まれる。逆に、液体材料が非極性の液体を含むのであれば、少なくとも液体材料と接触する部分あるいは表面は非極性基を有することが親和性制御層として望まれる。また、充填する液体材料の表面張力によっても親和性制御層の親和性の程度が決まる。
例えば、水に対して化学的には親和性の小さい材料を親和性制御層に使用したとしても液体材料が水より表面張力の小さい溶剤を多量に含んでいると、その液体材料は水より表面張力が小さくなり、当該親和性制御層は当該液体に対して親和性を示すようになる。したがって、親和性制御層の材料を何にするかは、使用する液体材料によって種々に変更して適用することになる。
親和性制御層２１３は、例えば、Ａｌ、Ｔａ等の金属、酸化シリコン、窒化シリコン、アモルファスシリコン、ポリシリコン、ポリイミド、フッ素結合を有する有機化合物、フォトレジストのうちいずれかから構成される無機化合物または有機化合物で構成されることが好ましい。絶縁性が必要なら金属以外の化合物で親和性制御層を構成する。これらの材料は、液体材料に対する接触角の相違によって、親和性の程度が決まる。すなわち親和性であるか非親和性であるかは相対的に決まり絶対的なものではない。表面処理の方法によっても親和性の程度を調整することができる。
バンク層１０８は、親和性制御層１１３より親和性の程度が少ない材料で構成するのが好ましい。バンク層の親和性の程度を親和性制御層より小さくすることで、バンク層の非親和性により液体材料が退けられ隣接する画素領域に液体材料が流れ込むことを防止でき、ショートを避けることができるからである。また、バンク層の非親和性により過剰に液体材料がバンク層側へ引かれ凹状の膜となることを防止できるからである。
このように、本実施形態によれば、液体材料と親和性のある親和性制御層を発光部の境界付近に備えたので、発光部を構成する正孔注入層や発光層など層の厚さの均一性が向上する。
また、本実施形態によれば、発光部の境界付近の壁面を形成するバンク層が、液体材料に対し非親和性を示すものとしたので、隣接画素領域との間でのショートを防止することができる。
なお、本実施形態では、親和性制御層２１３を階段形状に形成したが、層断面の厚みを十分とれる場合には、階段形状を呈すること無い壁面、つまりバンク層との間で段差の無い単一壁面を形成していてもよい。
その他の本実施形態４における利点は、実施形態１と同様であるため、その説明を省略する。
［実施形態５］
本実施形態は、上記実施形態で説明した電気光学素子であるＥＬ素子を有する電気光学装置である表示パネルおよびその表示パネルを備える電子機器に関する。
図１４に、本実施形態の表示パネル１の接続図を示す。表示パネル１は、図１に示したように、表示領域１１内に画素領域を配置して構成される。画素領域としては、実施形態１または２の画素領域１０または実施形態３または４の画素領域２０を適用可能である。ドライバ領域１４からは、発光制御線Ｖｇｐおよび書き込み制御線Ｖｓｅｌを介して制御信号が各画素領域に供給されている。ドライバ領域１５からは、データ線Ｉｄａｔａおよび電源線Ｖｄｄを介してデータ信号及び電源電圧が各画素領域に供給されている。
本実施形態の表示パネル１は、種々の電子機器に適用可能である。図１５に、本表示パネル１を適用可能な電子機器の例を挙げる。
図１５Ａは携帯電話への適用例であり、当該携帯電話３０は、アンテナ部３１、音声出力部３２、音声入力部３３、操作部３４、および本発明の表示パネル１を備えている。このように本発明の表示パネルは表示部として利用可能である。
図１５Ｂはビデオカメラへの適用例であり、当該ビデオカメラ４０は、受像部４１、操作部４２、音声入力部４３、および本発明の表示パネル１を備えている。このように本発明の表示パネルは、ファインダーや表示部として利用可能である。
図１５Ｃは携帯型パーソナルコンピュータへの適用例であり、当該コンピュータ５０は、カメラ部５１、操作部５２、および本発明の表示パネル１を備えている。このように本発明の表示パネルは、表示部として利用可能である。
図１５Ｄはヘッドマウントディスプレイへの適用例であり、当該ヘッドマウントディスプレイ６０は、バンド６１、光学系収納部６２および本発明の表示パネル１を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
図１５Ｅはリア型プロジェクターへの適用例であり、当該プロジェクター７０は、筐体７１に、光源７２、合成光学系７３、ミラー７４・７５ミラー、スクリーン７６、および本発明の表示パネル１を備えている。このように本発明の表示パネルは画像表示源として利用可能である。
図１５Ｆはフロント型プロジェクターへの適用例であり、当該プロジェクター８０は、筐体８２に光学系８１および本発明の表示パネル１を備え、画像をスクリーン８３に表示可能になっている。このように本発明の表示パネルは画像表示源として利用可能である。
上記例に限らず本発明の電気光学装置は、アクティブマトリクス型の表示装置を適用可能なあらゆる電子機器に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＤＳＰ装置、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイなどにも活用することができる。
【図面の簡単な説明】
図１は本実施形態における表示パネルの全体図である。
図２は実施形態１における画素領域の平面図である。
図３は実施形態１における画素領域の断面図であり、図３Ａは図２のＡ−Ａ切断面、図３Ｂは図２のＢ−Ｂ切断面、図３Ｃは図２のＣ−Ｃ切断面である。
図４は発光部の境界形状の変形例であり、図４Ａは円形の発光部の場合、図４Ｂは中心線対称な屈曲部を有する発光部の場合、図４Ｃは中心線非対称な屈曲部を有する発光部の場合である。
図５は実施形態１における画素領域の回路図である。
図６は実施形態１における金属層のアライメントの説明図である。
図７は実施形態１におけるゲートメタルの離間処理の説明図である。
図８は実施形態２における画素領域の平面図である。
図９は実施形態２における画素領域の断面図であり、図９Ａは図８のＡ−Ａ切断面、図９Ｂは図８のＢ−Ｂ切断面、図９Ｃは図８のＣ−Ｃ切断面である。
図１０は実施形態３における画素領域の平面図である。
図１１は実施形態３における画素領域の断面図であり、図１０Ａは図１０のＡ−Ａ切断面、図１０Ｂは図１０のＢ−Ｂ切断面である。
図１２は実施形態４における画素領域の平面図である。
図１３は実施形態４における画素領域の断面図であり、図１３Ａは図１２のＡ−Ａ切断面、図１３Ｂは図１２のＢ−Ｂ切断面である。
図１４は実施形態５における表示パネルの接続図である。
図１５は実施形態５における電子機器の例であり、図１５Ａは携帯電話、図１５Ｂはビデオカメラ、図１５Ｃは携帯型パーソナルコンピュータ、図１５Ｄはヘッドマウントディスプレイ、図１５Ｅはリア型プロジェクター、図１５Ｆはフロント型プロジェクターへの本発明の表示パネルの適用例である。

Claims (39)

1. 画素毎に設けられた電気光学素子に電流を供給するための周辺回路を前記電気光学素子に対応して備えるアクティブマトリクス基板であって、
   各前記周辺回路は、
   制御電圧を保持するための保持素子と、
   前記保持素子に接続され、前記制御電圧に基づいた電流を前記電気光学素子に供給するための第１の能動素子と、
   前記保持素子に接続され、前記保持素子の充放電を制御する第２の能動素子と、を備え、
   前記第２の能動素子は、遮断時における漏れ電流防止構造を備えているアクティブマトリクス基板。
2. 前記第２の能動素子は、マルチゲート型の能動素子として構成されている請求項１に記載のアクティブマトリクス基板。
3. 少なくとも前記第２の能動素子は、ＬＤＤ構造、ＧＤＤ構造、およびＤＤＤ構造からなる組から選択される一の構造を備えるトランジスタである請求項１に記載のアクティブマトリクス基板。
4. 複数のデータ線と複数の走査線との交差部に対応して配置された複数の単位回路を備えたアクティブマトリクス基板であって、
   前記複数の単位回路の各々は、
   第１の制御用端子、第１の端子、及び第２の端子を備えた第１のトランジスタと、
   前記第１の制御用端子に接続され、第１の電極及び第２の電極を備えた保持素子と、
   第３の端子、第４の端子、及び第２の制御用端子を備えた第２のトランジスタであって、前記第３の端子及び前記第４の端子はそれぞれ前記第１の端子及び前記第１の電極に接続された第２のトランジスタと、を備え、
   前記第２のトランジスタはマルチゲート構造を有していること、
   を特徴とするアクティブマトリクス基板。
5. 複数のデータ線と複数の走査線との交差部に対応して配置された複数の単位回路を備えたアクティブマトリクス基板であって、
   前記複数の単位回路の各々は、
   第１の制御用端子、第１の端子、及び第２の端子を備えた第１のトランジスタと、
   前記第１の制御用端子に接続され、第１の電極及び第２の電極を備えた保持素子と、
   第３の端子、第４の端子、及び第２の制御用端子を備えた第２のトランジスタであって、前記第３の端子及び前記第４の端子はそれぞれ前記第１の端子及び前記第１の電極に接続された第２のトランジスタと、を備え、
   前記第２のトランジスタは、ＬＤＤ構造、ＧＤＤ構造、およびＤＤＤ構造からなる群から選択される一の構造を備えるトランジスタであること、
   を特徴とするアクティブマトリクス基板。
6. 請求項４または５に記載のアクティブマトリクス基板において、
   さらに、第５の端子、第６の端子、及び第３の制御用端子を備えた第３のトランジスタを備え、
   前記第３の制御用端子は前記複数の走査線のうちの一つの走査線に接続され、
   前記第５の端子は前記複数のデータ線のうちの一つのデータ線に接続されていること、
   を特徴とするアクティブマトリクス基板。
7. 請求項６に記載のアクティブマトリクス基板において、
   前記第６の端子は、前記第３の端子及び前記第１の端子に接続されていること、
   を特徴とするアクティブマトリクス基板。
8. 請求項４乃至７のいずれかに記載のアクティブマトリクス基板において、
   前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、
   前記複数の層は、
   前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、
   前記第２の制御用端子が形成されたゲートメタル層と、を含み、
   前記ゲートメタル層には、前記複数の走査線のうち少なくとも１つの走査線の少なくとも１部分が形成されていること、
   を特徴とするアクティブマトリクス基板。
9. 請求項４乃至７のいずれかに記載のアクティブマトリクス基板において、
   前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、
   前記複数の層は、
   前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、
   前記第２の制御用端子が形成されたゲートメタル層と、を含み、
   前記ゲートメタル層には、前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも１部分が形成されていること、
   を特徴とするアクティブマトリクス基板。
10. 請求項４乃至７のいずれかに記載のアクティブマトリクス基板において、
    前記アクティブマトリクス基板を複数の層を備えた積層構造を有しており、
    前記複数の層は、
    前記第１のトランジスタ及び前記第２のトランジスタを構成する半導体膜が形成されている半導体層と、
    前記第２の制御用端子が形成されたゲートメタル層と、
    前記第２のトランジスタのソースまたはドレインに接続されたソース電極またはドレイン電極が形成されたソースメタル層と、を含み、
    前記複数のデータ線のうち少なくとも１つのデータ線の少なくとも１部分は、前記ソースメタル層及び前記ゲートメタル層のうち、より前記半導体層に近い層に形成されていること、
    を特徴とするアクティブマトリクス基板。
11. トランジスタを備えた単位回路と走査線とデータ線とを備え、複数の層からなる積層構造を有したアクティブマトリクス基板であって、
    前記複数の層は、
    トランジスタを構成する半導体膜が形成されている半導体層と、
    前記トランジスタのゲート端子が形成されたゲートメタル層と、を備え、
    前記走査線及び前記データ線のうち少なくとも一方の少なくとも１部分は前記ゲートメタル層に形成されていること、
    を特徴とするアクティブマトリクス基板。
12. トランジスタを備えた単位回路と走査線とデータ線とを備え、複数の層からなる積層構造を有したアクティブマトリクス基板であって、
    前記複数の層は、
    トランジスタを構成する半導体膜が形成されている半導体層と、
    前記トランジスタのゲート端子が形成されたゲートメタル層と、
    前記トランジスタのソースまたはドレインに接続されるソース電極またはドレイン電極が形成されたソースメタル層と、を備え、
    前記走査線及び前記データ線のうち少なくとも一方の少なくとも１部分は前記ゲートメタル層及び前記ソースメタル層のうち前記半導体層に近い層に形成されていること、
    を特徴とするアクティブマトリクス基板。
13. 請求項１１または１２に記載のアクティブマトリクス基板において、
    単位回路は、
    第１の制御用端子、第１の端子、及び第２の端子を備えた第１のトランジスタと、
    前記第１の制御用端子に接続され、第１の電極及び第２の電極を備えた保持素子と、
    第３の端子、第４の端子、及び第２の制御用端子を備えた第２のトランジスタであって、前記第３の端子及び前記第４の端子はそれぞれ前記第１の端子及び前記第１の電極に接続された第２のトランジスタと、を備え、
    前記第２のトランジスタは、ＬＤＤ構造、ＧＤＤ構造、ＤＤＤ構造、及びマルチゲート構造からなる群から選択される少なくとも一の構造を有していること、
    を特徴とするアクティブマトリクス基板。
14. 請求項１乃至１３のいずれか一項に記載のアクティブマトリクス基板と、電気光学素子と、を備えた電気光学装置。
15. 画素毎に設けられた電気光学素子に電流を供給するための周辺回路を前記電気光学素子に対応して備える電気光学装置であって、
    各前記周辺回路は、
    発光期間において前記電気光学素子に電流を供給するための発光制御能動素子と、
    制御電圧を保持するための保持素子と、
    ゲート端子が前記保持素子に接続され当該ゲート端子に印加された前記制御電圧に基づいた電流を前記発光制御能動素子経由で前記電気光学素子に供給するための第１の能動素子と、
    選択期間において前記第１の能動素子経由でデータ電流を流す電流制御能動素子と、
    前記電流制御能動素子と前記保持素子との間に接続され、前記選択期間において前記保持素子に充電させて前記制御電圧を記憶させる第２の能動素子と、を備え、
    前記第２の能動素子は、遮断時における漏れ電流防止構造を備えている電気光学装置。
16. 電気光学素子と、
    前記電気光学素子を駆動する周辺回路と、を備え、
    前記電気光学素子は、当該電気光学素子の境界が少なくとも所定の曲率以上を有するように形成されており、
    当該所定の曲率を有する境界と当該電気光学素子に外接する多角形の境界とで囲まれる領域に、少なくとも前記周辺回路の一部が形成されている電気光学装置。
17. 前記所定の曲率を有する境界部分が複数形成されている請求項１６に記載の電気光学装置。
18. 複数形成されている前記境界部分は、前記電気光学素子の幾何学的中心点を通る一の中心線に対して実質的に対称的に配置されている請求項１６または１７に記載の電気光学装置。
19. 発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、
    前記発光部の面積は、前記画素電極の面積より小であり、
    前記発光部の形状と前記画素電極の形状とが異なっていること、
    を特徴とする電気光学装置。
20. 発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、
    前記発光部の面積は、前記画素電極の面積より小であり、
    前記発光部の形状は曲率を有する形状であり、前記画素電極の形状は多角形の形状であること、
    を特徴とする電気光学装置。
21. 発光部と、前記発光部に供給する電流の制御を画素電極を介して行う周辺回路と、を備え、
    前記発光部の面積は、前記画素電極の面積より小であり、
    前記発光部はｎ個（ｎは４以上の整数）の角を有する多角形形状を有しており、
    前記画素電極はｍ個（ｍは３以上の整数）の角を有する多角形形状を有しており、
    ｎ＞ｍを関係を有すること、
    を特徴とする電気光学装置。
22. 請求項１９乃至２１のいずれかに記載の電気光学装置において、
    前記発光部の全領域は前記画素電極上に形成されており、
    前記発光部の形成されていない、前記画素電極の部分に前記周辺回路と前記画素電極との接続のためのコンタクト領域が設けられていること、
    を特徴とする電気光学装置。
23. 電気光学素子と、
    前記電気光学素子に供給する電流を規定する、電極を含む複数層により構成され保持容量と、
    前記保持容量に保持された電荷量に応じた電流を前記電気光学素子に供給する能動素子と、を備え、
    前記保持容量を構成する第１の電極は、前記電気光学素子に電流を供給する電源線を形成する金属層の一部をパターニングして形成されている電気光学装置。
24. 前記保持容量を構成する第２の電極は、前記能動素子の制御端子を形成する金属層の一部をパターニングして形成されている請求項２３に記載の電気光学装置。
25. 前記第１の電極は、前記電源線の一部であり、前記電源線の一部に前記能動素子の制御端子を形成する金属層の一部を重ねてパターニングして前記第２の電極を形成している請求項２３に記載の電気光学装置。
26. 前記第１の電極及び前記第２の電極の下方に半導体層を備えている請求項２３に記載の電気光学装置。
27. 前記保持容量の電極を構成する各層のうち、より下層側に配置される層の占める領域がより上層側に配置される層の占める領域より大きく形成されている請求項２５に記載の電気光学装置。
28. 前記より下層側に配置される層の占める領域は、前記より上層側に配置される層の形成時において生じうる最大の位置ずれを生じた場合であっても、当該より上層側に配置される層の領域が当該より下層側に配置される層の領域内に収まるような形状にパターン形成されている請求項２７に記載の電気光学装置。
29. 電極を含む複数層から構成され当該電極間に電界を印加することによって発光する電気光学素子に対し、保持容量に記録された電圧に従った電流を能動素子により供給可能に構成された電気光学装置であって、
    電源線を構成する第１の金属層と、
    前記能動素子の制御端子を一部に含んでパターン形成される第２の金属層と、を備え、
    前記保持容量を構成する一方の電極は、前記第１の金属層の一部をパターニングして形成されている電気光学装置。
30. 前記保持容量を構成する他方の電極は、前記第２の金属層の一部をパターニングして形成されている請求項２９に記載の電気光学装置。
31. 前記保持容量を構成する一方の電極は、前記電源線の一部であり、当該電源線の一部に前記第２の金属層の一部を重ねてパターニングして前記他方の電極を形成している請求項２９に記載の電気光学装置。
32. 前記保持容量の電極を構成する各層のうち、より下層側に配置される層の占める領域がより上層側に配置される層の占める領域より大きく形成されている請求項２９に記載の電気光学装置。
33. 前記より下層側に配置される層の占める領域は、前記より上層側に配置される層の形成時において生じうる最大の位置ずれを生じた場合であっても、当該上層側に配置される層の領域が当該下層側に配置される層の領域内に収まるような形状にパターン形成されている請求項３２に記載の電気光学装置。
34. データ線と走査線との交差部に対応して配置された画素電極と周辺回路を備えたアクティブマトリクス基板であって、
    前記画素電極は少なくとも１つのトランジスタを介して電源線に接続され、
    前記少なくとも１つのトランジスタのゲートに接続された保持素子が設けられ、
    前記保持素子を構成する第１の電極は、前記電源線に接続されていること、
    を特徴とするアクティブマトリクス基板。
35. データ線と走査線との交差部に対応して配置された画素電極と周辺回路を備えたアクティブマトリクス基板であって、
    前記画素電極は少なくとも１つのトランジスタを介して電源線に接続され、
    前記少なくとも１つのトランジスタのゲートに接続された保持素子が設けられ、
    前記保持素子を構成する第１の電極は、前記電源線の一部であること、
    を特徴とするアクティブマトリクス基板。
36. 請求項３４または請求項３５に記載のアクティブマトリクス基板において、
    前記保持素子を構成する第２の電極は、前記少なくとも１つのトランジスタのゲートであること、
    を特徴とするアクティブマトリクス基板。
37. 走査線とデータ線との交差部に対応して、トランジスタを備えた単位回路とを備えたアクティブマトリクス基板であって、
    前記トランジスタを構成する半導体膜は半導体層に形成され、
    前記走査線と前記データ線の交差部においては前記走査線及び前記データ線のいずれかが第１の導電層に形成され、
    前記交差部以外の部分の前記走査線と前記データ線とは第２の導電層に形成されていること、
    を特徴とするアクティブマトリクス基板。
38. 請求項３７に記載のアクティブマトリクス基板において、
    前記第２の導電層は前記第１の導電層と前記半導体層との間に配置されていること、
    を特徴とするアクティブマトリクス基板。
39. 走査線とデータ線との交差部に対応して電気光学素子を備えた電気光学装置であって、
    前記電気光学素子に電力を供給する一対の電極を含み、
    前記走査線と前記データ線の交差部においては前記走査線及び前記データ線のいずれかが第１の導電層に形成され、
    前記交差部以外の部分の前記走査線と前記データ線とは第２の導電層に形成され、
    前記第２の導電層は前記第１の導電層より前記一対の電極のいずれか一方から離間して配置されていること、
    を特徴とする電気光学装置。

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