JPS6136946A - 半導体装置 - Google Patents

半導体装置

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JPS6136946A
JPS6136946A JP15980284A JP15980284A JPS6136946A JP S6136946 A JPS6136946 A JP S6136946A JP 15980284 A JP15980284 A JP 15980284A JP 15980284 A JP15980284 A JP 15980284A JP S6136946 A JPS6136946 A JP S6136946A
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JP
Japan
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channel transistor
transistor
diffusion layer
power supply
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JP15980284A
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Masaki Ebina
蝦名　正樹
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NEC Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体装置に関し、特に０ＭＯＳプロセスを用
い金属の多層配線を持つマスタスライス方式にて設計さ
れる半導体装置に関する。
（従来技術） 従来、この種の半導体装置はバッファ部のトランジスタ
において、ＰチャネルトランジスタとＮチャネルトラン
ジスタが距離を離して配置されているか、又は、Ｐチャ
ネルトランジスタとＮチャネルトランジスタの間に電源
電位にクランプしたＮ＋拡散層、又は接地電位にクラン
プしたＰ＋拡散層を配置したものであり、かつＮ　拡散
層と電源端子の間及びＰ＋拡散層と接地端子の間にはイ
ンピーダンスが存在し、ラッチアップが起こりやすかっ
た。第３図は従来のｐ−ｗｅｌｌの０ＭＯＳの断流が大
きいと寄生ＮＰＮ）ランラスタ３ＵＯＮ状態となり電源
端子４よりインビーダ／ス５，６を介して接地端子７に
電流が流れる。インピーダンス６の両端の電圧が、寄生
ＰＮＰ　）ランジスタ８のペース電圧より高くなりＯＮ
状態となる。このとき、寄生ＰＮＰ）ランジスタ８を介
してＮＰＮトランジスタ３０ベースに電流が流れようと
する。
途中接地電位にクランプされたＮ＋拡散鳩１５により、
電流は接地端子１４に流れようとするがインピーダンス
１３があると、電流はすみやかに吸収されず、ＮＰＮト
ランジスタ３０ベースに流れることになり、寄生ＮＰＮ
）ランジスタ３をよりオン状態にする。この結果寄生Ｐ
ＮＰ）ランジスタ８と寄生ＮＰＮ）ランジスタ３から成
るループに正帰還がかかり、ラッチアップが起きること
になる。尚ここで９はＮ＋基板であり、１０はトランジ
スタのゲート、１１はｐ−ｗｅｌｌ、１２は戸拡散層で
ある。
（発明の目的） 本発明は従来の０ＭＯＳの欠点であるＣＭＯＳに流れこ
む基板電流及びＰチャネルトランジスタ、Ｎチャネルト
ランジスタ間で流れる基板電流をすみやかに除去するこ
とによりラッチアップが生じるのを未然に防止すること
ができる半導体装置を提供することにある。
（発明の構成） 本発明の半導体装置は、マスタスライス方式で設計され
金属の多層配線を持つ相補型ＭＯＳＯ８半導体装置力出
力バッファ部いて％ＰチャネルトランジスタはＮ　層で
４辺を囲み、かつＮチャネルトランジスタもＰ　層で４
辺を囲み、さらにそのＮ＋層Ｐ＋層の上にスルーホール
・コンタクトを多数配置し、さらにそのＰチャネルトラ
ンジスタとＮ＋胸を包含する様に多層の金属配線の電源
供給線でおおい、又ＮチャネルトランジスタとＰ＋層も
同様に多層の金属配線の接地接続線で包含する様におお
うことにより構成される。
（実施例） μ下１本発明の実施例について、図面を参照して説明す
る。第１図はｐ−ｗｅｌＩ　０ＭＯＳプロセスる。第１
図において、１６はＮチャネルトランジスタでありｐ−
ｗｅｌｌ１７で囲まれている。又１８はゲートである。
１９はＮチャネルトランジスタを取り囲む戸拡散層であ
り、接地電位にクランプされている。その上には一層目
と多層目の金属配線を結ぶスルーホール２０及び一層目
の金属配線と拡散層を結ぶコンタクト２１が多数配置し
てろる。さらにＮチャネルトランジスタ１６及び戸拡散
層１９ｆ：包含する様に多層目の金属配線の接地接続線
２２がある。この様にすることによってＰ＋拡散層１９
の外側から侵入してこようとする基板電流を、この拡散
層から接地接続線２２に吸い上げるとともに、逆にＰ＋
拡散層１９の外側に出ようとする基板電流をおさえよう
とするものである。さらに幅の広い接地接続線２２をＰ
＋拡散層の真上に配置し、スルーホール２０、コンタク
ト２１を多数置くことによって、Ｐ＋拡散層１９から接
地接続線２２までのインピーダンス及び電源供給線自身
のインピーダンスを小さくでき、Ｐ＋拡散層で吸い上げ
た雑音電流をすみやかに接地液２４がおかれており、電
源電位にクランプされている。そのＮ＋拡散層の上には
スルーホール２ｏ、コンタクト２１が多数配置されてい
る。さらにＰチャネルトランジスタ２３．１拡散層２４
を包含する様に多層の金属配線の電源供給線２５がある
。この様にすることによってＮ＋拡散層２４から電源供
給線２５までのインピーダンス及び電源供給線自身のイ
ンピーダンスを小さくでき、基板電流を消失させる電流
をすみやかに電源供給線から供給することができる。従
ってラッチアップの原因となる基板電流を電源電位にク
ランプしだ１拡散層接地電位にクランプしたＰ＋拡散層
によって完全におさえこむことができラッチアップに対
し非常に強い特性を持つ。第２図は本発明の一実施例の
断面模式図である。第２図において、Ｎチャネルトラン
ジスタの外から流れこもうとする基板電流２６は接地電
位にクランプされたＰ＋拡散層１９によって吸い上げら
れ接地端子２７へ流れ出る。ここでＰ　拡散＠１９から
接地端子２７までの間に存在するインピーダンス２８が
大キいと基板電流２６はそのまま寄生ＮＰＮ）ランジス
タ２９に流れこみこれをＯＮさせる危険を持つ。しかし
１本実施例では、インピーダンス２８が小さいので、基
板電流２６は、すみやかに接地端子２７に吸収される。
麦たＮチャネルトランジスタ１６のＮ＋拡散層から流江
こんだ基板電流は接地電位にクランプしたＰ　拡散１−
３０から接地端子２７にすみやかに吸い上げられる。も
し、ここで基板電流３１が非常に大きく寄生ＮＰＮ）ラ
ンジスタ２９をＯＮさせたとする。さらに電源端子３２
よりインビーダ／ス３３，３４を介して接地端子２７に
電流が流れ、インピーダンス３３の両端の電圧が寄生Ｐ
ＮＰ）ランジスタ３５のペース電圧より高くなりＯＮ状
態になった場合、このＰＮＰトランジスタ３５を介して
、寄生ＮＰＮ）ランジスタ２９のベースに電流が流れこ
もうとするが、途中電源端子３２から電源電位にクラン
プされたＮ＋拡散層を通って電流が、基板電流を消去さ
せるように流れ出る。残った電流も接地電位にクランプ
されたＰ＋拡散層３０によって吸い上げられ接地端子２
７へ流れ出る。従って寄生ＮＰＮ）ランジスタ２９と寄
生ＰＮＰ　）ランジスタ３５の間に正帰還のループは成
り立たずラッチアップは非常に起こりづらい。尚ここで
、３７は電源電位にクランプされたＮ＋拡散層と電源端
子の間に存在するインピーダンスである。
なお以上の説明ではＮチャネルトランジスタを囲むＰ＋
Ｍ、Ｐチャネルトランジスタを囲むＮ＋層は何れも戸拡
散脂、　Ｈ１拡散層を用いたが、拡散層に限定されるも
のでなく、イオン打込法等の他の方法で形成した層も同
様適用できる。
（発明の効果） 以上説明したとおり、本発明によれば、０ＭＯＳに流れ
込む基板電流及びＰチャネルトランジスタ、Ｎチャネル
トランジスタ間で流れる基板電流をすみやかに除去する
ことができ、その結果ラッチアップが生じるのを未然に
防止することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面模式図、第２図は第１
図に示す一実施例の平面模式図、第３図は従来のｐ−ｗ
ｅｌｌ　０ＭＯＳの断面模式図である。 ｌ・・・・・・Ｎ＋拡散層、２・・・・・・雑音電流、
３・・・・・・寄生ＮＰＮトランジスタ、４・・・・・
・電源端子、５，６・・・・・・インピーダンス、７・
・・・・・接地端子、８・・・・・・寄生ＰＮＰ）ラン
ジスタ、９・・・・・・Ｎ＋基板、１０・・・・・・ト
ランジスタのゲート、１１・・・・・・ｐ−ｗｅｌｌ。 １２・・・・・・戸拡散層、１３・・・・・・インピー
ダンス、１４・・・・・・接地端子、１５・・・・・・
戸拡散層、１６・・・・・・Ｎチャネルトランジスタ％
　１７・・・・・・ｐ−ｗｅｌｌ。 １８・・・・・・ゲート、１９・・・・・・Ｐ＋拡散層
、２０・・・・・・スルーホール、２１・・・・・・コ
ンタクト％２２・・・・・・接地接続線、２３・・・・
・・Ｐチャネルトランジスタ、２４・・・−・・Ｎ＋拡
散層、２５・・・・・・電源供給線、２６・・・・・・
基板電流、２７・・・・・・接地端子、２８・・・・・
・インピーダンス、２９・・・・・・寄生ＮＰＮ）ラン
ジスタ、３０・・・・・・Ｐ＋拡散層、３１・・・・・
・基板電流、３２・・・・・・電源端子、３３，３４・
・・・・・インピーダンス、３５・・・・・・寄生ＰＮ
Ｐ）ランジスタ、３６・・・・・・Ｎ＋拡散１ｉ、３７
・・・・・−インピーダンス。 代抑人　：＃、硼＋　　内　原　　　晋、、／””’ｊ
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Claims (1)

    【特許請求の範囲】
  1. 　マスタスライス方式で設計され金属の多層配線を持つ
    相補型ＭＯＳ半導体装置の出力バッファ部において、Ｐ
    チャネルトランジスタはＮ＾＋層で４辺を囲み、かつＮ
    チャネルトランジスタはＰ＾＋層で４辺を囲み、さらに
    前記Ｎ＾＋層、Ｐ＾＋層の上にスルーホール・コンタク
    トを複数個配置し、さらに前記Ｐチャネルトランジスタ
    とＮ＾＋層を包含する様に多層の金属配線の電源供給線
    でおおい、又、前記ＮチャネルトランジスタとＰ＾＋層
    も同様に多層の金属配線の接地接続線で包含する様にお
    おったことを特徴とする半導体装置。
JP15980284A 1984-07-30 1984-07-30 半導体装置 Pending JPS6136946A (ja)

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DE8585109594T DE3570014D1 (en) 1984-07-30 1985-07-30 Complementary mos integrated circuit having means for preventing latch-up phenomenon
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