JP2001044366A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2001044366A JP11210778A JP21077899A JP2001044366A JP 2001044366 A JP2001044366 A JP 2001044366A JP 11210778 A JP11210778 A JP 11210778A JP 21077899 A JP21077899 A JP 21077899A JP 2001044366 A JP2001044366 A JP 2001044366A
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Hiroshi Shirota
博史 城田
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Abstract

(57)【要約】 【課題】 設計ルールの下で、正規の電子回路配線の配
置変更を伴うような配線変更をすることなく予備の電子
回路を使用可能にした半導体装置およびその製造方法を
提供する。 【解決手段】 予備の電子回路配線である第２メタル配
線７ａ，７ｂ等を、予備的インバータ回路８ｂが形成さ
れている領域に予め形成しておく。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、正規の電子回路に
加えて、正規の電子回路の故障時および論理設計変更時
に使用される予備の電子回路を備えた半導体装置に関す
るものである。
【０００２】
【従来の技術】従来から、予備の電子回路を備える半導
体装置が用いられている。予備の電子回路は、検査によ
り正規の電子回路の故障、または、半導体装置全体の論
理設計上のミスが発見された場合に、メタル配線のみの
変更により、故障した正規の電子回路の代わりに、また
は、正規の電子回路同士の間に追加して、他の正規の電
子回路と接続され、半導体装置の歩留まりを向上させて
いる。
【０００３】以下、従来から用いられている正規の電子
回路に加えて予備の電子回路を備える半導体装置を、図
１３〜図１５を用いて説明する。従来の予備の電子回路
を備える半導体装置は、たとえば、図１３および図１４
に示すように、半導体基板１０１に、正規の電子回路と
してのインバータ回路１０８ａおよびＮＡＮＤ回路１０
９ａが設けられている。インバータ回路１０８ａとＮＡ
ＮＤ回路１０９ａと間の半導体基板１には、インバータ
回路１０８ａの予備の電子回路として用いるか、また
は、電子回路全体の論理設計の変更をするために用いる
予備的インバータ回路１０８ｂが設けられている。
【０００４】また、インバータ回路１０８ａには、素子
形成領域１０１ａ，１０１ｂが形成されている。素子形
成領域１０１ａ，１０１ｂのソース／ドレイン領域に
は、コンタクトプラグ１０３が接続されている。素子形
成領域１０１ａ，１０１ｂには、ソース／ドレイン領域
の間に位置するように、ゲート電極１０２ａが設けられ
ている。
【０００５】また、予備的インバータ回路１０８ｂに
は、素子形成領域１０１ｃ，１０１ｆが形成されてい
る。素子形成領域１０１ｃ，１０１ｆのソース／ドレイ
ン領域には、コンタクトプラグ１０３が接続されてい
る。素子形成領域１０１ｃ，１０１ｆには、ソース／ド
レイン領域の間に位置するように、ゲート電極１０２ｂ
が形成されている。
【０００６】また、ＮＡＮＤ回路１０９ａには、素子形
成領域１０１ｄ，１０１ｅが形成されている。素子形成
領域１０１ｄ，１０１ｅのソース／ドレイン領域には、
コンタクトプラグ１０３が接続されている。素子形成領
域１０１ｄ，１０１ｅには、ソース／ドレイン領域の間
に位置するように、ゲート電極１０２ｃ，１０２ｄが形
成されている。
【０００７】また、それぞれのゲート電極１０２ａ，１
０２ｂ，１０２ｃ，１０２ｄには、ゲート電極１０２
ａ，１０２ｂ，１０２ｃ，１０２ｄと上層に位置する第
１メタル配線とを接続するコンタクトプラグ１０４ａ，
１０４ｂ，１０４ｃ，１０４ｄが設けられている。コン
タクトプラグ１０４ａ，１０４ｂ，１０４ｃ，１０４ｄ
の上端には、半導体基板の主表面からの略一定の高さの
位置に形成され、図１３において横方向に延びる第１メ
タル配線１０５ａ，１０５ｂ，１０５ｃ，１０５ｄが形
成されている。また、インバータ回路１０８ａ、予備的
インバータ回路１０８ｂおよびＮＡＮＤ回路１０９ａが
形成されている領域外には、インバータ回路１０８ａと
ＮＡＮＤ回路１０９ａとを接続する、図１３において横
方向に延びる第１メタル配線１０５ｅが形成されてい
る。
【０００８】また、第１メタル配線１０５ａ，１０５
ｂ，１０５ｃ，１０５ｄよりも半導体基板からの高さが
高い層に第２メタル配線１０７ａ，１０７ｂ，１０７
ｃ，１０７ｄ，１０７ｅ，１０７ｆ，１０７ｇ，１０７
ｈ，１０７ｉが形成されている。この第１メタル配線１
０５ａ，１０５ｂ，１０５ｃ，１０５ｄと第２メタル配
線１０７ａ，１０７ｂ，１０７ｃ，１０７ｄ，１０７
ｅ，１０７ｆ，１０７ｇ，１０７ｈ，１０７とを接続す
るために、プラグ１０６ａ，１０６ｄ，１０６ｅ，１０
６ｆ，１０６ｇ，１０６ｈ，１０６ｉが形成されてい
る。これらの第１メタル配線、プラグおよび第２メタル
配線は絶縁膜２００に中に形成されている。
【０００９】この従来の半導体装置は、上記のように予
備的インバータ回路１０８ｂが設けられていることによ
り、正規の電子回路であるインバータ回路１０８ａが故
障した場合、または、予備的インバータ回路１０８ｂを
追加して論理設計を修正する場合に、予備的インバータ
回路１０８ｂを使用することができる。このように予備
的インバータ回路１０８ｂを使用する場合において、第
１メタル配線、プラグおよび第２メタル配線等のような
限られた層の変更により、インバータ回路１０８ａを予
備的インバータ回路１０８ｂに切り換え、または、予備
的インバータ回路１０８ｂをインバータ回路１０８ａと
ＮＡＮＤ回路１０９ａと間に追加して、半導体装置の電
子回路構成の修正または変更を実現している。それによ
り、半導体装置の製造コストの削減および半導体装置に
製造工程におけるターンアラウンドタイムの短縮を図っ
ている。
【００１０】
【発明が解決しようとする課題】上記従来の予備の電子
回路を備える半導体装置においては、予備的インバータ
回路１０８ｂが形成された領域を正規の電子回路に接続
される正規の電子回路配線である第２メタル配線１０７
ａ，１０７ｂが通過している。そのため、検査において
回路設計に不良が発見された場合に、予備的インバータ
回路１０８ｂを使用するために、図１５に示すように、
予備的インバータ回路１０８ｂが形成されている領域を
通過する正規の回路同士を接続する第２メタル配線１０
７ａ，１０７ｂを、他の領域に配置変更するような配線
変更を余儀なくされる。すなわち、第２メタル配線１０
７ａを、第２メタル配線１０７ｍ，１０７ｋ，１０７ｐ
および第１メタル配線１０５ｋ，１０５ｍに変更し、第
２メタル配線１０７ｂを、第２メタル配線１０７ｎ，１
０７ｏ，１０７ｌおよび第１メタル配線１０５ｌ，１０
５ｎに変更する。それにより、第１メタル配線１０５
ｌ，１０５ｎ，１０５ｋ，１０５ｍの分だけ配線ルート
が長くなる。そのため、第１メタル配線１０５ｌ，１０
５ｎ，１０５ｋ，１０５ｍのルートが非常に長くなるよ
うな場合においては、電子回路同士を接続する電子回路
配線の、配線変更前の長さと配線変更後の長さとに大き
な変化が生じる。その長さの変化に起因して、電子回路
と電子回路との間を移動するパルスに遅れが生じる。こ
の正規の電子回路同士の間でのパルスの遅れにより、一
の電子回路と他の電子回路回路との間において、応答タ
イミングのずれが発生する。その結果、最初の設計時に
おいて設けられていた電子回路配線の配置変更を伴うよ
うな配線変更を行なうと、電子回路全体へ悪影響を与え
るような配線変更をしてしまうことがある。
【００１１】また、正規の電子回路配線のルートを大幅
に変更するような配線変更の必要がある場合、第２メタ
ル配線１０７ｐ，１０７ｏ近傍のように、正規の電子回
路配線のルートが混雑することがある。電子回路配線同
士が非常に接近すると、互いに電気的な悪影響を及ぼす
おそれが大きくなるため、電子回路配線ルートが混雑す
るような配線変更を避ける必要がある。その結果、電子
回路配線ルートの混雑を避けることができるよな配線変
更ルートを容易に見つけ出すことができないため、予備
の電子回路を容易に使用することができない場合があ
る。
【００１２】また、現在の半導体集積回路のメタル配線
設計においては、同一層内において、設計ルールにおけ
る略最小配線幅の電子回路配線を、設計ルールにおける
略最小配線間隔で配置している。そのため、配線変更す
る場合の設計段階においては、電子回路配線を既に配置
が決定された既存のメタル配線の間に、配線変更後のメ
タル配線を挿入するスペースが同一層内には存在しない
ような場合もある。
【００１３】さらに、同一層内で電子回路配線を挿入す
るスペースが全くない場合には、多数の正規の電子回路
配線の配置変更を要するような配線変更を行なう必要が
ある。そのため、多数の正規配線の変更を行なうと、１
または２層程度のメタル配線の配線変更では対処できな
くなり、多層にわたって配線変更を行なう必要が生じ
る。その結果、予備の電子回路を使用する場合の配線変
更後のパターンが形成された予備のマスクを、多数枚必
要とする場合が生じるという問題もある。
【００１４】本発明は上記の課題を解決するためになさ
れたものであり、その目的は、設計ルールの下で、正規
の電子回路配線の配置変更を伴うような配線変更をする
ことなく予備の電子回路を使用可能にした半導体装置お
よびその製造方法を提供することである。
【００１５】
【課題を解決するための手段】請求項１に記載の本発明
の半導体装置は、半導体基板の主表面に形成された複数
の正規の電子回路と、半導体基板の主表面に形成された
予備の電子回路と、半導体基板の主表面上において、こ
の主表面に略平行な複数の層のぞれぞれに実質的に互い
に平行に延びるようにして、かつ、適用される設計ルー
ルにおいて略最小限界幅に形成された正規の導電層を含
む、正規の電子回路同士を電気的に接続する正規の電子
回路配線とを備え、正規の導電層同士の間隔は、所定の
領域以外の略全ての領域において、設計ルールの下で、
新たに他の導電層を形成することができない程度に設定
され、所定の領域に、予備の電子回路を使用するための
配線変更が必要となった場合において、設計ルールの下
で、正規の電子回路配線の配置変更を伴うような配線変
更をすることなく、予備の電子回路と正規の電子回路配
線とを接続する電子回路配線を形成し得る、電子回路配
線用予備経路が設けられている。
【００１６】このような構造にすることにより、予備の
電子回路を使用する場合において、設計ルールの下で、
正規の電子回路配線を変更することなく予備の電子回路
配線を形成し得る領域が確保される。そのため、予備の
電子回路を使用するための配線変更が必要となった場合
において、正規の電子回路配線を他の領域に配置変更す
るような配線変更を行なう必要がない。すなわち、正規
の電子回路配線は、予備回路に接続される部分におい
て、一部が削除されるか、一部が追加されるかのような
変更のみしか行われない。それにより、正規の電子回路
同士を接続する正規の電子回路配線の配線変更後の経路
が配線変更前の経路と比較して変化しない。そのため、
正規の電子回路同士を接続する正規の電子回路配線の長
さが変化することはない。その結果、正規の電子回路同
士を接続する正規の電子回路配線の配置変更を伴うよう
な配線変更がされた場合に、電子回路配線の長さに大き
な変化が生じることに起因する、電子回路間を移動する
パルスの遅れが防止される。それにより、正規の電子回
路同士の間でのパルス移動の遅れにより生じる、電子回
路の応答タイミングのずれが生じない。したがって、本
実施の形態の半導体装置の構造によれば、正規の電子回
路配線の配置変更を伴う配線変更により生じるような電
子回路全体への悪影響が抑制される。
【００１７】また、本発明の半導体装置の構造によれ
ば、正規の電子回路配線のルートを大幅に配置変更する
ような配線変更の必要がない。それにより、配線変更後
の電子回路配線が、正規の電子回路配線同士の間に挿入
されて生じる電子回路配線ルートの混雑が防止される。
そのため、電子回路配線ルートが混雑するために、配線
変更ができなくなってしまうような事態が防止される。
その結果、予備の電子回路を使用するための配線変更を
容易に行なうことができる。
【００１８】さらに、多数の正規の電子回路配線の配置
変更をするような配線変更を行なう必要がなくなるた
め、１層あるいは２層程度の配線変更のみで予備の電子
回路を使用できるようにすることも可能となる。そのた
め、多層にわたって配線変更が生じることがない。それ
により、配線変更が生じた場合に、配線変更後のパター
ンを形成するための、配線変更用の予備のマスクを多数
枚準備する必要がなくなる。その結果、少ない枚数の予
備のマスクで配線変更できるため、電子回路配線形成工
程を短縮できるとともに、電子回路配線の簡単な設計修
正のみで、半導体装置の歩留まりを向上させることがで
きる。
【００１９】請求項２に記載の本発明の半導体装置は、
請求項１に記載の半導体装置において、電子回路配線用
予備経路が、予備の電子回路の電極端子が位置する領域
の近傍のみに形成されている。
【００２０】このような構造にすることにより、予備の
電子回路が形成された領域は、予備の電子回路配線を形
成し易い領域となるため、予備の電子回路を使用するた
めの配線変更が容易になるとともに、電極端子近傍のみ
に電子回路配線用予備経路が設けられているため、配線
スペースの無駄が小さい。
【００２１】請求項３に記載の本発明の半導体装置は、
請求項１に記載の半導体装置において、電極端子の近傍
の領域の電子回路配線用予備経路に、一端が電極端子に
接続された予備の電子回路配線を備えている。
【００２２】このような構造にすることにより、予め予
備の電子回路の電極端子近傍の予備の電子回路配線を形
成しておくことで、配線変更時の修正は一部の電子回路
配線を変更または追加するだけで行なえるため、配線変
更が生じた場合に用いられる予備のマスクの配線設計が
容易になる。また、予備の電子回路の電極端子が形成さ
れた領域の近傍のみに予備の電子回路配線を形成してい
るので、正規の電子回路配線のルートの障害にはならな
い。また、予備の電子回路配線を形成しておくことで、
配線変更をする必要が生じた場合に用いる予備のマスク
の設計時において、予備の電子回路が形成されている領
域であることを明確にできるため、予備の電子回路が形
成される領域に、電子回路配線を誤って配線してしまう
ような配線変更時の設計ミスをすることが防止される。
【００２３】請求項４に記載の本発明の半導体装置は、
請求項１〜３のいずれかに記載の半導体装置において、
電子回路配線用予備経路が、半導体基板の主表面に対し
て略垂直な方向に延びる、予備の電子回路が使用された
場合にプラグが形成されるプラグ形成予定部と、プラグ
形成予定部の端部と接し、半導体基板の主表面に略平行
な層において正規の導電層と互いに略平行に延びる、予
備の電子回路が使用された場合に導電層が形成される導
電層形成予定部とを含んでいる。
【００２４】このような構造にすることにより、互いに
平行な直線のみで構成された導電層およびそれに接続さ
れるプラグを形成するだけで、配線変更することができ
る。そのため、電子回路の論理設計の誤りを修正するよ
うな配線変更の配線パターンの設計が簡単となる。ま
た、請求項５に記載の本発明の半導体装置のように、予
備のプラグと予備の導電層とを形成しておけば、電子回
路配線用予備経路に、電子回路配線を誤って形成してし
まうような配線変更時のミスをすることを防止すること
ができる。
【００２５】請求項６に記載の本発明の半導体装置は、
予備の導電層が、半導体基板の主表面に略平行な層のう
ち隣接する半導体基板の主表面に略平行な層同士におい
て、互いに略直交するように積層されている。
【００２６】このような構造にすることにより、直線状
の予備の導電層を半導体チップの全体の端から端までに
わたって形成することができるため、離れた位置に存在
する正規の電子回路と予備の電子回路とを接続すること
が可能となる。
【００２７】また、予備の電子回路の近傍を予備の電子
回路配線が通過する可能性が高くなるため、半導体チッ
プ全面に分散配置された予備の電子回路を使用できる。
そのため、予備の電子回路配線を分散して配置し易くな
る。
【００２８】また、正規の導電層とともに予備の導電層
をも直線状にすることにより、正規の導線層の障害にな
るおそれが小さくなる。
【００２９】請求項７に記載の本発明の半導体装置は、
請求項６に記載の半導体装置において、予備の導電層
が、隣接する半導体基板の主表面に略平行な層同士にお
いて、平面的に見てあみだくじ状となるように形成され
ている。
【００３０】このような構造にすることにより、平面的
に見て格子状に形成する構造に比較して切断箇所が少な
くなる。すなわち、比較的簡単な配線変更、たとえば、
メタル配線層１層のマスクの配線の変更および配線の切
断のみにより、予備の電子回路を使用するようなことが
可能となる。また、予備の電子回路と接続する正規の電
子回路との間を、迂回路のような経路を通ることなく、
立体的に比較的短い距離で接続することができる。
【００３１】請求項８に記載の本発明の半導体装置の製
造方法は、半導体基板の主表面に複数の正規の電子回路
および少なくとも１つの予備の電子回路を形成する工程
と、半導体基板の上に、正規の電子回路および予備の電
子回路を覆う絶縁膜を形成する工程と、正規の電子回路
同士を電気的に接続する正規の電子回路配線を形成する
ための正規のパターンが形成された正規のマスク、およ
び、正規のパターンと略同一のパターンに加えて予備の
電子回路を使用するための予備の電子回路配線のパター
ンが形成された予備のマスクを準備する工程と、正規の
電子回路を検査する工程と、検査の結果に基づいて、正
規のマスクまたは予備のマスクのうちいずれかを選択し
て、正規の電子回路同士、または、正規の電子回路と予
備の電子回路とを接続する電子回路配線を絶縁膜の上に
形成する工程とを備え、正規のパターンは、適用される
設計ルールの下で、正規の電子回路配線のパターンの配
置変更を伴うような変更をすることなく、予備の電子回
路配線を形成することが可能な、電子回路配線用予備経
路を確保するように設定されている。
【００３２】このような製造方法によれば、予備の電子
回路を使用する場合において、設計ルールの下で、正規
の電子回路配線を変更することなく予備の電子回路配線
を形成し得る領域が確保された予備のマスクを準備して
いるため、予備の電子回路を使用するための配線変更が
必要となった場合において、正規の電子回路配線を他の
領域に配置変更するような配線変更を行なう必要がな
い。すなわち、正規の電子回路配線は、予備回路に接続
される部分において、一部が削除されるか、一部が追加
されるかのような変更のみにより形成された予備のマス
クを使用することができるため、配線変更をする場合に
使用する配線変更できないような事態または配線同士が
混雑するような事態を防止できる。
【００３３】また、大幅な正規の電子回路配線の配置変
更をともなうような多層にわたっての電子回路配線の設
計変更が生じないため、配線変更で用いる予備のマスク
の枚数が少なくなる。それにより、半導体装置の製造工
程が短縮されるとともに、半導体装置の歩留まりを容易
に向上させることができる。
【００３４】
【発明の実施の形態】以下、本発明の実施の形態を図に
基づいて説明する。
【００３５】（実施の形態１）まず、本発明の実施の形
態１の半導体装置を、図１〜図５を用いて説明する。図
１に示すように、本実施の形態の予備回路を備える半導
体装置は、正規のインバータ回路８ａおよびＮＡＮＤ回
路９ａが設けられている。また、予備の電子回路として
予備的インバータ回路８ｂが、インバータ回路８ａとＮ
ＡＮＤ回路９ａとの間に設けられている。
【００３６】インバータ回路８ａには、素子形成領域１
ａ，１ｂが形成されている。素子形成領域１ａ，１ｂの
ソース／ドレイン領域には、コンタクトプラグ３が接続
されている。素子形成領域１ａ，１ｂには、それぞれの
ソース／ドレイン領域の間に位置するように、ゲート電
極２ａが形成されている。
【００３７】予備的インバータ回路８ｂには、素子形成
領域１ｃ，１ｆが形成されている。素子形成領域１ｃ，
１ｆのソース／ドレイン領域には、コンタクトプラグ３
が接続されている。素子形成領域１ｃ，１ｆには、それ
ぞれのソース／ドレイン領域の間に位置するように、ゲ
ート電極２ｂが形成されている。
【００３８】ＮＡＮＤ回路９ａには、素子形成領域１
ｄ，１ｅが形成されている。素子形成領域１ｄ，１ｅの
ソース／ドレイン領域には、コンタクトプラグ３が接続
されている。素子形成領域１ｄ，１ｅには、ソース／ド
レイン領域の間に位置するように、ゲート電極２ｃ，２
ｄが形成されている。
【００３９】また、それぞれのゲート電極２ａ，２ｂ，
２ｃ，２ｄの上面には、ゲート電極２ａ，２ｂ，２ｃ，
２ｄと第１メタル配線とを接続するコンタクトプラグ４
ａ，４ｂ，４ｃ，４ｄが半導体基板に対して略垂直に形
成されている。このうちコンタクトプラグ４ｂは、予備
的インバータ回路８ｂのゲート電極２ｂに接続されてい
る予備の電子回路配線である。コンタクトプラグ４ａ，
４ｂ，４ｃ，４ｄには、半導体基板の主表面からの略一
定の高さの位置に形成され、図１において横方向に延び
る第１メタル配線５ａ，５ｂ，５ｃ，５ｄが形成されて
いる。インバータ回路８ａ、予備的インバータ回路８ｂ
およびＮＡＮＤ回路９ａが形成されている領域外には、
インバータ回路８ａとＮＡＮＤ回路９ａとを接続するた
めに、図１において横方向に延びる第１メタル配線５ｅ
が形成されている。
【００４０】また、第１メタル配線５ａ，５ｂ，５ｃ，
５ｄと、第１メタル配線５ａ，５ｂ，５ｃ，５ｄよりも
半導体基板１からの高さが高い層に形成された第２メタ
ル配線のいずれかとを接続するために、プラグ６ａ，６
ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉが半導
体基板１に対して略垂直な方向に形成されている。この
うちプラグ６ｂ，６ｈは、予備のインバータ回路８ｂに
接続されている予備の電子回路配線である。プラグ６
ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６ｈ，６ｉ
の上端には、図１において縦方向に延びる第２メタル配
線７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，
７ｉのうちのいずれかが接続されている。このうち第２
メタル配線７ａ，７ｂは、予備のインバータ回路８ｂに
接続されている予備の電子回路配線である。
【００４１】上記第１メタル配線５ａ，５ｂ，５ｃ，５
ｄ，５ｅおよび第２メタル配線７ａ，７ｂ，７ｃ，７
ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７ｉは、設計ルールにお
いて、略最小配線幅となっている。また、第１メタル配
線５ａ，５ｂ，５ｃ，５ｄ，５ｅおよび第２メタル配線
７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，７
ｉそれぞれの間隔も、設計ルールにおいて、他の最小配
線幅のメタル配線を形成することができないような最小
配線間隔となっている。これらの第１メタル配線、プラ
グおよび第２メタル配線は層間絶縁膜２０の中に埋め込
まれている。上記図１で示した半導体装置のI−I断面を
模式的に示すと、図２に示すような構造である。
【００４２】次に、予備的インバータ回路８ｂを使用す
る場合の電子回路配線の変更手順を、図３を用いて説明
する。上記インバータ回路８ａ、予備的インバータ回路
８ｂおよびＮＡＮＤ回路９ａが形成された状態におい
て、半導体装置全体の論理設計が適切かどうか、電子回
路全体の良否を検査する。その結果、論理設計のミスが
判明し、予備的インバータ回路８ｂを使用する必要が生
じた場合には、予備的インバータ回路８ｂを使用するた
めの電子回路配線のパターンが形成された予備のマスク
を用いて、第１および第２メタル配線の形成以後の工程
を行なう。
【００４３】まず、設計当初から使用する予定の正規の
マスクを用いて、コンタクトプラグ４ｂを形成する。次
に、予備のマスクを用いることにより、図１の第１メタ
ル配線のパターンにおいて、第１メタル配線５ｅの代わ
りに、第１メタル配線５ｆ，５ｇを形成する。次に、第
１メタル配線に接続するプラグを形成する工程におい
て、図１のプラグのパターンにプラグ６ｊ，６ｋを追加
して形成する。次に、図１で示した第２メタル配線７
ａ，７ｂに代えて、第２メタル配線７ｊ，７ｋを形成す
る。
【００４４】このような製造方法にすることにより、イ
ンバータ回路８ａとＮＡＮＤ回路９ａと間に予備的イン
バータ回路８ｂを追加するような電子回路の論理設計の
変更を、予備のマスクを用いて、第１メタル配線、プラ
グおよび第２メタル配線電子回路配線のパターン変更の
みにより行なうことができる。すなわち、配線変更後に
予備の電子回路である予備的インバータ回路８ｂと正規
の電子回路配線とを接続する電子回路配線４ｂ，５ｂ，
６ｂ，６ｈ，７ａ，７ｂを形成工程のみの変更により、
半導体装置の論理設計を変更することができる。
【００４５】また、上記のような半導体装置の電子回路
配線の構造にすることにより、予備の電子回路を使用す
るための配線変更が必要となった場合において、正規の
電子回路配線、すなわち、第１メタル配線５ａ，５ｂ，
５ｃ，５ｄおよび第２メタル配線７ｃ，７ｄ，７ｅ，７
ｆ，７ｇ，７ｈ，７ｉを他の領域に配置変更するような
配線変更を行なう必要がない。それにより、図１で示し
た第１メタル配線５ａ，５ｂ，５ｃ，５ｄの経路および
第２メタル配線７ｃ，７ｄ，７ｅ，７ｆ，７ｇ，７ｈ，
７ｉの経路は、配線変更した場合における図３の経路と
比較して変化していない。
【００４６】そのため、予備的インバータ回路８ｂをイ
ンバータ回路８ａおよびＮＡＮＤ回路９ａに接続するた
めの電子回路配線以外の配線の長さが変化することはな
い。その結果、正規の電子回路配線の配置変更を伴うよ
うな配線変更がされた場合に生じる、電子回路配線の長
さの大きな変化がない。それにより、電子回路配線の長
さが配線変更により大きく変化することに起因して生じ
る、電子回路間のパルスの移動の遅れが防止される。し
たがって、正規の電子回路同士の間でのパルスの遅れに
より生じる、電子回路同士の間での応答タイミングのず
れが生じない。その結果、本実施の形態の半導体装置の
構造によれば、予備の電子回路を使用する場合にも、電
子回路配線の配置変更を伴うような配線変更が必要ない
ため、配線変更により生じる電子回路全体への悪影響が
防止される。
【００４７】また、正規の電子回路配線、すなわち、第
１メタル配線５ａ，５ｂ，５ｃ，５ｄ，５ｅおよび第２
メタル配線７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７ｆ，７
ｇ，７ｈ，７ｉのルートを大幅に変更するような配線変
更の必要がない。それにより、配線変更により、配置変
更された電子回路配線の近傍において、電子回路配線の
ルートが混雑するようなことがない。そのため、配線変
更によって電子回路配線ルートが混雑することを避ける
ことができないために配線変更ができなくなってしまう
という従来技術で示したような事態が防止される。その
結果、配線ルートの混雑を考慮する必要なく配線変更で
きるため、配線変更を容易にできることとなる。したが
って、配線変更が容易に行なえるため、予備の電子回路
８ｂを容易に使用することができる。
【００４８】さらに、予め予備の電子回路を使用するた
めの電子回路配線が形成されるスペースが確保されてい
るため、２層程度の配線変更、すなわち、第１および第
２メタル配線のみの配線変更により予備の電子回路であ
る予備的インバータ回路８ｂを使用できるようにするこ
とが可能となる。そのため、多層にわたって配線変更が
生じることがない。それにより、配線変更が生じた場合
に、配線変更後のパターンを形成するための、配線変更
用の予備のマスクを多数枚準備する必要がなくなる。そ
の結果、少ないマスク枚数で配線変更できるため、電子
回路配線形成工程を短縮できるとともに、簡単な電子回
路の設計修正のみで、半導体装置の歩留まりを向上させ
ることができる。
【００４９】また、本実施の形態においては、予備的イ
ンバータ回路８ｂを使用する場合に用いる配線であるコ
ンタクトプラグ４ｂ、第１メタル配線５ｊ，５ｋ、プラ
グ６ｊ，６ｋおよび第２メタル配線７ｊ，７ｋを形成す
るための領域が、予備的インバータ回路８ｂの電極端子
近傍のみであるため、配線スペースの無駄が小さい。
【００５０】また、本実施の形態においては、配線変更
時の修正は、予備の電子回路配線である第２メタル配線
７ａ，７ｂ等を正規のマスクにも形成しておくことで、
配線変更用の予備のマスクを形成するときに、予備的イ
ンバータ回路８ｂが形成されている領域であることを明
確にできるため、予備的インバータ回路８ｂが形成され
た領域に、電子回路配線を誤って形成してしまうような
配線変更のための設計ミスをすることを防止することが
できる。
【００５１】本実施の形態の図１および図２に示す半導
体装置においては、予備的インバータ回路８ｂを使用し
ない場合においても、コンタクトプラグ４ｂ、第１メタ
ル配線５ｂ、プラグ６ｂ，６ｈおよび第２メタル配線７
ａ，７ｂを形成するような構造にしたが、第１メタル配
線５ｂ、プラグ６ｂ，６ｈおよび第２メタル配線７ａ，
７ｂを形成することなく、図４および図５に示すよう
に、図１および図２に示した第１メタル配線５ｂ、プラ
グ６ｂ，６ｈおよび第２メタル配線７ａ，７ｂを形成し
得るような、第１メタル配線１５ｂの予備経路、プラグ
１６ｂ，１６ｈの予備経路および第２メタル配線１７
ａ，１７ｂの予備経路を、予備的インバータ回路８ｂの
電極端子近傍の領域５０に確保するような構造であって
もよい。
【００５２】（実施の形態２）次に、本発明の実施の形
態２の半導体装置を、図６〜図９を用いて説明する。図
６に示すように、本実施の形態の予備の電子回路を備え
る半導体装置は、実施の形態１において示したインバー
タ回路８ａと同様の構造の正規のインバータ回路２８
ａ，２８ｃ，２８ｄが設けられている。また、実施の形
態１において示したＮＡＮＤ回路９ａと同様の構造のＮ
ＡＮＤ回路２９ａ，２９ｂが設けられている。さらに、
インバータ回路２８ａとＮＡＮＤ回路２９ａとの間に
は、使用時においては、インバータ回路２８ｃとインバ
ータ回路２８ｄと間に追加するように接続される、実施
の形態１において示した予備的インバータ回路８ｂと同
様の構造の予備的インバータ回路２８ｂが設けられてい
る。また、これら電子回路のソース／ドレイン領域に接
続されるコンタクトプラグおよびゲート電極には、実施
の形態１と同様にコンタクトプラグが接続される。
【００５３】また、本実施の形態の半導体装置は、正規
の第１メタル配線以外に、予備の配線である第１メタル
配線２５ｃ，２５ｄ，２５ｅが設けられている。また、
正規の第２メタル配線以外に予備的インバータ回路８ｂ
を使用する場合に用いられる第２メタル配線２７ａ，２
７ｂ，２７ｃ，２７ｄが設けられている。
【００５４】また、実施の形態１と同様に、上記第１メ
タル配線および第２メタル配線は、設計ルールにおい
て、略最小配線幅となっている。また、第１メタル配線
および第２メタル配線それぞれの間隔も、設計ルールに
おいて、実施の形態１と同様に、他の最小配線幅のメタ
ル配線を形成することができないような最小配線間隔と
なっている。
【００５５】この予備の電子回路配線が形成される全体
的なイメージは、図７に示すように、半導体チップ１０
の全領域を平面的に見た場合に、第１メタル配線１１と
第２のメタル配線１２とが略直交し、かつ、空間的に
は、第１メタル配線１１と第２メタル配線１２とがねじ
れの位置にあるというイメージである。
【００５６】次に、予備の電子回路である予備的インバ
ータ回路２８ｂを使用する場合の回路配線の変更手順
を、図８を用いて説明する。まず、図６と図８との構造
の相違を説明する。インバータ回路２８ｃと予備的イン
バータ回路２８ｂとの間の接続工程は、まず、図６に示
された第２メタル配線２７ｂを分割して第２メタル配線
２７ｌ，２７ｍ，２７ｇに変更する。次に、第１メタル
配線２５ｊおよびプラグ２６ｈ，２６ｉを追加するとと
もに、図６に示された正規の第１メタル配線２５ｂを削
除する。
【００５７】また、インバータ回路２８ｄと予備的イン
バータ回路２８ｂとの間の接続は、図６に示された第２
メタル配線２７ｃを分割して第２メタル配線２７ｋ，２
７ｊ，２７ｈに変更する。図６に示された第１メタル配
線２５ｄを分割して第１メタル配線２５ｆ，２５ｇ，２
５ｉに変更するとともに、第１メタル配線２５ｇに接続
されるプラグ２６ｅ，２６ｆを追加する。
【００５８】本実施の形態においても、上記した図８に
示す構造を形成するような予備の第１メタル配線用のマ
スク、プラグ用の予備のマスクおよび第２メタル配線用
の予備のマスクを順次正規のマスクに代えて使用するこ
とにより、第１メタル配線、プラグおよび第２メタル配
線を形成する。
【００５９】本実施の形態においては、直線状の予備の
導電層である第１メタル配線２５ｃ，２５ｄ，２５ｅお
よび第２メタル配線２７ｂ，２７ｃが半導体チップの全
体の端から端までにわたって形成されている。そのた
め、他の正規の電子回路配線の配置変更を伴うことな
く、第１および第２メタル配線の一部をその位置で変更
することのみにより、離れた位置に存在する正規の電子
回路であるインバータ回路２８ｃ，２８ｄと予備の電子
回路である予備的インバータ回路２８ｂとを接続するこ
とが可能となる。
【００６０】上記のような本実施の形態の半導体装置よ
うに、直線状の予備の電子回路配線を形成しておくこと
で、たとえば、予備的インバータ回路２８ｂなどの予備
の電子回路の近傍を、たとえば、予備的インバータ回路
２８ｂを使用するために用いられる第２メタル配線２５
ｄ，２５ｅおよび第２メタル配線２７ａ，２７ｂなどが
通過する可能性が高くなるため、予備的インバータ回路
２８ｂのような、半導体チップ全面に分散配置された予
備の電子回路が使用し易くなる。
【００６１】また、正規の第１および第２メタル配線と
ともに、予備の第１および第２メタル配線をも直線状に
することにより、正規の第１および第２メタル配線の障
害になるおそれが小さくなる。
【００６２】本実施の形態では、図７に示すように、完
全な直線のみの第１メタル配線１１および第２メタル配
線１２が形成された構造の半導体装置を示したが、図９
に示すように、一部において折れ曲がっている予備の第
２メタル配線１２ａが形成された構造の半導体装置であ
ってもよい。
【００６３】（実施の形態３）次に、本発明の実施の形
態３の半導体装置を、図１０〜図１２を用いて説明す
る。図１０に示すように、本実施の形態の予備の電子回
路を備える半導体装置は、正規のインバータ回路２８
ａ，２８ｃ，２８ｄおよびＮＡＮＤ回路２９ａ，２９ｂ
が設けられている。インバータ回路２８ａとＮＡＮＤ回
路２９ａとの間には、論理回路の変更が生じた場合に、
インバータ回路２８ｃとインバータ回路２８ｄとの間に
接続される予備的インバータ回路２８ｂが設けられてい
る。
【００６４】上記インバータ回路２８ａ，２８ｃ，２８
ｄ、予備的インバータ回路２８ｂおよびＮＡＮＤ回路２
９ａ，２９ｂのそれぞれの構造は、実施の形態２の半導
体装置の構造と同様である。
【００６５】また、本実施の形態の半導体装置は、予備
的インバータ回路２８ｂを使用する場合に用いられる、
第１メタル配線２５ａ，２５ｂ，２５ｃ，２５ｅ，２５
ｇ，２５ｈ，２５ｉ，２５ｊ、プラグ２６ａ，２６ｂ，
２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｊ，２６ｋ，２
６ｌ，２６ｍ，２６ｎ，２６ｏ，２６ｐおよび第２メタ
ル配線２７ａ，２７ｃ，２７ｄ，２７ｅ，２７ｆ，２７
ｉ，２７ｊが設けられている。
【００６６】また、実施の形態１と同様に、上記第１メ
タル配線および第２メタル配線は、設計ルールにおい
て、略最小配線幅となっている。また、第１メタル配線
および第２メタル配線それぞれの間隔も、設計ルールに
おいて、他の最小配線幅のメタル配線を形成することが
できないような最小配線間隔となっている。
【００６７】この予備のメタル配線が形成される全体的
なイメージは、図１１に示すように、半導体チップ１３
全面に、第１メタル配線１４、第２メタル配線１６が、
平面的に見てあみだくじ状に形成されているイメージで
ある。また、第１メタル配線１４と第２メタル配線１６
とはプラグ１５により接続されている。
【００６８】次に、予備回路である予備的インバータ回
路２８ｂを使用する場合の電子回路配線の変更手順を、
図１２を用いて説明する。まず、図１２に示すインバー
タ回路２８ｂを使用した半導体装置に構造を説明する。
インバータ回路２８ｃ，２８ｄと予備的インバータ回路
２８ｂとの間の接続は、第２メタル配線２７ｂの代わり
に、第２メタル配線２７ｋを形成する。第２メタル配線
２７ｆの代わりに、第２メタル配線２７ｗを形成する。
第２メタル配線２７ｄを切断することにより、第２メタ
ル配線２７ｖを形成する。第２メタル層２７ｅを切断す
ることにより、第２メタル配線２７ｔ，２７ｕ，２７
ｓ，２７ｑを形成する。第２メタル層２７ｉ，２７ｊを
切断することにより、第２メタル配線２７ｍ，２７ｎ，
２７ｌを形成する。また、第２メタル配線２７ｈを削除
する。
【００６９】このとき、第１メタル配線と第２メタル配
線と接続するプラグおよび第１メタル配線２５ａ，２５
ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５
ｈ，２５ｉ，２５ｊは、変更していない。
【００７０】このような本実施の形態の半導体装置の構
造は、上記実施の形態２において図７で示した、予備回
路を使用するときに用いる予備の配線を、第１メタル配
線と第２メタル配線とをプラグにより接続することなく
平面的に見て格子状に形成する構造に比較すると、第１
メタル配線と第２メタル配線とを接続するプラグが形成
され、余分な第１のメタル配線が形成されていないこと
が大きく異なる。それにより、配線変更時に行なう予備
の電子回路配線の切断の箇所が少ない。そのため、簡単
な配線変更、すなわち、第２メタル配線を形成するため
のマスクのみの変更により、予備的インバータ回路８ｂ
を使用する配線変更を行なうことができる。さらに、実
施の形態２に記載の半導体装置の構造と同様に、予備的
インバータ回路２８ｂと、この予備的インバータ回路２
８ｂに接続される正規の回路であるインバータ回路２８
ｃ，２８ｄとの間を比較的短い距離で接続することがで
きる。
【００７１】なお、上記実施の形態１〜３においては、
第１メタル配線および第２メタル配線の２層構造を用い
たが、複数のメタル配線構造を有する半導体装置におけ
る、配線変更においても、上記実施の形態１〜３の半導
体装置の予備予備配線の構造を用いることができる。
【００７２】また、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなく特許
請求の範囲によって示され、特許請求の範囲と均等の意
味および範囲内でのすべての変更が含まれることが意図
される。
【００７３】
【発明の効果】請求項１に記載の本発明の半導体装置に
よれば、正規の電子回路配線の配置変更を伴う配線変更
により生じるような電子回路全体への悪影響が抑制され
る。また、予備の電子回路を容易に使用するための配線
変更を容易に行なうことができる。さらに、電子回路配
線形成工程を短縮できるとともに、電子回路配線の簡単
な設計修正のみで、半導体装置の歩留まりを向上させる
ことができる。
【００７４】請求項２に記載の本発明の半導体装置によ
れば、予備の電子回路を使用するための配線変更が容易
になるとともに、電極端子近傍のみに電子回路配線用予
備経路が設けられているため、配線スペースの無駄が小
さい。
【００７５】請求項３に記載の本発明の半導体装置は、
配線変更が生じた場合に用いられる予備のマスクの配線
設計が容易になる。また、予備の電子回路が形成される
領域に、電子回路配線を誤って配線してしまうような配
線変更時の設計ミスをすることが防止される。
【００７６】請求項４に記載の本発明の半導体装置によ
れば、電子回路の論理設計の誤りを修正するような配線
変更の配線パターンの設計が簡単となる。また、電子回
路配線用予備経路に、電子回路配線を誤って形成してし
まうような配線変更時のミスをすることを防止すること
ができる。
【００７７】請求項６に記載の本発明の半導体装置によ
れば、離れた位置に存在する正規の電子回路と予備の電
子回路とを接続することが可能となる。また、半導体チ
ップ全面に分散配置された予備の電子回路を使用できる
ため、予備の電子回路配線を分散して配置し易くなる。
【００７８】また、正規の導電層とともに予備の導電層
をも直線状にすることにより、正規の導線層の障害にな
るおそれが小さくなる。
【００７９】請求項７に記載の本発明の半導体装置によ
れば、比較的簡単な配線変更、たとえば、メタル配線層
１層のマスクの配線の変更および配線の切断のみによ
り、予備の電子回路を使用するようなことが可能とな
る。
【００８０】請求項８に記載の本発明の半導体装置の製
造方法にれば、配線変更をする場合に使用する配線変更
できないような事態または配線同士が混雑するような事
態を防止できる。また、大幅な正規の電子回路配線の配
置変更をともなうような多層にわたっての電子回路配線
の設計変更が生じないため、配線変更で用いる予備のマ
スクの枚数が少なくなるため、半導体装置の製造工程が
短縮されるとともに、半導体装置の歩留まりを容易に向
上させることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体装置におい
て、予備的インバータ回路を使用しなかった場合の平面
構造を模式的に示した図である。
【図２】 図１のＩ−Ｉ線断面で切ったときの、断面構
造を模式的に示した図である。
【図３】 本発明の実施の形態１の半導体装置におい
て、予備的インバータ回路を使用した場合の平面構造を
模式的に示した図である。
【図４】 本発明の実施の形態１の半導体装置におい
て、予備的インバータ回路が形成された領域内に予備の
電子回路配線を設けなかった場合の平面構造を模式的に
示した図である。
【図５】 図４のII−II線断面で切ったときの、断面構
造を模式的に示した図である。
【図６】 本発明の実施の形態２の格子状の予備の電子
回路配線を有する半導体装置において、予備の電子回路
を使用しなかった場合の平面構造を模式的に示した図で
ある。
【図７】 本発明の実施の形態２の直線状の予備の電子
回路配線を有する半導体装置において、予備の電子回路
配線の全体平面構造を模式的に示した図である。
【図８】 本発明の実施の形態２の格子状予備配線を有
する半導体装置において、予備の電子回路を使用した場
合の平面構造を模式的に示した図である。
【図９】 本発明の実施の形態２の格子状の予備の電子
回路配線を有する半導体装置において、一部の予備の電
子回路配線に折れ曲がりを有する場合の平面構造を模式
的に示した図である。
【図１０】 本発明の実施の形態３のあみだくじ状の予
備の電子回路配線を有する半導体装置において、予備の
電子回路を使用しなかった場合の平面構造を模式的に示
した図である。
【図１１】 本発明の実施の形態３のあみだくじ状の予
備の電子回路配線を有する半導体装置において、予備の
電子回路配線の全体平面構造を模式的に示した図であ
る。
【図１２】 本発明の実施の形態３のあみだくじ状の予
備の電子回路配線を有する半導体装置において、予備の
電子回路を使用した場合の平面構造を模式的に示した図
である。
【図１３】 従来の予備回路を有する半導体装置におい
て、予備の電子回路を使用しなかった場合の平面構造を
模式的に示した図である。
【図１４】 図１３のIII−III線断面で切ったときの、
断面構造を模式的に示した図である。
【図１５】 従来の予備回路を有する半導体装置におい
て、予備の電子回路を使用した場合の平面構造を模式的
に示した図である。
【符号の説明】
１ 半導体基板、1 ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ
素子形成領域、２ａ，２ｂ，２ｃ，ｄ ゲート電極、
３ コンタクトプラグ、４ａ，４ｂ，４ｃ，４ｄ 配
線、５ａ，５ｂ，５ｃ，５ｄ，５ｅ，５ｆ 第１メタル
配線、６ａ，６ｂ，６ｃ，６ｄ，６ｅ，６ｆ，６ｇ，６
ｈ，６ｉ プラグ、７ａ，７ｂ，７ｃ，７ｄ，７ｅ，７
ｆ，７ｇ，７ｈ，７ｉ 第２メタル配線、８ａ，８ｃ，
８ｄ インバータ回路、９ａ，９ｂ ＮＡＮＤ回路、１
０ 半導体チップ、１１ 第１メタル配線、１２ 第２
メタル配線、1３ 半導体チップ、１４ 第１メタル配
線、１５ プラグ、１６ 第２メタル配線、２５ａ，２
５ｂ，２５ｃ，２５ｄ，２５ｅ，２５ｆ，２５ｇ，２５
ｈ，２５ｉ，２５ｊ 第１メタル配線、２６ａ，２６
ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆ，２６ｇ，２６
ｈ，２６ｉ，２６ｊ２６ｋ，２６ｌ，２６ｍ，２６ｎ，
２６ｏ プラグ、２７ａ，２７ｂ，２７ｃ，２７ｄ，２
７ｅ，２７ｆ，２７ｇ，２７ｈ，２７ｉ，２７ｊ，２７
ｋ，２７ｌ，２７ｍ，２７ｎ，２７ｏ，２７ｐ，２７
ｑ，２７ｒ，２７ｓ，２７ｔ，２７ｕ 第２メタル配
線。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 KK01 NN02 UU02 UU04 VV01 VV17 XX36 5F038 CA03 CA18 CD05 CD09 CD10 CD15 DF11 DT15 DT18 EZ20 5F064 BB05 BB07 BB31 DD18 DD50 EE05 EE09 EE12 EE14 EE15 EE16 EE17 EE19 EE22 EE26 EE27 EE32 EE47 EE60 FF04 FF12 FF48

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面に形成された複数の
    正規の電子回路と、 前記半導体基板の前記主表面に形成された予備の電子回
    路と、 前記半導体基板の前記主表面上において、該主表面に略
    平行な複数の層のぞれぞれに実質的に互いに平行に延び
    るようにして、かつ、適用される設計ルールにおいて略
    最小限界幅に形成された正規の導電層を含む、前記正規
    の電子回路同士を電気的に接続する正規の電子回路配線
    とを備え、 前記正規の導電層同士の間隔は、所定の領域以外の略全
    ての領域において、前記設計ルールの下で、新たに他の
    導電層を形成することができない程度に設定され、 前記所定の領域に、前記予備の電子回路を使用するため
    の配線変更が必要となった場合において、前記設計ルー
    ルの下で、前記正規の電子回路配線の配置変更を伴うよ
    うな配線変更をすることなく、前記予備の電子回路と前
    記正規の電子回路配線とを接続する電子回路配線を形成
    し得る、電子回路配線用予備経路が設けられた、半導体
    装置。
  2. 【請求項２】 前記電子回路配線用予備経路が、前記予
    備の電子回路の電極端子が位置する領域の近傍のみに形
    成された、請求項１に記載の半導体装置。
  3. 【請求項３】 前記電極端子の近傍の領域の前記電子回
    路配線用予備経路に、一端が前記電極端子に接続された
    予備の電子回路配線を備えた、請求項１に記載の半導体
    装置。
  4. 【請求項４】 前記電子回路配線用予備経路が、 前記半導体基板の前記主表面に対して略垂直な方向に延
    びる、予備の電子回路が使用された場合にプラグが形成
    されるプラグ形成予定部と、 前記プラグ形成予定部の端部と接し、前記半導体基板の
    主表面に略平行な層において前記正規の導電層と互いに
    略平行に延びる、前記予備の電子回路が使用された場合
    に導電層が形成される導電層形成予定部とを含む、請求
    項１〜３のいずれかに記載の半導体装置。
  5. 【請求項５】 前記プラグ形成予定部に予備の電子回路
    を使用する場合にプラグを構成する予備のプラグが形成
    され、前記導電層形成予定部に予備の電子回路を使用す
    る場合に導電層を構成する予備の導電層が形成された、
    請求項４に記載の半導体装置。
  6. 【請求項６】 前記予備の導電層が、前記半導体基板の
    前記主表面に略平行な層のうち隣接する前記半導体基板
    の前記主表面に略平行な層同士において、互いに略直交
    するように積層された、請求項５に記載の半導体装置。
  7. 【請求項７】 前記予備の導電層が、隣接する前記半導
    体基板の主表面に略平行な層同士において、平面的に見
    てあみだくじ状となるように形成された、請求項６に記
    載の半導体装置。
  8. 【請求項８】 半導体基板の主表面に複数の正規の電子
    回路および少なくとも１つの予備の電子回路を形成する
    工程と、 前記半導体基板の上に、前記正規の電子回路および前記
    予備の電子回路を覆う絶縁膜を形成する工程と、 前記正規の電子回路同士を電気的に接続する正規の電子
    回路配線を形成するための正規のパターンが形成された
    正規のマスク、および、前記正規のパターンと略同一の
    パターンに加えて前記予備の電子回路を使用するための
    予備の電子回路配線のパターンが形成された予備のマス
    クを準備する工程と、 前記正規の電子回路を検査する工程と、 前記検査の結果に基づいて、前記正規のマスクまたは前
    記予備のマスクのうちいずれかを選択して、前記正規の
    電子回路同士、または、前記正規の電子回路と前記予備
    の電子回路とを接続する電子回路配線を、前記絶縁膜の
    上に形成する工程とを備え、 前記正規のパターンは、適用される設計ルールの下で、
    前記正規の電子回路配線のパターンの配置変更を伴うよ
    うな変更をすることなく、前記予備の電子回路配線を形
    成することが可能な、電子回路配線用予備経路を確保す
    るように設定された、半導体装置の製造方法。
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