JPS63244768A - バイポーラ―cmos半導体装置の製造方法 - Google Patents

バイポーラ―cmos半導体装置の製造方法

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JPS63244768A
JPS63244768A JP7856787A JP7856787A JPS63244768A JP S63244768 A JPS63244768 A JP S63244768A JP 7856787 A JP7856787 A JP 7856787A JP 7856787 A JP7856787 A JP 7856787A JP S63244768 A JPS63244768 A JP S63244768A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [発明の目的コ (産業上の利用分野) る・                      (
(従来の技術) 近年、半導体の技術分野においては、低消費電力化を図
るために、半導体装置に0M08回路を便りことか多く
なってきた。また、最近では、単に低消費電力化を図る
だけでなく、高速化を図るために0M08回路にバイポ
ーラトランジスタを付加したBi−CMOS型半導体装
置が注目されている。
従来、このBi−CMOS半導体装置は、第3図に示す
製造工程に従って形成されていた。
まず、第3図(a)に示す工程においては、P型シリコ
ン基板I K選択的にN+型埋込拡散領域2を設けた後
、気相成長法にてP型エピタキシャル層(Pepi)J
を形成する。次にN+型埋込拡散領域2に達するように
、NPNバイポーラトランジスタのコレクタ領域となる
Nウェル拡散層(NW@11 ) 4を設ける。続いて
、フィールド酸化膜5を形成し、バイポーラトランジス
タを形成することになるNウェル拡散層4中に、N+型
埋込拡散領域2に達するように、深い耐塵拡散領域6を
形成する。N+型埋込拡散領域2、深い虻型拡散領域6
は、NPNバイポーラトランジスタのコレクタ領域とな
るNウェル拡散層4の抵抗を低減するのに有効である。
第3図(b)に示す工程においては、r−ト酸化膜7を
設け、B+の低ドーズイオン注入により、P型内部ベー
ス領域8を形成した後、Pドープドポリシリコン膜9を
堆積する。
第2図(c)工程においては、ポリシリコン膜9をRI
E法にてパターニングして、NMOS及びPMOSトラ
ンジスタのr−計電極9□ 、9.を形成する。続いて
、As+を高ドーズイオン注入して、NMOSトランジ
スタのN+型ソース、ドレイン領域101,10゜及ヒ
NPNバイポーラトランジスタのN+エミッタ領域Iノ
を形成する。次に、Bを高ドーズイオン注入してPMO
SトランジスタのP型ンース、ドレイン領域121.J
2.及びNPNバイポーラトランジスタのP+型外部ベ
ース領域13を形成する。
最後に、第3図(a)に示す工程において、パッシイペ
ーション膜J4を堆積した後、コンタクトを開孔し、さ
らにアルミニウム電極15を設けることにより、NMO
S、PMOS)ランジスタ及びNPNバイポーラトラン
ジスタが同一半導体基板l上に完成する。
以上述べたように従来は、Bi−CMOS半導体装置を
製造するのに、CMOSトランジスタの製造プロセス中
で、バイポーラトランジスタを製造するようになってい
る。
しかし、従来は、P+型外部ベース領域J3を非自己整
合(非セル7アライン)で形成するため、N中型エミッ
タ領域ii下のベース抵抗rbb”第3図(a)参照〕
が大きくなp 、0M08回路と同一の基板1上で、バ
イポーラトランジスタの高速動作を実現することが困難
であっ九。
(発明が解決しようとする問題点) 以上述べたように、従来のBl−CMOS半導体装置に
おいては、0M08回路と同一半導体基板に高速動作可
能なバイポーラトランジスタを搭載することが難しいと
いう問題があった。
そこで、この発明は、0M08回路と同一半導体基板に
高速動作可能なバイポーラトランジスタを容易に搭載可
能なり i−CMOS半導体装置及びその製造方法を提
供することを目的とする。
[発明の構成] (問題点を解決するための手段) 上記目的を達成するために、この発明は、半導体基板の
エミッタ領域上にエミッタ電極を形成し、このエミッタ
電極の側壁にサイドウオールを設けるようにしたもので
ある。
(作用) 上記構成によれば、上記サイドウオールをスペーサとし
て、エミッタ領域に対して外部ベース領域をセル7アラ
インで形成することができるため、エミッタ領域下のベ
ース抵抗を小さくすることができ、バイポーラトランジ
スタの高速動作を実現することができる。
(実施例) 以下、図面を参照してこの発明の実施列を詳細に説明す
る。
第1図は一実施例の製造工程を示す図であるが、ここで
、この第1図を説明する前に、第2図を使って一実施例
の概略を説明する。
近年、LSIの進展に伴ない、MOSトランジスタの微
細化が必須となり、MOSトランジスタのチャネル長が
たとえば0.8〜1.2μmと短かくなる傾向にある。
その結果、ショートチャネル効果、ホットエレクトロン
耐性が散しくなシ、トランジスタの動作の1J頼性が確
保できなくなる傾向にある。
このため、第2図(&)に示す如<、p−mシリコン基
板あるいはNウェル拡散層4ノ上にデート酸化膜42、
As又はPドーデボリシリコングート電極43を設け、
たとえば低ドーズP+あるいはB+イオン注入により、
N−型あるいはP″″型ソース、ドレイン領域44.4
5を形成し次後、CvD酸化膜を堆積し、これをRIE
 aにてエッチバックしてポリシリコアj”−)の側壁
にのみCVD r1!を化膜46..46゜を残存させ
る。続いて、たとえば高ドーズAs  あるいはBF2
  イオン注入により、N”#6るいはP+型ソース、
ドレイン領域47.48を形成することにより、超LS
Iに適した信頼性あるNMOSあるいはPMOS)ラン
ソスタを備えた0M08回路が提供される。
この実施例は、第2図(b)に示す如く、上記技術を用
い、0M08回路を形成した同一半導体基板上に略同−
プロセスにより高速NPNバイポーラトランジスタを搭
載するものである。すなわち、バイポーラトランジスタ
のコレクタ領域となるNウェル拡散層5ノ上のゲート酸
化膜を剥離し、内部ベース領域となるP型拡赦領域52
を、まず低ドーズB+注入により形成した後、As又は
Pドープトポリシリコン膜52を堆積し、MOSトラン
ジスタのゲート電極と開時に加工してエミッタ領域の一
部となるエミッタ電極53を形成する。この後、前述し
た方法によりIリシリコンのエミッタ電a53の側壁に
CVD酸化膜54を残存させ、PMOSトランジスタの
P型ノース、ドレイン領域の形成に用いた高ドーズBF
+イオン注入、その後の熱工程によすP+型外部ベース
領域55がエミッタを惚53からP型内部ベース領域5
2中にAs又はPが拡散して形成され、N+型千円ミッ
タ領域56接せずに、かつセルファラインで作られるた
め、ベース抵抗rbb’が小さい高速バイポーラNPN
 )ランジスタが実現される。
では、第1図の製造工程を示す断面図に従ってこの発明
の一実施例を詳細に説明する。
まず、第1図(a)に示す工程において、面方位(10
0)、比抵抗20〜30Ω−倒のP−型シリコン基板2
0に、選択的に43〜2007口のN++埋込拡散領域
2ノを設けた後、厚さ2.0μm1比抵抗1〜2Ω−備
のP型エピタキシャル層22を成長させる。次に、PM
OS,NPNバイポーラトランジスタを形成する箇所に
xj=2.5μm1ρS〜2にΩ/口のNウェル拡散層
23を設けた後、厚さ0.8μmのフィールド酸化膜2
4を形成する。続いて、コレクタ抵抗を低減するため、
N++埋込拡散領域21に達するように、ρ5=20〜
30Ω/口の深いN+型拡I&憤域25を形成する。
第1図価)に示す工程において、f−)酸化膜となる厚
さ300Xの熱酸化膜26を形成し B+を40 K@
Vにて5X10  cm  イオン注入して熱処理を行
ない拡散深さxJ〜0.5μのPM内部ベース領域21
上の熱酸化膜26を剥離して厚さ0.4μのポリシリコ
ン膜28を堆積し、A1+をポリシリコン膜28中に5
 X 1015cm−2イオン注入する。
第1図(、)に示す工程において、前記ポリシリコン膜
28をRIE法にてパターニングしてNMOS。
PMOSのゲート電極2111.2B、、エミッタ電極
28、を形成した後、ゲート電極、エミッタ電極の周囲
、露出しているP型内部ベース領域270表面に熱酸化
膜29を形成する。この時、エミッタ電極からP″″盤
内部ベース領域中にAsが高濃度に拡散されてρ1〜3
0Ω/口xj〜0.15μのN++エミッタ領域30が
形成される。続いて、NMOS及びPMOS)ランジス
タの信頼性を確保するため、NMOS及びPMOSトラ
ンジスタ形成両所にそれぞれP及びB+を5OK@vに
て1×10133−2イオン注入して高耐圧構造を形成
する。この後、厚さ0.4μのCVD酸化膜3Jを堆積
する。
第1図(d)に示す工程において、前記CVD酸化膜3
JをRIE法にてエッチバックしてエミッタ電極及びM
o8 )ランジスタのf−)電極の側壁K CVD酸化
膜3ノを残存させる。続いて、NMo5トランジスタの
ソース、ドレイン領域形成のためAs+を40 KeV
にテ5X10  cm  、PMOS)ランジスタのソ
ース、ドレイン領域及びNPNバイポーラトランジスタ
の外部ベース領域形成のためBF2+を4゜KeVにて
5×10 口 イオン注入した後、熱処理を行ないイオ
ン注入層を電気的に活性として、NMOSトランジスタ
のxj〜0.4μ程度のN十領域及びN−領域から成る
ソース及びドレイン領域32□。
32、、PMOSトランジスタのx j 〜0.4μ程
度のP+領域及びP−領域から成るソース、及びドレイ
ン領域33..33.、NPNバイポーラトランジスタ
のxj〜0.2μのP十型外部ベース領域34が形成さ
れる。
最後に、第2図(・)に示す工程において、厚さ1μm
のノぐツシイベーシ、ンmj5をjI積して、コンタク
トを開孔をし、アルミニュウム−シリコン電極36を設
けてBi−CMOS半導体装置が完成する。
この実施列によれば、Mo8TRのゲート電極28□。
28、側壁酸化膜31をバイポーラトランジスタのエミ
ッタ寛慣28.の側壁にも残存させサイドウオールを形
成することにより、このサイドウオールをスペーサとし
てP+型外部ベースをN++エミッタ領域30にセルフ
ァラインで形成することができるため、間遠動作に適し
たBi−CMOS半導体amを実現することができる。
なおこの発明は、先の実施例2に限定されるものではな
い。
向えば、先の実施列においては、ff−ト[極、エミッ
タ篭極共にAsドープドポリシリコン膜if用する場合
を説明したが、r−計電極としてPドープドポリシリコ
ン膜を用いてもよい。更に N+型エミヴタ狽域をフィ
ールド酸化膜に接しであるいは接しないように形成して
も本兄明は実現できる。
この他にも発明の要旨を逸脱しない範囲で種々様々変形
実施可能なことは勿論である。
[発明の効果] 以上述べ泌菅$発明によれば、エミッタ電極の側壁に酸
化膜によってサイドウオールを設けるようにしたので、
これをスペーサとして外部ベース領域をエミッタ領域に
対してセルファラインで形成することができ、エミッタ
領域下のベース抵抗を小さくすることができる。
【図面の簡単な説明】
第1図はこの発明の一実施例の製造工程を示す断面図、
第2図は一実施例の概略を説明するために示す断面図、
第3図は従来のBi−CMOS半導体装置の製造方法の
一列を示す断面図である。 20・・・P−型シリコン基板、2J・・・鹸型埋込拡
散憤域、22・・・P戯エピタキシャル層、23・・・
Nウェル拡散層、24・・・フィールド酸化膜、25・
・・耐型拡散領域、26・・・熱は化膜、22・・・P
型内部ベース領域、28・・・ポリシリコン膜、29・
・・熱酸化膜、30・・・N+型型置ミッタ領域3ノ・
・・CVD酸化膜、321.321.33□ 、33.
・・・ソース及びドレイン領域、34・・・P+塵外部
ベース領域、35・・・パッジベージ、ン膜、36・・
・アルミニューム−シリコン電極。

Claims (3)

    【特許請求の範囲】
  1. (1)同一半導体基板上に、MOS型トランジスタとバ
    イポーラ型トランジスタとを有するバイポーラ−CMO
    S型半導体装置において、 上記半導体基板のエミッタ領域上に形成されたエミッタ
    電極と、 このエミッタ電極の側壁に絶縁膜によって形成されたサ
    イドウォールとを上記バイポーラ型トランジスタが有す
    ることを特徴とするバイポーラ−CMOS型半導体装置
  2. (2)上記MOS型トランジスタは、上記半導体基板上
    に絶縁膜を介して形成されたゲート電極と、このゲート
    電極の側壁に絶縁材によって形成されたサイドウォール
    とを有することを特徴とする特許請求の範囲第1項記載
    のバイポーラ−CMOS型半導体装置。
  3. (3)コレクタ領域及び内部ベース領域が形成された半
    導体基板上にポリシリコン膜を形成する第1の工程と、 この第1の工程によって形成されたポリシリコン膜をエ
    ッチングしてエミッタ電極を形成する第2の工程と、 この第2の工程によって形成されたエミッタ電極を被う
    ように、上記半導体基板上に絶縁膜を形成する第3の工
    程と、 この第3の工程によって形成された絶縁膜の上に配化膜
    を形成する第4の工程と、 この第4の工程によって形成された酸化膜をエッチバッ
    クして上記エミッタ電極の側壁にサイドウォールを形成
    する第5の工程と、 上記半導体基板に不純物をイオン注入した後、熱処理す
    ることにより、この半導体基板に外部ベース領域を形成
    する第6の工程とによってバイポーラ型トランジスタが
    形成されることを特徴とするバイポーラ−CMOS型半
    導体装置の製造方法。
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