JP2010062564A - ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法 - Google Patents

ポリエミッタ型バイポーラトランジスタ、ｂｃｄ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びｂｃｄ素子の製造方法 Download PDF

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Abstract

【課題】複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ（複合高圧）素子及びその製造方法を提供する。
【解決手段】実施の形態に係るポリエミッタ型バイポーラトランジスタは、半導体基板１００の上側の一部に形成された埋込層１１０と、上記半導体基板の上に形成されたエピ層１２０と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域１３０と、上記エピ層の上側の一部に形成されたベース領域１４０と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域１７０と、を含む。実施の形態に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。
【選択図】図１

Description

本発明は、ポリエミッタ型バイポーラトランジスタ、ＢＣＤ素子、ポリエミッタ型バイポーラトランジスタの製造方法及びＢＣＤ素子の製造方法に関する。
複合高電圧素子（ＢＣＤ；Bipolar CMOS DMOS）工程を用いると、バイポーラ素子、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）、及びＤＭＯＳ（Double diffusion MOS）を単一ウエハ上に具現することができる。
また、ＢＣＤ工程を用いると、バイポーラ素子、ＣＭＯＳ、及びＤＭＯＳの他にもロジック回路、Ｐ型ＭＯＳ、Ｎ型ＭＯＳ、抵抗、キャパシタ、ダイオードなどを１つのチップで具現することができる。
仮に、バイポーラトランジスタは個別工程を経ないで、ＢＣＤ工程のうち、ＣＭＯＳとＤＭＯＳを作る過程で製作されることができ、ジャンクションエミッタ（junction emitter）を用いた一般的な構造で製作される。
したがって、従来のＢＣＤ工程を用いたバイポーラトランジスタの場合、高周波特性を向上させて、高い増幅利得、降伏電圧を具現し、動作領域を広くすることに限界がある。
本発明の目的は、複合高電圧素子工程を用いたポリエミッタ型バイポーラトランジスタ及びその製造方法、ＢＣＤ素子及びその製造方法を提供することにある。
本発明のある態様に係るポリエミッタ型バイポーラトランジスタは、半導体基板の上側の一部に形成された埋込層と、上記半導体基板の上に形成されたエピ層と、上記エピ層に形成され、上記埋込層と連結されるコレクタ領域と、上記エピ層の上側の一部に形成されたベース領域と、上記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域と、を含む。
本発明のある態様に係るＢＣＤ素子は、ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、上記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含む。
本発明のある態様に係るポリエミッタ型バイポーラトランジスタの製造方法は、半導体基板の上側の一部に埋込層を形成するステップと、上記半導体基板の上にエピ層を形成し、上記エピ層に上記埋込層と連結されるコレクタ領域を形成するステップと、ベース領域とエミッタ領域を定義する素子分離膜を形成するステップと、上記素子分離膜の下の基板領域にベース領域を形成するステップと、上記ベース領域の上側の一部にベース電極を形成するステップと、上記素子分離膜により上記ベース電極と離隔した上記ベース領域の上側の一部にポリシリコン材質のポリエミッタ領域を形成するステップと、を含む。
本発明のある態様に係るＢＣＤ素子の製造方法は、ＢＣＤ工程を用いた製造方法に関するものであって、ポリシリコン材質を用いてバイポーラトランジスタのポリエミッタ領域を形成するステップを含む。
本発明によれば、複合高電圧素子工程を用いて複合高電圧素子と単一チップをなすポリエミッタ型バイポーラトランジスタを製作することができ、したがって高周波動作特性が優れるし、高い増幅利得、降伏電圧を有し、動作領域の広いバイポーラトランジスタを具現することができる。
実施の形態に係るポリエミッタ型バイポーラトランジスタを含むＢＣＤ素子の形態を示す側断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。 実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。
添付の図面を参照しつつ実施の形態に係るポリエミッタ型バイポーラトランジスタ及びＢＣＤ素子、ポリエミッタ型バイポーラトランジスタの製造方法、及びＢＣＤ素子の製造方法について詳細に説明する。
以下、本発明の実施の形態を説明するに当たって、関連した公知機能または構成に対する具体的な説明は本発明の要旨を曖昧にすることができると判断されるので、本発明の技術的思想と直接的な関連がある核心的な構成部に対してのみ言及することにする。
図１は、実施の形態に係るポリエミッタ型バイポーラトランジスタを含むＢＣＤ素子の形態を示す側断面図である。
実施の形態に係るＢＣＤ素子は、複合高電圧素子（ＢＣＤ；Bipolar CMOS DMOS）工程を通じて製作されるが、図１に図示されたＢＣＤ素子の領域のうち、“Ａ”領域はポリエミッタ型バイポーラトランジスタの領域であり、“Ｂ”領域はＣＭＯＳの領域であり、“Ｃ”領域はＤＭＯＳの領域である。
実施の形態に係るＢＣＤ素子の製造方法によると、図１に図示してはいないが、ポリエミッタ型バイポーラトランジスタの他にも、ロジック回路、Ｐ型ＭＯＳ、Ｎ型ＭＯＳ、高電圧ＭＯＳ、中間電圧ＭＯＳ、低電圧ＭＯＳ、ＤＥＭＯＳ（Drain Extended MOS）、ＬＤＭＯＳ（Lateral Double diffused Metal Oxide Semiconductor）、抵抗、キャパシタ、ダイオードなどを１つのチップで具現することができる。
図１を参照すると、“Ａ”領域のポリエミッタ型バイポーラトランジスタは、半導体基板１００の上に形成された埋込層１１０、エピ層１２０、コレクタ領域１３０、ベース領域１４０、ベース電極１６０、素子分離膜１５０、及びポリエミッタ領域１７０を含む。
また、“Ｂ”領域のＣＭＯＳは、Ｐ型ＭＯＳ、及びＮ型ＭＯＳを含むが、各々のＭＯＳは素子分離膜１５０ａにより仕分けられ、埋込層１１０ａ、高濃度Ｎ型ウェル２０５、Ｐ型ウェル２００、Ｎ型ウェル２１０、ゲート２１５、２２５、及びソース／ドレン領域２２０、２３０を含む。上記ゲート２１５、２２５は、ゲート絶縁膜、スペーサなどの構造物を更に含むことができる。
また、“Ｃ”領域のＤＭＯＳは、埋込層１１０ｂ、高濃度Ｎ型ウェル３００、Ｐ型ボディー３０５、各領域を絶縁させる素子分離膜１５０ｂ、ゲート３２０、Ｐ型ボディー３０５の上に形成されるＰ型イオン注入領域３１０と第１のＮ型イオン注入領域３１５、及びゲート３２０の他側に形成される第２のＮ型イオン注入領域３２５を含む。
この際、上記ゲート３２０と上記第２のＮ型イオン注入領域３２５との間に形成された素子分離膜１５０ｂは、上記Ｐ型ボディー３０５から上記第２のＮ型イオン注入領域３１０への電流の流れ通路を延長させることによって、上記ＤＭＯＳが高電圧素子として機能できるようにする。
以下、図１乃至図７を参照して、実施の形態に係るポリエミッタ型バイポーラトランジスタを含むＢＣＤ素子の製造方法について説明する。
本発明の技術的思想は、ＢＣＤ工程を用いてＢＣＤ素子を製作するに当たって、ポリエミッタ型バイポーラトランジスタを共に具現することにあるので、上記“Ａ”領域を中心として説明する。
また、以下に説明される各工程はポリエミッタ型バイポーラトランジスタ、ロジック回路、Ｐ型ＭＯＳ、Ｎ型ＭＯＳ、高電圧ＭＯＳ、中間電圧ＭＯＳ、低電圧ＭＯＳ、ＤＥＭＯＳ、ＬＤＭＯＳ、抵抗、キャパシタ、及びダイオードのような素子の個別工程であるとか、２つ以上の素子が共に具現される複合工程でありうる。
図２乃至図７は、実施の形態に係るポリエミッタ型バイポーラトランジスタの製造方法の工程断面図である。
最初に、ウエハ状態の半導体基板１００、仮に単結晶シリコン基板を所定の厚みに切断し、表面を研磨して上部にエピ層１２０が形成できる状態に加工する。
次に、図２のように、上記半導体基板１００の上側の一部にＮ型ドーパントイオンを注入してＮ＋型埋込層（Baried Layer）１１０を形成し、熱処理によりイオンが注入された領域を拡散させる。この際、ＣＭＯＳ領域（Ｂ）とＤＭＯＳ領域（Ｃ）の半導体基板１００にも埋込層１１０ａ、１１０ｂが共に形成される。
上記Ｎ＋型埋込層１１０が形成されれば、図３のように、上記半導体基板１００をエピタキシャル成長させてエピ層１２０を形成する。
上記エピ層１２０が形成されれば、図４のように、上記エピ層１２０に上記Ｎ＋型埋込層１１０と連結されるＮ＋型拡散領域１３０を形成する。
上記Ｎ＋型拡散領域１３０はコレクタ領域に用いられる。
この際、上記高濃度Ｎ型ウェル２０５、３００が共に形成できる。
次に、ベース領域とエミッタ領域を定義し、各領域の間を絶縁させる素子分離膜１５０を図５のように形成する。
この際、上記ＣＭＯＳ領域（Ｂ）とＤＭＯＳ領域（Ｃ）の素子分離膜１５０ａ、１５０ｂも共に形成できる。
以後、イオン注入マスク工程及びイオン注入工程を進行して、上記ＣＭＯＳ領域（Ｂ）のＰ型ウェル２００とＮ型ウェル２１０、及び上記ＤＭＯＳ領域（Ｃ）のＰ型ボディー３０５を形成する。
次に、図６のように、Ｐ型ドーパントイオンを注入してＰ型ドリフト（drift）領域１４０を形成する。上記Ｐ型ドリフト領域１４０はベース領域に用いられる。
上記ベース領域１４０が形成されれば、図７のように、ベース電極１６０を形成する。
以後、上記ＣＭＯＳ、上記ＤＭＯＳ、低電圧（ＬＶ；Low Voltage）ＮＭＯＳ、低電圧ＰＭＯＳなどの活性領域にインプラント工程を処理してしきい電圧（threshold voltage）を調整することができる。
次に、上記ＣＭＯＳ、上記ＤＭＯＳのゲート２１５、２２５、３２０を形成するための工程が進行されるが、この際、本発明の実施の形態に係るポリエミッタ型バイポーラトランジスタのポリエミッタ１７０が共に形成される。
上記の半導体基板１００の全面に絶縁膜を形成し、絶縁膜をパターニングして上記ＣＭＯＳ領域（Ｂ）と上記ＤＭＯＳ領域（Ｃ）のゲート絶縁膜を形成する。この際、上記バイポーラトランジスタ領域（Ａ）の絶縁膜は完全に除去される。
次に、上記の半導体基板１００の全面にポリシリコン層を塗布し、上記ポリシリコン層の上に上記ＣＭＯＳ、上記ＤＭＯＳのゲート２１５、２２５、３２０、及び上記バイポーラトランジスタのエミッタ領域を定義するフォトレジストパターンを形成する。
上記フォトレジストパターンをエッチングマスクとして上記ポリシリコン層をエッチングすることによって、上記ゲート２１５、２２５、３２０及び上記ポリエミッタ１７０を形成する。
このような工程を通じて、図１の“Ａ”領域に図示されたポリエミッタ型バイポーラトランジスタが完成される。
以後、各ＭＯＳ領域のＮ型ＬＤＤ（Lightly Doped Drain）領域、Ｐ型ＬＤＤ領域を形成し、上記ゲート２１５、２２５、３２０の両側に側壁サイドウォール及びスペーサを形成する。
上記スペーサが形成されれば、上記ＣＭＯＳ領域（Ｂ）のソース／ドレン領域２２０、２３０、上記ＤＭＯＳ領域（Ｃ）のＰ型イオン注入領域３１０と第１のＮ型イオン注入領域３１５、及び第２のＮ型イオン注入領域３２５を形成する。
以後、上記ポリエミッタ１７０、上記ベース電極１６０、上記ゲート２１５、２２５、３２０、ソース／ドレン領域２２０、２３０、及びイオン注入領域３１０、３１５、３２５のうちの１つ以上の層にシリサイドを形成する工程、多層構造の絶縁層、コンタクトプラグ、金属配線を形成する工程、保護膜を形成する工程などが更に進行できる。
このような工程を通じて実施の形態に係るポリエミッタ型バイポーラトランジスタを含むＢＣＤ素子が完成できる。
１００ 半導体基板、１１０ 埋込層、１２０ エピ層、１３０ コレクタ領域、１４０ ベース領域、１５０ 素子分離膜、１６０ ベース電極、１７０ ポリエミッタ領域、２００ Ｐ型ウェル、２０５ 高濃度Ｎ型ウェル、２１０ Ｎ型ウェル、２１５ ゲート、２２０ ソース／ドレン領域、３００ 高濃度Ｎ型ウェル、３０５ Ｐ型ボディー、３１０ 第２のＮ型イオン注入領域、３１５ 第１のＮ型イオン注入領域、３２０ ゲート、３２５ 第２のＮ型イオン注入領域

Claims (20)

  1. 半導体基板の上側の一部に形成された埋込層と、
    前記半導体基板の上に形成されたエピ層と、
    前記エピ層に形成され、前記埋込層と連結されるコレクタ領域と、
    前記エピ層の上側の一部に形成されたベース領域と、
    前記ベース領域の基板の表面に形成され、ポリシリコン材質からなるポリエミッタ領域と、
    を含むことを特徴とするポリエミッタ型バイポーラトランジスタ。
  2. 前記ポリエミッタ領域と離隔して前記ベース領域の基板の表面に形成されたベース電極と、
    前記ベース電極及び前記ポリエミッタ領域を定義する素子分離膜と、
    を含むことを特徴とする請求項１に記載のポリエミッタ型バイポーラトランジスタ。
  3. ポリシリコン材質からなるポリエミッタ領域を含むポリエミッタ型バイポーラトランジスタを含み、
    前記バイポーラトランジスタと同一な単一ウエハ上に形成されたＣＭＯＳとＤＭＯＳのうちの１つ以上のＭＯＳを含むことを特徴とするＢＣＤ素子。
  4. 前記バイポーラトランジスタは、
    半導体基板の上側の一部に形成された埋込層と、
    前記半導体基板の上に形成されたエピ層と、
    前記エピ層に形成され、前記埋込層と連結されるコレクタ領域と、
    前記エピ層の上側の一部に形成されたベース領域及び前記ベース領域の基板の表面に形成された前記ポリエミッタ領域と、
    を含むことを特徴とする請求項３に記載のＢＣＤ素子。
  5. 前記ＣＭＯＳは、前記エピ層に形成されたウェル領域、ゲート、及びソース／ドレン領域を含み、
    前記ＤＭＯＳは、前記エピ層に形成されたウェル領域、ゲート、前記ゲートの一側に形成されるＰ型ボディー、前記Ｐ型ボディーに形成されるＰ型イオン注入領域と第１のＮ型イオン注入領域、及び前記ゲートの他側に形成され、素子分離膜により前記Ｐ型ボディーと離隔する第２のＮ型イオン注入領域を含むことを特徴とする請求項４に記載のＢＣＤ素子。
  6. 単一ウエハ状態の半導体基板に形成されたロジック回路、高電圧ＭＯＳ、中間電圧ＭＯＳ、低電圧ＭＯＳ、ＤＥＭＯＳ、ＬＤＭＯＳ、抵抗、キャパシタ、ダイオードのうちの１つ以上の素子を含むことを特徴とする請求項３に記載のＢＣＤ素子。
  7. 前記ポリエミッタ領域、前記ＣＭＯＳのゲート、及び前記ＤＭＯＳのゲートは、同一なポリシリコン材質からなることを特徴とする請求項５に記載のＢＣＤ素子。
  8. 前記バイポーラトランジスタは、
    前記ポリエミッタ領域と離隔して前記ベース領域の基板の表面に形成されたベース電極と、
    前記ベース電極及び前記ポリエミッタ領域を定義する素子分離膜と、
    を含むことを特徴とする請求項４に記載のＢＣＤ素子。
  9. 半導体基板の上側の一部に埋込層を形成するステップと、
    前記半導体基板の上にエピ層を形成し、前記エピ層に前記埋込層と連結されるコレクタ領域を形成するステップと、
    ベース領域とエミッタ領域を定義する素子分離膜を形成するステップと、
    前記素子分離膜の下の基板領域にベース領域を形成するステップと、
    前記ベース領域の上側の一部にベース電極を形成するステップと、
    前記素子分離膜により前記ベース電極と離隔した前記ベース領域の上側の一部にポリシリコン材質のポリエミッタ領域を形成するステップと、
    を含むことを特徴とするポリエミッタ型バイポーラトランジスタの製造方法。
  10. 前記ポリエミッタ領域を形成するステップは、
    前記ベース電極を含んだ前記エピ層の上にポリシリコン層を形成するステップと、
    前記素子分離膜により定義されたエミッタ領域を除外したポリシリコン層を露出させるフォトレジストパターンを形成するステップと、
    前記フォトレジストパターンをエッチングマスクに用いて前記ポリシリコン層をエッチングするステップと、
    を含むことを特徴とする請求項９に記載のポリエミッタ型バイポーラトランジスタの製造方法。
  11. ＢＣＤ工程を用いたＢＣＤ素子の製造方法であって、
    ポリシリコン材質を用いてバイポーラトランジスタのポリエミッタ領域を形成するステップを含むことを特徴とするＢＣＤ素子の製造方法。
  12. 半導体基板のＣＭＯＳ領域とＤＭＯＳ領域とに各々ゲートを形成し、前記バイポーラトランジスタの領域のうち、素子分離膜によりベース電極と離隔したベース領域の上側に前記ポリエミッタ領域を形成するステップを含むことを特徴とする請求項１１に記載のＢＣＤ素子の製造方法。
  13. 前記ポリエミッタ領域を形成する前に、
    前記半導体基板のバイポーラトランジスタ領域、前記ＣＭＯＳ領域、前記ＤＭＯＳ領域の上側の一部に各々埋込層を形成するステップと、
    前記半導体基板の上にエピ層を形成するステップと、
    前記バイポーラトランジスタ領域のエピ層に前記埋込層と連結されるコレクタ領域を形成し、ベース領域とエミッタ領域を定義する前記素子分離膜を形成し、前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域のエピ層にウェル領域を形成するステップと、
    前記バイポーラトランジスタ領域のうち、前記素子分離膜の下の基板領域に前記ベース領域を形成し、前記ベース領域の上側に前記ベース電極を形成するステップと、
    を含むことを特徴とする請求項１２に記載のＢＣＤ素子の製造方法。
  14. 前記ポリエミッタ領域は、
    ＣＭＯＳ及びＤＭＯＳのゲートと同一な工程を通じて同時に形成されることを特徴とする請求項１１に記載のＢＣＤ素子の製造方法。
  15. 前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域の高濃度ウェル領域が前記コレクタ領域と共に形成されることを特徴とする請求項１３に記載のＢＣＤ素子の製造方法。
  16. 前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域のエピ層にウェル領域を形成するステップは、前記ＣＭＯＳ領域のＰ型ウェル、Ｎ型ウェルうちの１つ以上のウェル領域、前記ＤＭＯＳ領域のＰ型ボディーを形成するステップを含むことを特徴とする請求項１３に記載のＢＣＤ素子の製造方法。
  17. 前記ゲート及び前記ポリエミッタ領域を形成するステップは、
    前記ゲート、前記素子分離膜を含む前記エピ層の上に絶縁膜を形成するステップと、
    前記絶縁膜をパターニングして前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域のゲート絶縁膜を形成し、前記バイポーラトランジスタ領域を含む残りの前記エピ層の絶縁膜を除去するステップと、
    前記ゲート絶縁膜を含む前記エピ層の上にポリシリコン層を形成するステップと、
    前記ポリシリコン層をパターニングして前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域のゲート絶縁膜の上に各々ゲートを形成し、前記素子分離膜により定義されたエミッタ領域に前記ポリエミッタ領域を形成するステップと、
    を含むことを特徴とする請求項１３に記載のＢＣＤ素子の製造方法。
  18. 前記ＢＣＤ工程を用いることにより、ロジック回路、高電圧ＭＯＳ、中間電圧ＭＯＳ、低電圧ＭＯＳ、ＤＥＭＯＳ（Drain Extended MOS）、ＬＤＭＯＳ（Lateral Double diffused Metal Oxide Semiconductor）、抵抗、キャパシタ、ダイオードのうちの１つ以上の素子が前記バイポーラトランジスタと共に単一ウエハに具現されることを特徴とする請求項１１に記載のＢＣＤ素子の製造方法。
  19. 前記ゲート及び前記ポリエミッタ領域が形成された後、
    前記ＣＭＯＳ領域及び前記ＤＭＯＳ領域のゲートの両側にＬＤＤ領域を形成するステップと、
    スペーサを形成するステップと、
    前記ＣＭＯＳ領域にソース／ドレン領域を形成し、Ｐ型ボディーにＰ型イオン注入領域、第１のＮ型イオン注入領域を形成し、前記Ｐ型ボディーと素子分離膜により離隔した前記ＤＭＯＳ領域に第２のＮ型イオン注入領域を形成するステップと、
    を含むことを特徴とする請求項１３に記載のＢＣＤ素子の製造方法。
  20. 前記ソース／ドレン領域、多数のイオン注入領域が形成された後、
    １つ以上の積層構造を有する絶縁層、コンタクトプラグ、及び金属配線を形成するステップを含むことを特徴とする請求項１９に記載のＢＣＤ素子の製造方法。
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