JP3153358B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Bipolar Transistors (AREA)
Description
【0001】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、バイポーラトランジスタを含む半導体
装置の特性の向上を可能とした半導体装置の製造方法を
提供することを目的とする。
法に関し、特に、バイポーラトランジスタを含む半導体
装置の特性の向上を可能とした半導体装置の製造方法を
提供することを目的とする。
【0002】
【従来の技術】近年、メモリやプロセッサに代表される
VLSI(Very Large Scale Integrated circuit )は
大規模化の傾向にある。この大規模化の要求に対処する
ため、高集積が可能で低消費電力という特徴を持つCM
OS(Complementary Metal Oxide Semiconductor )が
主流になってきている。
VLSI(Very Large Scale Integrated circuit )は
大規模化の傾向にある。この大規模化の要求に対処する
ため、高集積が可能で低消費電力という特徴を持つCM
OS(Complementary Metal Oxide Semiconductor )が
主流になってきている。
【0003】しかし、高速化の要求に対しては、微細化
技術の進展によりMOSの動作速度が向上しているとは
いえ、十分応えられていないのが現状である。通常、高
速の分野では、ECL(Emitter Coupled Logic )を中
心とするバイポーラが主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。
技術の進展によりMOSの動作速度が向上しているとは
いえ、十分応えられていないのが現状である。通常、高
速の分野では、ECL(Emitter Coupled Logic )を中
心とするバイポーラが主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。
【0004】以上のような背景において、高速かつ低消
費電力のデバイスを実現すべく、CMOSの高集積化お
よび低消費電力という特徴と、バイポーラの高速性を併
せ持つことを可能とするBi−CMOSトランジスタが
注目されてきている。
費電力のデバイスを実現すべく、CMOSの高集積化お
よび低消費電力という特徴と、バイポーラの高速性を併
せ持つことを可能とするBi−CMOSトランジスタが
注目されてきている。
【0005】以下、このBi−CMOS構造のトランジ
スタについて、図19を参照して説明する。図19は、
Bi−CMOSトランジスタの構造を示す断面構造図で
ある。
スタについて、図19を参照して説明する。図19は、
Bi−CMOSトランジスタの構造を示す断面構造図で
ある。
【0006】図19を参照して、P- 型半導体基板1上
に、NPNバイポーラトランジスタ500と、Pチャン
ネルMOSトランジスタ600およびNチャンネルMO
Sトランジスタ700が形成されている。
に、NPNバイポーラトランジスタ500と、Pチャン
ネルMOSトランジスタ600およびNチャンネルMO
Sトランジスタ700が形成されている。
【0007】まず、NPNバイポーラトランジスタ50
0は、P- 型半導体基板1に、N+埋込層2と、このN
+ 埋込層2の上に、N- コレクタ層4と、N+ コレクタ
電極取出層9が形成されている。このN- コレクタ層4
には、さらに、Pベース層10と、P+ 外部ベース層1
1およびN+ エミッタ層12が形成されている。さら
に、NPNバイポーラトランジスタ500の表面は、絶
縁膜104で覆われている。また、N+ コレクタ電極取
出層9と、P+ 外部ベース層11およびN+ エミッタ層
12には、それぞれ絶縁膜104に設けられたコンタク
トホール201,202,203を通して、コレクタ電
極301,ベース電極302,エミッタ電極303が設
けられている。
0は、P- 型半導体基板1に、N+埋込層2と、このN
+ 埋込層2の上に、N- コレクタ層4と、N+ コレクタ
電極取出層9が形成されている。このN- コレクタ層4
には、さらに、Pベース層10と、P+ 外部ベース層1
1およびN+ エミッタ層12が形成されている。さら
に、NPNバイポーラトランジスタ500の表面は、絶
縁膜104で覆われている。また、N+ コレクタ電極取
出層9と、P+ 外部ベース層11およびN+ エミッタ層
12には、それぞれ絶縁膜104に設けられたコンタク
トホール201,202,203を通して、コレクタ電
極301,ベース電極302,エミッタ電極303が設
けられている。
【0008】次に、PチャンネルMOSトランジスタ6
00は、P- 型の半導体基板1に、N+ 埋込層2と、こ
のN+ 埋込層2の上にNウェル層5が設けられている。
00は、P- 型の半導体基板1に、N+ 埋込層2と、こ
のN+ 埋込層2の上にNウェル層5が設けられている。
【0009】このNウェル層5には、所定の間隔を隔て
てP+ ソース/ドレイン領域13,13が設けられてい
る。さらに、Nウェル層5の表面には、ゲート酸化膜1
02を介して、上記P+ ソース/ドレイン領域の間に、
ゲート電極15が設けられている。
てP+ ソース/ドレイン領域13,13が設けられてい
る。さらに、Nウェル層5の表面には、ゲート酸化膜1
02を介して、上記P+ ソース/ドレイン領域の間に、
ゲート電極15が設けられている。
【0010】さらに、PチャンネルMOSトランジスタ
600の表面は、絶縁膜104で覆われている。また、
P+ ソース/ドレイン領域13,13には、絶縁膜10
4に設けられたコンタクトホール204,204を通じ
て、ソース/ドレイン電極304,304が設けられて
いる。なお、図の断面に示す以外の箇所において、ゲー
ト電極15に電極が設けられている。
600の表面は、絶縁膜104で覆われている。また、
P+ ソース/ドレイン領域13,13には、絶縁膜10
4に設けられたコンタクトホール204,204を通じ
て、ソース/ドレイン電極304,304が設けられて
いる。なお、図の断面に示す以外の箇所において、ゲー
ト電極15に電極が設けられている。
【0011】次に、NチャンネルMOSトランジスタ7
00は、P- 型の半導体基板1に、P+ 埋込層3と、こ
のP+ 埋込層3の上にPウェル層6が設けられている。
このPウェル層6には、所定の間隔を隔ててN+ ソース
/ドレイン領域14,14が設けられ、さらに、Pウェ
ル層6の表面には、ゲート酸化膜103を介して、上記
N+ ソース/ドレイン領域14,14の間にゲート電極
16が設けられている。
00は、P- 型の半導体基板1に、P+ 埋込層3と、こ
のP+ 埋込層3の上にPウェル層6が設けられている。
このPウェル層6には、所定の間隔を隔ててN+ ソース
/ドレイン領域14,14が設けられ、さらに、Pウェ
ル層6の表面には、ゲート酸化膜103を介して、上記
N+ ソース/ドレイン領域14,14の間にゲート電極
16が設けられている。
【0012】さらに、NチャンネルMOSトランジスタ
700の表面は、絶縁膜104で覆われている。また、
N+ ソース/ドレイン領域14,14には、絶縁膜10
4に設けられたコンタクトホール205,205を通じ
てソース/ドレイン電極305,305が設けられてい
る。
700の表面は、絶縁膜104で覆われている。また、
N+ ソース/ドレイン領域14,14には、絶縁膜10
4に設けられたコンタクトホール205,205を通じ
てソース/ドレイン電極305,305が設けられてい
る。
【0013】なお、図の断面に示す以外の箇所におい
て、ゲート電極16に電極が設けられている。
て、ゲート電極16に電極が設けられている。
【0014】上述した、NPNバイポーラトランジスタ
500と、PチャンネルMOSトランジスタ600の間
には、P+ 埋込層3と、このP+ 埋込層3の上に、P+
素子分離層7が設けられている。さらに、このP+ 素子
分離層7の上には、素子分離酸化膜101が設けられて
いる。
500と、PチャンネルMOSトランジスタ600の間
には、P+ 埋込層3と、このP+ 埋込層3の上に、P+
素子分離層7が設けられている。さらに、このP+ 素子
分離層7の上には、素子分離酸化膜101が設けられて
いる。
【0015】また、PチャンネルMOSトランジスタ6
00と、NチャンネルMOSトランジスタ700の間に
は、P+ 埋込層3の上に、P+ チャンネルカット層8が
設けられ、さらに、このP+ チャンネルカット層8の上
に素子分離酸化膜101が設けられている。
00と、NチャンネルMOSトランジスタ700の間に
は、P+ 埋込層3の上に、P+ チャンネルカット層8が
設けられ、さらに、このP+ チャンネルカット層8の上
に素子分離酸化膜101が設けられている。
【0016】ここで、N- コレクタ層4の不純物濃度は
通常5×1015〜1×1016cm-3と低濃度に設定され
ている。これは、コレクタ・ベース接合耐圧の確保と、
コレクタ・ベース接合容量の低減を考慮したもので、N
- コレクタ層の不純物濃度が高くなると、コレクタベー
ス接合耐圧は低くなり、また、コレクタベース接合容量
も大きくなってしまうからである。
通常5×1015〜1×1016cm-3と低濃度に設定され
ている。これは、コレクタ・ベース接合耐圧の確保と、
コレクタ・ベース接合容量の低減を考慮したもので、N
- コレクタ層の不純物濃度が高くなると、コレクタベー
ス接合耐圧は低くなり、また、コレクタベース接合容量
も大きくなってしまうからである。
【0017】また、Nウェル5の不純物濃度は通常、1
〜5×1016cm-3台と、N- コレクタ層よりも高く設
定されている。これは、ソース/ドレイン耐圧の確保と
サブスレッショルド特性の劣化を抑制するためで、ソー
ス/ドレイン耐圧はNウェルの不純物濃度が低いと、ド
レイン領域の空乏層がソース領域に達し、いわゆるパン
チスルーを起こしてしまうためであり、また、サブスレ
ッショルド特性は、Nウェルの不純物濃度が低いと、サ
ブスレッショルド電流の制御性が低下するためである。
〜5×1016cm-3台と、N- コレクタ層よりも高く設
定されている。これは、ソース/ドレイン耐圧の確保と
サブスレッショルド特性の劣化を抑制するためで、ソー
ス/ドレイン耐圧はNウェルの不純物濃度が低いと、ド
レイン領域の空乏層がソース領域に達し、いわゆるパン
チスルーを起こしてしまうためであり、また、サブスレ
ッショルド特性は、Nウェルの不純物濃度が低いと、サ
ブスレッショルド電流の制御性が低下するためである。
【0018】次に、上記構造のBi−CMOSトランジ
スタの製造方法について、図20ないし図25を参照し
て説明する。図20ないし図25は、図19に示す断面
構造に従った製造工程を示す図である。
スタの製造方法について、図20ないし図25を参照し
て説明する。図20ないし図25は、図19に示す断面
構造に従った製造工程を示す図である。
【0019】まず、図20を参照して、P- 半導体基板
1のNPNバイポーラトランジスタ500の形成領域と
PチャンネルMOSトランジスタ600の形成領域に不
純物濃度が約1×1020〜1×1021cm-3程度のN+
埋込層2を形成する。
1のNPNバイポーラトランジスタ500の形成領域と
PチャンネルMOSトランジスタ600の形成領域に不
純物濃度が約1×1020〜1×1021cm-3程度のN+
埋込層2を形成する。
【0020】さらに、P- 半導体基板1のNチャンネル
MOSトランジスタ700および素子分離領域800の
形成領域に、不純物濃度が約1〜5×1017cm-3のP
+ 埋込層3を形成する。その後、基板表面前面に不純物
濃度が5×1015〜1×1016cm-3程度のN- エピタ
キシャル層4を形成する。
MOSトランジスタ700および素子分離領域800の
形成領域に、不純物濃度が約1〜5×1017cm-3のP
+ 埋込層3を形成する。その後、基板表面前面に不純物
濃度が5×1015〜1×1016cm-3程度のN- エピタ
キシャル層4を形成する。
【0021】次に、図21を参照して、写真製版技術を
用いて、所定のレジストパターンを形成した後(図示せ
ず)、N- エピタキシャル層4のPチャンネルMOSト
ランジスタ600の形成領域に、不純物濃度が1〜5×
1016cm-3程度のNウェル層5を形成する。その後、
写真製版技術を用いて、新たなレジストパターンを形成
した後(図示せず)、NチャンネルMOSトランジスタ
700および素子分離領域800の形成領域に、不純物
濃度が1〜5×1016程度のPウェル層6を形成する。
用いて、所定のレジストパターンを形成した後(図示せ
ず)、N- エピタキシャル層4のPチャンネルMOSト
ランジスタ600の形成領域に、不純物濃度が1〜5×
1016cm-3程度のNウェル層5を形成する。その後、
写真製版技術を用いて、新たなレジストパターンを形成
した後(図示せず)、NチャンネルMOSトランジスタ
700および素子分離領域800の形成領域に、不純物
濃度が1〜5×1016程度のPウェル層6を形成する。
【0022】次に、図22を参照して、基板表面全面に
酸化膜105を形成し、その後、この酸化膜105の上
に、窒化膜401を形成する。
酸化膜105を形成し、その後、この酸化膜105の上
に、窒化膜401を形成する。
【0023】次に、NPNバイポーラトランジスタ50
0と、PチャンネルMOSトランジスタ600およびN
チャンネルMOSトランジスタ700の形成領域に、レ
ジスト膜501を形成する。その後、このレジスト膜5
01をマスクとして、窒化膜401を所定の形状にパタ
ーニングする。
0と、PチャンネルMOSトランジスタ600およびN
チャンネルMOSトランジスタ700の形成領域に、レ
ジスト膜501を形成する。その後、このレジスト膜5
01をマスクとして、窒化膜401を所定の形状にパタ
ーニングする。
【0024】次に、図23を参照して、素子分離領域8
00,900の所定の領域を覆うように、上記レジスト
膜501の上に、さらにレジスト膜502を形成する。
その後、レジスト膜501およびレジスト膜502をマ
スクとして、P型の不純物を導入し、不純物濃度が2〜
3×1017cm-3程度のP+ 素子分離領域7と、P+チ
ャネルカット層8を形成する。
00,900の所定の領域を覆うように、上記レジスト
膜501の上に、さらにレジスト膜502を形成する。
その後、レジスト膜501およびレジスト膜502をマ
スクとして、P型の不純物を導入し、不純物濃度が2〜
3×1017cm-3程度のP+ 素子分離領域7と、P+チ
ャネルカット層8を形成する。
【0025】次に、図24を参照して、レジスト膜50
1およびレジスト膜502を除去した後、窒化膜401
をマスクとして、選択酸化により、素子分離領域80
0,900に分離酸化膜101を形成する。その後、窒
化膜401および酸化膜105を除去する。
1およびレジスト膜502を除去した後、窒化膜401
をマスクとして、選択酸化により、素子分離領域80
0,900に分離酸化膜101を形成する。その後、窒
化膜401および酸化膜105を除去する。
【0026】次に、図25を参照して、PチャンネルM
OSトランジスタ600の形成領域と、NチャンネルM
OSトランジスタ700の形成領域およびNPNバイポ
ーラトランジスタ500の形成領域に、レジスト膜(図
示せず)を形成して、NPNバイポーラトランジスタ5
00の領域に、不純物濃度が1×1019〜1×1020c
m-3程度のN+ コレクタ電極取出層9を形成する。その
後、PチャンネルMOSトランジスタ600の形成領域
およびNチャンネルMOSトランジスタ700の形成領
域に、ゲート酸化膜102,103を介して、ゲート電
極15,16を形成する。
OSトランジスタ600の形成領域と、NチャンネルM
OSトランジスタ700の形成領域およびNPNバイポ
ーラトランジスタ500の形成領域に、レジスト膜(図
示せず)を形成して、NPNバイポーラトランジスタ5
00の領域に、不純物濃度が1×1019〜1×1020c
m-3程度のN+ コレクタ電極取出層9を形成する。その
後、PチャンネルMOSトランジスタ600の形成領域
およびNチャンネルMOSトランジスタ700の形成領
域に、ゲート酸化膜102,103を介して、ゲート電
極15,16を形成する。
【0027】次に、NPNバイポーラトランジスタ50
0およびPチャンネルMOSトランジスタ600の領域
に、それぞれ不純物濃度が8×1019〜1×2020程度
のP + 外部ベース層11およびP+ ソース/ドレイン領
域13,13を形成する。
0およびPチャンネルMOSトランジスタ600の領域
に、それぞれ不純物濃度が8×1019〜1×2020程度
のP + 外部ベース層11およびP+ ソース/ドレイン領
域13,13を形成する。
【0028】その後、N- コレクタ層4に、不純物濃度
が1〜5×1017程度のPベース層10を形成する。
が1〜5×1017程度のPベース層10を形成する。
【0029】次に、Pベース層10およびNチャンネル
MOSトランジスタ700に、それぞれ、不純物濃度が
1×1020cm-3程度のN+ エミッタ層12およびN+
ソース/ドレイン領域14,14を形成する。
MOSトランジスタ700に、それぞれ、不純物濃度が
1×1020cm-3程度のN+ エミッタ層12およびN+
ソース/ドレイン領域14,14を形成する。
【0030】なお、NPNバイポーラトランジスタ50
0のN- コレクタ層4は、N- エピタキシャル層4をそ
のままの状態で残したものである。
0のN- コレクタ層4は、N- エピタキシャル層4をそ
のままの状態で残したものである。
【0031】次に、基板表面全面に絶縁膜104を堆積
する。その後、NPNバイポーラトランジスタのN+ コ
レクタ電極取出層9と、P+ 外部ベース層11およびN
+ エミッタ層12と、PチャンネルMOSトランジスタ
のP+ ソース/ドレイン領域13,13およびNチャン
ネルMOSトランジスタのN+ ソース/ドレイン14,
14の上に、それぞれコンタクトホール201,20
2,203,204,204,205,205を開口
し、それぞれのコンタクトホールを通じて、電極30
1,302,303,304,304,305,305
を形成する。
する。その後、NPNバイポーラトランジスタのN+ コ
レクタ電極取出層9と、P+ 外部ベース層11およびN
+ エミッタ層12と、PチャンネルMOSトランジスタ
のP+ ソース/ドレイン領域13,13およびNチャン
ネルMOSトランジスタのN+ ソース/ドレイン14,
14の上に、それぞれコンタクトホール201,20
2,203,204,204,205,205を開口
し、それぞれのコンタクトホールを通じて、電極30
1,302,303,304,304,305,305
を形成する。
【0032】以上により、図19に示すBi−CMOS
構造のトランジスタが完成する。
構造のトランジスタが完成する。
【0033】
【発明が解決しようとする課題】しかしながら、上記従
来技術の構造においては、以下に示す問題点を有してい
る。
来技術の構造においては、以下に示す問題点を有してい
る。
【0034】まず、図26を参照して、NPNバイポー
ラトランジスタ500の領域において、N- ウェル4の
領域は、上述したように、コレクタ・ベース接合耐圧の
確保およびコレクタ・ベース接合容量の低減の目的のた
め、不純物濃度を高濃度に設定することができないため
に、約5×10+15 〜1×1016cm-3台の低い不純物
濃度に設定されている。この状態において、P- 半導体
基板1に対して、P+外部ベース層11を正にバイアス
した場合、P+ 素子分離層7と、N- コレクタ層4の接
合が逆バイアス状態となる。このために、図に示すよう
に、不純物濃度の低いN- コレクタ層4側に、空乏層8
0が大きく延びる。この状態において、バイアスをさら
に上げていくと、やがて空乏層80が、P+ 外部ベース
層11に達し、P+ 素子分離層7と、N- コレクタ層間
のアバランシェブレイクダウン電圧よりも低いバイアス
で、パンチスルーを起こしてしまう。つまり、ベース・
基板間の耐圧が低下してしまうといった問題点を有して
いる。
ラトランジスタ500の領域において、N- ウェル4の
領域は、上述したように、コレクタ・ベース接合耐圧の
確保およびコレクタ・ベース接合容量の低減の目的のた
め、不純物濃度を高濃度に設定することができないため
に、約5×10+15 〜1×1016cm-3台の低い不純物
濃度に設定されている。この状態において、P- 半導体
基板1に対して、P+外部ベース層11を正にバイアス
した場合、P+ 素子分離層7と、N- コレクタ層4の接
合が逆バイアス状態となる。このために、図に示すよう
に、不純物濃度の低いN- コレクタ層4側に、空乏層8
0が大きく延びる。この状態において、バイアスをさら
に上げていくと、やがて空乏層80が、P+ 外部ベース
層11に達し、P+ 素子分離層7と、N- コレクタ層間
のアバランシェブレイクダウン電圧よりも低いバイアス
で、パンチスルーを起こしてしまう。つまり、ベース・
基板間の耐圧が低下してしまうといった問題点を有して
いる。
【0035】また、PチャンネルMOSトランジスタに
おいても、Nウェル層5の不純物濃度は、1〜5×10
16cm-3と、N- コレクタ層4よりも高い不純物濃度に
設定されているものの、やはり、NPNバイポーラトラ
ンジスタ500と同じように、Nウェル5とP+ 素子分
離層7との接合が逆バイアス状態となるために、Nウェ
ル5側に空乏層80が広がり、やがて、P+ ソース/ド
レイン領域13に達し、パンチスルーを起こしてしまう
という問題点を有している。
おいても、Nウェル層5の不純物濃度は、1〜5×10
16cm-3と、N- コレクタ層4よりも高い不純物濃度に
設定されているものの、やはり、NPNバイポーラトラ
ンジスタ500と同じように、Nウェル5とP+ 素子分
離層7との接合が逆バイアス状態となるために、Nウェ
ル5側に空乏層80が広がり、やがて、P+ ソース/ド
レイン領域13に達し、パンチスルーを起こしてしまう
という問題点を有している。
【0036】以上の問題点を解決する策としては、P+
外部ベース層11とP+ 素子分離層7の距離や、P+ ソ
ース/ドレイン領域13とP+ 素子分離層7の距離を広
げる方法があるが、これは、半導体装置の集積度を低下
させてしまうという大きな欠点を有している。
外部ベース層11とP+ 素子分離層7の距離や、P+ ソ
ース/ドレイン領域13とP+ 素子分離層7の距離を広
げる方法があるが、これは、半導体装置の集積度を低下
させてしまうという大きな欠点を有している。
【0037】この発明は、上記問題点を解決するために
なされたもので、半導体装置の集積度を維持しつつ、基
板耐圧の向上を可能とした半導体装置の製造方法に関す
るものである。
なされたもので、半導体装置の集積度を維持しつつ、基
板耐圧の向上を可能とした半導体装置の製造方法に関す
るものである。
【0038】
【0039】
【0040】
【0041】
【課題を解決するための手段】次に、この発明に基づい
た半導体装置の製造方法においては、以下の工程を備え
ている。
た半導体装置の製造方法においては、以下の工程を備え
ている。
【0042】まず、所定の不純物濃度を有する第1導電
型半導体層が形成される。その後、上記第1導電型半導
体層の活性領域を包囲するように、上記第1導電型半導
体層の表面から所定の深さにかけて、第2導電型の不純
物を導入して、第2導電型素子分離層が形成される。
型半導体層が形成される。その後、上記第1導電型半導
体層の活性領域を包囲するように、上記第1導電型半導
体層の表面から所定の深さにかけて、第2導電型の不純
物を導入して、第2導電型素子分離層が形成される。
【0043】次に、上記第1導電型半導体層の上に、上
記第2導電型素子分離層の上方、および、上記第2導電
型素子分離層に連なる上記第1導電型半導体層の所定領
域の上方に開口部を有する第1マスクが形成される。そ
の後、上記第1マスクをマスクにして上記第1導電型半
導体層に不純物を導入し、上記第1導電型半導体層に上
記第1導電型半導体層よりも不純物濃度が高い第1導電
型補助層が形成される。 次に、上記第1マスクの開口部
から露出する上記第1導電型半導体層を覆うように第2
マスクが形成される。その後、上記第2マスクをマスク
にして上記第1導電型半導体層に不純物を導入し上記第
2導電型素子分離層の側面に接するように第1導電型補
助層を残存させる。その後、上記第2マスクを除去し、
上記第1マスクを用いて、上記第1導電型補助層および
上記第2導電型素子分離層の上に、分離酸化膜が形成さ
れる。
記第2導電型素子分離層の上方、および、上記第2導電
型素子分離層に連なる上記第1導電型半導体層の所定領
域の上方に開口部を有する第1マスクが形成される。そ
の後、上記第1マスクをマスクにして上記第1導電型半
導体層に不純物を導入し、上記第1導電型半導体層に上
記第1導電型半導体層よりも不純物濃度が高い第1導電
型補助層が形成される。 次に、上記第1マスクの開口部
から露出する上記第1導電型半導体層を覆うように第2
マスクが形成される。その後、上記第2マスクをマスク
にして上記第1導電型半導体層に不純物を導入し上記第
2導電型素子分離層の側面に接するように第1導電型補
助層を残存させる。その後、上記第2マスクを除去し、
上記第1マスクを用いて、上記第1導電型補助層および
上記第2導電型素子分離層の上に、分離酸化膜が形成さ
れる。
【0044】次に、上記活性領域に、第2導電型の不純
物を導入して、第2導電型不純物領域が形成される。
物を導入して、第2導電型不純物領域が形成される。
【0045】
【作用】この発明に基づいた半導体装置の製造方法にお
いては、第2導電型不純物領域と、第2導電型素子分離
層との間において、分離酸化膜の下面および第2導電型
素子分離層の側面に隣接するように第1導電型半導体層
よりも不純物濃度が高い第1導電型補助層が他の製造工
程におけるフォトリソグラフィ工程を用いて形成されて
いる。
いては、第2導電型不純物領域と、第2導電型素子分離
層との間において、分離酸化膜の下面および第2導電型
素子分離層の側面に隣接するように第1導電型半導体層
よりも不純物濃度が高い第1導電型補助層が他の製造工
程におけるフォトリソグラフィ工程を用いて形成されて
いる。
【0046】これにより、第2導電型素子分離層と第1
導電型半導体層が逆バイアス状態となった場合、第1導
電型補助層の不純物濃度が第1導電型半導体層よりも高
く設定されているために、第2導電型素子分離層から第
1導電型半導体層への空乏層の広がりを抑制することが
可能となる。よって、この空乏層の第2導電型不純物領
域へ達してしまうことによる、いわゆるパンチスルー現
象の防止を図ることが可能となる半導体装置を効率良く
製造することが可能となる。
導電型半導体層が逆バイアス状態となった場合、第1導
電型補助層の不純物濃度が第1導電型半導体層よりも高
く設定されているために、第2導電型素子分離層から第
1導電型半導体層への空乏層の広がりを抑制することが
可能となる。よって、この空乏層の第2導電型不純物領
域へ達してしまうことによる、いわゆるパンチスルー現
象の防止を図ることが可能となる半導体装置を効率良く
製造することが可能となる。
【0047】
【実施例】以下、この発明に基づいた第1の実施例につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【0048】図1は、この実施例におけるBi−CMO
S型のトランジスタの構造を示す断面構造図である。
S型のトランジスタの構造を示す断面構造図である。
【0049】図1を参照して、不純物濃度が1〜2×1
015cm-3のP- 型半導体基板1上に、NPNバイポー
ラトランジスタ500と、PチャンネルMOSトランジ
スタ600と、NチャンネルMOSトランジスタ700
が形成されている。
015cm-3のP- 型半導体基板1上に、NPNバイポー
ラトランジスタ500と、PチャンネルMOSトランジ
スタ600と、NチャンネルMOSトランジスタ700
が形成されている。
【0050】まず、NPNバイポーラトランジスタ50
0は、上記P- 型半導体基板1に、不純物濃度が1×1
020〜1×1021cm-3のN+ 埋込層2と、このN+ 埋
込層2の上に、不純物濃度が5×1015〜1×1016c
m-3のN- コレクタ層4と、不純物濃度が1×1019〜
1×1020cm-3のN+ コレクタ電極取出層9が形成さ
れている。N- コレクタ層4には、さらに、不純物濃度
が1〜5×1017cm -3のPベース層10と、不純物濃
度が8×1019〜1×1020cm-3のP+ 外部ベース層
11および不純物濃度が1×1020cm-3のN+ エミッ
タ層12が形成されている。
0は、上記P- 型半導体基板1に、不純物濃度が1×1
020〜1×1021cm-3のN+ 埋込層2と、このN+ 埋
込層2の上に、不純物濃度が5×1015〜1×1016c
m-3のN- コレクタ層4と、不純物濃度が1×1019〜
1×1020cm-3のN+ コレクタ電極取出層9が形成さ
れている。N- コレクタ層4には、さらに、不純物濃度
が1〜5×1017cm -3のPベース層10と、不純物濃
度が8×1019〜1×1020cm-3のP+ 外部ベース層
11および不純物濃度が1×1020cm-3のN+ エミッ
タ層12が形成されている。
【0051】さらに、NPNバイポーラトランジスタ5
00の表面は、絶縁膜104で覆われている。また、N
+ コレクタ電極取出層9と、P+ 外部ベース層11およ
びN + エミッタ層12には、それぞれ絶縁膜104に設
けられたコンタクトホール201,202,203を通
して、コレクタ電極301,ベース電極302,エミッ
タ電極303が設けられている。
00の表面は、絶縁膜104で覆われている。また、N
+ コレクタ電極取出層9と、P+ 外部ベース層11およ
びN + エミッタ層12には、それぞれ絶縁膜104に設
けられたコンタクトホール201,202,203を通
して、コレクタ電極301,ベース電極302,エミッ
タ電極303が設けられている。
【0052】次に、PチャンネルMOSトランジスタ6
00は、P- 型の半導体基板1に、不純物濃度が1×1
020〜1×1021のN+ 埋込層2と、このN+ 埋込層2
の上に、不純物濃度が1〜5×1016cm-3のNウェル
層5が設けられている。
00は、P- 型の半導体基板1に、不純物濃度が1×1
020〜1×1021のN+ 埋込層2と、このN+ 埋込層2
の上に、不純物濃度が1〜5×1016cm-3のNウェル
層5が設けられている。
【0053】このNウェル層5には、所定の間隔を隔て
て不純物濃度が8×1019〜1×1020cm-3のP+ ソ
ース/ドレイン領域13,13が設けられている。さら
に、Nウェル層5の表面には、ゲート酸化膜102を介
して、上記P+ ソース/ドレイン領域13,13の間に
不純物がドープされたポリシリコンなどよりなるゲート
電極15が設けられている。
て不純物濃度が8×1019〜1×1020cm-3のP+ ソ
ース/ドレイン領域13,13が設けられている。さら
に、Nウェル層5の表面には、ゲート酸化膜102を介
して、上記P+ ソース/ドレイン領域13,13の間に
不純物がドープされたポリシリコンなどよりなるゲート
電極15が設けられている。
【0054】また、PチャンネルMOSトランジスタ6
00の表面は、絶縁膜104で覆われている。さらに、
P+ ソース/ドレイン領域13,13には、絶縁膜10
4に設けられたコンタクトホール204,204を通じ
て、ソース/ドレイン電極304,304が設けられて
いる。
00の表面は、絶縁膜104で覆われている。さらに、
P+ ソース/ドレイン領域13,13には、絶縁膜10
4に設けられたコンタクトホール204,204を通じ
て、ソース/ドレイン電極304,304が設けられて
いる。
【0055】なお、図の断面に示す以外の箇所におい
て、ゲート電極13に電極(図示せず)が設けられてい
る。
て、ゲート電極13に電極(図示せず)が設けられてい
る。
【0056】次に、NチャンネルMOSトランジスタ7
00は、P- 型の半導体基板1に、不純物濃度が1〜5
×1017cm-3のP+ 埋込層3と、このP+ 埋込層3の
上に、不純物濃度が1〜5×1016cm-3のPウェル層
6が設けられている。
00は、P- 型の半導体基板1に、不純物濃度が1〜5
×1017cm-3のP+ 埋込層3と、このP+ 埋込層3の
上に、不純物濃度が1〜5×1016cm-3のPウェル層
6が設けられている。
【0057】このPウェル層6には、所定の間隔を隔て
て、不純物濃度が8×1019〜1×1020cm-3のN+
ソース/ドレイン領域14,14が設けられ、さらに、
Pウェル層6の表面には、ゲート酸化膜103を介し
て、上記N+ ソース/ドレイン領域14,14の間に、
不純物がドーピングされたポリシリコンなどよりなるゲ
ート電極16が設けられている。
て、不純物濃度が8×1019〜1×1020cm-3のN+
ソース/ドレイン領域14,14が設けられ、さらに、
Pウェル層6の表面には、ゲート酸化膜103を介し
て、上記N+ ソース/ドレイン領域14,14の間に、
不純物がドーピングされたポリシリコンなどよりなるゲ
ート電極16が設けられている。
【0058】また、NチャンネルMOSトランジスタ7
00の表面は、絶縁膜104で覆われている。また、N
+ ソース/ドレイン領域14,14には、絶縁膜104
に設けられたコンタクトホール205,205を通じて
ソース/ドレイン電極305,305が設けられてい
る。
00の表面は、絶縁膜104で覆われている。また、N
+ ソース/ドレイン領域14,14には、絶縁膜104
に設けられたコンタクトホール205,205を通じて
ソース/ドレイン電極305,305が設けられてい
る。
【0059】なお、図の断面に示す以外の箇所におい
て、ゲート電極16に電極(図示せず)が設けられてい
る。
て、ゲート電極16に電極(図示せず)が設けられてい
る。
【0060】上述した、NPNバイポーラトランジスタ
500と、PチャンネルMOSトランジスタ600との
間には、不純物濃度が1〜5×1017cm-3のP+ 埋込
層3と、このP+ 埋込層3の上に、不純物濃度が2〜3
×1017cm-3のP+ 素子分離層7が設けられている。
さらに、このP+ 素子分離層7の上には、素子分離酸化
膜101が設けられている。
500と、PチャンネルMOSトランジスタ600との
間には、不純物濃度が1〜5×1017cm-3のP+ 埋込
層3と、このP+ 埋込層3の上に、不純物濃度が2〜3
×1017cm-3のP+ 素子分離層7が設けられている。
さらに、このP+ 素子分離層7の上には、素子分離酸化
膜101が設けられている。
【0061】また、PチャンネルMOSトランジスタ6
00と、NチャンネルMOSトランジスタ700との間
には、P+ 埋込層3の上に、不純物濃度が2〜3×10
17cm-3のP+ チャネルカット層8が設けられ、さら
に、このP+ チャネルカット層8の上に素子分離酸化膜
101が設けられている。
00と、NチャンネルMOSトランジスタ700との間
には、P+ 埋込層3の上に、不純物濃度が2〜3×10
17cm-3のP+ チャネルカット層8が設けられ、さら
に、このP+ チャネルカット層8の上に素子分離酸化膜
101が設けられている。
【0062】さらに、本実施例においては、NPNバイ
ポーラトランジスタ500において、P+ 外部ベース層
11とP+ 素子分離層7との間において、分離酸化膜1
01の下面およびP+ 素子分離層7の側面に隣接するよ
うに設けられた、不純物濃度が5×1016〜1×1017
cm-3のN型補助層21が設けられている。
ポーラトランジスタ500において、P+ 外部ベース層
11とP+ 素子分離層7との間において、分離酸化膜1
01の下面およびP+ 素子分離層7の側面に隣接するよ
うに設けられた、不純物濃度が5×1016〜1×1017
cm-3のN型補助層21が設けられている。
【0063】また、PチャンネルMOSトランジスタ6
00においても、P+ ソース/ドレイン領域13,13
とP+ 素子分離層7またはP+ チャネルカット層8との
間において、分離酸化膜101の下面およびP+ 素子分
離層7またはP+ チャネルカット層8の側面に隣接する
ように不純物濃度が5×1016〜1×1017cm-3のN
型補助層21が設けられている。
00においても、P+ ソース/ドレイン領域13,13
とP+ 素子分離層7またはP+ チャネルカット層8との
間において、分離酸化膜101の下面およびP+ 素子分
離層7またはP+ チャネルカット層8の側面に隣接する
ように不純物濃度が5×1016〜1×1017cm-3のN
型補助層21が設けられている。
【0064】上記構造を用いることにより、本実施例に
よれば、図2を参照して、まずNPNバイポーラトラン
ジスタ600においては、P+ 素子分離層7と、N- コ
レクタ層4が逆バイアス状態となった場合、N型補助層
21の不純物濃度が、N- コレクタ層4よりも高く設定
されているために、P+ 素子分離層7からN- コレクタ
層4への空乏層80の広がりを抑制することが可能とな
る。よって、この空乏層80のP+ 外部ベース層11に
達してしまうことによる、いわゆるパンチスルー現象の
防止を図ることが可能となる。また、N型補助層21を
設けることで、上記効果を得られることから、NPNバ
イポーラトランジスタ600のコレクタ・ベース耐圧の
低下およびコレクタ・ベース接合容量の増加を最小限に
抑えることが可能となる。
よれば、図2を参照して、まずNPNバイポーラトラン
ジスタ600においては、P+ 素子分離層7と、N- コ
レクタ層4が逆バイアス状態となった場合、N型補助層
21の不純物濃度が、N- コレクタ層4よりも高く設定
されているために、P+ 素子分離層7からN- コレクタ
層4への空乏層80の広がりを抑制することが可能とな
る。よって、この空乏層80のP+ 外部ベース層11に
達してしまうことによる、いわゆるパンチスルー現象の
防止を図ることが可能となる。また、N型補助層21を
設けることで、上記効果を得られることから、NPNバ
イポーラトランジスタ600のコレクタ・ベース耐圧の
低下およびコレクタ・ベース接合容量の増加を最小限に
抑えることが可能となる。
【0065】また、PチャンネルMOSトランジスタ6
00においても、上記と同様に、P+ 素子分離層7と、
Nウェル層5が逆バイアス状態となった場合、N型補助
層21の不純物濃度が、Nウェル層5よりも高く設定さ
れているために、P+ 素子分離層7からNウェル層5へ
の空乏層80の広がりを抑制することが可能となる。
00においても、上記と同様に、P+ 素子分離層7と、
Nウェル層5が逆バイアス状態となった場合、N型補助
層21の不純物濃度が、Nウェル層5よりも高く設定さ
れているために、P+ 素子分離層7からNウェル層5へ
の空乏層80の広がりを抑制することが可能となる。
【0066】よって、この空乏層80のP+ ソース/ド
レイン領域13,13へ達してしまうことによる、いわ
ゆるパンチスルー現象の防止を図ることが可能となる。
レイン領域13,13へ達してしまうことによる、いわ
ゆるパンチスルー現象の防止を図ることが可能となる。
【0067】なお、図3は、NPNバイポーラトランジ
スタ領域の平面模式図であり、空乏層80が、活性領域
全周において抑制されている状態を示す図である。
スタ領域の平面模式図であり、空乏層80が、活性領域
全周において抑制されている状態を示す図である。
【0068】次に、上記構造よりなるBi−CMOSト
ランジスタの製造工程について、図4ないし図9を参照
して説明する。
ランジスタの製造工程について、図4ないし図9を参照
して説明する。
【0069】図4ないし図9は、図1に示す断面構造に
従った製造工程を示す断面図である。
従った製造工程を示す断面図である。
【0070】まず、図4を参照して、不純物濃度が1〜
2×1015cm-3のP- 半導体基板1のNPNバイポー
ラトランジスタ500の形成領域とPチャンネルMOS
トランジスタ600の形成領域に、不純物としてアンチ
モン(Sb)を、注入量4×1015cm-2程度、注入エ
ネルギ約50keVの条件で導入し、不純物濃度が1×
1020〜1×1021cm-3のN+ 埋込層2を形成する。
2×1015cm-3のP- 半導体基板1のNPNバイポー
ラトランジスタ500の形成領域とPチャンネルMOS
トランジスタ600の形成領域に、不純物としてアンチ
モン(Sb)を、注入量4×1015cm-2程度、注入エ
ネルギ約50keVの条件で導入し、不純物濃度が1×
1020〜1×1021cm-3のN+ 埋込層2を形成する。
【0071】さらに、P- 半導体基板1のNチャンネル
MOSトランジスタ700および素子分離領域800の
形成領域に、不純物としてボロン(B)を、注入量1〜
5×1013cm-2、注入エネルギ40〜60keVの条
件で導入し、不純物濃度が1〜5×1017cm-3のP+
埋込層3を形成する。その後、基板表面全面に、リン
(P)の不純物濃度が5×1015〜1×1016cm-3程
度のN- エピタキシャル層4を形成する。
MOSトランジスタ700および素子分離領域800の
形成領域に、不純物としてボロン(B)を、注入量1〜
5×1013cm-2、注入エネルギ40〜60keVの条
件で導入し、不純物濃度が1〜5×1017cm-3のP+
埋込層3を形成する。その後、基板表面全面に、リン
(P)の不純物濃度が5×1015〜1×1016cm-3程
度のN- エピタキシャル層4を形成する。
【0072】次に、図5を参照して、写真製版技術等を
用いて、所定のレジストパターンを形成した後(図示せ
ず)、N- エピタキシャル層4のPチャンネルMOSト
ランジスタ600の形成領域に、不純物としてリン
(P)を注入量1〜5×1012cm-2、注入エネルギ1
40〜160keVの条件で導入し、不純物濃度が1〜
5×1016cm-3のNウェル層5を形成する。その後、
再び写真製版技術を用いて、新たなレジストパターンを
形成した後(図示せず)、NチャンネルMOSトランジ
スタ700および素子分離領域800の形成領域に、不
純物としてボロン(B)を、注入量1〜5×1012cm
-2、注入エネルギ70〜90keVの条件で導入し、不
純物濃度が1〜5×1016程度のPウェル層6を形成す
る。
用いて、所定のレジストパターンを形成した後(図示せ
ず)、N- エピタキシャル層4のPチャンネルMOSト
ランジスタ600の形成領域に、不純物としてリン
(P)を注入量1〜5×1012cm-2、注入エネルギ1
40〜160keVの条件で導入し、不純物濃度が1〜
5×1016cm-3のNウェル層5を形成する。その後、
再び写真製版技術を用いて、新たなレジストパターンを
形成した後(図示せず)、NチャンネルMOSトランジ
スタ700および素子分離領域800の形成領域に、不
純物としてボロン(B)を、注入量1〜5×1012cm
-2、注入エネルギ70〜90keVの条件で導入し、不
純物濃度が1〜5×1016程度のPウェル層6を形成す
る。
【0073】次に、図6を参照して、基板表面全面に、
酸化膜105を形成し、その後、この酸化膜105の上
に窒化膜401を形成する。
酸化膜105を形成し、その後、この酸化膜105の上
に窒化膜401を形成する。
【0074】次に、NPNバイポーラトランジスタ50
0とPチャンネルMOSトランジスタ600およびNチ
ャンネルMOSトランジスタ700の形成領域に、レジ
スト膜501を形成する。その後、このレジスト膜50
1をマスクとして、窒化膜401のみをエッチングによ
りパターニングする。その後、このレジスト膜501お
よび窒化膜401をマスクとして、基板表面全面にリン
(P)を注入量2×1012cm-2〜3×1012cm-2、
注入エネルギ50〜70keVの条件で導入し、不純物
濃度が5×1016cm-3〜1×1017cm-3の補助層2
1を形成する。
0とPチャンネルMOSトランジスタ600およびNチ
ャンネルMOSトランジスタ700の形成領域に、レジ
スト膜501を形成する。その後、このレジスト膜50
1をマスクとして、窒化膜401のみをエッチングによ
りパターニングする。その後、このレジスト膜501お
よび窒化膜401をマスクとして、基板表面全面にリン
(P)を注入量2×1012cm-2〜3×1012cm-2、
注入エネルギ50〜70keVの条件で導入し、不純物
濃度が5×1016cm-3〜1×1017cm-3の補助層2
1を形成する。
【0075】次に、図7を参照して、素子分離領域80
0,900の所定の領域を覆うように、上記レジスト膜
501の上に、さらにレジスト膜502を形成する。そ
の後、レジスト膜501およびレジスト膜502をマス
クとして、基板表面に不純物としてボロン(B)を注入
量2〜3×1013cm-2、注入エネルギ40〜60ke
Vの条件で導入し、不純物濃度2〜3×1017cm-3の
P+ 素子分離層7と、P+ チャネルカット層8を同時に
形成する。
0,900の所定の領域を覆うように、上記レジスト膜
501の上に、さらにレジスト膜502を形成する。そ
の後、レジスト膜501およびレジスト膜502をマス
クとして、基板表面に不純物としてボロン(B)を注入
量2〜3×1013cm-2、注入エネルギ40〜60ke
Vの条件で導入し、不純物濃度2〜3×1017cm-3の
P+ 素子分離層7と、P+ チャネルカット層8を同時に
形成する。
【0076】このとき、素子分離領域800に形成され
た補助層21は、P+ 素子分離層7により分断された形
となり、素子分離領域900に形成された補助層21
は、図中右側の領域は、P+ チャネルカット層8によ
り、消滅した形となる。
た補助層21は、P+ 素子分離層7により分断された形
となり、素子分離領域900に形成された補助層21
は、図中右側の領域は、P+ チャネルカット層8によ
り、消滅した形となる。
【0077】次に、図8を参照して、レジスト膜501
およびレジスト膜502を除去した後、窒化膜401を
マスクとした選択酸化により、素子分離領域800,9
00に、分離酸化膜101を形成する。その後、窒化膜
401および酸化膜105を除去する。
およびレジスト膜502を除去した後、窒化膜401を
マスクとした選択酸化により、素子分離領域800,9
00に、分離酸化膜101を形成する。その後、窒化膜
401および酸化膜105を除去する。
【0078】次に、図9を参照して、PチャンネルMO
Sトランジスタ600の形成領域と、NチャンネルMO
Sトランジスタ700の形成領域およびNPNバイポー
ラトランジスタ500の所定の領域に、レジスト膜(図
示せず)を形成して、NPNバイポーラトランジスタ5
00の領域に不純物としてリン(P)を注入し、不純物
濃度1×1019〜1×1020cm-3のN+ コレクタ電極
取出層9を形成する。その後、PチャンネルMOSトラ
ンジスタ600の形成領域およびNチャンネルMOSト
ランジスタ700の形成領域にゲート酸化膜102,1
03を介して、不純物がドーピングされたポリシリコン
よりなるゲート電極15,16を形成する。
Sトランジスタ600の形成領域と、NチャンネルMO
Sトランジスタ700の形成領域およびNPNバイポー
ラトランジスタ500の所定の領域に、レジスト膜(図
示せず)を形成して、NPNバイポーラトランジスタ5
00の領域に不純物としてリン(P)を注入し、不純物
濃度1×1019〜1×1020cm-3のN+ コレクタ電極
取出層9を形成する。その後、PチャンネルMOSトラ
ンジスタ600の形成領域およびNチャンネルMOSト
ランジスタ700の形成領域にゲート酸化膜102,1
03を介して、不純物がドーピングされたポリシリコン
よりなるゲート電極15,16を形成する。
【0079】次に、NPNバイポーラトランジスタ50
0の所定の領域に、不純物としてフッ化ボロン(B
F2 )を、注入量1〜2×1014cm-2注入エネルギ2
0〜40keVの条件で導入し、不純物濃度が1〜5×
1017cm-3のPベース層10を形成する。その後、N
PNバイポーラトランジスタ500およびPチャンネル
MOSトランジスタ600の所定の領域に、それぞれ不
純物としてフッ化ボロン(BF2 )を注入量5×1015
cm-2、注入エネルギ30〜60keVの条件で導入
し、不純物濃度が8×1019〜1×1020cm-3のP+
外部ベース層11およびP+ ソース/ドレイン領域1
3,13を形成する。
0の所定の領域に、不純物としてフッ化ボロン(B
F2 )を、注入量1〜2×1014cm-2注入エネルギ2
0〜40keVの条件で導入し、不純物濃度が1〜5×
1017cm-3のPベース層10を形成する。その後、N
PNバイポーラトランジスタ500およびPチャンネル
MOSトランジスタ600の所定の領域に、それぞれ不
純物としてフッ化ボロン(BF2 )を注入量5×1015
cm-2、注入エネルギ30〜60keVの条件で導入
し、不純物濃度が8×1019〜1×1020cm-3のP+
外部ベース層11およびP+ ソース/ドレイン領域1
3,13を形成する。
【0080】次に、Pベース層10の所定の領域に、不
純物として砒素(As)を、注入量5×1015cm-2、
注入エネルギ50〜70keVの条件で導入し、不純物
濃度が1×1020cm-3のN+ エミッタ層12を形成す
る。その後、NチャンネルMOSトランジスタ700の
領域に、ゲート電極16をマスクとして不純物砒素(A
s)を、注入量5×1015cm-2、注入エネルギ30〜
50keVの条件で導入し、不純物濃度が8×1019〜
1×1020cm-3のN+ ソース/ドレイン領域14,1
4を形成する。
純物として砒素(As)を、注入量5×1015cm-2、
注入エネルギ50〜70keVの条件で導入し、不純物
濃度が1×1020cm-3のN+ エミッタ層12を形成す
る。その後、NチャンネルMOSトランジスタ700の
領域に、ゲート電極16をマスクとして不純物砒素(A
s)を、注入量5×1015cm-2、注入エネルギ30〜
50keVの条件で導入し、不純物濃度が8×1019〜
1×1020cm-3のN+ ソース/ドレイン領域14,1
4を形成する。
【0081】なお、NPNバイポーラトランジスタ50
0のN- コレクタ層4は、N- エピタキシャル層4をそ
のままの状態で残したものである。
0のN- コレクタ層4は、N- エピタキシャル層4をそ
のままの状態で残したものである。
【0082】次に、基板表面全面に、絶縁膜104を堆
積する。その後、NPNバイポーラトランジスタのN+
コレクタ電極取出層9と、P+ 外部ベース層11と、N
+ エミッタ層12と、PチャンネルMOSトランジスタ
のP+ ソース/ドレイン領域13,13およびNチャン
ネルMOSトランジスタのN+ ソース/ドレイン領域1
4,14の上に、それぞれコンタクトホール201,2
02,203,204,204,205,205を開口
し、それぞれのコンタクトホールを通じて、電極30
1,302,303,304,304,305,305
を形成する。これにより、図1に示すBi−CMOS構
造のトランジスタが完成する。
積する。その後、NPNバイポーラトランジスタのN+
コレクタ電極取出層9と、P+ 外部ベース層11と、N
+ エミッタ層12と、PチャンネルMOSトランジスタ
のP+ ソース/ドレイン領域13,13およびNチャン
ネルMOSトランジスタのN+ ソース/ドレイン領域1
4,14の上に、それぞれコンタクトホール201,2
02,203,204,204,205,205を開口
し、それぞれのコンタクトホールを通じて、電極30
1,302,303,304,304,305,305
を形成する。これにより、図1に示すBi−CMOS構
造のトランジスタが完成する。
【0083】以上により、この第1の実施例におけるP
+ 外部ベース層11と、P+ 素子分離層7との間におい
て、分離酸化膜101の下面およびP+ 素子分離層8の
側面に隣接するように、N- コレクタ層4よりも不純物
濃度が高いN補助層21を形成することが可能となる。
+ 外部ベース層11と、P+ 素子分離層7との間におい
て、分離酸化膜101の下面およびP+ 素子分離層8の
側面に隣接するように、N- コレクタ層4よりも不純物
濃度が高いN補助層21を形成することが可能となる。
【0084】次に、この発明に基づいた第2の実施例に
ついて、図10を参照して説明する。本実施例において
は、N型補助層51を、NPNバイポーラトランジスタ
500の形成領域にのみ形成し、PチャンネルMOSト
ランジスタ600およびNチャンネルMOSトランジス
タ700の領域には設けていない。
ついて、図10を参照して説明する。本実施例において
は、N型補助層51を、NPNバイポーラトランジスタ
500の形成領域にのみ形成し、PチャンネルMOSト
ランジスタ600およびNチャンネルMOSトランジス
タ700の領域には設けていない。
【0085】また、N型補助層51を、P+ 埋込層3の
側面にまで設けている。N型補助層51の平面的な配置
について、図11および図12を参照して説明する。
側面にまで設けている。N型補助層51の平面的な配置
について、図11および図12を参照して説明する。
【0086】図11は、N型補助層51を、P+ 外部ベ
ース層11およびPベース層10と、P+ 素子分離層7
との間に形成したものであり、空乏層80の広がりは、
図に示すように、P+ 外部ベース層11およびPベース
層10の領域において、空乏層80の広がりを抑制する
ことが可能となる。また、パンチスルーがP+ 外部ベー
ス層11の領域のみで起こっている場合には、図12に
示すように、N型補助層51を、P+ 外部ベース層11
とP+ 素子分離層7との間にのみ設けるようにしてもか
まわない。
ース層11およびPベース層10と、P+ 素子分離層7
との間に形成したものであり、空乏層80の広がりは、
図に示すように、P+ 外部ベース層11およびPベース
層10の領域において、空乏層80の広がりを抑制する
ことが可能となる。また、パンチスルーがP+ 外部ベー
ス層11の領域のみで起こっている場合には、図12に
示すように、N型補助層51を、P+ 外部ベース層11
とP+ 素子分離層7との間にのみ設けるようにしてもか
まわない。
【0087】次に、図10に示す断面構造を有するBi
−CMOSトランジスタの製造工程について、図13な
いし図18を参照して説明する。図13ないし図18
は、図10に示す断面構造に従った製造工程を示す図で
ある。
−CMOSトランジスタの製造工程について、図13な
いし図18を参照して説明する。図13ないし図18
は、図10に示す断面構造に従った製造工程を示す図で
ある。
【0088】まず、図13を参照して、不純物濃度1〜
2×1015cm-3のP- 半導体基板1のNPNバイポー
ラトランジスタ500の形成領域と、PチャンネルMO
Sトランジスタ600の形成領域に、不純物としてアン
チモン(Sb)を、注入量4×1015cm-2、注入エネ
ルギ40〜60keVの条件で導入し、不純物濃度が1
×1020〜1×1021cm-3のN+ 埋込層2を形成す
る。さらに、P- 半導体基板1のNチャンネルMOSト
ランジスタ700の形成領域と、素子分離領域800の
領域に、不純物としてボロン(B)を、注入量1〜5×
1013cm-2、注入エネルギ40〜60keVの条件で
導入し、不純物濃度が1〜5×1017cm -3のP+ 埋込
層3を形成する。その後、基板表面全面に、不純物濃度
5×1015〜1×1016cm-3のN- エピタキシャル層
4を形成する。
2×1015cm-3のP- 半導体基板1のNPNバイポー
ラトランジスタ500の形成領域と、PチャンネルMO
Sトランジスタ600の形成領域に、不純物としてアン
チモン(Sb)を、注入量4×1015cm-2、注入エネ
ルギ40〜60keVの条件で導入し、不純物濃度が1
×1020〜1×1021cm-3のN+ 埋込層2を形成す
る。さらに、P- 半導体基板1のNチャンネルMOSト
ランジスタ700の形成領域と、素子分離領域800の
領域に、不純物としてボロン(B)を、注入量1〜5×
1013cm-2、注入エネルギ40〜60keVの条件で
導入し、不純物濃度が1〜5×1017cm -3のP+ 埋込
層3を形成する。その後、基板表面全面に、不純物濃度
5×1015〜1×1016cm-3のN- エピタキシャル層
4を形成する。
【0089】次に、図14を参照して、写真製版技術等
を用いて、所定のレジストパターンを形成した後(図示
せず)、N- エピタキシャル層4のPチャンネルMOS
トランジスタ600および素子分離領域800の所定の
領域に、不純物としてリン(P)を、注入量1〜5×1
012cm-2、注入エネルギ140〜160keVの条件
で導入し、不純物濃度が1〜5×1016cm-3のNウェ
ル層5およびN型補助層51を同時に形成する。
を用いて、所定のレジストパターンを形成した後(図示
せず)、N- エピタキシャル層4のPチャンネルMOS
トランジスタ600および素子分離領域800の所定の
領域に、不純物としてリン(P)を、注入量1〜5×1
012cm-2、注入エネルギ140〜160keVの条件
で導入し、不純物濃度が1〜5×1016cm-3のNウェ
ル層5およびN型補助層51を同時に形成する。
【0090】その後、写真製版技術を用いて、新たなレ
ジストパターンを形成した後(図示せず)、Nチャンネ
ルMOSトランジスタ700および素子分離領域800
の形成領域に、不純物としてボロン(B)を、注入量1
〜5×1012cm-2、注入エネルギ70〜90keVの
条件で導入し、不純物濃度が1〜5×1016cm-3のP
ウェル層6を形成する。
ジストパターンを形成した後(図示せず)、Nチャンネ
ルMOSトランジスタ700および素子分離領域800
の形成領域に、不純物としてボロン(B)を、注入量1
〜5×1012cm-2、注入エネルギ70〜90keVの
条件で導入し、不純物濃度が1〜5×1016cm-3のP
ウェル層6を形成する。
【0091】次に、図15を参照して、上記レジスト膜
(図示せず)を除去した後、基板表面全面に、酸化膜1
05を形成し、その後、この酸化膜105の上に窒化膜
401を形成する。次に、NPNバイポーラトランジス
タ500と、PチャンネルMOSトランジスタ600お
よびNチャンネルMOSトランジスタ700の形成領域
に、レジスト膜501を形成する。その後、このレジス
ト膜501をマスクとして、窒化膜401を所定の形状
にパターニングする。
(図示せず)を除去した後、基板表面全面に、酸化膜1
05を形成し、その後、この酸化膜105の上に窒化膜
401を形成する。次に、NPNバイポーラトランジス
タ500と、PチャンネルMOSトランジスタ600お
よびNチャンネルMOSトランジスタ700の形成領域
に、レジスト膜501を形成する。その後、このレジス
ト膜501をマスクとして、窒化膜401を所定の形状
にパターニングする。
【0092】次に、図16を参照して、素子分離領域8
00,900の所定の領域を覆うように、レジスト膜5
01の上に、さらにレジスト膜502を形成する。その
後、レジスト膜501およびレジスト膜502をマスク
として、不純物としてボロン(B)を、注入量2〜3×
1013cm-2、注入エネルギ40〜60keVの条件で
導入し、不純物濃度が2〜3×1017cm-3のP+ 素子
分離層7と、P+ チャネルカット層8を形成する。
00,900の所定の領域を覆うように、レジスト膜5
01の上に、さらにレジスト膜502を形成する。その
後、レジスト膜501およびレジスト膜502をマスク
として、不純物としてボロン(B)を、注入量2〜3×
1013cm-2、注入エネルギ40〜60keVの条件で
導入し、不純物濃度が2〜3×1017cm-3のP+ 素子
分離層7と、P+ チャネルカット層8を形成する。
【0093】次に、図17を参照して、レジスト膜50
1およびレジスト膜502を除去した後、窒化膜401
をマスクとした選択酸化により、素子分離領域800,
900に、分離酸化膜101を形成する。その後、窒化
膜401および酸化膜105を除去する。
1およびレジスト膜502を除去した後、窒化膜401
をマスクとした選択酸化により、素子分離領域800,
900に、分離酸化膜101を形成する。その後、窒化
膜401および酸化膜105を除去する。
【0094】次に、図18を参照して、PチャンネルM
OSトランジスタ600の形成領域と、NチャンネルM
OSトランジスタ700の形成領域およびNPNバイポ
ーラトランジスタ500の所定の領域に、レジスト膜
(図示せず)を形成して、NPNバイポーラトランジス
タ500の領域に、不純物濃度が1×1019〜1×10
20cm-3のN+ コレクタ電極取出層9を形成する。その
後、PチャンネルMOSトランジスタ600の形成領域
およびNチャンネルMOSトランジスタ700の形成領
域にゲート酸化膜102,103を介して、不純物がド
ーピングされたポリシリコンなどよりなるゲート電極1
5,16を形成する。
OSトランジスタ600の形成領域と、NチャンネルM
OSトランジスタ700の形成領域およびNPNバイポ
ーラトランジスタ500の所定の領域に、レジスト膜
(図示せず)を形成して、NPNバイポーラトランジス
タ500の領域に、不純物濃度が1×1019〜1×10
20cm-3のN+ コレクタ電極取出層9を形成する。その
後、PチャンネルMOSトランジスタ600の形成領域
およびNチャンネルMOSトランジスタ700の形成領
域にゲート酸化膜102,103を介して、不純物がド
ーピングされたポリシリコンなどよりなるゲート電極1
5,16を形成する。
【0095】その後、NPNバイポーラトランジスタ5
00の領域に、不純物としてフッ化硼素(BF2 )を、
注入量1〜2×1014cm-2、注入エネルギ20〜40
keVの条件で導入し、不純物濃度が1〜5×1017c
m-3のPベース層10を形成する。その後、NPNバイ
ポーラトランジスタ500およびPチャンネルMOSト
ランジスタ600に、それぞれ不純物としてフッ化硼素
(BF2 )を、注入量5×1015cm-2、注入エネルギ
30〜50keVの条件で導入し、不純物濃度が8×1
019〜1×1020cm-3のP+ 外部ベース層11および
P+ ソース/ドレイン領域13,13を形成する。
00の領域に、不純物としてフッ化硼素(BF2 )を、
注入量1〜2×1014cm-2、注入エネルギ20〜40
keVの条件で導入し、不純物濃度が1〜5×1017c
m-3のPベース層10を形成する。その後、NPNバイ
ポーラトランジスタ500およびPチャンネルMOSト
ランジスタ600に、それぞれ不純物としてフッ化硼素
(BF2 )を、注入量5×1015cm-2、注入エネルギ
30〜50keVの条件で導入し、不純物濃度が8×1
019〜1×1020cm-3のP+ 外部ベース層11および
P+ ソース/ドレイン領域13,13を形成する。
【0096】次に、NPNバイポーラトランジスタ50
0のPベース層10の所定の領域に、不純物として砒素
(As)を、注入量5×1015cm-2、注入エネルギ5
0〜70keVの条件で導入し、不純物濃度が1×10
20cm-3のN+ エミッタ層12を形成する。その後、N
チャンネルMOSトランジスタ700の領域に、ゲート
電極16をマスクとして不純物砒素(As)を、注入量
5×1015cm-2、注入エネルギ30〜50keVの条
件で導入し、不純物濃度が8×1019〜1×1020cm
-3のN+ ソース/ドレイン領域14,14を形成する。
0のPベース層10の所定の領域に、不純物として砒素
(As)を、注入量5×1015cm-2、注入エネルギ5
0〜70keVの条件で導入し、不純物濃度が1×10
20cm-3のN+ エミッタ層12を形成する。その後、N
チャンネルMOSトランジスタ700の領域に、ゲート
電極16をマスクとして不純物砒素(As)を、注入量
5×1015cm-2、注入エネルギ30〜50keVの条
件で導入し、不純物濃度が8×1019〜1×1020cm
-3のN+ ソース/ドレイン領域14,14を形成する。
【0097】その後、第1の実施例と同様の各電極形成
工程を経ることにより、図10に示すBi−CMOSト
ランジスタが完成する。
工程を経ることにより、図10に示すBi−CMOSト
ランジスタが完成する。
【0098】上記実施例においては、NPNバイポーラ
トランジスタ500の領域にのみ補助層51を設けてい
ることにより、PチャンネルMOSトランジスタ600
の形成領域のNウェルの形成工程と同時にN型補助層5
1を設けていることにより、製造工程を増加させること
なく、この発明に基づいた実施例におけるBi−CMO
Sトランジスタを形成することが可能となる。
トランジスタ500の領域にのみ補助層51を設けてい
ることにより、PチャンネルMOSトランジスタ600
の形成領域のNウェルの形成工程と同時にN型補助層5
1を設けていることにより、製造工程を増加させること
なく、この発明に基づいた実施例におけるBi−CMO
Sトランジスタを形成することが可能となる。
【0099】なお、上記各実施例においては、Bi−C
MOSトランジスタについてのみ説明したが、バイポー
ラトランジスタのみの構造であってもかまわない。ま
た、Bi−CMOSトランジスタにおいて、バイポーラ
トランジスタとしてNPN型のバイポーラトランジスタ
を示したが、PNP型のバイポーラトランジスタを用い
てもかまわない。ただしこの場合、P型とN型の導電型
はすべて逆になる。
MOSトランジスタについてのみ説明したが、バイポー
ラトランジスタのみの構造であってもかまわない。ま
た、Bi−CMOSトランジスタにおいて、バイポーラ
トランジスタとしてNPN型のバイポーラトランジスタ
を示したが、PNP型のバイポーラトランジスタを用い
てもかまわない。ただしこの場合、P型とN型の導電型
はすべて逆になる。
【0100】
【発明の効果】この発明に基づいた半導体装置の製造方
法によれば、第2導電型不純物領域と第2導電型素子分
離層との間において、分離酸化膜の下面および第2導電
型素子分離層の側面に隣接するように、第1導電型半導
体層よりも不純物濃度が高い第1導電型補助層が他の製
造工程におけるフォトリソグラフィ工程を用いて形成さ
れている。
法によれば、第2導電型不純物領域と第2導電型素子分
離層との間において、分離酸化膜の下面および第2導電
型素子分離層の側面に隣接するように、第1導電型半導
体層よりも不純物濃度が高い第1導電型補助層が他の製
造工程におけるフォトリソグラフィ工程を用いて形成さ
れている。
【0101】これにより、第2導電型素子分離層と第1
導電型半導体層が逆バイアス状態となった場合、第1導
電型補助層の不純物濃度が、第1導電型半導体層よりも
高く設定されているために、第2導電型素子分離層から
第1導電型半導体層への空乏層の広がりを抑制すること
が可能となる。よって、この空乏層の第2導電型不純物
領域へ達してしまうことによるいわゆるパンチスルー現
象の防止を図ることが可能となる。また、この第1導電
型補助層を設けることで、上記効果を得られることか
ら、バイポーラトランジスタに用いた場合、コレクタ・
ベース耐圧の低下およびコレクタ・ベース接合容量の増
加を最小限に抑えることが可能となる半導体装置を効率
良く製造することが可能となる。
導電型半導体層が逆バイアス状態となった場合、第1導
電型補助層の不純物濃度が、第1導電型半導体層よりも
高く設定されているために、第2導電型素子分離層から
第1導電型半導体層への空乏層の広がりを抑制すること
が可能となる。よって、この空乏層の第2導電型不純物
領域へ達してしまうことによるいわゆるパンチスルー現
象の防止を図ることが可能となる。また、この第1導電
型補助層を設けることで、上記効果を得られることか
ら、バイポーラトランジスタに用いた場合、コレクタ・
ベース耐圧の低下およびコレクタ・ベース接合容量の増
加を最小限に抑えることが可能となる半導体装置を効率
良く製造することが可能となる。
【図1】この発明に基づいた第1の実施例における半導
体装置の断面構造図である。
体装置の断面構造図である。
【図2】この発明に基づいた半導体装置の空乏層の広が
りを示す模式図である。
りを示す模式図である。
【図3】図1に示す半導体装置の平面構造を示す模式図
である。
である。
【図4】この発明に基づいた第1の実施例における半導
体装置の第1製造工程を示す断面図である。
体装置の第1製造工程を示す断面図である。
【図5】この発明に基づいた第1の実施例における半導
体装置の第2製造工程を示す断面図である。
体装置の第2製造工程を示す断面図である。
【図6】この発明に基づいた第1の実施例における半導
体装置の第3製造工程を示す断面図である。
体装置の第3製造工程を示す断面図である。
【図7】この発明に基づいた第1の実施例における半導
体装置の第4製造工程を示す断面図である。
体装置の第4製造工程を示す断面図である。
【図8】この発明に基づいた第1の実施例における半導
体装置の第5製造工程を示す断面図である。
体装置の第5製造工程を示す断面図である。
【図9】この発明に基づいた第1の実施例における半導
体装置の第6製造工程を示す断面図である。
体装置の第6製造工程を示す断面図である。
【図10】この発明に基づいた第2の実施例における半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図11】この発明に基づいた第2の実施例における半
導体装置の平面構造を示す第1の模式図である。
導体装置の平面構造を示す第1の模式図である。
【図12】この発明に基づいた第2の実施例における半
導体装置の平面構造を示す第2の模式図である。
導体装置の平面構造を示す第2の模式図である。
【図13】この発明に基づいた第2の実施例における半
導体装置の第1製造工程を示す断面図である。
導体装置の第1製造工程を示す断面図である。
【図14】この発明に基づいた第2の実施例における半
導体装置の第2製造工程を示す断面図である。
導体装置の第2製造工程を示す断面図である。
【図15】この発明に基づいた第2の実施例における半
導体装置の第3製造工程を示す断面図である。
導体装置の第3製造工程を示す断面図である。
【図16】この発明に基づいた第2の実施例における半
導体装置の第4製造工程を示す断面図である。
導体装置の第4製造工程を示す断面図である。
【図17】この発明に基づいた第2の実施例における半
導体装置の第5製造工程を示す断面図である。
導体装置の第5製造工程を示す断面図である。
【図18】この発明に基づいた第2の実施例における半
導体装置の第6製造工程を示す断面図である。
導体装置の第6製造工程を示す断面図である。
【図19】従来技術における半導体装置の構造を示す断
面図である。
面図である。
【図20】従来技術における半導体装置の第1製造工程
を示す断面図である。
を示す断面図である。
【図21】従来技術における半導体装置の第2製造工程
を示す断面図である。
を示す断面図である。
【図22】従来技術における半導体装置の第3製造工程
を示す断面図である。
を示す断面図である。
【図23】従来技術における半導体装置の第4製造工程
を示す断面図である。
を示す断面図である。
【図24】従来技術における半導体装置の第5製造工程
を示す断面図である。
を示す断面図である。
【図25】従来技術における半導体装置の第6製造工程
を示す断面図である。
を示す断面図である。
【図26】従来技術における半導体装置の空乏層の広が
りを示す模式図である。
りを示す模式図である。
4 N- コレクタ層 5 Nウェル 7 P+ 素子分離層 8 P+ チャネルカット層 10 Pベース層 11 P+ 外部ベース層 13 P+ ソース/ドレイン領域 21,51 N型補助層 101 分離酸化膜 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/331 H01L 21/8222 H01L 21/8249 H01L 27/06 H01L 29/73 H01L 21/76
Claims (1)
- 【請求項1】 所定の不純物濃度を有する第1導電型半
導体層を形成する工程と、 前記第1導電型半導体層の活性領域を包囲するように、
前記第1導電型半導体層の表面から所定の深さにかけて
第2導電型の不純物を導入して、第2導電型素子分離層
を形成する工程と前記第1導電型半導体層の上に、前記
第2導電型素子分離層の上方、および、前記第2導電型
素子分離層に連なる前記第1導電型半導体層の所定領域
の上方に開口部を有する第1マスクを形成する工程と、前記第1マスクをマスクにして前記第1導電型半導体層
に不純物を導入し、前記第1導電型半導体層に前記第1
導電型半導体層よりも不純物濃度が高い第1導電型補助
層を形成する工程と、 第1マスクの開口部から露出する前記第1導電型半導体
層を覆うように第2マスクを形成する工程と 、前記第2マスクをマスクにして前記第1導電型半導体層
に不純物を導入し、前記第2導電型素子分離層の側面に
接するように第1導電型補助層を残存させる工程と、 前記第2マスクを除去し、前記第1マスクを用いて、前
記 第1導電型補助層および前記第2導電型素子分離層の
上に、分離酸化膜を形成する工程と、 前記活性領域に、第2導電型の不純物を導入して、第2
導電型不純物領域を形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
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---|---|---|---|
JP29879192A JP3153358B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP29879192A JP3153358B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
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JPH06151443A JPH06151443A (ja) | 1994-05-31 |
JP3153358B2 true JP3153358B2 (ja) | 2001-04-09 |
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ID=17864269
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Application Number | Title | Priority Date | Filing Date |
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JP5261640B2 (ja) * | 2005-12-09 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
JP2007165370A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
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- 1992-11-09 JP JP29879192A patent/JP3153358B2/ja not_active Expired - Fee Related
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