JP3153358B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特に、バイポーラトランジスタを含む半導体
装置の特性の向上を可能とした半導体装置の製造方法を
提供することを目的とする。
法に関し、特に、バイポーラトランジスタを含む半導体
装置の特性の向上を可能とした半導体装置の製造方法を
提供することを目的とする。
【０００２】
【従来の技術】近年、メモリやプロセッサに代表される
ＶＬＳＩ（Very Large Scale Integrated circuit ）は
大規模化の傾向にある。この大規模化の要求に対処する
ため、高集積が可能で低消費電力という特徴を持つＣＭ
ＯＳ（Complementary Metal Oxide Semiconductor ）が
主流になってきている。
ＶＬＳＩ（Very Large Scale Integrated circuit ）は
大規模化の傾向にある。この大規模化の要求に対処する
ため、高集積が可能で低消費電力という特徴を持つＣＭ
ＯＳ（Complementary Metal Oxide Semiconductor ）が
主流になってきている。
【０００３】しかし、高速化の要求に対しては、微細化
技術の進展によりＭＯＳの動作速度が向上しているとは
いえ、十分応えられていないのが現状である。通常、高
速の分野では、ＥＣＬ（Emitter Coupled Logic ）を中
心とするバイポーラが主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。
技術の進展によりＭＯＳの動作速度が向上しているとは
いえ、十分応えられていないのが現状である。通常、高
速の分野では、ＥＣＬ（Emitter Coupled Logic ）を中
心とするバイポーラが主流であるが、バイポーラ素子は
消費電力が極めて大きく、高集積化の大きな制約となっ
ている。
【０００４】以上のような背景において、高速かつ低消
費電力のデバイスを実現すべく、ＣＭＯＳの高集積化お
よび低消費電力という特徴と、バイポーラの高速性を併
せ持つことを可能とするＢｉ−ＣＭＯＳトランジスタが
注目されてきている。
費電力のデバイスを実現すべく、ＣＭＯＳの高集積化お
よび低消費電力という特徴と、バイポーラの高速性を併
せ持つことを可能とするＢｉ−ＣＭＯＳトランジスタが
注目されてきている。
【０００５】以下、このＢｉ−ＣＭＯＳ構造のトランジ
スタについて、図１９を参照して説明する。図１９は、
Ｂｉ−ＣＭＯＳトランジスタの構造を示す断面構造図で
ある。
スタについて、図１９を参照して説明する。図１９は、
Ｂｉ−ＣＭＯＳトランジスタの構造を示す断面構造図で
ある。
【０００６】図１９を参照して、Ｐ- 型半導体基板１上
に、ＮＰＮバイポーラトランジスタ５００と、Ｐチャン
ネルＭＯＳトランジスタ６００およびＮチャンネルＭＯ
Ｓトランジスタ７００が形成されている。
に、ＮＰＮバイポーラトランジスタ５００と、Ｐチャン
ネルＭＯＳトランジスタ６００およびＮチャンネルＭＯ
Ｓトランジスタ７００が形成されている。
【０００７】まず、ＮＰＮバイポーラトランジスタ５０
０は、Ｐ- 型半導体基板１に、Ｎ+埋込層２と、このＮ
+ 埋込層２の上に、Ｎ- コレクタ層４と、Ｎ+ コレクタ
電極取出層９が形成されている。このＮ- コレクタ層４
には、さらに、Ｐベース層１０と、Ｐ+ 外部ベース層１
１およびＮ+ エミッタ層１２が形成されている。さら
に、ＮＰＮバイポーラトランジスタ５００の表面は、絶
縁膜１０４で覆われている。また、Ｎ+ コレクタ電極取
出層９と、Ｐ+ 外部ベース層１１およびＮ+ エミッタ層
１２には、それぞれ絶縁膜１０４に設けられたコンタク
トホール２０１，２０２，２０３を通して、コレクタ電
極３０１，ベース電極３０２，エミッタ電極３０３が設
けられている。
０は、Ｐ- 型半導体基板１に、Ｎ+埋込層２と、このＮ
+ 埋込層２の上に、Ｎ- コレクタ層４と、Ｎ+ コレクタ
電極取出層９が形成されている。このＮ- コレクタ層４
には、さらに、Ｐベース層１０と、Ｐ+ 外部ベース層１
１およびＮ+ エミッタ層１２が形成されている。さら
に、ＮＰＮバイポーラトランジスタ５００の表面は、絶
縁膜１０４で覆われている。また、Ｎ+ コレクタ電極取
出層９と、Ｐ+ 外部ベース層１１およびＮ+ エミッタ層
１２には、それぞれ絶縁膜１０４に設けられたコンタク
トホール２０１，２０２，２０３を通して、コレクタ電
極３０１，ベース電極３０２，エミッタ電極３０３が設
けられている。
【０００８】次に、ＰチャンネルＭＯＳトランジスタ６
００は、Ｐ- 型の半導体基板１に、Ｎ+ 埋込層２と、こ
のＮ+ 埋込層２の上にＮウェル層５が設けられている。
００は、Ｐ- 型の半導体基板１に、Ｎ+ 埋込層２と、こ
のＮ+ 埋込層２の上にＮウェル層５が設けられている。
【０００９】このＮウェル層５には、所定の間隔を隔て
てＰ+ ソース／ドレイン領域１３，１３が設けられてい
る。さらに、Ｎウェル層５の表面には、ゲート酸化膜１
０２を介して、上記Ｐ+ ソース／ドレイン領域の間に、
ゲート電極１５が設けられている。
てＰ+ ソース／ドレイン領域１３，１３が設けられてい
る。さらに、Ｎウェル層５の表面には、ゲート酸化膜１
０２を介して、上記Ｐ+ ソース／ドレイン領域の間に、
ゲート電極１５が設けられている。
【００１０】さらに、ＰチャンネルＭＯＳトランジスタ
６００の表面は、絶縁膜１０４で覆われている。また、
Ｐ+ ソース／ドレイン領域１３，１３には、絶縁膜１０
４に設けられたコンタクトホール２０４，２０４を通じ
て、ソース／ドレイン電極３０４，３０４が設けられて
いる。なお、図の断面に示す以外の箇所において、ゲー
ト電極１５に電極が設けられている。
６００の表面は、絶縁膜１０４で覆われている。また、
Ｐ+ ソース／ドレイン領域１３，１３には、絶縁膜１０
４に設けられたコンタクトホール２０４，２０４を通じ
て、ソース／ドレイン電極３０４，３０４が設けられて
いる。なお、図の断面に示す以外の箇所において、ゲー
ト電極１５に電極が設けられている。
【００１１】次に、ＮチャンネルＭＯＳトランジスタ７
００は、Ｐ- 型の半導体基板１に、Ｐ+ 埋込層３と、こ
のＰ+ 埋込層３の上にＰウェル層６が設けられている。
このＰウェル層６には、所定の間隔を隔ててＮ+ ソース
／ドレイン領域１４，１４が設けられ、さらに、Ｐウェ
ル層６の表面には、ゲート酸化膜１０３を介して、上記
Ｎ+ ソース／ドレイン領域１４，１４の間にゲート電極
１６が設けられている。
００は、Ｐ- 型の半導体基板１に、Ｐ+ 埋込層３と、こ
のＰ+ 埋込層３の上にＰウェル層６が設けられている。
このＰウェル層６には、所定の間隔を隔ててＮ+ ソース
／ドレイン領域１４，１４が設けられ、さらに、Ｐウェ
ル層６の表面には、ゲート酸化膜１０３を介して、上記
Ｎ+ ソース／ドレイン領域１４，１４の間にゲート電極
１６が設けられている。
【００１２】さらに、ＮチャンネルＭＯＳトランジスタ
７００の表面は、絶縁膜１０４で覆われている。また、
Ｎ+ ソース／ドレイン領域１４，１４には、絶縁膜１０
４に設けられたコンタクトホール２０５，２０５を通じ
てソース／ドレイン電極３０５，３０５が設けられてい
る。
７００の表面は、絶縁膜１０４で覆われている。また、
Ｎ+ ソース／ドレイン領域１４，１４には、絶縁膜１０
４に設けられたコンタクトホール２０５，２０５を通じ
てソース／ドレイン電極３０５，３０５が設けられてい
る。
【００１３】なお、図の断面に示す以外の箇所におい
て、ゲート電極１６に電極が設けられている。
て、ゲート電極１６に電極が設けられている。
【００１４】上述した、ＮＰＮバイポーラトランジスタ
５００と、ＰチャンネルＭＯＳトランジスタ６００の間
には、Ｐ+ 埋込層３と、このＰ+ 埋込層３の上に、Ｐ+
素子分離層７が設けられている。さらに、このＰ+ 素子
分離層７の上には、素子分離酸化膜１０１が設けられて
いる。
５００と、ＰチャンネルＭＯＳトランジスタ６００の間
には、Ｐ+ 埋込層３と、このＰ+ 埋込層３の上に、Ｐ+
素子分離層７が設けられている。さらに、このＰ+ 素子
分離層７の上には、素子分離酸化膜１０１が設けられて
いる。
【００１５】また、ＰチャンネルＭＯＳトランジスタ６
００と、ＮチャンネルＭＯＳトランジスタ７００の間に
は、Ｐ+ 埋込層３の上に、Ｐ+ チャンネルカット層８が
設けられ、さらに、このＰ+ チャンネルカット層８の上
に素子分離酸化膜１０１が設けられている。
００と、ＮチャンネルＭＯＳトランジスタ７００の間に
は、Ｐ+ 埋込層３の上に、Ｐ+ チャンネルカット層８が
設けられ、さらに、このＰ+ チャンネルカット層８の上
に素子分離酸化膜１０１が設けられている。
【００１６】ここで、Ｎ- コレクタ層４の不純物濃度は
通常５×１０15〜１×１０16ｃｍ-3と低濃度に設定され
ている。これは、コレクタ・ベース接合耐圧の確保と、
コレクタ・ベース接合容量の低減を考慮したもので、Ｎ
- コレクタ層の不純物濃度が高くなると、コレクタベー
ス接合耐圧は低くなり、また、コレクタベース接合容量
も大きくなってしまうからである。
通常５×１０15〜１×１０16ｃｍ-3と低濃度に設定され
ている。これは、コレクタ・ベース接合耐圧の確保と、
コレクタ・ベース接合容量の低減を考慮したもので、Ｎ
- コレクタ層の不純物濃度が高くなると、コレクタベー
ス接合耐圧は低くなり、また、コレクタベース接合容量
も大きくなってしまうからである。
【００１７】また、Ｎウェル５の不純物濃度は通常、１
〜５×１０16ｃｍ-3台と、Ｎ- コレクタ層よりも高く設
定されている。これは、ソース／ドレイン耐圧の確保と
サブスレッショルド特性の劣化を抑制するためで、ソー
ス／ドレイン耐圧はＮウェルの不純物濃度が低いと、ド
レイン領域の空乏層がソース領域に達し、いわゆるパン
チスルーを起こしてしまうためであり、また、サブスレ
ッショルド特性は、Ｎウェルの不純物濃度が低いと、サ
ブスレッショルド電流の制御性が低下するためである。
〜５×１０16ｃｍ-3台と、Ｎ- コレクタ層よりも高く設
定されている。これは、ソース／ドレイン耐圧の確保と
サブスレッショルド特性の劣化を抑制するためで、ソー
ス／ドレイン耐圧はＮウェルの不純物濃度が低いと、ド
レイン領域の空乏層がソース領域に達し、いわゆるパン
チスルーを起こしてしまうためであり、また、サブスレ
ッショルド特性は、Ｎウェルの不純物濃度が低いと、サ
ブスレッショルド電流の制御性が低下するためである。
【００１８】次に、上記構造のＢｉ−ＣＭＯＳトランジ
スタの製造方法について、図２０ないし図２５を参照し
て説明する。図２０ないし図２５は、図１９に示す断面
構造に従った製造工程を示す図である。
スタの製造方法について、図２０ないし図２５を参照し
て説明する。図２０ないし図２５は、図１９に示す断面
構造に従った製造工程を示す図である。
【００１９】まず、図２０を参照して、Ｐ- 半導体基板
１のＮＰＮバイポーラトランジスタ５００の形成領域と
ＰチャンネルＭＯＳトランジスタ６００の形成領域に不
純物濃度が約１×１０20〜１×１０21ｃｍ-3程度のＮ+
埋込層２を形成する。
１のＮＰＮバイポーラトランジスタ５００の形成領域と
ＰチャンネルＭＯＳトランジスタ６００の形成領域に不
純物濃度が約１×１０20〜１×１０21ｃｍ-3程度のＮ+
埋込層２を形成する。
【００２０】さらに、Ｐ- 半導体基板１のＮチャンネル
ＭＯＳトランジスタ７００および素子分離領域８００の
形成領域に、不純物濃度が約１〜５×１０17ｃｍ-3のＰ
+ 埋込層３を形成する。その後、基板表面前面に不純物
濃度が５×１０15〜１×１０16ｃｍ-3程度のＮ- エピタ
キシャル層４を形成する。
ＭＯＳトランジスタ７００および素子分離領域８００の
形成領域に、不純物濃度が約１〜５×１０17ｃｍ-3のＰ
+ 埋込層３を形成する。その後、基板表面前面に不純物
濃度が５×１０15〜１×１０16ｃｍ-3程度のＮ- エピタ
キシャル層４を形成する。
【００２１】次に、図２１を参照して、写真製版技術を
用いて、所定のレジストパターンを形成した後（図示せ
ず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳト
ランジスタ６００の形成領域に、不純物濃度が１〜５×
１０16ｃｍ-3程度のＮウェル層５を形成する。その後、
写真製版技術を用いて、新たなレジストパターンを形成
した後（図示せず）、ＮチャンネルＭＯＳトランジスタ
７００および素子分離領域８００の形成領域に、不純物
濃度が１〜５×１０16程度のＰウェル層６を形成する。
用いて、所定のレジストパターンを形成した後（図示せ
ず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳト
ランジスタ６００の形成領域に、不純物濃度が１〜５×
１０16ｃｍ-3程度のＮウェル層５を形成する。その後、
写真製版技術を用いて、新たなレジストパターンを形成
した後（図示せず）、ＮチャンネルＭＯＳトランジスタ
７００および素子分離領域８００の形成領域に、不純物
濃度が１〜５×１０16程度のＰウェル層６を形成する。
【００２２】次に、図２２を参照して、基板表面全面に
酸化膜１０５を形成し、その後、この酸化膜１０５の上
に、窒化膜４０１を形成する。
酸化膜１０５を形成し、その後、この酸化膜１０５の上
に、窒化膜４０１を形成する。
【００２３】次に、ＮＰＮバイポーラトランジスタ５０
０と、ＰチャンネルＭＯＳトランジスタ６００およびＮ
チャンネルＭＯＳトランジスタ７００の形成領域に、レ
ジスト膜５０１を形成する。その後、このレジスト膜５
０１をマスクとして、窒化膜４０１を所定の形状にパタ
ーニングする。
０と、ＰチャンネルＭＯＳトランジスタ６００およびＮ
チャンネルＭＯＳトランジスタ７００の形成領域に、レ
ジスト膜５０１を形成する。その後、このレジスト膜５
０１をマスクとして、窒化膜４０１を所定の形状にパタ
ーニングする。
【００２４】次に、図２３を参照して、素子分離領域８
００，９００の所定の領域を覆うように、上記レジスト
膜５０１の上に、さらにレジスト膜５０２を形成する。
その後、レジスト膜５０１およびレジスト膜５０２をマ
スクとして、Ｐ型の不純物を導入し、不純物濃度が２〜
３×１０17ｃｍ-3程度のＰ+ 素子分離領域７と、Ｐ+チ
ャネルカット層８を形成する。
００，９００の所定の領域を覆うように、上記レジスト
膜５０１の上に、さらにレジスト膜５０２を形成する。
その後、レジスト膜５０１およびレジスト膜５０２をマ
スクとして、Ｐ型の不純物を導入し、不純物濃度が２〜
３×１０17ｃｍ-3程度のＰ+ 素子分離領域７と、Ｐ+チ
ャネルカット層８を形成する。
【００２５】次に、図２４を参照して、レジスト膜５０
１およびレジスト膜５０２を除去した後、窒化膜４０１
をマスクとして、選択酸化により、素子分離領域８０
０，９００に分離酸化膜１０１を形成する。その後、窒
化膜４０１および酸化膜１０５を除去する。
１およびレジスト膜５０２を除去した後、窒化膜４０１
をマスクとして、選択酸化により、素子分離領域８０
０，９００に分離酸化膜１０１を形成する。その後、窒
化膜４０１および酸化膜１０５を除去する。
【００２６】次に、図２５を参照して、ＰチャンネルＭ
ＯＳトランジスタ６００の形成領域と、ＮチャンネルＭ
ＯＳトランジスタ７００の形成領域およびＮＰＮバイポ
ーラトランジスタ５００の形成領域に、レジスト膜（図
示せず）を形成して、ＮＰＮバイポーラトランジスタ５
００の領域に、不純物濃度が１×１０19〜１×１０20ｃ
ｍ-3程度のＮ+ コレクタ電極取出層９を形成する。その
後、ＰチャンネルＭＯＳトランジスタ６００の形成領域
およびＮチャンネルＭＯＳトランジスタ７００の形成領
域に、ゲート酸化膜１０２，１０３を介して、ゲート電
極１５，１６を形成する。
ＯＳトランジスタ６００の形成領域と、ＮチャンネルＭ
ＯＳトランジスタ７００の形成領域およびＮＰＮバイポ
ーラトランジスタ５００の形成領域に、レジスト膜（図
示せず）を形成して、ＮＰＮバイポーラトランジスタ５
００の領域に、不純物濃度が１×１０19〜１×１０20ｃ
ｍ-3程度のＮ+ コレクタ電極取出層９を形成する。その
後、ＰチャンネルＭＯＳトランジスタ６００の形成領域
およびＮチャンネルＭＯＳトランジスタ７００の形成領
域に、ゲート酸化膜１０２，１０３を介して、ゲート電
極１５，１６を形成する。
【００２７】次に、ＮＰＮバイポーラトランジスタ５０
０およびＰチャンネルＭＯＳトランジスタ６００の領域
に、それぞれ不純物濃度が８×１０19〜１×２０20程度
のＰ + 外部ベース層１１およびＰ+ ソース／ドレイン領
域１３，１３を形成する。
０およびＰチャンネルＭＯＳトランジスタ６００の領域
に、それぞれ不純物濃度が８×１０19〜１×２０20程度
のＰ + 外部ベース層１１およびＰ+ ソース／ドレイン領
域１３，１３を形成する。
【００２８】その後、Ｎ- コレクタ層４に、不純物濃度
が１〜５×１０17程度のＰベース層１０を形成する。
が１〜５×１０17程度のＰベース層１０を形成する。
【００２９】次に、Ｐベース層１０およびＮチャンネル
ＭＯＳトランジスタ７００に、それぞれ、不純物濃度が
１×１０20ｃｍ-3程度のＮ+ エミッタ層１２およびＮ+
ソース／ドレイン領域１４，１４を形成する。
ＭＯＳトランジスタ７００に、それぞれ、不純物濃度が
１×１０20ｃｍ-3程度のＮ+ エミッタ層１２およびＮ+
ソース／ドレイン領域１４，１４を形成する。
【００３０】なお、ＮＰＮバイポーラトランジスタ５０
０のＮ- コレクタ層４は、Ｎ- エピタキシャル層４をそ
のままの状態で残したものである。
０のＮ- コレクタ層４は、Ｎ- エピタキシャル層４をそ
のままの状態で残したものである。
【００３１】次に、基板表面全面に絶縁膜１０４を堆積
する。その後、ＮＰＮバイポーラトランジスタのＮ+ コ
レクタ電極取出層９と、Ｐ+ 外部ベース層１１およびＮ
+ エミッタ層１２と、ＰチャンネルＭＯＳトランジスタ
のＰ+ ソース／ドレイン領域１３，１３およびＮチャン
ネルＭＯＳトランジスタのＮ+ ソース／ドレイン１４，
１４の上に、それぞれコンタクトホール２０１，２０
２，２０３，２０４，２０４，２０５，２０５を開口
し、それぞれのコンタクトホールを通じて、電極３０
１，３０２，３０３，３０４，３０４，３０５，３０５
を形成する。
する。その後、ＮＰＮバイポーラトランジスタのＮ+ コ
レクタ電極取出層９と、Ｐ+ 外部ベース層１１およびＮ
+ エミッタ層１２と、ＰチャンネルＭＯＳトランジスタ
のＰ+ ソース／ドレイン領域１３，１３およびＮチャン
ネルＭＯＳトランジスタのＮ+ ソース／ドレイン１４，
１４の上に、それぞれコンタクトホール２０１，２０
２，２０３，２０４，２０４，２０５，２０５を開口
し、それぞれのコンタクトホールを通じて、電極３０
１，３０２，３０３，３０４，３０４，３０５，３０５
を形成する。
【００３２】以上により、図１９に示すＢｉ−ＣＭＯＳ
構造のトランジスタが完成する。
構造のトランジスタが完成する。
【００３３】
【発明が解決しようとする課題】しかしながら、上記従
来技術の構造においては、以下に示す問題点を有してい
る。
来技術の構造においては、以下に示す問題点を有してい
る。
【００３４】まず、図２６を参照して、ＮＰＮバイポー
ラトランジスタ５００の領域において、Ｎ- ウェル４の
領域は、上述したように、コレクタ・ベース接合耐圧の
確保およびコレクタ・ベース接合容量の低減の目的のた
め、不純物濃度を高濃度に設定することができないため
に、約５×１０+15 〜１×１０16ｃｍ-3台の低い不純物
濃度に設定されている。この状態において、Ｐ- 半導体
基板１に対して、Ｐ+外部ベース層１１を正にバイアス
した場合、Ｐ+ 素子分離層７と、Ｎ- コレクタ層４の接
合が逆バイアス状態となる。このために、図に示すよう
に、不純物濃度の低いＮ- コレクタ層４側に、空乏層８
０が大きく延びる。この状態において、バイアスをさら
に上げていくと、やがて空乏層８０が、Ｐ+ 外部ベース
層１１に達し、Ｐ+ 素子分離層７と、Ｎ- コレクタ層間
のアバランシェブレイクダウン電圧よりも低いバイアス
で、パンチスルーを起こしてしまう。つまり、ベース・
基板間の耐圧が低下してしまうといった問題点を有して
いる。
ラトランジスタ５００の領域において、Ｎ- ウェル４の
領域は、上述したように、コレクタ・ベース接合耐圧の
確保およびコレクタ・ベース接合容量の低減の目的のた
め、不純物濃度を高濃度に設定することができないため
に、約５×１０+15 〜１×１０16ｃｍ-3台の低い不純物
濃度に設定されている。この状態において、Ｐ- 半導体
基板１に対して、Ｐ+外部ベース層１１を正にバイアス
した場合、Ｐ+ 素子分離層７と、Ｎ- コレクタ層４の接
合が逆バイアス状態となる。このために、図に示すよう
に、不純物濃度の低いＮ- コレクタ層４側に、空乏層８
０が大きく延びる。この状態において、バイアスをさら
に上げていくと、やがて空乏層８０が、Ｐ+ 外部ベース
層１１に達し、Ｐ+ 素子分離層７と、Ｎ- コレクタ層間
のアバランシェブレイクダウン電圧よりも低いバイアス
で、パンチスルーを起こしてしまう。つまり、ベース・
基板間の耐圧が低下してしまうといった問題点を有して
いる。
【００３５】また、ＰチャンネルＭＯＳトランジスタに
おいても、Ｎウェル層５の不純物濃度は、１〜５×１０
16ｃｍ-3と、Ｎ- コレクタ層４よりも高い不純物濃度に
設定されているものの、やはり、ＮＰＮバイポーラトラ
ンジスタ５００と同じように、Ｎウェル５とＰ+ 素子分
離層７との接合が逆バイアス状態となるために、Ｎウェ
ル５側に空乏層８０が広がり、やがて、Ｐ+ ソース／ド
レイン領域１３に達し、パンチスルーを起こしてしまう
という問題点を有している。
おいても、Ｎウェル層５の不純物濃度は、１〜５×１０
16ｃｍ-3と、Ｎ- コレクタ層４よりも高い不純物濃度に
設定されているものの、やはり、ＮＰＮバイポーラトラ
ンジスタ５００と同じように、Ｎウェル５とＰ+ 素子分
離層７との接合が逆バイアス状態となるために、Ｎウェ
ル５側に空乏層８０が広がり、やがて、Ｐ+ ソース／ド
レイン領域１３に達し、パンチスルーを起こしてしまう
という問題点を有している。
【００３６】以上の問題点を解決する策としては、Ｐ+
外部ベース層１１とＰ+ 素子分離層７の距離や、Ｐ+ ソ
ース／ドレイン領域１３とＰ+ 素子分離層７の距離を広
げる方法があるが、これは、半導体装置の集積度を低下
させてしまうという大きな欠点を有している。
外部ベース層１１とＰ+ 素子分離層７の距離や、Ｐ+ ソ
ース／ドレイン領域１３とＰ+ 素子分離層７の距離を広
げる方法があるが、これは、半導体装置の集積度を低下
させてしまうという大きな欠点を有している。
【００３７】この発明は、上記問題点を解決するために
なされたもので、半導体装置の集積度を維持しつつ、基
板耐圧の向上を可能とした半導体装置の製造方法に関す
るものである。
なされたもので、半導体装置の集積度を維持しつつ、基
板耐圧の向上を可能とした半導体装置の製造方法に関す
るものである。
【００３８】
【００３９】
【００４０】
【００４１】
【課題を解決するための手段】次に、この発明に基づい
た半導体装置の製造方法においては、以下の工程を備え
ている。
た半導体装置の製造方法においては、以下の工程を備え
ている。
【００４２】まず、所定の不純物濃度を有する第１導電
型半導体層が形成される。その後、上記第１導電型半導
体層の活性領域を包囲するように、上記第１導電型半導
体層の表面から所定の深さにかけて、第２導電型の不純
物を導入して、第２導電型素子分離層が形成される。
型半導体層が形成される。その後、上記第１導電型半導
体層の活性領域を包囲するように、上記第１導電型半導
体層の表面から所定の深さにかけて、第２導電型の不純
物を導入して、第２導電型素子分離層が形成される。
【００４３】次に、上記第１導電型半導体層の上に、上
記第２導電型素子分離層の上方、および、上記第２導電
型素子分離層に連なる上記第１導電型半導体層の所定領
域の上方に開口部を有する第１マスクが形成される。そ
の後、上記第１マスクをマスクにして上記第１導電型半
導体層に不純物を導入し、上記第１導電型半導体層に上
記第１導電型半導体層よりも不純物濃度が高い第１導電
型補助層が形成される。 次に、上記第１マスクの開口部
から露出する上記第１導電型半導体層を覆うように第２
マスクが形成される。その後、上記第２マスクをマスク
にして上記第１導電型半導体層に不純物を導入し上記第
２導電型素子分離層の側面に接するように第１導電型補
助層を残存させる。その後、上記第２マスクを除去し、
上記第１マスクを用いて、上記第１導電型補助層および
上記第２導電型素子分離層の上に、分離酸化膜が形成さ
れる。
記第２導電型素子分離層の上方、および、上記第２導電
型素子分離層に連なる上記第１導電型半導体層の所定領
域の上方に開口部を有する第１マスクが形成される。そ
の後、上記第１マスクをマスクにして上記第１導電型半
導体層に不純物を導入し、上記第１導電型半導体層に上
記第１導電型半導体層よりも不純物濃度が高い第１導電
型補助層が形成される。 次に、上記第１マスクの開口部
から露出する上記第１導電型半導体層を覆うように第２
マスクが形成される。その後、上記第２マスクをマスク
にして上記第１導電型半導体層に不純物を導入し上記第
２導電型素子分離層の側面に接するように第１導電型補
助層を残存させる。その後、上記第２マスクを除去し、
上記第１マスクを用いて、上記第１導電型補助層および
上記第２導電型素子分離層の上に、分離酸化膜が形成さ
れる。
【００４４】次に、上記活性領域に、第２導電型の不純
物を導入して、第２導電型不純物領域が形成される。
物を導入して、第２導電型不純物領域が形成される。
【００４５】
【作用】この発明に基づいた半導体装置の製造方法にお
いては、第２導電型不純物領域と、第２導電型素子分離
層との間において、分離酸化膜の下面および第２導電型
素子分離層の側面に隣接するように第１導電型半導体層
よりも不純物濃度が高い第１導電型補助層が他の製造工
程におけるフォトリソグラフィ工程を用いて形成されて
いる。
いては、第２導電型不純物領域と、第２導電型素子分離
層との間において、分離酸化膜の下面および第２導電型
素子分離層の側面に隣接するように第１導電型半導体層
よりも不純物濃度が高い第１導電型補助層が他の製造工
程におけるフォトリソグラフィ工程を用いて形成されて
いる。
【００４６】これにより、第２導電型素子分離層と第１
導電型半導体層が逆バイアス状態となった場合、第１導
電型補助層の不純物濃度が第１導電型半導体層よりも高
く設定されているために、第２導電型素子分離層から第
１導電型半導体層への空乏層の広がりを抑制することが
可能となる。よって、この空乏層の第２導電型不純物領
域へ達してしまうことによる、いわゆるパンチスルー現
象の防止を図ることが可能となる半導体装置を効率良く
製造することが可能となる。
導電型半導体層が逆バイアス状態となった場合、第１導
電型補助層の不純物濃度が第１導電型半導体層よりも高
く設定されているために、第２導電型素子分離層から第
１導電型半導体層への空乏層の広がりを抑制することが
可能となる。よって、この空乏層の第２導電型不純物領
域へ達してしまうことによる、いわゆるパンチスルー現
象の防止を図ることが可能となる半導体装置を効率良く
製造することが可能となる。
【００４７】
【実施例】以下、この発明に基づいた第１の実施例につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００４８】図１は、この実施例におけるＢｉ−ＣＭＯ
Ｓ型のトランジスタの構造を示す断面構造図である。
Ｓ型のトランジスタの構造を示す断面構造図である。
【００４９】図１を参照して、不純物濃度が１〜２×１
０15ｃｍ-3のＰ- 型半導体基板１上に、ＮＰＮバイポー
ラトランジスタ５００と、ＰチャンネルＭＯＳトランジ
スタ６００と、ＮチャンネルＭＯＳトランジスタ７００
が形成されている。
０15ｃｍ-3のＰ- 型半導体基板１上に、ＮＰＮバイポー
ラトランジスタ５００と、ＰチャンネルＭＯＳトランジ
スタ６００と、ＮチャンネルＭＯＳトランジスタ７００
が形成されている。
【００５０】まず、ＮＰＮバイポーラトランジスタ５０
０は、上記Ｐ- 型半導体基板１に、不純物濃度が１×１
０20〜１×１０21ｃｍ-3のＮ+ 埋込層２と、このＮ+ 埋
込層２の上に、不純物濃度が５×１０15〜１×１０16ｃ
ｍ-3のＮ- コレクタ層４と、不純物濃度が１×１０19〜
１×１０20ｃｍ-3のＮ+ コレクタ電極取出層９が形成さ
れている。Ｎ- コレクタ層４には、さらに、不純物濃度
が１〜５×１０17ｃｍ -3のＰベース層１０と、不純物濃
度が８×１０19〜１×１０20ｃｍ-3のＰ+ 外部ベース層
１１および不純物濃度が１×１０20ｃｍ-3のＮ+ エミッ
タ層１２が形成されている。
０は、上記Ｐ- 型半導体基板１に、不純物濃度が１×１
０20〜１×１０21ｃｍ-3のＮ+ 埋込層２と、このＮ+ 埋
込層２の上に、不純物濃度が５×１０15〜１×１０16ｃ
ｍ-3のＮ- コレクタ層４と、不純物濃度が１×１０19〜
１×１０20ｃｍ-3のＮ+ コレクタ電極取出層９が形成さ
れている。Ｎ- コレクタ層４には、さらに、不純物濃度
が１〜５×１０17ｃｍ -3のＰベース層１０と、不純物濃
度が８×１０19〜１×１０20ｃｍ-3のＰ+ 外部ベース層
１１および不純物濃度が１×１０20ｃｍ-3のＮ+ エミッ
タ層１２が形成されている。
【００５１】さらに、ＮＰＮバイポーラトランジスタ５
００の表面は、絶縁膜１０４で覆われている。また、Ｎ
+ コレクタ電極取出層９と、Ｐ+ 外部ベース層１１およ
びＮ + エミッタ層１２には、それぞれ絶縁膜１０４に設
けられたコンタクトホール２０１，２０２，２０３を通
して、コレクタ電極３０１，ベース電極３０２，エミッ
タ電極３０３が設けられている。
００の表面は、絶縁膜１０４で覆われている。また、Ｎ
+ コレクタ電極取出層９と、Ｐ+ 外部ベース層１１およ
びＮ + エミッタ層１２には、それぞれ絶縁膜１０４に設
けられたコンタクトホール２０１，２０２，２０３を通
して、コレクタ電極３０１，ベース電極３０２，エミッ
タ電極３０３が設けられている。
【００５２】次に、ＰチャンネルＭＯＳトランジスタ６
００は、Ｐ- 型の半導体基板１に、不純物濃度が１×１
０20〜１×１０21のＮ+ 埋込層２と、このＮ+ 埋込層２
の上に、不純物濃度が１〜５×１０16ｃｍ-3のＮウェル
層５が設けられている。
００は、Ｐ- 型の半導体基板１に、不純物濃度が１×１
０20〜１×１０21のＮ+ 埋込層２と、このＮ+ 埋込層２
の上に、不純物濃度が１〜５×１０16ｃｍ-3のＮウェル
層５が設けられている。
【００５３】このＮウェル層５には、所定の間隔を隔て
て不純物濃度が８×１０19〜１×１０20ｃｍ-3のＰ+ ソ
ース／ドレイン領域１３，１３が設けられている。さら
に、Ｎウェル層５の表面には、ゲート酸化膜１０２を介
して、上記Ｐ+ ソース／ドレイン領域１３，１３の間に
不純物がドープされたポリシリコンなどよりなるゲート
電極１５が設けられている。
て不純物濃度が８×１０19〜１×１０20ｃｍ-3のＰ+ ソ
ース／ドレイン領域１３，１３が設けられている。さら
に、Ｎウェル層５の表面には、ゲート酸化膜１０２を介
して、上記Ｐ+ ソース／ドレイン領域１３，１３の間に
不純物がドープされたポリシリコンなどよりなるゲート
電極１５が設けられている。
【００５４】また、ＰチャンネルＭＯＳトランジスタ６
００の表面は、絶縁膜１０４で覆われている。さらに、
Ｐ+ ソース／ドレイン領域１３，１３には、絶縁膜１０
４に設けられたコンタクトホール２０４，２０４を通じ
て、ソース／ドレイン電極３０４，３０４が設けられて
いる。
００の表面は、絶縁膜１０４で覆われている。さらに、
Ｐ+ ソース／ドレイン領域１３，１３には、絶縁膜１０
４に設けられたコンタクトホール２０４，２０４を通じ
て、ソース／ドレイン電極３０４，３０４が設けられて
いる。
【００５５】なお、図の断面に示す以外の箇所におい
て、ゲート電極１３に電極（図示せず）が設けられてい
る。
て、ゲート電極１３に電極（図示せず）が設けられてい
る。
【００５６】次に、ＮチャンネルＭＯＳトランジスタ７
００は、Ｐ- 型の半導体基板１に、不純物濃度が１〜５
×１０17ｃｍ-3のＰ+ 埋込層３と、このＰ+ 埋込層３の
上に、不純物濃度が１〜５×１０16ｃｍ-3のＰウェル層
６が設けられている。
００は、Ｐ- 型の半導体基板１に、不純物濃度が１〜５
×１０17ｃｍ-3のＰ+ 埋込層３と、このＰ+ 埋込層３の
上に、不純物濃度が１〜５×１０16ｃｍ-3のＰウェル層
６が設けられている。
【００５７】このＰウェル層６には、所定の間隔を隔て
て、不純物濃度が８×１０19〜１×１０20ｃｍ-3のＮ+
ソース／ドレイン領域１４，１４が設けられ、さらに、
Ｐウェル層６の表面には、ゲート酸化膜１０３を介し
て、上記Ｎ+ ソース／ドレイン領域１４，１４の間に、
不純物がドーピングされたポリシリコンなどよりなるゲ
ート電極１６が設けられている。
て、不純物濃度が８×１０19〜１×１０20ｃｍ-3のＮ+
ソース／ドレイン領域１４，１４が設けられ、さらに、
Ｐウェル層６の表面には、ゲート酸化膜１０３を介し
て、上記Ｎ+ ソース／ドレイン領域１４，１４の間に、
不純物がドーピングされたポリシリコンなどよりなるゲ
ート電極１６が設けられている。
【００５８】また、ＮチャンネルＭＯＳトランジスタ７
００の表面は、絶縁膜１０４で覆われている。また、Ｎ
+ ソース／ドレイン領域１４，１４には、絶縁膜１０４
に設けられたコンタクトホール２０５，２０５を通じて
ソース／ドレイン電極３０５，３０５が設けられてい
る。
００の表面は、絶縁膜１０４で覆われている。また、Ｎ
+ ソース／ドレイン領域１４，１４には、絶縁膜１０４
に設けられたコンタクトホール２０５，２０５を通じて
ソース／ドレイン電極３０５，３０５が設けられてい
る。
【００５９】なお、図の断面に示す以外の箇所におい
て、ゲート電極１６に電極（図示せず）が設けられてい
る。
て、ゲート電極１６に電極（図示せず）が設けられてい
る。
【００６０】上述した、ＮＰＮバイポーラトランジスタ
５００と、ＰチャンネルＭＯＳトランジスタ６００との
間には、不純物濃度が１〜５×１０17ｃｍ-3のＰ+ 埋込
層３と、このＰ+ 埋込層３の上に、不純物濃度が２〜３
×１０17ｃｍ-3のＰ+ 素子分離層７が設けられている。
さらに、このＰ+ 素子分離層７の上には、素子分離酸化
膜１０１が設けられている。
５００と、ＰチャンネルＭＯＳトランジスタ６００との
間には、不純物濃度が１〜５×１０17ｃｍ-3のＰ+ 埋込
層３と、このＰ+ 埋込層３の上に、不純物濃度が２〜３
×１０17ｃｍ-3のＰ+ 素子分離層７が設けられている。
さらに、このＰ+ 素子分離層７の上には、素子分離酸化
膜１０１が設けられている。
【００６１】また、ＰチャンネルＭＯＳトランジスタ６
００と、ＮチャンネルＭＯＳトランジスタ７００との間
には、Ｐ+ 埋込層３の上に、不純物濃度が２〜３×１０
17ｃｍ-3のＰ+ チャネルカット層８が設けられ、さら
に、このＰ+ チャネルカット層８の上に素子分離酸化膜
１０１が設けられている。
００と、ＮチャンネルＭＯＳトランジスタ７００との間
には、Ｐ+ 埋込層３の上に、不純物濃度が２〜３×１０
17ｃｍ-3のＰ+ チャネルカット層８が設けられ、さら
に、このＰ+ チャネルカット層８の上に素子分離酸化膜
１０１が設けられている。
【００６２】さらに、本実施例においては、ＮＰＮバイ
ポーラトランジスタ５００において、Ｐ+ 外部ベース層
１１とＰ+ 素子分離層７との間において、分離酸化膜１
０１の下面およびＰ+ 素子分離層７の側面に隣接するよ
うに設けられた、不純物濃度が５×１０16〜１×１０17
ｃｍ-3のＮ型補助層２１が設けられている。
ポーラトランジスタ５００において、Ｐ+ 外部ベース層
１１とＰ+ 素子分離層７との間において、分離酸化膜１
０１の下面およびＰ+ 素子分離層７の側面に隣接するよ
うに設けられた、不純物濃度が５×１０16〜１×１０17
ｃｍ-3のＮ型補助層２１が設けられている。
【００６３】また、ＰチャンネルＭＯＳトランジスタ６
００においても、Ｐ+ ソース／ドレイン領域１３，１３
とＰ+ 素子分離層７またはＰ+ チャネルカット層８との
間において、分離酸化膜１０１の下面およびＰ+ 素子分
離層７またはＰ+ チャネルカット層８の側面に隣接する
ように不純物濃度が５×１０16〜１×１０17ｃｍ-3のＮ
型補助層２１が設けられている。
００においても、Ｐ+ ソース／ドレイン領域１３，１３
とＰ+ 素子分離層７またはＰ+ チャネルカット層８との
間において、分離酸化膜１０１の下面およびＰ+ 素子分
離層７またはＰ+ チャネルカット層８の側面に隣接する
ように不純物濃度が５×１０16〜１×１０17ｃｍ-3のＮ
型補助層２１が設けられている。
【００６４】上記構造を用いることにより、本実施例に
よれば、図２を参照して、まずＮＰＮバイポーラトラン
ジスタ６００においては、Ｐ+ 素子分離層７と、Ｎ- コ
レクタ層４が逆バイアス状態となった場合、Ｎ型補助層
２１の不純物濃度が、Ｎ- コレクタ層４よりも高く設定
されているために、Ｐ+ 素子分離層７からＮ- コレクタ
層４への空乏層８０の広がりを抑制することが可能とな
る。よって、この空乏層８０のＰ+ 外部ベース層１１に
達してしまうことによる、いわゆるパンチスルー現象の
防止を図ることが可能となる。また、Ｎ型補助層２１を
設けることで、上記効果を得られることから、ＮＰＮバ
イポーラトランジスタ６００のコレクタ・ベース耐圧の
低下およびコレクタ・ベース接合容量の増加を最小限に
抑えることが可能となる。
よれば、図２を参照して、まずＮＰＮバイポーラトラン
ジスタ６００においては、Ｐ+ 素子分離層７と、Ｎ- コ
レクタ層４が逆バイアス状態となった場合、Ｎ型補助層
２１の不純物濃度が、Ｎ- コレクタ層４よりも高く設定
されているために、Ｐ+ 素子分離層７からＮ- コレクタ
層４への空乏層８０の広がりを抑制することが可能とな
る。よって、この空乏層８０のＰ+ 外部ベース層１１に
達してしまうことによる、いわゆるパンチスルー現象の
防止を図ることが可能となる。また、Ｎ型補助層２１を
設けることで、上記効果を得られることから、ＮＰＮバ
イポーラトランジスタ６００のコレクタ・ベース耐圧の
低下およびコレクタ・ベース接合容量の増加を最小限に
抑えることが可能となる。
【００６５】また、ＰチャンネルＭＯＳトランジスタ６
００においても、上記と同様に、Ｐ+ 素子分離層７と、
Ｎウェル層５が逆バイアス状態となった場合、Ｎ型補助
層２１の不純物濃度が、Ｎウェル層５よりも高く設定さ
れているために、Ｐ+ 素子分離層７からＮウェル層５へ
の空乏層８０の広がりを抑制することが可能となる。
００においても、上記と同様に、Ｐ+ 素子分離層７と、
Ｎウェル層５が逆バイアス状態となった場合、Ｎ型補助
層２１の不純物濃度が、Ｎウェル層５よりも高く設定さ
れているために、Ｐ+ 素子分離層７からＮウェル層５へ
の空乏層８０の広がりを抑制することが可能となる。
【００６６】よって、この空乏層８０のＰ+ ソース／ド
レイン領域１３，１３へ達してしまうことによる、いわ
ゆるパンチスルー現象の防止を図ることが可能となる。
レイン領域１３，１３へ達してしまうことによる、いわ
ゆるパンチスルー現象の防止を図ることが可能となる。
【００６７】なお、図３は、ＮＰＮバイポーラトランジ
スタ領域の平面模式図であり、空乏層８０が、活性領域
全周において抑制されている状態を示す図である。
スタ領域の平面模式図であり、空乏層８０が、活性領域
全周において抑制されている状態を示す図である。
【００６８】次に、上記構造よりなるＢｉ−ＣＭＯＳト
ランジスタの製造工程について、図４ないし図９を参照
して説明する。
ランジスタの製造工程について、図４ないし図９を参照
して説明する。
【００６９】図４ないし図９は、図１に示す断面構造に
従った製造工程を示す断面図である。
従った製造工程を示す断面図である。
【００７０】まず、図４を参照して、不純物濃度が１〜
２×１０15ｃｍ-3のＰ- 半導体基板１のＮＰＮバイポー
ラトランジスタ５００の形成領域とＰチャンネルＭＯＳ
トランジスタ６００の形成領域に、不純物としてアンチ
モン（Ｓｂ）を、注入量４×１０15ｃｍ-2程度、注入エ
ネルギ約５０ｋｅＶの条件で導入し、不純物濃度が１×
１０20〜１×１０21ｃｍ-3のＮ+ 埋込層２を形成する。
２×１０15ｃｍ-3のＰ- 半導体基板１のＮＰＮバイポー
ラトランジスタ５００の形成領域とＰチャンネルＭＯＳ
トランジスタ６００の形成領域に、不純物としてアンチ
モン（Ｓｂ）を、注入量４×１０15ｃｍ-2程度、注入エ
ネルギ約５０ｋｅＶの条件で導入し、不純物濃度が１×
１０20〜１×１０21ｃｍ-3のＮ+ 埋込層２を形成する。
【００７１】さらに、Ｐ- 半導体基板１のＮチャンネル
ＭＯＳトランジスタ７００および素子分離領域８００の
形成領域に、不純物としてボロン（Ｂ）を、注入量１〜
５×１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条
件で導入し、不純物濃度が１〜５×１０17ｃｍ-3のＰ+
埋込層３を形成する。その後、基板表面全面に、リン
（Ｐ）の不純物濃度が５×１０15〜１×１０16ｃｍ-3程
度のＮ- エピタキシャル層４を形成する。
ＭＯＳトランジスタ７００および素子分離領域８００の
形成領域に、不純物としてボロン（Ｂ）を、注入量１〜
５×１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条
件で導入し、不純物濃度が１〜５×１０17ｃｍ-3のＰ+
埋込層３を形成する。その後、基板表面全面に、リン
（Ｐ）の不純物濃度が５×１０15〜１×１０16ｃｍ-3程
度のＮ- エピタキシャル層４を形成する。
【００７２】次に、図５を参照して、写真製版技術等を
用いて、所定のレジストパターンを形成した後（図示せ
ず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳト
ランジスタ６００の形成領域に、不純物としてリン
（Ｐ）を注入量１〜５×１０12ｃｍ-2、注入エネルギ１
４０〜１６０ｋｅＶの条件で導入し、不純物濃度が１〜
５×１０16ｃｍ-3のＮウェル層５を形成する。その後、
再び写真製版技術を用いて、新たなレジストパターンを
形成した後（図示せず）、ＮチャンネルＭＯＳトランジ
スタ７００および素子分離領域８００の形成領域に、不
純物としてボロン（Ｂ）を、注入量１〜５×１０12ｃｍ
-2、注入エネルギ７０〜９０ｋｅＶの条件で導入し、不
純物濃度が１〜５×１０16程度のＰウェル層６を形成す
る。
用いて、所定のレジストパターンを形成した後（図示せ
ず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳト
ランジスタ６００の形成領域に、不純物としてリン
（Ｐ）を注入量１〜５×１０12ｃｍ-2、注入エネルギ１
４０〜１６０ｋｅＶの条件で導入し、不純物濃度が１〜
５×１０16ｃｍ-3のＮウェル層５を形成する。その後、
再び写真製版技術を用いて、新たなレジストパターンを
形成した後（図示せず）、ＮチャンネルＭＯＳトランジ
スタ７００および素子分離領域８００の形成領域に、不
純物としてボロン（Ｂ）を、注入量１〜５×１０12ｃｍ
-2、注入エネルギ７０〜９０ｋｅＶの条件で導入し、不
純物濃度が１〜５×１０16程度のＰウェル層６を形成す
る。
【００７３】次に、図６を参照して、基板表面全面に、
酸化膜１０５を形成し、その後、この酸化膜１０５の上
に窒化膜４０１を形成する。
酸化膜１０５を形成し、その後、この酸化膜１０５の上
に窒化膜４０１を形成する。
【００７４】次に、ＮＰＮバイポーラトランジスタ５０
０とＰチャンネルＭＯＳトランジスタ６００およびＮチ
ャンネルＭＯＳトランジスタ７００の形成領域に、レジ
スト膜５０１を形成する。その後、このレジスト膜５０
１をマスクとして、窒化膜４０１のみをエッチングによ
りパターニングする。その後、このレジスト膜５０１お
よび窒化膜４０１をマスクとして、基板表面全面にリン
（Ｐ）を注入量２×１０12ｃｍ-2〜３×１０12ｃｍ-2、
注入エネルギ５０〜７０ｋｅＶの条件で導入し、不純物
濃度が５×１０16ｃｍ-3〜１×１０17ｃｍ-3の補助層２
１を形成する。
０とＰチャンネルＭＯＳトランジスタ６００およびＮチ
ャンネルＭＯＳトランジスタ７００の形成領域に、レジ
スト膜５０１を形成する。その後、このレジスト膜５０
１をマスクとして、窒化膜４０１のみをエッチングによ
りパターニングする。その後、このレジスト膜５０１お
よび窒化膜４０１をマスクとして、基板表面全面にリン
（Ｐ）を注入量２×１０12ｃｍ-2〜３×１０12ｃｍ-2、
注入エネルギ５０〜７０ｋｅＶの条件で導入し、不純物
濃度が５×１０16ｃｍ-3〜１×１０17ｃｍ-3の補助層２
１を形成する。
【００７５】次に、図７を参照して、素子分離領域８０
０，９００の所定の領域を覆うように、上記レジスト膜
５０１の上に、さらにレジスト膜５０２を形成する。そ
の後、レジスト膜５０１およびレジスト膜５０２をマス
クとして、基板表面に不純物としてボロン（Ｂ）を注入
量２〜３×１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅ
Ｖの条件で導入し、不純物濃度２〜３×１０17ｃｍ-3の
Ｐ+ 素子分離層７と、Ｐ+ チャネルカット層８を同時に
形成する。
０，９００の所定の領域を覆うように、上記レジスト膜
５０１の上に、さらにレジスト膜５０２を形成する。そ
の後、レジスト膜５０１およびレジスト膜５０２をマス
クとして、基板表面に不純物としてボロン（Ｂ）を注入
量２〜３×１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅ
Ｖの条件で導入し、不純物濃度２〜３×１０17ｃｍ-3の
Ｐ+ 素子分離層７と、Ｐ+ チャネルカット層８を同時に
形成する。
【００７６】このとき、素子分離領域８００に形成され
た補助層２１は、Ｐ+ 素子分離層７により分断された形
となり、素子分離領域９００に形成された補助層２１
は、図中右側の領域は、Ｐ+ チャネルカット層８によ
り、消滅した形となる。
た補助層２１は、Ｐ+ 素子分離層７により分断された形
となり、素子分離領域９００に形成された補助層２１
は、図中右側の領域は、Ｐ+ チャネルカット層８によ
り、消滅した形となる。
【００７７】次に、図８を参照して、レジスト膜５０１
およびレジスト膜５０２を除去した後、窒化膜４０１を
マスクとした選択酸化により、素子分離領域８００，９
００に、分離酸化膜１０１を形成する。その後、窒化膜
４０１および酸化膜１０５を除去する。
およびレジスト膜５０２を除去した後、窒化膜４０１を
マスクとした選択酸化により、素子分離領域８００，９
００に、分離酸化膜１０１を形成する。その後、窒化膜
４０１および酸化膜１０５を除去する。
【００７８】次に、図９を参照して、ＰチャンネルＭＯ
Ｓトランジスタ６００の形成領域と、ＮチャンネルＭＯ
Ｓトランジスタ７００の形成領域およびＮＰＮバイポー
ラトランジスタ５００の所定の領域に、レジスト膜（図
示せず）を形成して、ＮＰＮバイポーラトランジスタ５
００の領域に不純物としてリン（Ｐ）を注入し、不純物
濃度１×１０19〜１×１０20ｃｍ-3のＮ+ コレクタ電極
取出層９を形成する。その後、ＰチャンネルＭＯＳトラ
ンジスタ６００の形成領域およびＮチャンネルＭＯＳト
ランジスタ７００の形成領域にゲート酸化膜１０２，１
０３を介して、不純物がドーピングされたポリシリコン
よりなるゲート電極１５，１６を形成する。
Ｓトランジスタ６００の形成領域と、ＮチャンネルＭＯ
Ｓトランジスタ７００の形成領域およびＮＰＮバイポー
ラトランジスタ５００の所定の領域に、レジスト膜（図
示せず）を形成して、ＮＰＮバイポーラトランジスタ５
００の領域に不純物としてリン（Ｐ）を注入し、不純物
濃度１×１０19〜１×１０20ｃｍ-3のＮ+ コレクタ電極
取出層９を形成する。その後、ＰチャンネルＭＯＳトラ
ンジスタ６００の形成領域およびＮチャンネルＭＯＳト
ランジスタ７００の形成領域にゲート酸化膜１０２，１
０３を介して、不純物がドーピングされたポリシリコン
よりなるゲート電極１５，１６を形成する。
【００７９】次に、ＮＰＮバイポーラトランジスタ５０
０の所定の領域に、不純物としてフッ化ボロン（Ｂ
Ｆ2 ）を、注入量１〜２×１０14ｃｍ-2注入エネルギ２
０〜４０ｋｅＶの条件で導入し、不純物濃度が１〜５×
１０17ｃｍ-3のＰベース層１０を形成する。その後、Ｎ
ＰＮバイポーラトランジスタ５００およびＰチャンネル
ＭＯＳトランジスタ６００の所定の領域に、それぞれ不
純物としてフッ化ボロン（ＢＦ2 ）を注入量５×１０15
ｃｍ-2、注入エネルギ３０〜６０ｋｅＶの条件で導入
し、不純物濃度が８×１０19〜１×１０20ｃｍ-3のＰ+
外部ベース層１１およびＰ+ ソース／ドレイン領域１
３，１３を形成する。
０の所定の領域に、不純物としてフッ化ボロン（Ｂ
Ｆ2 ）を、注入量１〜２×１０14ｃｍ-2注入エネルギ２
０〜４０ｋｅＶの条件で導入し、不純物濃度が１〜５×
１０17ｃｍ-3のＰベース層１０を形成する。その後、Ｎ
ＰＮバイポーラトランジスタ５００およびＰチャンネル
ＭＯＳトランジスタ６００の所定の領域に、それぞれ不
純物としてフッ化ボロン（ＢＦ2 ）を注入量５×１０15
ｃｍ-2、注入エネルギ３０〜６０ｋｅＶの条件で導入
し、不純物濃度が８×１０19〜１×１０20ｃｍ-3のＰ+
外部ベース層１１およびＰ+ ソース／ドレイン領域１
３，１３を形成する。
【００８０】次に、Ｐベース層１０の所定の領域に、不
純物として砒素（Ａｓ）を、注入量５×１０15ｃｍ-2、
注入エネルギ５０〜７０ｋｅＶの条件で導入し、不純物
濃度が１×１０20ｃｍ-3のＮ+ エミッタ層１２を形成す
る。その後、ＮチャンネルＭＯＳトランジスタ７００の
領域に、ゲート電極１６をマスクとして不純物砒素（Ａ
ｓ）を、注入量５×１０15ｃｍ-2、注入エネルギ３０〜
５０ｋｅＶの条件で導入し、不純物濃度が８×１０19〜
１×１０20ｃｍ-3のＮ+ ソース／ドレイン領域１４，１
４を形成する。
純物として砒素（Ａｓ）を、注入量５×１０15ｃｍ-2、
注入エネルギ５０〜７０ｋｅＶの条件で導入し、不純物
濃度が１×１０20ｃｍ-3のＮ+ エミッタ層１２を形成す
る。その後、ＮチャンネルＭＯＳトランジスタ７００の
領域に、ゲート電極１６をマスクとして不純物砒素（Ａ
ｓ）を、注入量５×１０15ｃｍ-2、注入エネルギ３０〜
５０ｋｅＶの条件で導入し、不純物濃度が８×１０19〜
１×１０20ｃｍ-3のＮ+ ソース／ドレイン領域１４，１
４を形成する。
【００８１】なお、ＮＰＮバイポーラトランジスタ５０
０のＮ- コレクタ層４は、Ｎ- エピタキシャル層４をそ
のままの状態で残したものである。
０のＮ- コレクタ層４は、Ｎ- エピタキシャル層４をそ
のままの状態で残したものである。
【００８２】次に、基板表面全面に、絶縁膜１０４を堆
積する。その後、ＮＰＮバイポーラトランジスタのＮ+
コレクタ電極取出層９と、Ｐ+ 外部ベース層１１と、Ｎ
+ エミッタ層１２と、ＰチャンネルＭＯＳトランジスタ
のＰ+ ソース／ドレイン領域１３，１３およびＮチャン
ネルＭＯＳトランジスタのＮ+ ソース／ドレイン領域１
４，１４の上に、それぞれコンタクトホール２０１，２
０２，２０３，２０４，２０４，２０５，２０５を開口
し、それぞれのコンタクトホールを通じて、電極３０
１，３０２，３０３，３０４，３０４，３０５，３０５
を形成する。これにより、図１に示すＢｉ−ＣＭＯＳ構
造のトランジスタが完成する。
積する。その後、ＮＰＮバイポーラトランジスタのＮ+
コレクタ電極取出層９と、Ｐ+ 外部ベース層１１と、Ｎ
+ エミッタ層１２と、ＰチャンネルＭＯＳトランジスタ
のＰ+ ソース／ドレイン領域１３，１３およびＮチャン
ネルＭＯＳトランジスタのＮ+ ソース／ドレイン領域１
４，１４の上に、それぞれコンタクトホール２０１，２
０２，２０３，２０４，２０４，２０５，２０５を開口
し、それぞれのコンタクトホールを通じて、電極３０
１，３０２，３０３，３０４，３０４，３０５，３０５
を形成する。これにより、図１に示すＢｉ−ＣＭＯＳ構
造のトランジスタが完成する。
【００８３】以上により、この第１の実施例におけるＰ
+ 外部ベース層１１と、Ｐ+ 素子分離層７との間におい
て、分離酸化膜１０１の下面およびＰ+ 素子分離層８の
側面に隣接するように、Ｎ- コレクタ層４よりも不純物
濃度が高いＮ補助層２１を形成することが可能となる。
+ 外部ベース層１１と、Ｐ+ 素子分離層７との間におい
て、分離酸化膜１０１の下面およびＰ+ 素子分離層８の
側面に隣接するように、Ｎ- コレクタ層４よりも不純物
濃度が高いＮ補助層２１を形成することが可能となる。
【００８４】次に、この発明に基づいた第２の実施例に
ついて、図１０を参照して説明する。本実施例において
は、Ｎ型補助層５１を、ＮＰＮバイポーラトランジスタ
５００の形成領域にのみ形成し、ＰチャンネルＭＯＳト
ランジスタ６００およびＮチャンネルＭＯＳトランジス
タ７００の領域には設けていない。
ついて、図１０を参照して説明する。本実施例において
は、Ｎ型補助層５１を、ＮＰＮバイポーラトランジスタ
５００の形成領域にのみ形成し、ＰチャンネルＭＯＳト
ランジスタ６００およびＮチャンネルＭＯＳトランジス
タ７００の領域には設けていない。
【００８５】また、Ｎ型補助層５１を、Ｐ+ 埋込層３の
側面にまで設けている。Ｎ型補助層５１の平面的な配置
について、図１１および図１２を参照して説明する。
側面にまで設けている。Ｎ型補助層５１の平面的な配置
について、図１１および図１２を参照して説明する。
【００８６】図１１は、Ｎ型補助層５１を、Ｐ+ 外部ベ
ース層１１およびＰベース層１０と、Ｐ+ 素子分離層７
との間に形成したものであり、空乏層８０の広がりは、
図に示すように、Ｐ+ 外部ベース層１１およびＰベース
層１０の領域において、空乏層８０の広がりを抑制する
ことが可能となる。また、パンチスルーがＰ+ 外部ベー
ス層１１の領域のみで起こっている場合には、図１２に
示すように、Ｎ型補助層５１を、Ｐ+ 外部ベース層１１
とＰ+ 素子分離層７との間にのみ設けるようにしてもか
まわない。
ース層１１およびＰベース層１０と、Ｐ+ 素子分離層７
との間に形成したものであり、空乏層８０の広がりは、
図に示すように、Ｐ+ 外部ベース層１１およびＰベース
層１０の領域において、空乏層８０の広がりを抑制する
ことが可能となる。また、パンチスルーがＰ+ 外部ベー
ス層１１の領域のみで起こっている場合には、図１２に
示すように、Ｎ型補助層５１を、Ｐ+ 外部ベース層１１
とＰ+ 素子分離層７との間にのみ設けるようにしてもか
まわない。
【００８７】次に、図１０に示す断面構造を有するＢｉ
−ＣＭＯＳトランジスタの製造工程について、図１３な
いし図１８を参照して説明する。図１３ないし図１８
は、図１０に示す断面構造に従った製造工程を示す図で
ある。
−ＣＭＯＳトランジスタの製造工程について、図１３な
いし図１８を参照して説明する。図１３ないし図１８
は、図１０に示す断面構造に従った製造工程を示す図で
ある。
【００８８】まず、図１３を参照して、不純物濃度１〜
２×１０15ｃｍ-3のＰ- 半導体基板１のＮＰＮバイポー
ラトランジスタ５００の形成領域と、ＰチャンネルＭＯ
Ｓトランジスタ６００の形成領域に、不純物としてアン
チモン（Ｓｂ）を、注入量４×１０15ｃｍ-2、注入エネ
ルギ４０〜６０ｋｅＶの条件で導入し、不純物濃度が１
×１０20〜１×１０21ｃｍ-3のＮ+ 埋込層２を形成す
る。さらに、Ｐ- 半導体基板１のＮチャンネルＭＯＳト
ランジスタ７００の形成領域と、素子分離領域８００の
領域に、不純物としてボロン（Ｂ）を、注入量１〜５×
１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条件で
導入し、不純物濃度が１〜５×１０17ｃｍ -3のＰ+ 埋込
層３を形成する。その後、基板表面全面に、不純物濃度
５×１０15〜１×１０16ｃｍ-3のＮ- エピタキシャル層
４を形成する。
２×１０15ｃｍ-3のＰ- 半導体基板１のＮＰＮバイポー
ラトランジスタ５００の形成領域と、ＰチャンネルＭＯ
Ｓトランジスタ６００の形成領域に、不純物としてアン
チモン（Ｓｂ）を、注入量４×１０15ｃｍ-2、注入エネ
ルギ４０〜６０ｋｅＶの条件で導入し、不純物濃度が１
×１０20〜１×１０21ｃｍ-3のＮ+ 埋込層２を形成す
る。さらに、Ｐ- 半導体基板１のＮチャンネルＭＯＳト
ランジスタ７００の形成領域と、素子分離領域８００の
領域に、不純物としてボロン（Ｂ）を、注入量１〜５×
１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条件で
導入し、不純物濃度が１〜５×１０17ｃｍ -3のＰ+ 埋込
層３を形成する。その後、基板表面全面に、不純物濃度
５×１０15〜１×１０16ｃｍ-3のＮ- エピタキシャル層
４を形成する。
【００８９】次に、図１４を参照して、写真製版技術等
を用いて、所定のレジストパターンを形成した後（図示
せず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳ
トランジスタ６００および素子分離領域８００の所定の
領域に、不純物としてリン（Ｐ）を、注入量１〜５×１
０12ｃｍ-2、注入エネルギ１４０〜１６０ｋｅＶの条件
で導入し、不純物濃度が１〜５×１０16ｃｍ-3のＮウェ
ル層５およびＮ型補助層５１を同時に形成する。
を用いて、所定のレジストパターンを形成した後（図示
せず）、Ｎ- エピタキシャル層４のＰチャンネルＭＯＳ
トランジスタ６００および素子分離領域８００の所定の
領域に、不純物としてリン（Ｐ）を、注入量１〜５×１
０12ｃｍ-2、注入エネルギ１４０〜１６０ｋｅＶの条件
で導入し、不純物濃度が１〜５×１０16ｃｍ-3のＮウェ
ル層５およびＮ型補助層５１を同時に形成する。
【００９０】その後、写真製版技術を用いて、新たなレ
ジストパターンを形成した後（図示せず）、Ｎチャンネ
ルＭＯＳトランジスタ７００および素子分離領域８００
の形成領域に、不純物としてボロン（Ｂ）を、注入量１
〜５×１０12ｃｍ-2、注入エネルギ７０〜９０ｋｅＶの
条件で導入し、不純物濃度が１〜５×１０16ｃｍ-3のＰ
ウェル層６を形成する。
ジストパターンを形成した後（図示せず）、Ｎチャンネ
ルＭＯＳトランジスタ７００および素子分離領域８００
の形成領域に、不純物としてボロン（Ｂ）を、注入量１
〜５×１０12ｃｍ-2、注入エネルギ７０〜９０ｋｅＶの
条件で導入し、不純物濃度が１〜５×１０16ｃｍ-3のＰ
ウェル層６を形成する。
【００９１】次に、図１５を参照して、上記レジスト膜
（図示せず）を除去した後、基板表面全面に、酸化膜１
０５を形成し、その後、この酸化膜１０５の上に窒化膜
４０１を形成する。次に、ＮＰＮバイポーラトランジス
タ５００と、ＰチャンネルＭＯＳトランジスタ６００お
よびＮチャンネルＭＯＳトランジスタ７００の形成領域
に、レジスト膜５０１を形成する。その後、このレジス
ト膜５０１をマスクとして、窒化膜４０１を所定の形状
にパターニングする。
（図示せず）を除去した後、基板表面全面に、酸化膜１
０５を形成し、その後、この酸化膜１０５の上に窒化膜
４０１を形成する。次に、ＮＰＮバイポーラトランジス
タ５００と、ＰチャンネルＭＯＳトランジスタ６００お
よびＮチャンネルＭＯＳトランジスタ７００の形成領域
に、レジスト膜５０１を形成する。その後、このレジス
ト膜５０１をマスクとして、窒化膜４０１を所定の形状
にパターニングする。
【００９２】次に、図１６を参照して、素子分離領域８
００，９００の所定の領域を覆うように、レジスト膜５
０１の上に、さらにレジスト膜５０２を形成する。その
後、レジスト膜５０１およびレジスト膜５０２をマスク
として、不純物としてボロン（Ｂ）を、注入量２〜３×
１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条件で
導入し、不純物濃度が２〜３×１０17ｃｍ-3のＰ+ 素子
分離層７と、Ｐ+ チャネルカット層８を形成する。
００，９００の所定の領域を覆うように、レジスト膜５
０１の上に、さらにレジスト膜５０２を形成する。その
後、レジスト膜５０１およびレジスト膜５０２をマスク
として、不純物としてボロン（Ｂ）を、注入量２〜３×
１０13ｃｍ-2、注入エネルギ４０〜６０ｋｅＶの条件で
導入し、不純物濃度が２〜３×１０17ｃｍ-3のＰ+ 素子
分離層７と、Ｐ+ チャネルカット層８を形成する。
【００９３】次に、図１７を参照して、レジスト膜５０
１およびレジスト膜５０２を除去した後、窒化膜４０１
をマスクとした選択酸化により、素子分離領域８００，
９００に、分離酸化膜１０１を形成する。その後、窒化
膜４０１および酸化膜１０５を除去する。
１およびレジスト膜５０２を除去した後、窒化膜４０１
をマスクとした選択酸化により、素子分離領域８００，
９００に、分離酸化膜１０１を形成する。その後、窒化
膜４０１および酸化膜１０５を除去する。
【００９４】次に、図１８を参照して、ＰチャンネルＭ
ＯＳトランジスタ６００の形成領域と、ＮチャンネルＭ
ＯＳトランジスタ７００の形成領域およびＮＰＮバイポ
ーラトランジスタ５００の所定の領域に、レジスト膜
（図示せず）を形成して、ＮＰＮバイポーラトランジス
タ５００の領域に、不純物濃度が１×１０19〜１×１０
20ｃｍ-3のＮ+ コレクタ電極取出層９を形成する。その
後、ＰチャンネルＭＯＳトランジスタ６００の形成領域
およびＮチャンネルＭＯＳトランジスタ７００の形成領
域にゲート酸化膜１０２，１０３を介して、不純物がド
ーピングされたポリシリコンなどよりなるゲート電極１
５，１６を形成する。
ＯＳトランジスタ６００の形成領域と、ＮチャンネルＭ
ＯＳトランジスタ７００の形成領域およびＮＰＮバイポ
ーラトランジスタ５００の所定の領域に、レジスト膜
（図示せず）を形成して、ＮＰＮバイポーラトランジス
タ５００の領域に、不純物濃度が１×１０19〜１×１０
20ｃｍ-3のＮ+ コレクタ電極取出層９を形成する。その
後、ＰチャンネルＭＯＳトランジスタ６００の形成領域
およびＮチャンネルＭＯＳトランジスタ７００の形成領
域にゲート酸化膜１０２，１０３を介して、不純物がド
ーピングされたポリシリコンなどよりなるゲート電極１
５，１６を形成する。
【００９５】その後、ＮＰＮバイポーラトランジスタ５
００の領域に、不純物としてフッ化硼素（ＢＦ2 ）を、
注入量１〜２×１０14ｃｍ-2、注入エネルギ２０〜４０
ｋｅＶの条件で導入し、不純物濃度が１〜５×１０17ｃ
ｍ-3のＰベース層１０を形成する。その後、ＮＰＮバイ
ポーラトランジスタ５００およびＰチャンネルＭＯＳト
ランジスタ６００に、それぞれ不純物としてフッ化硼素
（ＢＦ2 ）を、注入量５×１０15ｃｍ-2、注入エネルギ
３０〜５０ｋｅＶの条件で導入し、不純物濃度が８×１
０19〜１×１０20ｃｍ-3のＰ+ 外部ベース層１１および
Ｐ+ ソース／ドレイン領域１３，１３を形成する。
００の領域に、不純物としてフッ化硼素（ＢＦ2 ）を、
注入量１〜２×１０14ｃｍ-2、注入エネルギ２０〜４０
ｋｅＶの条件で導入し、不純物濃度が１〜５×１０17ｃ
ｍ-3のＰベース層１０を形成する。その後、ＮＰＮバイ
ポーラトランジスタ５００およびＰチャンネルＭＯＳト
ランジスタ６００に、それぞれ不純物としてフッ化硼素
（ＢＦ2 ）を、注入量５×１０15ｃｍ-2、注入エネルギ
３０〜５０ｋｅＶの条件で導入し、不純物濃度が８×１
０19〜１×１０20ｃｍ-3のＰ+ 外部ベース層１１および
Ｐ+ ソース／ドレイン領域１３，１３を形成する。
【００９６】次に、ＮＰＮバイポーラトランジスタ５０
０のＰベース層１０の所定の領域に、不純物として砒素
（Ａｓ）を、注入量５×１０15ｃｍ-2、注入エネルギ５
０〜７０ｋｅＶの条件で導入し、不純物濃度が１×１０
20ｃｍ-3のＮ+ エミッタ層１２を形成する。その後、Ｎ
チャンネルＭＯＳトランジスタ７００の領域に、ゲート
電極１６をマスクとして不純物砒素（Ａｓ）を、注入量
５×１０15ｃｍ-2、注入エネルギ３０〜５０ｋｅＶの条
件で導入し、不純物濃度が８×１０19〜１×１０20ｃｍ
-3のＮ+ ソース／ドレイン領域１４，１４を形成する。
０のＰベース層１０の所定の領域に、不純物として砒素
（Ａｓ）を、注入量５×１０15ｃｍ-2、注入エネルギ５
０〜７０ｋｅＶの条件で導入し、不純物濃度が１×１０
20ｃｍ-3のＮ+ エミッタ層１２を形成する。その後、Ｎ
チャンネルＭＯＳトランジスタ７００の領域に、ゲート
電極１６をマスクとして不純物砒素（Ａｓ）を、注入量
５×１０15ｃｍ-2、注入エネルギ３０〜５０ｋｅＶの条
件で導入し、不純物濃度が８×１０19〜１×１０20ｃｍ
-3のＮ+ ソース／ドレイン領域１４，１４を形成する。
【００９７】その後、第１の実施例と同様の各電極形成
工程を経ることにより、図１０に示すＢｉ−ＣＭＯＳト
ランジスタが完成する。
工程を経ることにより、図１０に示すＢｉ−ＣＭＯＳト
ランジスタが完成する。
【００９８】上記実施例においては、ＮＰＮバイポーラ
トランジスタ５００の領域にのみ補助層５１を設けてい
ることにより、ＰチャンネルＭＯＳトランジスタ６００
の形成領域のＮウェルの形成工程と同時にＮ型補助層５
１を設けていることにより、製造工程を増加させること
なく、この発明に基づいた実施例におけるＢｉ−ＣＭＯ
Ｓトランジスタを形成することが可能となる。
トランジスタ５００の領域にのみ補助層５１を設けてい
ることにより、ＰチャンネルＭＯＳトランジスタ６００
の形成領域のＮウェルの形成工程と同時にＮ型補助層５
１を設けていることにより、製造工程を増加させること
なく、この発明に基づいた実施例におけるＢｉ−ＣＭＯ
Ｓトランジスタを形成することが可能となる。
【００９９】なお、上記各実施例においては、Ｂｉ−Ｃ
ＭＯＳトランジスタについてのみ説明したが、バイポー
ラトランジスタのみの構造であってもかまわない。ま
た、Ｂｉ−ＣＭＯＳトランジスタにおいて、バイポーラ
トランジスタとしてＮＰＮ型のバイポーラトランジスタ
を示したが、ＰＮＰ型のバイポーラトランジスタを用い
てもかまわない。ただしこの場合、Ｐ型とＮ型の導電型
はすべて逆になる。
ＭＯＳトランジスタについてのみ説明したが、バイポー
ラトランジスタのみの構造であってもかまわない。ま
た、Ｂｉ−ＣＭＯＳトランジスタにおいて、バイポーラ
トランジスタとしてＮＰＮ型のバイポーラトランジスタ
を示したが、ＰＮＰ型のバイポーラトランジスタを用い
てもかまわない。ただしこの場合、Ｐ型とＮ型の導電型
はすべて逆になる。
【０１００】
【発明の効果】この発明に基づいた半導体装置の製造方
法によれば、第２導電型不純物領域と第２導電型素子分
離層との間において、分離酸化膜の下面および第２導電
型素子分離層の側面に隣接するように、第１導電型半導
体層よりも不純物濃度が高い第１導電型補助層が他の製
造工程におけるフォトリソグラフィ工程を用いて形成さ
れている。
法によれば、第２導電型不純物領域と第２導電型素子分
離層との間において、分離酸化膜の下面および第２導電
型素子分離層の側面に隣接するように、第１導電型半導
体層よりも不純物濃度が高い第１導電型補助層が他の製
造工程におけるフォトリソグラフィ工程を用いて形成さ
れている。
【０１０１】これにより、第２導電型素子分離層と第１
導電型半導体層が逆バイアス状態となった場合、第１導
電型補助層の不純物濃度が、第１導電型半導体層よりも
高く設定されているために、第２導電型素子分離層から
第１導電型半導体層への空乏層の広がりを抑制すること
が可能となる。よって、この空乏層の第２導電型不純物
領域へ達してしまうことによるいわゆるパンチスルー現
象の防止を図ることが可能となる。また、この第１導電
型補助層を設けることで、上記効果を得られることか
ら、バイポーラトランジスタに用いた場合、コレクタ・
ベース耐圧の低下およびコレクタ・ベース接合容量の増
加を最小限に抑えることが可能となる半導体装置を効率
良く製造することが可能となる。
導電型半導体層が逆バイアス状態となった場合、第１導
電型補助層の不純物濃度が、第１導電型半導体層よりも
高く設定されているために、第２導電型素子分離層から
第１導電型半導体層への空乏層の広がりを抑制すること
が可能となる。よって、この空乏層の第２導電型不純物
領域へ達してしまうことによるいわゆるパンチスルー現
象の防止を図ることが可能となる。また、この第１導電
型補助層を設けることで、上記効果を得られることか
ら、バイポーラトランジスタに用いた場合、コレクタ・
ベース耐圧の低下およびコレクタ・ベース接合容量の増
加を最小限に抑えることが可能となる半導体装置を効率
良く製造することが可能となる。
【図１】この発明に基づいた第１の実施例における半導
体装置の断面構造図である。
体装置の断面構造図である。
【図２】この発明に基づいた半導体装置の空乏層の広が
りを示す模式図である。
りを示す模式図である。
【図３】図１に示す半導体装置の平面構造を示す模式図
である。
である。
【図４】この発明に基づいた第１の実施例における半導
体装置の第１製造工程を示す断面図である。
体装置の第１製造工程を示す断面図である。
【図５】この発明に基づいた第１の実施例における半導
体装置の第２製造工程を示す断面図である。
体装置の第２製造工程を示す断面図である。
【図６】この発明に基づいた第１の実施例における半導
体装置の第３製造工程を示す断面図である。
体装置の第３製造工程を示す断面図である。
【図７】この発明に基づいた第１の実施例における半導
体装置の第４製造工程を示す断面図である。
体装置の第４製造工程を示す断面図である。
【図８】この発明に基づいた第１の実施例における半導
体装置の第５製造工程を示す断面図である。
体装置の第５製造工程を示す断面図である。
【図９】この発明に基づいた第１の実施例における半導
体装置の第６製造工程を示す断面図である。
体装置の第６製造工程を示す断面図である。
【図１０】この発明に基づいた第２の実施例における半
導体装置の構造を示す断面図である。
導体装置の構造を示す断面図である。
【図１１】この発明に基づいた第２の実施例における半
導体装置の平面構造を示す第１の模式図である。
導体装置の平面構造を示す第１の模式図である。
【図１２】この発明に基づいた第２の実施例における半
導体装置の平面構造を示す第２の模式図である。
導体装置の平面構造を示す第２の模式図である。
【図１３】この発明に基づいた第２の実施例における半
導体装置の第１製造工程を示す断面図である。
導体装置の第１製造工程を示す断面図である。
【図１４】この発明に基づいた第２の実施例における半
導体装置の第２製造工程を示す断面図である。
導体装置の第２製造工程を示す断面図である。
【図１５】この発明に基づいた第２の実施例における半
導体装置の第３製造工程を示す断面図である。
導体装置の第３製造工程を示す断面図である。
【図１６】この発明に基づいた第２の実施例における半
導体装置の第４製造工程を示す断面図である。
導体装置の第４製造工程を示す断面図である。
【図１７】この発明に基づいた第２の実施例における半
導体装置の第５製造工程を示す断面図である。
導体装置の第５製造工程を示す断面図である。
【図１８】この発明に基づいた第２の実施例における半
導体装置の第６製造工程を示す断面図である。
導体装置の第６製造工程を示す断面図である。
【図１９】従来技術における半導体装置の構造を示す断
面図である。
面図である。
【図２０】従来技術における半導体装置の第１製造工程
を示す断面図である。
を示す断面図である。
【図２１】従来技術における半導体装置の第２製造工程
を示す断面図である。
を示す断面図である。
【図２２】従来技術における半導体装置の第３製造工程
を示す断面図である。
を示す断面図である。
【図２３】従来技術における半導体装置の第４製造工程
を示す断面図である。
を示す断面図である。
【図２４】従来技術における半導体装置の第５製造工程
を示す断面図である。
を示す断面図である。
【図２５】従来技術における半導体装置の第６製造工程
を示す断面図である。
を示す断面図である。
【図２６】従来技術における半導体装置の空乏層の広が
りを示す模式図である。
りを示す模式図である。
４ Ｎ- コレクタ層 ５ Ｎウェル ７ Ｐ+ 素子分離層 ８ Ｐ+ チャネルカット層 １０ Ｐベース層 １１ Ｐ+ 外部ベース層 １３ Ｐ+ ソース／ドレイン領域 ２１，５１ Ｎ型補助層 １０１ 分離酸化膜 なお、図中同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/331 H01L 21/8222 H01L 21/8249 H01L 27/06 H01L 29/73 H01L 21/76
Claims (1)
- 【請求項１】 所定の不純物濃度を有する第１導電型半
導体層を形成する工程と、 前記第１導電型半導体層の活性領域を包囲するように、
前記第１導電型半導体層の表面から所定の深さにかけて
第２導電型の不純物を導入して、第２導電型素子分離層
を形成する工程と前記第１導電型半導体層の上に、前記
第２導電型素子分離層の上方、および、前記第２導電型
素子分離層に連なる前記第１導電型半導体層の所定領域
の上方に開口部を有する第１マスクを形成する工程と、前記第１マスクをマスクにして前記第１導電型半導体層
に不純物を導入し、前記第１導電型半導体層に前記第１
導電型半導体層よりも不純物濃度が高い第１導電型補助
層を形成する工程と、 第１マスクの開口部から露出する前記第１導電型半導体
層を覆うように第２マスクを形成する工程と 、前記第２マスクをマスクにして前記第１導電型半導体層
に不純物を導入し、前記第２導電型素子分離層の側面に
接するように第１導電型補助層を残存させる工程と、 前記第２マスクを除去し、前記第１マスクを用いて、前
記 第１導電型補助層および前記第２導電型素子分離層の
上に、分離酸化膜を形成する工程と、 前記活性領域に、第２導電型の不純物を導入して、第２
導電型不純物領域を形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29879192A JP3153358B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29879192A JP3153358B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06151443A JPH06151443A (ja) | 1994-05-31 |
| JP3153358B2 true JP3153358B2 (ja) | 2001-04-09 |
Family
ID=17864269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29879192A Expired - Fee Related JP3153358B2 (ja) | 1992-11-09 | 1992-11-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153358B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP5261640B2 (ja) * | 2005-12-09 | 2013-08-14 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置の製造方法 |
| JP2007165370A (ja) * | 2005-12-09 | 2007-06-28 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-11-09 JP JP29879192A patent/JP3153358B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06151443A (ja) | 1994-05-31 |
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